JPH02216907A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH02216907A JPH02216907A JP1037486A JP3748689A JPH02216907A JP H02216907 A JPH02216907 A JP H02216907A JP 1037486 A JP1037486 A JP 1037486A JP 3748689 A JP3748689 A JP 3748689A JP H02216907 A JPH02216907 A JP H02216907A
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- 238000004891 communication Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタップ係数の統合により動作速度の高速化と回
路規模の小型化を図ったディジタルフィルタに関する。
路規模の小型化を図ったディジタルフィルタに関する。
ディジタル無線通信においては、変調器、復調器にそれ
ぞれ周波整形用の低域通過フィルタ（ＬＰＦ）が必要と
なるが、従来、このＬＰＦには、コイルとコンデンサを
組み合せたＬＣフィルタが用いられてきた。しかし、近
年ディジタル信号処理技術の進歩により、時間軸上でデ
ィジタル的にフィルタリングを行うディジタルフィルタ
が実用化され始めた。
ぞれ周波整形用の低域通過フィルタ（ＬＰＦ）が必要と
なるが、従来、このＬＰＦには、コイルとコンデンサを
組み合せたＬＣフィルタが用いられてきた。しかし、近
年ディジタル信号処理技術の進歩により、時間軸上でデ
ィジタル的にフィルタリングを行うディジタルフィルタ
が実用化され始めた。
ディジタルフィルタには、エエＲ（ＩｎｆｉｎｉｔｅＩ
ｍｐｕｌｓｅ Ｒｅ５ｐｏｎｓｅ）型と、ＦＩＲ（Ｆｉ
ｎｉｔｅ Ｉ−ｍｐｕｌｓｅ Ｒｅ５ｐｏｎｓｅ）型が
あるが・ディジタル無線通信用ＬＰＦとしては、直線位
相の実現できるＦＩＲ型が用いられる。ＦＩＲ型ディジ
タルフィルタを用いることにより、Ｌｃフィルタでは困
難であった低ロールオフ率での振幅特性及び遅延特性が
無調整で実現可能となった。
ｍｐｕｌｓｅ Ｒｅ５ｐｏｎｓｅ）型と、ＦＩＲ（Ｆｉ
ｎｉｔｅ Ｉ−ｍｐｕｌｓｅ Ｒｅ５ｐｏｎｓｅ）型が
あるが・ディジタル無線通信用ＬＰＦとしては、直線位
相の実現できるＦＩＲ型が用いられる。ＦＩＲ型ディジ
タルフィルタを用いることにより、Ｌｃフィルタでは困
難であった低ロールオフ率での振幅特性及び遅延特性が
無調整で実現可能となった。
ディジタルフィルタでは、標本化定理により、サンプリ
ング周波数をシンボルレートｆｓの２倍以上にする必要
があるため一般にフィルタの構成要素であるシフトレジ
スタ、乗算器、加算器等を、周波数２ｎｆｓ（ｎ≧１）
のクロックで駆動している。ｎは大きい程、フィルタ出
力の高調波を阻止するのが容易になるが、回路の動作速
度の限界があるため、ディジタル無線通信用のディジタ
ルフィルタでは２ｆｓのサンプリング周波数が使われる
。これをダブルオーバーサンプリングという。
ング周波数をシンボルレートｆｓの２倍以上にする必要
があるため一般にフィルタの構成要素であるシフトレジ
スタ、乗算器、加算器等を、周波数２ｎｆｓ（ｎ≧１）
のクロックで駆動している。ｎは大きい程、フィルタ出
力の高調波を阻止するのが容易になるが、回路の動作速
度の限界があるため、ディジタル無線通信用のディジタ
ルフィルタでは２ｆｓのサンプリング周波数が使われる
。これをダブルオーバーサンプリングという。
従来のディジタルフィルタは回路全体をこの１／２ｆｓ
の速度で動作させていた。
の速度で動作させていた。
〔発明が解決しようとする課題〕
上述したように、従来のディジタルフィルタは、フィル
タ全体を周波数２ｆｓのクロックで動かしているため、
信号のシンボルレートｆｓは回路の最高動作周波数の１
／２以下に抑えられて、高速化ができない。
タ全体を周波数２ｆｓのクロックで動かしているため、
信号のシンボルレートｆｓは回路の最高動作周波数の１
／２以下に抑えられて、高速化ができない。
これに対して、周波数ｆｓで位相がπずれたクロックで
２つのフィルタ回路を並列に動作させ、等測的に２ｆｓ
のクロックで動作させているかのようにみせる方法が考
えられるが、この方法では、回路規模が元の２倍になっ
てしまうという欠点がある。本発明の目的は、動作速度
を高速化し、又、回路規模の小型化を図ったディジタル
フィルタを提供することにある。
２つのフィルタ回路を並列に動作させ、等測的に２ｆｓ
のクロックで動作させているかのようにみせる方法が考
えられるが、この方法では、回路規模が元の２倍になっ
てしまうという欠点がある。本発明の目的は、動作速度
を高速化し、又、回路規模の小型化を図ったディジタル
フィルタを提供することにある。
本発明のディジタルフィルタは、
ディジタル通信装置のタップ数２ｎ＋１ （ｎ≧２、ｎ
：整数）のディジタルフィルタにおいて、前記２ ｎ
＋ ｌのｍ（自然数）ビットのタップ係数Ｃｉ （２ｎ
＋ １≧ｉ≧１）を隣り合うタップ係数ごと加えてｎ＋
１に統合したｍビットのタップ係数ｄｉ（ｎ＋１≧ｉ≧
１）と、１７（ｉ≧１）ビ・ツ、トフィルタ入力データ
信号との積をとるｎ＋１の乗算器と、 前記乗算器出力を第１タップ出力から前記フィルタ入力
データ信号の単位時間１／ｆｓ（ｆｓシンボルレート）
ずつ遅延させ次のタップ出力と加算していく第１の手段
と、 前記乗算器出力を第ｎ＋１タップ出力から前記フィルタ
入力データ信号の前記単位時間１／ｆｓずつ遅延させ手
前のタップ出力と加算していく第矛の手段と、 前記第１及び第２の手段からの出力をシンボルレートｆ
ｓの２倍の周期１ ／ ２ ｆ ｓによって選択出力す
る手段と を備えている。
：整数）のディジタルフィルタにおいて、前記２ ｎ
＋ ｌのｍ（自然数）ビットのタップ係数Ｃｉ （２ｎ
＋ １≧ｉ≧１）を隣り合うタップ係数ごと加えてｎ＋
１に統合したｍビットのタップ係数ｄｉ（ｎ＋１≧ｉ≧
１）と、１７（ｉ≧１）ビ・ツ、トフィルタ入力データ
信号との積をとるｎ＋１の乗算器と、 前記乗算器出力を第１タップ出力から前記フィルタ入力
データ信号の単位時間１／ｆｓ（ｆｓシンボルレート）
ずつ遅延させ次のタップ出力と加算していく第１の手段
と、 前記乗算器出力を第ｎ＋１タップ出力から前記フィルタ
入力データ信号の前記単位時間１／ｆｓずつ遅延させ手
前のタップ出力と加算していく第矛の手段と、 前記第１及び第２の手段からの出力をシンボルレートｆ
ｓの２倍の周期１ ／ ２ ｆ ｓによって選択出力す
る手段と を備えている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例として、５タップ１ビツト
入力の場合のダブルオーバーサンプリングＦＩＲ型ディ
ジタルフィルタのブロック図を示したものである。
入力の場合のダブルオーバーサンプリングＦＩＲ型ディ
ジタルフィルタのブロック図を示したものである。
第１図のディジタルフィルタは、乗算器ｉ 。
２．３、シフトレジスタ４，５，６，７、加算器８．９
，１０，１１、選択回路１２より構成されている。
，１０，１１、選択回路１２より構成されている。
次に、このディジタルフィルタの動作について説明する
。
。
先ず、端子１０から入力された２値デ一タ信号１０１は
、乗算器１，２．３において各タップ係数１０４，１０
５，１０６との積がとられる。そして各乗算器出力１０
７，１０８，１０９は、シフトレジスタ４，５と加算器
８，９より成る回路２２と、シフトレジスタ６．７と加
算器１０゜１１より成る回路２３に入力され、その各々
の回路２２，２３の出力信号１１１，１１２は、選択回
路１２において、端子２０より入力された周波数がシン
ボルレートｆｓと等しいクロック信号１０２により選択
され、ディジタルフィルタ出力信号１０３として、端子
３０に出力される。
、乗算器１，２．３において各タップ係数１０４，１０
５，１０６との積がとられる。そして各乗算器出力１０
７，１０８，１０９は、シフトレジスタ４，５と加算器
８，９より成る回路２２と、シフトレジスタ６．７と加
算器１０゜１１より成る回路２３に入力され、その各々
の回路２２，２３の出力信号１１１，１１２は、選択回
路１２において、端子２０より入力された周波数がシン
ボルレートｆｓと等しいクロック信号１０２により選択
され、ディジタルフィルタ出力信号１０３として、端子
３０に出力される。
第１図の回路２２，２３の動作を詳しく説明するために
まず、第３図の従来のダブルオーバーサンプリングＦＩ
Ｒ型ディジタルフィルタの動作について説明する。
まず、第３図の従来のダブルオーバーサンプリングＦＩ
Ｒ型ディジタルフィルタの動作について説明する。
第３図において、端子５０から入力された２値デ一タ信
号３０１は、シフトレジスタ３６，３７゜３８．３９を
通って、１／２ｆｓずつ遅延され、乗算器３１，３２，
３３，３４．３５で各タップ係数３０４，３０５，３０
６，３０７，３０８と掛は合わされる。加算器４１で各
乗算器出力の総和をとり、これがディジタルフィルタ出
力信号３０３として端子６０より出力される。ここで、
第３図の各回路は端子４０から入力される周波数２ｆｓ
のクロックにより動いている。
号３０１は、シフトレジスタ３６，３７゜３８．３９を
通って、１／２ｆｓずつ遅延され、乗算器３１，３２，
３３，３４．３５で各タップ係数３０４，３０５，３０
６，３０７，３０８と掛は合わされる。加算器４１で各
乗算器出力の総和をとり、これがディジタルフィルタ出
力信号３０３として端子６０より出力される。ここで、
第３図の各回路は端子４０から入力される周波数２ｆｓ
のクロックにより動いている。
更に第３図の従来のディジタルフィルタの動作を第４図
を用いて説明する。時刻ｔ１において、２値入力デ一タ
信号ａ１〜ａ６と、フィルタの各タップ０１〜Ｃ６との
時間関係が、第４図（Ａ１）のようになっているとする
と、周波数２ｆｓのクロックでの１単位時間後の時刻ｔ
、におけるデータ信号と、各タップの時間関係は、第４
図（Ａ２）のようになり、以下時刻ｔｓ、ｔ４．ｔｓの
時間関係は第４図（Ａ３）、（Ａ４）、（Ａ５）のよう
になる。フィルタ出力は、第４図（ｂ）のように各時刻
のタップ係数とデータ信号の積和ｂｉとなる。第４図（
ａ）から送信側のフィルタ出力には、２つの種類しかな
いことがわかる。即ち、１つはＣ５と０４、Ｏｓと０２
が１つの同じデータ信号に対応しているものであり、他
の１つはＣ４とＣ３，Ｃ２とＣ１が１つの同じデータ信
号に対応しているものである。２つのタップ係数が１つ
の同じデータに対応しているので、始めから２つのタッ
プ係数を足して１つにしておけば、乗算の数を減らすこ
とができる。Ｃ，とＣ１を足したものをｄｌ、Ｃ５と０
２を足したものをｄ２、Ｃ１をｄ、とすると、ロールオ
フフィルタとして用いる場合のタップ係数の対称性より
、ＣｇはＣ１と、Ｃ４はＣ６とそれぞれ等しいので、ｄ
ｌはＣ１と０２を足したもの、ｄ２はＣ８と０４を足し
たもの、ｄ、はＣ６であると言うこともできる。そこで
、新しい係数ｄ１と入力データ信号ａ、の関係で、出力
信号す、を表すと、ｂｌは、時間的に先のデータ信号か
ら順にｄ １． ！、 ＄に対応するものと、逆に時間
的に、後のデータ信号から順にａ＋、ｔ、Ｓに対応して
いるものが交互に表れることがわかる。つまり、５タッ
プの送信側ロールオフフィルタの場合、３種類の乗算器
と各乗算器の出力をデータの入力側から加算していく回
路と、出力側から加算していく回路と、この２つの回路
の２系列の出力を１／２ｆｓの周期で切替える選択回路
があれば、ダブルオーバーサンプリングのディジタルフ
ィルタを構成できることになる。さらに、乗算器は、タ
ップ係数の異る３種類のものが１つずつあれば、各乗算
器出力を２系列の加算回路に並列に供給できるので、同
じものを複数個もつ必要はない。また、出力信号の選択
回路の出力段以外の回路の動作速度はすべて１／ｆｓと
なっている。
を用いて説明する。時刻ｔ１において、２値入力デ一タ
信号ａ１〜ａ６と、フィルタの各タップ０１〜Ｃ６との
時間関係が、第４図（Ａ１）のようになっているとする
と、周波数２ｆｓのクロックでの１単位時間後の時刻ｔ
、におけるデータ信号と、各タップの時間関係は、第４
図（Ａ２）のようになり、以下時刻ｔｓ、ｔ４．ｔｓの
時間関係は第４図（Ａ３）、（Ａ４）、（Ａ５）のよう
になる。フィルタ出力は、第４図（ｂ）のように各時刻
のタップ係数とデータ信号の積和ｂｉとなる。第４図（
ａ）から送信側のフィルタ出力には、２つの種類しかな
いことがわかる。即ち、１つはＣ５と０４、Ｏｓと０２
が１つの同じデータ信号に対応しているものであり、他
の１つはＣ４とＣ３，Ｃ２とＣ１が１つの同じデータ信
号に対応しているものである。２つのタップ係数が１つ
の同じデータに対応しているので、始めから２つのタッ
プ係数を足して１つにしておけば、乗算の数を減らすこ
とができる。Ｃ，とＣ１を足したものをｄｌ、Ｃ５と０
２を足したものをｄ２、Ｃ１をｄ、とすると、ロールオ
フフィルタとして用いる場合のタップ係数の対称性より
、ＣｇはＣ１と、Ｃ４はＣ６とそれぞれ等しいので、ｄ
ｌはＣ１と０２を足したもの、ｄ２はＣ８と０４を足し
たもの、ｄ、はＣ６であると言うこともできる。そこで
、新しい係数ｄ１と入力データ信号ａ、の関係で、出力
信号す、を表すと、ｂｌは、時間的に先のデータ信号か
ら順にｄ １． ！、 ＄に対応するものと、逆に時間
的に、後のデータ信号から順にａ＋、ｔ、Ｓに対応して
いるものが交互に表れることがわかる。つまり、５タッ
プの送信側ロールオフフィルタの場合、３種類の乗算器
と各乗算器の出力をデータの入力側から加算していく回
路と、出力側から加算していく回路と、この２つの回路
の２系列の出力を１／２ｆｓの周期で切替える選択回路
があれば、ダブルオーバーサンプリングのディジタルフ
ィルタを構成できることになる。さらに、乗算器は、タ
ップ係数の異る３種類のものが１つずつあれば、各乗算
器出力を２系列の加算回路に並列に供給できるので、同
じものを複数個もつ必要はない。また、出力信号の選択
回路の出力段以外の回路の動作速度はすべて１／ｆｓと
なっている。
以上の構成を示したのが第１図のディジタルフィルタで
ある。タップ係数ｄｉ ｄｉ ｄｌは、それぞれ第３図
のＣ６と０４を足したもの、Ｃ１と０２を足したもの、
Ｃ１になっている。第２図に示すように、係数ｄｌ、ｄ
ｚ、ｄｓに対し、シフトレジスタ４．５と加算器８，９
からなる回路２２の出力信号１１１は、時間的に前のデ
ータから順に対応し、シフトレジスタ６．７と加算器１
０．１１からなる回路２３の出力信号１１２は、時間的
に後のデータから順に対応する０選択回路１２において
、周波数ｆｓであるクロック信号１０２により、信号１
１１と１１２を選択して信号１０３とすれば、これは第
４図（ｂ）に示す従来のフィルタと全く同じ出力となっ
ている。
ある。タップ係数ｄｉ ｄｉ ｄｌは、それぞれ第３図
のＣ６と０４を足したもの、Ｃ１と０２を足したもの、
Ｃ１になっている。第２図に示すように、係数ｄｌ、ｄ
ｚ、ｄｓに対し、シフトレジスタ４．５と加算器８，９
からなる回路２２の出力信号１１１は、時間的に前のデ
ータから順に対応し、シフトレジスタ６．７と加算器１
０．１１からなる回路２３の出力信号１１２は、時間的
に後のデータから順に対応する０選択回路１２において
、周波数ｆｓであるクロック信号１０２により、信号１
１１と１１２を選択して信号１０３とすれば、これは第
４図（ｂ）に示す従来のフィルタと全く同じ出力となっ
ている。
以上５タップ１ビ、ト入力の場合について説明したが、
同様にして本発明は、タップ数２ｎ＋１（ｎ≧２）の場
合について適用できることは明らかである。また、入力
信号のビット数は、使用する変調方式によるが、多ビッ
トの場合でも、全く同様に本発明を適用できる。
同様にして本発明は、タップ数２ｎ＋１（ｎ≧２）の場
合について適用できることは明らかである。また、入力
信号のビット数は、使用する変調方式によるが、多ビッ
トの場合でも、全く同様に本発明を適用できる。
以上説明したように、本発明は、送信側のダプルオーバ
ーサンプリングの性質と、ロールオフフィルタのタップ
係数の対称性を利用することにより、次のような効果が
ある。
ーサンプリングの性質と、ロールオフフィルタのタップ
係数の対称性を利用することにより、次のような効果が
ある。
１、従来、乗算器はタップ数だけ必要で、並列処理をし
た場合はさらにその２倍必要であったものが、本発明で
は、２ｎ＋１タップでｎ＋１：Ｉあればよく、大幅に削
減される。シフトレジスタ、加算器も従来の並列処理を
しない方式と同数、並列処理型の半分であるため、回路
規模を小さくできる。
た場合はさらにその２倍必要であったものが、本発明で
は、２ｎ＋１タップでｎ＋１：Ｉあればよく、大幅に削
減される。シフトレジスタ、加算器も従来の並列処理を
しない方式と同数、並列処理型の半分であるため、回路
規模を小さくできる。
２、本発明の回路は、最終の選択回路の出力段以外は、
すべてシンボルレートｆｓと同じ周波数で動作している
ので、従来のものより高速化が図れる。
すべてシンボルレートｆｓと同じ周波数で動作している
ので、従来のものより高速化が図れる。
４図は第３図のディジタルフィルタの入出力信号のタイ
ムチャートである。
ムチャートである。
１０・・・・・・データ信号入力端子、２０・・・・・
・クロック信号入力端子、２１・・・・・・フィルタ出
力端子、１．２．３・・・・・・乗算器、４，５，６，
７・・・・・・シフトレジスタ、８，９，１０．１１・
・・・・・加算器、１２・・・・・・選択回路、１０１
・・・・・・入力データ信号、１０２・・・・・・りｐ
ツク信号、１０３・・・・・・フィルタ出力信号、１０
４，１０５，１０６・・・・・・タップ係数、１１１・
・・・・・第１出力信号、１１２・・・・・・第２出力
信号。
・クロック信号入力端子、２１・・・・・・フィルタ出
力端子、１．２．３・・・・・・乗算器、４，５，６，
７・・・・・・シフトレジスタ、８，９，１０．１１・
・・・・・加算器、１２・・・・・・選択回路、１０１
・・・・・・入力データ信号、１０２・・・・・・りｐ
ツク信号、１０３・・・・・・フィルタ出力信号、１０
４，１０５，１０６・・・・・・タップ係数、１１１・
・・・・・第１出力信号、１１２・・・・・・第２出力
信号。
代理人 弁理士 内 原 晋
第１図は本発明のディジタルフィルタの一実施例のブロ
ック図、第２肉は第１図の選択回路１２の入出力信号の
タイムチャート、第３図は従来のディジタルフィルタの
一実施例のブロック図、第（℃ −Ｎ 時 聾 − ９→噂ｉ４＋コ→→コ→や→ Ｃ霜 曾 ９ 富 （＜＜＜（ ＼〕 ＼−Ｎ１− ＼ノ −一 ！ へ
ック図、第２肉は第１図の選択回路１２の入出力信号の
タイムチャート、第３図は従来のディジタルフィルタの
一実施例のブロック図、第（℃ −Ｎ 時 聾 − ９→噂ｉ４＋コ→→コ→や→ Ｃ霜 曾 ９ 富 （＜＜＜（ ＼〕 ＼−Ｎ１− ＼ノ −一 ！ へ
Claims (1)
- 【特許請求の範囲】 ディジタル通信装置のタップ数２ｎ＋１（ｎ≧２、ｎ：
整数）のディジタルフィルタにおいて、前記２ｎ＋１の
ｍ（自然数）ビットのタップ係数Ｃｉ（２ｎ＋１≧ｉ≧
１）を隣り合うタップ係数ごと加えてｎ＋１に統合した
ｍビットのタップ係数ｄｉ（ｎ＋１≧ｉ≧１）と、ｌ（
ｌ≧１）ビットフィルタ入力データ信号との積をとるｎ
＋１の乗算器と、 前記乗算器出力を第１タップ出力から前記フィルタ入力
データ信号の単位時間１／ｆｓ（ｆｓシンボルレート）
ずつ遅延させ次のタップ出力と加算していく第１の手段
と、 前記乗算器出力を第ｎ＋１タップ出力から前記フィルタ
入力データ信号の前記単位時間１／ｆｓずつ遅延させ手
前のタップ出力と加算していく第２の手段と、 前記第１及び第２の手段からの出力をシンボルレートｆ
ｓの２倍の周期１／２ｆｓによって選択出力する手段と を備えたことを特徴とするディジタルフィルタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037486A JPH0828649B2 (ja) | 1989-02-16 | 1989-02-16 | ディジタルフィルタ |
| DE69012164T DE69012164T2 (de) | 1989-02-16 | 1990-02-15 | Digitaler Fir-Filter für Hochgeschwindigkeits-Kommunikationssysteme. |
| EP90102963A EP0383326B1 (en) | 1989-02-16 | 1990-02-15 | Fir digital filter for high-speed communications systems |
| AU49896/90A AU624682B2 (en) | 1989-02-16 | 1990-02-16 | Fir digital filter for high-speed communications systems |
| US07/480,998 US5031133A (en) | 1989-02-16 | 1990-02-16 | FIR digital filter for high-speed communications systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037486A JPH0828649B2 (ja) | 1989-02-16 | 1989-02-16 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216907A true JPH02216907A (ja) | 1990-08-29 |
| JPH0828649B2 JPH0828649B2 (ja) | 1996-03-21 |
Family
ID=12498851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037486A Expired - Lifetime JPH0828649B2 (ja) | 1989-02-16 | 1989-02-16 | ディジタルフィルタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5031133A (ja) |
| EP (1) | EP0383326B1 (ja) |
| JP (1) | JPH0828649B2 (ja) |
| AU (1) | AU624682B2 (ja) |
| DE (1) | DE69012164T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04294628A (ja) * | 1991-03-22 | 1992-10-19 | Sharp Corp | 非巡回型デジタルフィルター回路 |
| JPH08242141A (ja) * | 1995-03-06 | 1996-09-17 | Nec Corp | ディジタルフィルタ |
| US6624691B1 (en) | 1999-10-04 | 2003-09-23 | Nec Corporation | Demodulator for processing digital signal |
| US7254598B2 (en) | 2002-03-14 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Finite impulse response filter and digital signal receiving apparatus |
| JP2008516560A (ja) * | 2004-10-13 | 2008-05-15 | アナログ・デバイシズ・インコーポレーテッド | 通信システム用フィルタ |
Families Citing this family (16)
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