DE69012164T2

DE69012164T2 - Digitaler Fir-Filter für Hochgeschwindigkeits-Kommunikationssysteme.

Info

Publication number: DE69012164T2
Application number: DE69012164T
Authority: DE
Inventors: Sasaki Eisaku
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-02-16
Filing date: 1990-02-15
Publication date: 1995-02-02
Anticipated expiration: 2010-02-16
Also published as: AU624682B2; EP0383326A2; EP0383326A3; JPH0828649B2; US5031133A; DE69012164D1; EP0383326B1; JPH02216907A; AU4989690A

Description

Die Erfindung betrifft allgemein Digitalfilter und insbesondere ein für digitale Funkübertragungssysteme geeignetes Hochgeschwindigkeits-Digitalfilter.
Aufgrund ihres scharfen Trennvermögens und ihres hohen Preis-Leistungs-Verhältnisses werden Digitalfilter in vielen Anwendungsfällen zunehmend anstelle von Analogfiltern eingesetzt. Es gibt zwei Typen von Digitalfiltern, nämlich IIR-Filter (rekursive Filter) und FIR-Filter (nichtrekursive Filter). FIR-Tiefpaßfilter werden wegen ihrer linearen Arbeitskennlinie für die Eingangs-Ausgangs-Phasenbeziehung beim Digitalfunk verwendet. Da die Schieberegister, die ein Digitalfilter bilden, die Hauptquelle der Aliasing- oder Faltungsverzerrung sind, werden sie für eine Überabtastung des Eingangssignals mit der zweifachen Symbolrate getaktet. Die Taktfrequenz der Schieberegister bestimmt somit die maximale Arbeitsgeschwindigkeit eines Digitalfilters. Wenn für ein System eine höhere Übertragungsgeschwindigkeit gewünscht wird, muß die Taktfrequenz der Digitalfilter erhöht werden. Die Arbeitsgeschwindigkeit eines Digitalfilters ist jedoch auf die maximale Arbeitsgeschwindigkeit der integrierten Schaltkreiskomponenten begrenzt, welche die Schieberegister und andere Bestandteile des Filters bilden.
Eine Verfahrensweise wäre, ein Digitalfilter mit zwei parallelen Teilsystemen zu konstruieren, deren jedes an einer von zwei Taktsequenzen betrieben wird, die gegeneinander um π Radian phasenverschoben sind. Die Hardware-Kosten für das Filter sind jedoch doppelt so hoch wie für das gegenwärtige FIR- Digitalfilter.
Ein FIR-Filter für zwei Datenflüsse mit einem Demultiplexer am Ausgang wird in der EP-A-0 180 189 offenbart.
Es ist daher eine Aufgabe der Erfindung, ein nichtrekursives Digitalfilter zu schaffen, das bei höheren Geschwindigkeiten arbeiten kann, um den Hochgeschwindigkeitsbedarf digitaler Kommunikationssysteme zu erfüllen, ohne die Hardware- Kosten zu steigern. Diese Aufgabe wird mit den Merkmalen der Ansprüche gelöst.
Die Erfindung wird nachstehend anhand der beigefügten Zeichnungen näher erläutert. Dabei zeigen:
Fig. 1 ein Blockschaltbild eines bekannten Digitalfilters;
Fig. 2 ein zu dem bekannten Digitalfilter gehöriges Impulsdiagramm;
Fig. 3 ein Blockschaltbild eines Digitalfilters nach einem ersten Ausführungsbeispiel der Erfindung;
Fig. 4 ein Impulsdiagramm zur Beschreibung der Arbeitsweise der vorliegenden Erfindung; und
Fig. 5 ein Blockschaltbild eines zweiten Ausführungsbeispiels der Erfindung.
Vor der näheren Erläuterung der vorliegenden Erfindung ist es zweckdienlich, ein älteres FIR-Digitalfilter mit einer ungeraden Zahl von Anzapfungs-Wichtungskoeffizienten zu beschreiben. In Fig. 1 werden digitale Eingangs-Abtastwerte mit der Symbolrate fs in die angezapfte Verzögerungsleitung eingespeist, die aus Schieberegistern 36 bis 39 besteht, welche aufeinanderfolgende Anzapfungspunkte definieren, mit denen je eines der Anzapfungs-Wichtungsmultiplizierglieder 31 bis 35 verbunden ist. Die Schieberegister 36 bis 39 werden mit der doppelten Symbolrate fs getaktet, um das Eingangssignal überabzutasten. Die stufenweise verzögerten digitalen Abtastwerte werden von den Multipliziergliedern mit je einem der Anzapfungs-Wichtungskoeffizienten c&sub1; bis c&sub5; multipliziert und von einem Addierglied 40 aufsummiert, um eine Ausgangssequenz bi zu erzeugen. Das Filter weist eine Dämpfungskennlinie auf, die bezüglich der Mittelanzapfung symmetrisch ist. Daher gelten die Beziehungen c&sub1; = c&sub5; und c&sub2; = c&sub4;. Da die Schieberegister 36-39 mit der doppelten Geschwindigkeit von digitalen Abtastwerten angesteuert werden, welche die angezapfte Verzögerungsleitung durchlaufen, liegt zu einem gegebenen Zeitpunkt t&sub1; an den Eingängen der Multiplizierglieder 34 und 35 ein digitaler Abtastwert a&sub1; an, wie in Teil (a) von Fig. 2 dargestellt, und entsprechend liegt ein nachfolgender digitaler Abtastwert a&sub2; an den Eingängen der Multiplizierglieder 32 und 33 an, und der nächste Abtastwert a&sub3; erscheint nur am Eingang des Multipliziergliedes 31. Die Summation dieser multiplizierten digitalen Abtastwerte ergibt einen Ausgangs-Abtastwert b&sub1; mit einer Dauer von 1/2fs , wie in Teil (b) von Fig. 2 angegeben. Zum Zeitpunkt t&sub2;, der gegenüber t&sub1; um ein Intervall 1/2fs verschoben ist, liegt der digitale Abtastwert a&sub1; nur am Eingang des Multipliziergliedes 35 an, der digitale Abtastwert a&sub2; liegt an den Eingängen der Multiplizierglieder 33 und 34 an, und der digitale Abtastwert a&sub3; liegt an den Eingängen der Multiplizierglieder 31 und 32 an, woraus sich ein Ausgangs-Abtastwert b&sub2; ergibt. Auf ähnliche Weise liegen zum Zeitpunkt t&sub3; die digitalen Abtastwerte a&sub2; und a&sub3; gleichzeitig an den Eingängen der Multiplizierglieder 34, 35 sowie 33 und 32 an, während der digitale Abtastwert a&sub4; nur am Eingang des Multipliziergliedes 31 erscheint, und zum Zeitpunkt t&sub4; liegen die Abtastwerte a&sub3; und a&sub4; gleichzeitig an den Eingängen der Multiplizierglieder 34, 33 sowie 32 und 31 an, während der Abtastwert a&sub2; nur am Eingang des Multipliziergliedes 35 erscheint.
Daher lassen sich die digitalen Ausgangs-Abtastwerte bi wie folgt darstellen:
b&sub1; = (c&sub4; + c&sub5;)a&sub1; + (c&sub2; + c&sub3;)a&sub2; + c&sub1; x a&sub3;
b&sub2; = c&sub5; x a&sub1; + (c&sub3; + c&sub4;)a&sub2; + (c&sub1; + c&sub2;)a&sub3;
b&sub3; = (c&sub4; + c&sub5;)a&sub2; + (c&sub2; + c&sub3;)a&sub3; + c&sub1; x a&sub4;
b&sub4; = c&sub5; x a&sub2; + (c&sub3; + c&sub4;)a&sub3; +(c&sub1; + c&sub2;)a&sub4;
Man erkennt, daß gleiche Anzapfungs-Wichtungskoeffizienten zyklisch in Abtastintervallen von 1/2fs auftreten. Mit
d&sub1; = c&sub4; + c&sub5;
d&sub2; = c&sub2; + c&sub3;
d&sub3; = c&sub1;
lassen sich b&sub1; und b&sub3; wie folgt darstellen:
b&sub1; = d&sub1; x a&sub1; + d&sub2; x a&sub2; + d&sub3; x a&sub3;
b&sub3; = d&sub1; x a&sub2; + d&sub2; x a&sub3; + d&sub3; x a&sub4;
Wegen c&sub5; = c&sub1; und c&sub4; = c&sub2; sind d&sub1;, d&sub2; und d&sub3; auch durch
d&sub1; = c&sub1; + c&sub2;
d&sub2; = c&sub3; + c&sub4;
d&sub3; = c&sub5;
gegeben. Daher lassen sich b&sub2; und b&sub4; wie folgt darstellen:
b&sub2; = d&sub3; x a&sub1; + d&sub2; x a&sub2; + d&sub1; x a&sub3;
b&sub4; = d&sub3; x a&sub2; + d&sub2; x a&sub3; + d&sub1; x a&sub4;
Allgemein gilt dj = cj + cj+1 = c2n+1-j + c2n+2-j, und der Mittelanzapfungskoeffizient ist dm+1 = c&sub1; = c2n+1, wobei j für Koeffizienten "c" im Bereich zwischen 1 und 2n+1 und für Koeffizienten "d" im Bereich zwischen 1 und 2m+1 liegt und n ≥ 2 und m ≥ 1 ist. Daher können der ungeradzahlige digitale Ausgangs-Abtastwert durch dj x ai + dj+1 x ai+1 + ... + d2m+1 x a2m+1 und der geradzahlige digitale Ausgangs-Abtastwert durch d2m+1 x ai + d2m x ai+1 + ... + dj+1 x a2m + dj x a2m+1 dargestellt werden.
Aus dem Vorstehenden folgt, daß das Ausgangssignal des Digitalfilters in eine erste und eine zweite Gruppe unterteilt wird. In der ersten Gruppe werden die Ausgangs-Abtastwerte nacheinander in der Reihenfolge ihres Auftretens mit den Anzapfungsgewichten d&sub1;, d&sub2; und d&sub3; multipliziert, während in der zweiten Gruppe die Ausgangs-Abtastwerte nacheinander in einer zur Reihenfolge des Auftretens der ersten Gruppe entgegengesetzten Reihenfolge mit den Anzapfungsgewichten multipliziert werden.
In Fig. 3 ist ein erfindungsgemäßes FIR-Digitalfilter dargestellt. Das erfindungsgemäße Digitalfilter weist mindestens fünf virtuelle Anzapfungsgewichte auf, die durch mindestens drei gerade beschriebene physikalische Anzapfungsgewichte d&sub1;, d&sub2; und d&sub3; dargestellt werden, und ist so aufgebaut, daß es Ausgangs-Abtastwerte b&sub1; und b&sub3; erzeugt, die in einer ersten Ausgangssequenz Ai in wechselnden Intervallen mit Ausgangs-Abtastwerten b&sub2; und b&sub4; erscheinen, die in einer zweiten Ausgangssequenz Bi auftreten.
Ein digitaler Eingangs-Abtastwert ai mit der Symbolrate fs wird an einen Eingangsanschluß 10 angelegt, mit dem die Eingangsanschlüsse der Anzapfungs-Wichtungsmultiplizierglieder 1, 2 bzw. 3 mit den Anzapfungs-Wichtungskoeffizienten d&sub1;, d&sub2; bzw. d&sub3; verbunden sind. Zur Erzeugung der Ausgangssequenzen Ai und Bi sind eine erste und eine zweite Verzögerungs- und Addierschaltung vorgesehen. Die erste Verzögerungs- und Addierschaltung weist ein Schieberegister 4, ein Addierglied 5, ein Schieberegister 6 und ein Addierglied 7 auf. Die zweite Verzögerungs- und Addierschaltung weist ein Schieberegister 8, ein Addierglied 9, ein Schieberegister 10 und ein Addierglied 11 auf, die alle in der zur ersten Verzögerungs- und Addierschaltung entgegengesetzten Reihenfolge geschaltet sind. Alle Schieberegister 4, 6, 8 und 10 werden durch eine Taktquelle 20 in Intervallen von T = 1/2fs getaktet.
Der Ausgangsanschluß des Multipliziergliedes 1 ist mit dem Eingang des Schieberegisters 4 und mit einem Eingangsanschluß des Addiergliedes 11 verbunden. Das Schieberegister 4 verzögert den Eingangs-Abtastwert um eine Zeit T, die gleich dem reziproken Wert der Symbolrate fs ist, und erzeugt einen digitalen Ausgangs-Abtastwert d&sub1; x ai-1, der in einen Eingang des Addiergliedes 5 eingespeist wird, dem das Ausgangssignal des Multipliziergliedes 2 zugeführt wird. Daher erzeugt das Addierglied 5 einen Ausgangs-Abtastwert d&sub1; x ai-1 + d&sub2; x a&sub1;, der an das Schieberegister 6 angelegt und von diesem um ein Intervall T verzögert wird, um eine weitere Verzögerung einzuführen, so daß ein Ausgangs-Abtastwert erzeugt wird, der sich durch d&sub1; x ai-2 + d&sub2; x ai-1 ausdrücken läßt. Das Addierglied 7 addiert das Ausgangssignal des Schieberegisters 6 zum Ausgangssignal des Multipliziergliedes 3 und erzeugt an einem Eingang eines Schalters 12 ein Ausgangssignal Ai, das durch eine Summe von Abtastwerten d&sub1; x ai-2 + d&sub2; x ai-1 + d&sub3; x ai dargestellt wird.
Andererseits führt das Schieberegister 8 ein Verzögerungsintervall T in das Ausgangssignal des Multipliziergliedes 3 ein und legt einen verzögerten Ausgangs-Abtastwert d&sub3; x ai-1 an das Addierglied 9 an, das den Wert zum Ausgangssignal des Multipliziergliedes 2 addiert und ein Ausgangssignal d&sub3; x ai-1 +d&sub2; x ai am Eingang des Schieberegisters 10 erzeugt. Das Schieberegister 10 verzögert das Signal um ein zusätzliches Intervall T und liefert einen verzögerten Ausgangs-Abtastwert d&sub3; x ai-2 + d&sub2; x ai-1, der vom Addierglied 11 zum Ausgangssignal des Multipliziergliedes 1 addiert wird, um an dem anderen Eingang des Schalters 12 eine Ausgangssequenz Bi zu erzeugen, die durch d&sub3; x ai-2 + d&sub2; x ai-1 + d&sub1; x ai dargestellt wird.
Wie in Fig. 4 gezeigt, bildet die Ausgangssequenz Ai während eines ersten Intervalls 1/fs eine Summe von d&sub1; x a&sub1;, d&sub2; x a&sub2; und d&sub3; x a&sub3; und die Ausgangssequenz Bi eine Summe d&sub3; x a&sub1;, d&sub2; x a&sub2; und d&sub1; x a&sub3;. Während eines zweiten Intervalls 1/fs bildet die Ausgangssequenz Ai eine Summe von d&sub1; x a&sub2;, d&sub2; x a&sub3; und d&sub3; x a&sub4;, und die Sequenz Bi bildet eine Summe von d&sub3; x a&sub2;, d&sub2; x a&sub3; und d&sub1; x a&sub4;.
Der Schalter 12 ist eine Abtasteinrichtung, die von der Taktquelle 20 in Intervallen von T = 1/fs angesteuert wird, um die Ausgangssequenz Ai während einer ersten Halbperiode T/2 und die Ausgangssequenz Bi während einer zweiten Halbperiode abzutasten. Die abgetasteten Halbperiodensignale werden am Ausgang des Schalters 12 zu einem einzigen Signalstrom multiplexiert und an den Filterausgang 21 angekoppelt. Im Ergebnis ist die Abtastfrequenz des erfindungsgemäßen Digitalfilters halb so groß wie die Abtastfrequenz des in Fig. 3 gezeigten Digitalfiltertyps. Da die Symbolrate des Eingangssignals gleich der Nyquistrate ist und jede der Ausgangssequenzen über eine Dauer von 1/2fs abgetastet wird, wird das Eingangssignal zweifach überabgetastet. Daher verursachen die Schieberegister keine Aliasing-Verzerrung mehr und müssen deshalb nicht mit der zweifachen Symbolrate betrieben werden. Die vorliegende Erfindung schafft ein Digitalfilter von einfacher Konfiguration, das Eingangssignale mit einer höheren Symbolrate als fs verarbeiten kann.
Fig. 5 zeigt eine Abbildung einer modifizierten Form des erfindungsgemäßen Digitalfilters. Bei dieser Modifikation sind die Schieberegister 51 und 52 mit einem Eingangsanschluß 50 in Serie geschaltet und definieren aufeinanderfolgende Anzapfungen, mit denen digitale Multiplizierglieder 53, 54 bzw. 55 einer ersten Gruppe verbunden sind, und digitale Multiplizierglieder 56 bzw. 57 einer zweiten Gruppe sind mit den gleichen Anzapfungen verbunden wie die Multiplizierglieder 53 bzw. 55. Die Multiplizierglieder 53, 54 bzw. 55 weisen die Anzapfungs-Wichtungskoeffizienten d&sub3;, d&sub4; bzw. d&sub5; auf, und die Multiplizierglieder 56 bzw. 57 haben die Koeffizienten d&sub1; bzw. d&sub3;. Die Ausgänge der Multiplizierglieder 53-55 sind mit einem ersten Addierglied 58 verbunden, um die Ausgangssequenz Ai zu erzeugen, und die Ausgänge der Multiplizierglieder 56, 54 und 57 sind mit einem zweiten Addierglied 59 verbunden, um die zweite Ausgangssequenz Bi zu erzeugen. Die Ausgangssequenzen werden von einem Schalter 60 als Antwort auf Taktimpulse von einer Quelle 61 abwechselnd in Intervallen von T = 1/fs über eine Zeitdauer von T/2 abgetastet, um eine Überabtastung des Eingangssignals mit der zweifachen Symbolrate fs zu erreichen, und zum Anlegen an einen Ausgangsanschluß 62 multiplexiert. Ähnlich wie beim ersten Ausführungsbeispiel werden die Schieberegister 51 und 52 in Intervallen von T = 1/fs von einer Taktquelle 61 getaktet, so daß digitale Abtastwerte von jedem der Schieberegister um ein Einheitsintervall T verzögert werden.
Nacheinander ankommende digitale Eingangs-Abtastwerte mit der Symbolrate fs werden daher von den Schieberegistern 51 und 52 verzögert, so daß die Abtastwerte ai, ai-1 und ai-2 erzeugt werden, die von je einem der Multiplizierglieder 53-55 multipliziert werden, so daß das Multiplizierglied 53 einen gewichteten Ausgangs-Abtastwert d&sub3; x ai, das Multiplizierglied 54 einen zweiten Ausgangs-Abtastwert d&sub2; x ai-1 und das Multiplizierglied 55 einen dritten Ausgangs-Abtastwert d&sub1; x ai-2 erzeugt. Diese gewichteten Abtastwerte werden von dem Addierglied 58 zu der Ausgangssequenz Ai = d&sub1; x ai-2 + d&sub2; x ai-1 + d&sub3; x ai summiert. Ebenso werden die digitalen Abtastwerte bzw. ai-2 außerdem von den Multipliziergliedern 56 bzw. 57 multipliziert, so daß das Multiplizierglied 56 einen ersten Ausgangs-Abtastwert d&sub1; x ai, das Multiplizierglied 54 einen zweiten Ausgangs-Abtastwert d&sub2; x ai-1 und das Multiplizierglied 57 einen dritten Ausgangs-Abtastwert d&sub3; x ai-2 erzeugt. Diese gewichteten Abtastwerte werden von dem Addierglied 59 summiert, woraus sich die Ausgangssequenz Bi = d&sub3; x ai-2 + d&sub2; x ai-1 + d&sub1; x ai ergibt.

Claims

1. Nichtrekursives (FIR-) Digitalfilter für ein digitales Kommunikationssystem, wobei das Filter (2n+1) aufeinanderfolgende virtuelle Anzapfungen, jeweils mit Wichtungskoeffizienten cj, aufweist, wobei n eine ganze Zahl und mindestens gleich 2 ist und j im Bereich zwischen 1 und 2n + 1 liegt, mit cj = c2n+2-j, welches Filter aufweist:

eine Addier- und Verzögerungs-Multiplizierschaltung, die (2m + 1) physikalische Anzapfungen mit Anzapfungs-Wichtungskoeffizienten dj aufweist, wobei m eine ganze Zahl und mindestens gleich eins, dj = cj + cj+1 =c2n+1-j + c2n+2-j und dm+1 = c&sub1; = c2n+1 ist, wobei die Schaltung mehrere Anzapfungs- Wichtungsmultiplizierglieder (1, 2, 3) und mehrere mit den Multipliziergliedern verbundene Verzögerungsglieder (4, 6, 8, 10), um die physikalischen Anzapfungen zu definieren, sowie mehrere Addierglieder (5, 7, 9, 11) aufweist, wobei die Schaltung so eingerichtet ist, daß eine erste digitale Ausgangssequenz Ai mit dj x ai + dj+1 x ai+1 + ... + d2m+1 x a2m+1 am Ausgang eines der Addierglieder (7) und eine zweite digitale Ausgangssequenz Bi mit d2m+1 x ai + d2m x ai+1 + ... + dj+1 x a2m + dj x a2m+1 am Ausgang eines anderen Addiergliedes (11) anliegen, wobei ai einen digitalen Abtastwert zu einem gegebenen Zeitpunkt und ai+1 einen digitalen Abtastwert darstellt, der gegenüber dem digitalen Abtastwert ai um ein Intervall T verschoben ist, wobei T der reziproke Wert der Symbolrate von digitalen Abtastwerten des Kommunikationssystems ist; und

eine Abtasteinrichtung (12), um in Intervallen T während einer ersten halben Abtastperiode die erste Ausgangssequenz und in Intervallen von T während einer zweiten halben Abtastperiode die zweite Ausgangssequenz abzutasten und die abgetasteten Sequenzen zu einer einzigen Sequenz zu multiplexieren und diese an einen Ausgangsanschluß (21) des Digitalfilters anzukoppeln.

2. FIR-Digitalfilter nach Anspruch 1, wobei jedes der Verzögerungsglieder (4, 6, 8, 10) ein in Intervallen T getaktetes Schieberegister ist.

3. FIR-Digitalfilter nach Anspruch 1 oder 2, wobei die Addier- und Verzögerungs-Multiplizierschaltung aufweist:

mehrere Anzapfungs-Wichtungsmultiplizierglieder (1, 2, 3), die mit einem Eingangsanschluß (10) des Digitalfilters verbunden sind, um aufeinanderfolgende physikalische Anzapfungen für die Multiplikation eines digitalen Eingangs-Abtastwertes mit den Wichtungskoeffizienten d&sub1;, d&sub2; ... dk und dk+1 der physikalischen Anzapfungen zu bilden und gewichtete digitale Ausgangs-Abtastwerte (d&sub1;, d&sub2; ... dk und dk+1) x ai zu erzeugen;

eine erste Verzögerungs- und Addierschaltung mit einer Reihe von abwechselnd in Serie geschalteten Verzögerungs- und Addiergliedern, wobei jedes der Verzögerungsglieder (4, 6) jeden der gewichteten digitalen Ausgangs-Abtastwerte um ein Intervall T verzögert, um stufenweise verzögerte Abtastwerte zu erzeugen, und wobei jedes der Addierglieder (5, 7) die Ausgangssignale der Multiplizierglieder und der Verzögerungsglieder addiert, um eine erste Gruppe von digitalen Ausgangs-Abtastwerten d&sub1; x ai-k, d&sub2; x ai-(k-1), ..., dk x ai-1 und dk+1 x ai als erste Ausgangssequenz zu erzeugen; und

eine zweite Verzögerungs- und Addierschaltung mit einer Reihe von abwechselnd in Serie geschalteten Verzögerungs- und Addiergliedern, wobei jedes der Verzögerungsglieder (8, 10) jeden der gewichteten digitalen Ausgangs-Abtastwerte um ein Intervall T verzögert, um stufenweise verzögerte Abtastwerte zu erzeugen, und wobei jedes der letztgenannten Addierglieder (9, 11) die Ausgangssignale der Multiplizierglieder und der letztgenannten Verzögerungsglieder addiert, um eine zweite Gruppe von digitalen Ausgangs-Abtastwerten dk+1 x ai-k, dk x ai-(k-1), ..., d&sub2; x ai-1 und d&sub1; x ai als zweite Ausgangssequenz zu erzeugen.

4. FIR-Digitalfilter nach Anspruch 2 oder 3, wobei jedes der ersten, zweiten, dritten und vierten Verzögerungsglieder (4, 6, 8, 10) ein in Intervallen T getaktetes Schieberegister aufweist.

5. FIR-Digitalfilter nach einem der Ansprüche 1 bis 4, wobei die Addier- und Verzögerungs-Multiplizierschaltung aufweist:

Verzögerungsglieder (51, 52), die der Reihe nach mit einem Eingangsanschluß (50) des Filters verbunden sind, um aufeinanderfolgende physikalische Anzapfungen für die Verzögerung jedes der nacheinander ankommenden digitalen Abtastwerte um ein Intervall T zu definieren;

mehrere Anzapfungs-Wichtungsmultiplizierglieder (53- 57), die mit je einer der aufeinanderfolgenden physikalischen Anzapfungen verbunden sind, um stufenweise verzögerte digitale Abtastwerte ai-k, ai-(k-1), ..., ai-1 bzw. ai mit den Wichtungskoeffizienten d&sub1;, d&sub2;, ..., dk bzw. dk+1 der physikalischen Anzapfungen zu multiplizieren und eine erste Gruppe von gewichteten digitalen Ausgangs-Abtastwerten zu erzeugen, und um digitale Abtastwerte ai-k, ai-(k-1), ..., ai-1 bzw. mit den Wichtungskoeffizienten dk+1, dk, ..., d&sub2; bzw. d&sub1; der physikalischen Anzapfungen zu multiplizieren und eine zweite Gruppe von gewichteten digitalen Ausgangs-Abtastwerten zu erzeugen; und

ein erstes Addierglied (58), um die gewichteten digitalen Ausgangs-Abtastwerte der ersten Gruppe zu addieren und eine erste Ausgangssequenz zu erzeugen; und

ein zweites Addierglied (59), um die gewichteten digitalen Ausgangs-Abtastwerte der zweiten Gruppe zu addieren und eine zweite Ausgangssequenz zu erzeugen.

6. FIR-Digitalfilter nach Anspruch 5, wobei jedes der Verzögerungsglieder (51, 52) ein in Intervallen T getaktetes Schieberegister aufweist.