CN1227881C - 处理数字信号的解调器和并行fir滤波器 - Google Patents

处理数字信号的解调器和并行fir滤波器 Download PDF

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Abstract

本发明的课题是，对以调制速度的2倍进行A/D转换而得到的串行数据信号，用数据比为1∶2进行S/P转换，作为具有调制速度的并行数据信号对。解调处理对此并行数据信号对进行并行处理，因此解调处理速度为调制速度。以调制速度的4倍进行A/D转换而得到的串行数据信号，被用数据比为1∶4进行S/P转换，同样以等于调制速度的解调处理速度接受解调处理。依据此结构进行数字信号处理的解调器，可以应用于具有高速调制速度的通信系统。

Description

处理数字信号的解调器和并行FIR滤波器
技术领域
本发明所涉及的是：解调被正交调制的输入信号的解调器，特别是，应用了数字信号处理技术的解调器。
背景技术
伴随着LSI(大规模集成电路)的高速进步，在调制速度例如10MHz的高速通信系统领域中，将数字信号处理技术应用于解调器的尝试正在进行着。应用了数字信号处理技术的解调器(以下称数字解调器)，与模拟电路构成的解调器相比，具有很多优点。例如，数字解调器不受温度·湿度或时间的影响，能实现品质的稳定。此外，数字解调器可以LSI化。再有，数字解调器不仅不需要调节，而且变更规格也非常容易。
为将含有滚降滤波器的解调器的主要功能在数字信号处理技术上得到实现，取样速率必须遵守取样定理的要求。在其定理中，取样频率必须是信号的最高频率分量的2倍以上。即，若调制速度是10MHz，则取样速率必须是20MHz以上，同样，若调制速度是20MHz，则取样速率必须是40MHz以上。
为使能以与如此的取样速率相同的速度进行数字解调处理，数字解调器必须由非常高速的器件来构成，而且需要流水线式的处理。
但是，伴随着调制速度的高速化，取样速率会变得更高，如此一来恐怕会出现器件的处理速度不及取样速率的事态的发生。例如，调制速度若超过50MHz，就现有技术而言，已很难有如此的器件。
另外，随着取样速率的增高，流水线处理的阶段数也随之增加。这意味着流水线处理过程中“延迟”的增加。如此的延迟增加，会使得电路规模增大，而且，会导致反馈控制特性，特别是载波再生环特性的恶化。
发明内容
于是，本发明的目的就在于：解决上述问题，提供能应用于更高速的通信系统的数字解调器。
本发明，对已被A/D转换的信号进行串并行转换(以下略称S/P转换)，使解调处理速度变为调制速度，以此来解决上述问题。同时，本发明就数字解调处理的各部分，都使其具有能进行并行处理的结构。具体地说，本发明提供以下所示的解调器等。
基于本发明的一个侧面，解调器具备以下部分：
模拟正交检波器：接受被正交调制的IF信号，利用具有实质上等同于实际载波频率的预测的载波频率进行模拟式正交检波，输出相互正交的第1及第2被正交检波的信号；
第1及第2A/D转换器：接受所述第1及第2被正交检波的信号，各自以调制速度的2倍或是更高的速度进行A/D转换，输出第1及第2的串行信号；
第1及第2的串并行转换器：将所述第1及第2的串行信号，分别转换成第1及第2组的并行信号，所述并行信号的第1及第2组分别由具有等同于所述调制速度的数据传输速率的多个信号组成；
第1并行FIR滤波器：作为滚降滤波器运行，为对所述并行信号的第1组以所述调制速度进行并行滤波处理，输出2个被滤波的信号的第1信号对；
第2并行FIR滤波器：作为滚降滤波器运行，为对所述并行信号的第2组以所述调制速度进行并行滤波处理，输出2个被滤波的信号的第2信号对，
并行移相器：接受所述被滤波的信号的第1及第2信号对，使用表示载波相位误差的传送波信号，对在所述模拟正交检波器的处理中残存的相位偏离，以所述调制速度进行去除处理，输出第1及第2被解调的信号；以及
传送波信号生成器：监视所述第1及第2被解调的信号，生成所述传送波信号。
基于本发明的另一个侧面，解调器具备以下部分：
模拟检波器：接受被正交调制的第1IF信号，利用实际载波频率与实质上具有同一频率的预测的载波频率之差是调制速度的所定频率进行检波，输出将调制速度作为伪载波频率的第2IF信号；
A/D转换器：接受所述第2IF信号，分别以调制速度的4倍进行A/D转换，输出串行信号；
正交检波器：接受所述串行信号，进行正交检波，输出并行信号的第1及第2组，所述并行信号的第1及第2组分别由具有等同于所述调制速度的数据传输速率的多个信号组成；
第1并行FIR滤波器：作为滚降滤波器运行，对所述并行信号的第1组以所述调制速度进行并行滤波处理，输出2个被滤波的信号的第1信号对；
第2并行FIR滤波器：作为滚降滤波器运行，对所速并行信号的第2组以所述调制速度进行并行滤波处理，输出2个被滤波的信号的第2信号对，
并行移相器：接受所述被滤波的信号的第1及第2信号对，使用表示载波相位误差的传送波信号，对在所述模拟正交检波器的处理中残存的相位偏离，以所述调制速度进行去除处理，输出第1及第2被解调的信号；以及
传送波信号生成器：监视所述第1及第2被解调的信号，生成所述传送波信号。
所述第1及第2并行FIR滤波器，例如当A/D转换以调制速度的2倍进行时，具备以下第1至第3中的某个并行FIR滤波器即可。在此所示的第1至第3的并行FIR滤波器，都是适合于作为并行滚降滤波器运行，接受对串行数据信号进行串并行转换而得到的奇数数据信号及偶数数据信号的信号对，输出被滤波的奇数数据信号及被滤波的偶数数据信号的信号对。
基于本发明的一个侧面，第1并行FIR滤波器具备以下部分：
第1至第6延迟器，和分别定义了第1至第10乘法系数的第1至第10乘法器，和第1至第6加法器，这里，
所述第1至第6延迟器，分别具有所定的延迟时间，
所述的第1、第5、第6及第10乘法系数相同，
所述的第2、第4、第7及第9乘法系数相同，
所述的第3及第8乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1及第2乘法器，接受所述第1延迟器的输出，
所述第3及第4乘法器，接受所述第2延迟器的输出，
所述第5乘法器，接受所述第3延迟器的输出，
所述第6乘法器，接受所述第4延迟器的输出，
所述第7及第8乘法器，接受所述第5延迟器的输出，
所述第9及第10乘法器，接受所述第6延迟器的输出，
所述第1加法器，接受所述第1、第3及第5乘法器的输出，
所述第2加法器，接受所述第2及第4乘法器的输出，
所述第3加法器，接受所述第6、第8及第10乘法器的输出，
所述第4加法器，接受所述第7及第9乘法器的输出，
所述第5加法器，接受所述第1及第4加法器的输出，并作为该第5加法器的输出，输出所述被滤波的奇数数据信号，
所述第6加法器，接受所述第2及第3加法器的输出，并作为该第6加法器的输出，输出所述被滤波的偶数数据信号。
基于本发明的另一个侧面，第2并行FIR滤波器具备以下部分：
所述第1及第2并行FIR滤波器，各自具备第1至第6延迟器，和分别定义了第1至第6乘法系数的第1至第6乘法器，和第1至第8加法器，这里，
所述第1至第6延迟器，分别具有所定的延迟时间，
所述的第1及第4乘法系数相同，
所述的第2及第5乘法系数相同，
所述的第3及第6乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1加法器，接受所述第1及第3延迟器的输出，
所述第2加法器，接受所述第1及第2延迟器的输出，
所述第3加法器，接受所述第4及第6延迟器的输出，
所述第4加法器，接受所述第5及第6延迟器的输出，
所述第1乘法器，接受所述第1加法器的输出，
所述第2乘法器，接受所述第2加法器的输出，
所述第3乘法器，接受所述第2延迟器的输出，
所述第4乘法器，接受所述第3加法器的输出，
所述第5乘法器，接受所述第4加法器的输出，
所述第6乘法器，接受所述第5延迟器的输出，
所述第5加法器，接受所述第1及第3乘法器的输出，
所述第6加法器，接受所述第4及第6乘法器的输出，
所述第7加法器，接受所述第5加法器及第5乘法器的输出，并作为该第7加法器的输出，输出所述被滤波的奇数数据信号，
所述第8加法器，接受所述第6加法器及第2乘法器的输出，并作为该第8加法器的输出，输出所述被滤波的偶数数据信号。
基于本发明的另一个侧面，第3并行FIR滤波器具备以下部分：
所述第1及第2并行FIR滤波器，各自具备第1至第6延迟器，和分别定义了第1至第8乘法系数的第1至第8乘法器，和第1至第6加法器，这里，
所述第1至第6延迟器，分别具有所定的延迟时间，
所述的第1、第4、第5及第8乘法系数相同，
所述的第2、第3、第6及第7乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1乘法器，接受所述第1延迟器的输出，
所述第2及第3乘法器，接受所述第2延迟器的输出，
所述第4乘法器，接受所述第3延迟器的输出，
所述第5及第6乘法器，接受所述第5延迟器的输出，
所述第7及第8乘法器，接受所述第6延迟器的输出，
所述第1加法器，接受所述第1及第3乘法器的输出，
所述第2加法器，接受所述第2及第4乘法器的输出，
所述第3加法器，接受所述第5及第7乘法器的输出，
所述第4加法器，接受所述第6及第8乘法器的输出，
所述第5加法器，接受所述第2及第3加法器的输出，并作为该第5加法器的输出，输出所述被滤波的奇数数据信号，
所述第6加法器，接受所述第1及第4加法器的输出，并作为该第6加法器的输出，输出所述被滤波的偶数数据信号。
附图说明
图1是，表示基于本发明的第1实施例的解调器结构概况的方框图。
图2是，表示图1所示的一个并行FIR滤波器例子的方框图。
图3是，表示图1所示的一个并行EPS例子的方框图。
图4是，表示图1所示的一个载波再生环中LPF例子的方框图。
图5是，表示图1所示的一个NCO例子的方框图。
图6是，表示图1所示的一个时钟相位检测器例子的方框图。
图7是，用于说明图6所示的时钟相位检测器的相位检测的图。
图8是，表示解调器的比较例子的方框图，在此，以调制速度的2倍进行解调处理。
图9是，表示图8所示的FIR滤波器的结构图。
图10是，表示图8所示的EPS的结构图。
图11是，表示图8所示的NCO的结构图。
图12是，表示图5及图11所示的储存于包含在NCO内的延迟器(F/F)中的数据关系图。
图13是，表示图8所示的时钟相位检测器的结构图。
图14是，表示图1所示的并行FIR滤波器的另一例子的方框图。
图15是，表示图1所示的并行FIR滤波器的另一例子的方框图。
图16是，表示当取样速率4倍于调制速度时的并行FIR滤波器的例子的方框图。
图17是，表示图16所示的并行FIR滤波器的变例图。
图18是，表示基于本发明第2实施例的解调器结构概况的方框图。
图19是，表示图18所示的正交检波器的一个例子图。
图20是，表示基于本发明第3实施例的解调器结构概况的方框图。
具体实施方式
如图1所示，基于本发明第1实施例的解调器是准同步检波方式。
图示的解调器，接受被正交调制的IF信号，首先，进行模拟式的正交检波。IF信号被分支为2路。其中的一路信号，在混频器11中，与具有由本机振荡器12输出的大致等同于载波频率fc的频率fc’的Lo信号进行乘法运算，之后通过低通滤波器21。另一路信号，在混频器10中，与对本机振荡器12输出的Lo信号进行π/2相移而得到的信号进行乘法运算，之后通过低通滤波器20。在低通滤波器20及21中被滤波的信号变为相互正交的基带(BB)信号。这些信号的信道分别被称为Pch及Qch。这些信号有时也被分别称为I部及Q部，或是实部及虚部。
在这里，频率fc’是预测的载波频率，严格地讲，频率fc与频率fc’并不一致。所以，模拟式正交检波的输出中含有相当于这些频率之差的相位旋转。
A/D转换器30、31，分别接受P信道及Q信道的正交检波的信号，并进行A/D转换，然后分别输出有多个比特的串行信号。
为利用数字信号处理电路来构成滚降滤波器，提供给A/D转换器30、31的取样时钟的频率，必须按取样定理来决定。在本实施例中，取样速率是调制速度fs的2倍。考虑到处理速度是由电路规格来决定的，所以当调制速度fs相对很低时，取样速率可以是4fs或8fs。
S/P转换器40，接受由A/D转换器30输出的P信道的串行信号，以1比2的数据比进行S/P转换，然后输出P信道的奇数数据信号及偶数数据信号的信号对。比如，连续的串行数据比特Dn(n＝1、2、3、…)，被分为奇数数据比特D2n-1及偶数数据比特D2n。这些奇数数据信号及偶数数据信号，各自具有和调制速度fs相同的信号传输速率。同样，S/P转换器41输出Q信道的奇数数据信号及偶数数据信号的信号对。
并行FIR滤波器50，作为滚降滤波器运行，将P信道的奇数数据信号及偶数数据信号并行地进行滤波，输出P信道被滤波的奇数数据信号及偶数数据信号。并行FIR滤波器51也一样，对Q信道的奇数数据信号及偶数数据信号进行滤波处理，输出Q信道被滤波的奇数数据信号及偶数数据信号。
参照图2，并行FIR滤波器50的一个例子，具有第1至第6延迟器101～106，各自定义了第1至第10的乘法系数C的第1至第10乘法器201～210，和第1至第6加法器301～306。第1至第6延迟器101～106，使用与调制速度fs的倒数相等的时间(T＝1/fs)作为延迟时间。
由于并行FIR滤波器50作为滚降滤波器运行，乘法系数变为滤波器的离散式脉冲响应值。具体为，第1、第5、第6及第10乘法器的乘法系数相互相等(C-2＝C+2)，第2、第4、第7及第9乘法器的乘法系数相互相等(C-1＝C+1)。另外，第3及第8乘法器的乘法系数相互相等(C0)。同样，在本实施例中，并行FIR滤波器51具有和并行FIR滤波器50相同的结构，且同样地运行。
再具体一点，第1及第4延迟器101、104，分别接受奇数数据信号D2n-1及偶数数据信号D2n。第2及第5的延迟器102、105，分别接受第1及第4延迟器101、104的输出。第3及第6延迟器103、106，分别接受第2及第5延迟器102、105的输出。
第1及第2乘法器201、202接受第1延迟器101的输出。第3及第4乘法器203、204接受第2延迟器102的输出。第5乘法器205接受第3延迟器103的输出。第6乘法器206接受第4延迟器104的输出。第7及第8乘法器207、208接受第5延迟器105的输出。第9及第10乘法器209、210接受第6延迟器106的输出。
第1加法器301接受第1、第3及第5乘法器201、203、205的输出。第2加法器302接受第2及第4乘法器202、204的输出。第3加法器303接受第6、第8及第10乘法器206、208、210的输出。第4加法器304接受第7及第9乘法器207、209的输出。第5加法器305接受第1及第4加法器301、304的输出，作为该第5加法器305的输出，输出被滤波的奇数数据信号。第6加法器306接受第2及第3加法器302、303的输出，作为该第6加法器306的输出，输出被滤波的偶数数据信号。
换言之，处理奇数数据信号及偶数数据信号的电路各有5个分支201～205、206～210。5个分支201～205又被分为第1、第3及第5分支201、203、205的组，和第2及第4分支202、204的组。各组都被构成为分支间隔为2。分支206～210也相同，被分为第6、第8及第10的分支206、208、210的组，和第7及第9的分支207、209的组。各组分支的输出，在相对应的加法器301、302、303、304中被相加。在不使分支重复的情况下，选择对应奇数数据信号的分支组和对应偶数数据信号的分支组的组合，将那些相加结果再相加。其结果是，D1～D5的运算结果被从加法器305输出的同时，D2～D6的运算结果也被从加法器306输出。即，并行FIR滤波器，以速度fs的运算，生成对应5个连续输入数据比特Dj、Dj+1、Dj+2、Dj+3、Dj+4(j为整数)的输出。
再参照图1，并行EPS(Endless Phase Shifter，循环移相器)60，载波用相位检测器61，环形滤波器62，NCO(Numerical ControlledOscillator，数控振荡器)63构成载波再生环。这当中，载波用相位检测器61，环形滤波器62，NCO63生成表示载波相位误差的传送波信号。
具体为，并行EPS60，接受P信道的被滤波的奇数数据信号及偶数数据信号的信号对，和Q信道的被滤波的奇数数据信号及偶数数据信号的信号对，并利用传送波信号进行相移，输出第1至第4的被相移的信号。第1及第2的被相移的信号对应P信道的被滤波的奇数数据信号及偶数数据信号，第3及第4的被相移的信号对应Q信道的被滤波的奇数数据信号及偶数数据信号。这样，并行EPS60，以等于调制速度fs的处理速度，除去在模拟式正交检波中留下的相位偏离(旋转)。
参照图3，并行EPS60具有奇数数据信号(D2n-1)用及偶数数据信号(D2n)用的2个复数乘法器。2个复数乘法器分别对应奇数数据信号(D2n-1)及偶数数据信号(D2n)。
处理奇数数据信号(D2n-1)的复数乘法器，有乘法器211～214、和减法器311、及加法器312，利用从NCO63输入的作为对应奇数数据信号(D2n-1)的传送波信号的第1数字载波信号CARR1，除去相位的偏离。
具体为，乘法器211对P信道的奇数数据信号乘以第1数字载波信号CARR1的余弦部分，乘法器213对Q信道的奇数数据信号乘以第1数字载波信号CARR1的正弦部分。减法器311，从乘法器211的输出减去乘法器213的输出，并输出被除去相位旋转的P信道的奇数数据信号。同样，乘法器214对Q信道的奇数数据信号乘以第1数字载波信号CARR1的余弦部分，乘法器212对P信道的奇数数据信号乘以第1数字载波信号CARR1的正弦部分。加法器312，将乘法器214的输出和乘法器212的输出相加，并输出被除去相位旋转的Q信道的奇数数据信号。
处理偶数数据信号(D2n)的复数乘法器，有乘法器215～218、和减法器313、及加法器314，利用从NCO63输入的作为对应偶数数据信号(D2n)的传送波信号的第2数字载波信号CARR2，除去相位的偏离。其处理与奇数数据信号的处理方式相同。
这样，并行EPS60输出P信道及Q信道的奇数数据信号组和P信道及Q信道的偶数数据信号组。在这2个并行输出组当中，对应于眼形图开口部时刻的信号成为P信道及Q信道的被解调的信号。
再参照图1，载波相位检测器63监视P信道及Q信道的被解调的信号，检测那些基于被解调的信号基准点的相位偏离。此载波相位检测器63的处理速度与调制速度fs相同。
由载波相位检测器63检测出的相位偏离，通过环形滤波器62，传递给NCO63。
参照图4，图示的环形滤波器62是2次完全积分型，具有2个乘法器221、222，2个加法器321、322，及延迟器111。乘法器221及222，分别将相位检测器63的输出与决定环特性的参数α、β相乘。乘法器211的输出，被加法器321及延迟器111累加。即，加法器321及延迟器111构成了一个积分器。加法器322将延迟器111的输出与乘法器222的输出相加，生成环形滤波器62的输出。在本实施例中，该环形滤波器的处理速度等于调制速度fs。
参照图5，NCO63具有加法器323、324，延迟器112、113及ROM401、402，且适合于并行处理。加法器323、324及延迟器112、113，形成了2个其一方输出影响另一方输出的累加器。环形滤波器62的输出，虽然是对应频率的，但被此累加器积分，转换为对应相位的量。ROM120、121，对相位，和为使其相对应而预先计算好的数字载波信号CARR1、CARR2的数据，具体地说是正弦、余弦部分的数据，使其相关联并进行存储。实际上，ROM120、121，具有相同的内容。针对这样的ROM120、121，一旦相位被从延迟器112、113给出，ROM120、121就会将给出的相位作为地址，输出相对应的数字载波信号CARR1、CARR2。此数字载波信号CARR1、CARR2，如所述被提供给NCO63。
再参照图1，时钟相位检测器70，环形滤波器71，D/A转换器72，VCO73，A/D转换器30、31，S/P转换器40、41，并行FIR滤波器50、51及并行EPS60，构成了一个时钟同步环。
参照图6，时钟相位检测器70具有延迟器121～124，异-或门501～504，或门505及F/F510。
其中，延迟器121及异-或门501主要起检测为得到P信道的时钟相位的条件的作用。另一方面，延迟器123及异-或门503主要起检测为得到Q信道的时钟相位的条件的作用。不论是P信道还是Q信道，得到时钟相位的条件都是在连续的3个数据信号中，第1个和第3个数据信号的极性是相反的。即是说，假设连续的3个数据信号为D1、D2、D3，那么D1和D3的MSB相异即可。在图示的时钟相位检测器70中，参照奇数数据信号(D2n-1)的MSB，进行条件的判定。
延迟器122及异-或门502，和延迟器121一起，主要起检测P信道的时钟相位信息的作用。同样，延迟器124及异-或门504，和延迟器123一起，主要起检测Q信道的时钟相位信息的作用。具体地说，不论是P信道还是Q信道，时钟相位检测器70，当D2和D1是相同极性时判定相位为超前，当D2和D1是不同极性时判定相位为滞后，并作为相位信息生成判定结果。
特别是，在本实施例的时钟相位检测器70中，作为表示是否满足所述条件的信息，或门505输出异-或门501及503的输出的“或”。由此，不论P信道还是Q信道的一方，或是双方，当所述条件被满足时，或门505的输出表示“1(有效)”。
图7表示3个连续数据信号D1～D3和眼形图的关系。在A/D转换器30(31)中，被取样的D1～D3出现于每取样周期Ts/2(＝1/2fs)。其后，一旦借助于S/P转换器40(41)被串并行转换，D1和D2就变为并行，而D1与D3的间隔仍为Ts。若D1与D3的极性相反，则在其间的某一地方存在零交叉点。当利用按所述内容检测出的相位信息进行时钟控制时，对应D2的时钟相位将被调整为零交叉点。
环形滤波器71，只当时钟相位检测器70的输出为「有效」时，才根据从F/F510输出的相位信息，进行滤波处理。环形滤波器71本身因为有与载波再生环中的环形滤波器62相同的功能，所以同样有图4所示的电路结构。但有一点，由于环形滤波器71和环形滤波器62的环形特性不同，其参数α、β不一定相同。
VCO73，通过D/A转换器72接受环形滤波器71的输出，生成取样时钟，提供给A/D转换器30、31。从布局看很明显，图示的VCO73是模拟电路。其理由如下。为在数字信号处理中进行时钟同步，需使用比调制速度fs高很多的频率的时钟。因此，当调制速度fs比如说超过10MHz时，将VCO数字化变得很困难。但若是调制速度fs为低频时，取代D/A转换器72及VCO73，而使用数字VCO也可以。
这样，相位检测器70检测模拟基带信号和取样时钟的相位关系，并按检测结果控制VCO73的振荡频率，由此，时钟相位经常处于最适合取样的相位。关于时钟相位控制，例如，已在日本专利第2848420号公布，其内容基于被参照的事实，成为本说明书的一部分。
如以上说明，基于第1实施例的解调器，在A/D转换后进行S/P转换，解调处理可以不以取样速率2fs而以等于调制速度fs的速度进行。
为了更明确些，作为比较用的例子，对图8所示的解调器进行说明。比较用的解调器在A/D转换之后不进行S/P转换。所以，FIR滤波器52、53，EPS65等都是以取样速率2fs进行处理。
详细内容为：FIR滤波器52如图9所示，具有延迟器601～605，乘法器701～705，和加法器801。延迟器601～605的延迟时间不是调制速度fs的倒数，而等于取样速率2fs的倒数。即，FIR滤波器52以2倍于图2所示并行FIR滤波器50的速度进行处理。
另外，EPS65如图10所示，由具有乘法器711～714，减法器811及加法器812的单一的复数乘法器构成。此复数乘法器的输入输出信号的数据传输速率是调制速度的2倍。即，EPS65以2倍于图3所示的并行EPS60的速度进行处理。
所以，NCO68，为以2fs的数据传输速率提供给EPS65以载波信号CARR，如图11所示，必须以2fs的时钟进行处理。详细内容是，NCO68具有加法器813，延迟器611，及ROM410。加法器813累加延迟器611的输出，由此加法器813和延迟器611形成一个积分器。储存于ROM410的信息，与储存于图5所示的ROM401、402的信息相同。
参照图12，所表示的是图11的延迟器611中所保持的数据和图5的延迟器112、113中所保持的数据的关系。由图12可以理解为：图11的延迟器611所保持的奇数项的数据，保持在图5的延迟器112中，图11的延迟器611所保持的偶数项的数据，保持在图5的延迟器113中。
再参照图8，EPS65的后段设置了十取一分样电路66、67。EPS65的输出被十取一分样电路66、67以每一取样为单位分样，变为被解调的信号。
参照图13，所表示的是时钟相位检测器74的结构。时钟相位检测器74基本上与时钟相位检测器70的功能相同。但有一点，与时钟相位检测器70的输入相比较，时钟相位检测器74的输入具有2倍的数据传输速率，因此，时钟相位检测器74以半周期循环电路530的正相输出和反相输出，使对应奇数项数据信号的延迟处理和对应偶数项数据信号的延迟处理交互进行，将数据传输速率降至调制速度，并进行条件判定和相位信息的检测。
这样，虽然图8所示的解调器，不论在滚降滤波器、载波再生环、还是时钟同步环中，都具有必须以调制速度的2倍进行处理的结构要素，但是，图1所示的解调器，可以让所有的结构要素以等同于调制速度的速度进行处理。所以，图1所示的解调器比图8所示的解调器更适合于高速度的通信系统。
在这里，有关并行FIR滤波器50、51的其他例子，用图14至图17进行说明。
图14所示的并行FIR滤波器是图2所示的并行FIR滤波器的一种变形。由于是作为滚降滤波器运行，在并行FIR滤波器50中，乘法器的系数满足了条件：C+n＝C-n。在图14所示的并行FIR滤波器中，通过将图2所示的乘法器中乘法系数相等的乘法器的输入提前相加，减少了乘法器的个数。其结果是，比如当构成功能等同于具有2n+1个分支的串行FIR滤波器的并行FIR滤波器时，若按图2所示的并行FIR滤波器同样来实现，需要4n+2个分支，但若按图14所示的并行FIR滤波器同样来实现，只具备2n+2个分支即可。
具体地讲，图14所示的并行FIR滤波器具有第1至第6延迟器101～106，第1至第6乘法器231～236，和第1至第8加法器331～338。第1至第6延迟器101～106与图2所示的内容相同，其延迟时间为T＝1/fs。第1及第4乘法器231、234的系数相等，第2及第5乘法器232、235的系数相等，第3及第6的乘法器233、236的系数相等。
第1及第4延迟器101、104分别接受奇数数据信号(D2n-1)及偶数数据信号(D2n)。第2及第5延迟器102、105分别接受第1及第4延迟器101、104的输出。第3及第6延迟器103、106分别接受第2及第5延迟器102、105的输出。
第1加法器331接受第1及第3延迟器101、103的输出。第2加法器332接受第1及第2延迟器101、102的输出。第3加法器333接受第4及第6延迟器104、106的输出。第4加法器334接受第5及第6延迟器105、106的输出。
第1乘法器231接受第1加法器331的输出。第2乘法器232接受第2加法器332的输出。第3乘法器233接受第2延迟器102的输出。第4乘法器234接受第3加法器333的输出。第5乘法器235接受第4加法器334的输出。第6乘法器236接受第5延迟器105的输出。
第5加法器335接受第1及第3乘法器231、233的输出。第6加法器336接受第4及第6乘法器234、236的输出。
第7加法器337接受第5加法器335和第5乘法器235的输出，并作为该第7加法器337的输出，输出被滤波的奇数数据信号。第8加法器338接受第6加法器336和第2乘法器232的输出，并作为该第8加法器338的输出，输出被滤波的偶数数据信号。
图2及图14所示的并行FIR滤波器是分支个数为奇数的类型。图15所示的并行FIR滤波器是分支个数为偶数的类型。特别是图15所示的并行FIR滤波器，基于速度fs的运算，生成对应于4个连续的输入数据比特Dj、Dj+1、Dj+2、Dj+3(j为整数)的输出。
详细内容为：图15所示的并行FIR滤波器，具有第1至第6延迟器101～106，第1至第8乘法器241～248，和第1至第6加法器341～346。第1至第6延迟器101～106与图2所示的内容相同，其延迟时间为T＝1/fs。第1、第4、第5及第8乘法器241、244、245、248的系数相等，第2、第3、第6及第7乘法器242、243、246、247的系数相等。
第1及第4延迟器101、104，分别接受奇数数据信号(D2n-1)及偶数数据信号(D2n)。第2及第5延迟器102、105，分别接受第1及第4延迟器101、104的输出。第3及第6延迟器103、106，分别接受第2及第5延迟器102、105的输出。
第1乘法器241，接受第1延迟器101的输出。第2及第3乘法器242、243，接受第2延迟器102的输出。第4乘法器104，接受第3延迟器103的输出。第5及第6乘法器105、106，接受第5延迟器105的输出。第7及第8乘法器247、248，接受第6延迟器106的输出。
第1加法器341，接受第1及第3乘法器241、243的输出。第2加法器342，接受第2及第4乘法器242、244的输出。第3加法器343，接受第5及第7乘法器245、247的输出。第4加法器344，接受第6及第8乘法器246、248的输出。
第5加法器345，接受第2及第3加法器342、343的输出，并作为该第5加法器345的输出，输出被滤波的奇数数据信号。第6加法器346，接受第1及第4加法器341、344的输出，并作为该第6加法器346的输出，输出被滤波的偶数数据信号。
图2、图14、图15所示的并行FIR滤波器，都是进行二并行处理，比如可以在取样速率为调制速度的2倍时采用。对此，图16所示的并行FIR滤波器，是进行四并行处理，比如可以在取样速率为调制速度的4倍时采用。
当取样速率为调制速度的4倍时，S/P转换器，以1∶4的数据比将1个串行信号转换为4个并行的信号组D4n-3、D4n-2、D4n-1、D4n。
图16所示的并行FIR滤波器，针对4个并行信号D4n-3、D4n-2、D4n-1、D4n，分别有11个分支。11个分支被分为4个组。各组的分支间隔为4。共16组的分支输出，在设置于最后段的4个加法器中的某一个加法器中被相加。届时，在保证构成各组的分支的系数不重复的条件下，分支的组被从各段中一组一组地选出，并被组合。基于如此的结构，从最后段的1个加法器将同时输出例如针对D1～D11、D2～D12、D3～D13、D4～D14的运算结果。这样，图16所示的并行FIR滤波器，通过速度fs的运算，将生成对应于11个连续的输入数据比特的输出。
图16所示的并行FIR滤波器的输出有4个。若4个信号中的2个信号输入给设置在并行FIR滤波器后段的EPS，在其输出段将可以得到时钟相位信息。例如，在图16，假如只将D4n-3及D4n-1，或是D4n-2及D4n输入给EPS，EPS具有上述的结构即可。在这种情况下，未被选择的D4n-2及D4n或是D4n-3及D4n-1的组合，比如说可以被弃掉。
参照图17，图示的并行FIR滤波器是，在D4n-3及D4n-1的输出未被选择而被弃掉的条件下，图16所示的并行FIR滤波器的变例。图17所示的并行FIR滤波器具有，在图16所示的并行FIR滤波器中，省略了只与D4n-3及D4n-1的输出相关的乘法器、加法器及延迟器的结构。对于这种并行FIR滤波器，也可以应用图14所示的简化方法。
以下，利用图18及图19，就本发明的第2个实施例子的解调器进行说明。在图18所示的解调装置中，从本机震荡器13输出的信号频率是fc’-fs。此信号在混频器10被与载波频率fc的IF信号相乘。由此，载波频率fc的IF信号，进行频率转换，作为伪载波频率变为具有调制速度fs的IF信号。在这里，从本机震荡器13输出的信号频率是fc’+fs也可以。只是这种情况下，在以后的处理中，有必要调整相位的旋转方向。
这样的伪载波频率fs的IF信号，通过低通滤波器20后，在A/D转换器30被取样。如图18所示，在A/D转换器30的取样速率是4fs。这样，被取样的数据序列被输入给正交检波器80。
正交检波器80，处理此数据序列，输出各自的数据传输速率为fs的Pchodd、PchEven、Qchodd、QchEven的4个并行基带信号。
详细内容为：对频率是fs的IF信号以4fs的时钟进行取样，从sin、cos的关系可以得到P信道和Q信道的2fs的BB信号。即可以进行正交检波。这里，在载波的1个周期内，载波的正弦及余弦各有2次变为“0”。那时另一方为“1”或“-1”。就是说在载波的正弦或是余弦的一方变为“0”的那一时刻如果进行取样的话，其输出则为：P、Q、P(BAR)、Q(BAR)、P、Q、…。这里的(BAR)表示一个信号的反相信号。
参照图19，正交检波器80基于上述原理进行数字信号的处理。图示的正交检波器80也有S/P转换功能。其正交检波器80，将A/D转换器30输出的具有4fs数据传输速率的串行数据序列，通过延迟器901～904，转换为4个并行的数据序列的组。若假设其中延迟器904、902的输出是P信道信号的话，那么延迟器903、901的输出就是Q信道信号。此P信道及Q信道的信号分别被输入到以速度fs处理的延迟器905、906，被进行速度转换。再进一步，延迟器905输出的一方在反相器907被反相。同样，延迟器906输出的一方在反相器908被反相。如此一来，正交检波器80就输出相互并行的2个P信道信号及2个Q信道信号。
在正交检波器80后段的信号处理，与所述第1实施例的信号处理相同。所以，第2实施例的解调器，例如，作为滚降滤波器，可以采用图2、图14、图15、图16及图17中的任意一个并行FIR滤波器。
如以上所说，在第2实施例的解调器中，与第1实施例的解调器不同，使用数字信号处理进行正交检波。而且，由于数字信号处理的正交检波，虽然取样频率是调制速度的4倍，但含有滚降滤波器的后段处理是以等同于调制速度的速度被进行。
接着，利用图20，就本发明的第3实施例的解调器进行说明。所述第1及第2实施例子的解调器都是准同步检波型，而图20所示的解调器并非准同步检波型。
图20所示的解调器，在A/D转换器30、31的输入处是眼形图开着的同步检波型。所以，在图20所示的解调器中，没有设置EPS。在本例子中，滚降滤波器50、51，时钟相位检测器70也都进行数据信号处理。
在这里需要注意的是，图20所示的载波再生环中的环形滤波器92，是由模拟电路构成的。但是，将载波相位检测器91及环形滤波器92数字化，在环形滤波器92的后段设置D/A转换器也可以。其他的结构要素和处理都和所述的第1实施例相同。所以，第3实施例的解调器，例如，作为滚降滤波器，可以采用图2、图14、图15、图16及图17中的任意一个并行FIR滤波器。
本发明，依靠恰当的实施例被具体地表示并且说明，在本发明的范围及概念的范围内，可以有各种变形一事应被同行业者理解。比如，在上述的第1及第2的实施例中，利用EPS的输出进行了时钟同步的处理，但利用滚降滤波器的输出也可以进行时钟同步的处理。这时，对于时钟相位检测器70，除了将2个滚降滤波器的共4个输出的MSB输入给时钟相位检测器70以外，没有必要改变环形滤波器71，D/A转换器72等的结构。
用于产业上的可能性
如以上所说，根据本发明，在解调器内的数字处理速度等于调制速度fs。所以，本发明的解调器也可以应用于高速通信系统。再加上随着解调器内的数字处理速度的降低，可以减少流水线处理的段数，其结果是，缩减了解调器的电路规模及控制环内的延迟。

Claims (23)

1.一种解调器，其特征在于，具有：
模拟正交检波器：接受被正交调制的IF信号，使用具有实质上等同于实际载波频率的预测的载波频率，进行模拟式的正交检波，输出相互正交的第1及第2被正交检波的信号；
第1及第2A/D转换器：接受所述第1及第2被正交检波的信号，分别以调制速度的2倍或是更高的速度进行A/D转换，输出第1及第2串行信号；
第1及第2串并行转换器：将所述第1及第2串行信号，分别转换成并行信号的第1及第2组，所述并行信号的第1及第2组分别由具有等同于所述调制速度的数据传输速率的多个信号组成；
第1并行FIR滤波器：作为滚降滤波器运行，将所述并行信号的第1组以所述调制速度进行并行滤波，输出2个被滤波的信号的第1信号对；
第2并行FIR滤波器：作为滚降滤波器运行，将所述并行信号的第2组以所述调制速度进行并行滤波，输出2个被滤波的信号的第2信号对；
并行移相器(60)：接受所述被滤波的信号的第1及第2信号对，使用表示载波相位误差的传送波信号，对在所述模拟正交检波器的处理中残存的相位偏离，以所述调制速度进行去除处理，输出第1及第2被解调的信号；以及
传送波信号生成器(16，62，63)：监视所述第1及第2被解调的信号，生成所述传送波信号。
2.如权利要求1所述的解调器，其特征在于，具有：
所述第1及第2并行FIR滤波器，将从所述被滤波的信号的第1及第2的信号对中各自选出的一个特定的被滤波的信号，作为第1及第2被解调的信号进行输出。
3.如权利要求1所述的解调器，其特征在于，
所述传送波信号生成器，具有：
载波相位检测器：接受所述第1及第2被解调的信号，检测从该第1及第2被解调的信号的基准点的相位偏离；
环形滤波器：被连接于该载波相位检测器；以及
NCO：被连接于该环形滤波器，对应于所述被滤波的信号的第1及第2信号对，分别生成第1及第2传送波信号，
所述并行移相器，使用所述第1及第2传送波信号，输出同步于载波的所述第1及第2被解调的信号。
4.如权利要求1所述的解调器，其特征在于，
所述并行移相器，输出第1至第4被移相的信号的组，
所述第1及第2被移相的信号，对应于所述被滤波的信号的第1信号对而被生成，
所述第3及第4被移相的信号，对应于所述被滤波的信号的第2信号对而被生成，
所述第1及第2被解调的信号分别是该第1及第3被移相的信号。
5.如权利要求4所述的解调器，其特征在于，具有：
时钟相位检测器：参照所述第1至第4被移相的信号的各个MSB，检测时钟相位；
环形滤波器：被连接于该时钟相位检测器；
D/A转换器：对该环形滤波器的输出进行D/A转换；以及
VCO：将依据该D/A转换器的输出而进行控制的取样时钟提供给所述A/D转换器。
6.如权利要求4所述的解调器，其特征在于，还具有：
时钟相位检测器：参照构成所述被滤波的信号的第1及第2信号对的4个信号的各个MSB，检测时钟相位；
环形滤波器：被连接于该时钟相位检测器；
D/A转换器：对该环形滤波器的输出进行D/A转换；以及
VCO：将依据该D/A转换器的输出而进行控制的取样时钟提供给所述A/D转换器。
7.如权利要求1所述的解调器，其特征在于：
所述A/D转换器，以所述调制速度的2倍进行所述A/D转换，
所述笫1及第2并行信号的组，各自由奇数数据信号及偶数数据信号的信号对组成，
所述第1并行FIR滤波器，接受所述奇数数据信号及偶数数据信号的信号对，输出由被滤波的奇数数据信号及被滤波的偶数数据信号的信号对组成的所述第1被滤波的信号的信号对，
所述第2并行FIR滤波器，接受所述奇数数据信号及偶数数据信号的信号对，输出由被滤波的奇数数据信号及被滤波的偶数数据信号的信号对组成的所述第2被滤波的信号的信号对。
8.如权利要求7所述的解调器，其特征在于：
所述第1及第2并行FIR滤波器，各自具备第1至第6延迟器，分别定义了第1至第10乘法系数的第1至第10乘法器，和第1至第6加法器，
所述第1至第6延迟器，各自将所述调制速度的倒数所表示的时间作为延迟时间，
所述第1、第5、第6及第10乘法系数相等，
所述第2、第4、第7及第9乘法系数相等，
所述第3及第8乘法系数相等，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1及第2乘法器，接受所述第1延迟器的输出，
所述第3及第4乘法器，接受所述第2延迟器的输出，
所述第5乘法器，接受所述第3延迟器的输出，
所述第6乘法器，接受所述第4延迟器的输出，
所述第7及第8乘法器，接受所述第5延迟器的输出，
所述第9及第10乘法器，接受所述第6延迟器的输出，
所述第1加法器，接受所述第1、第3及第5乘法器的输出，
所述第2加法器，接受所述第2及第4乘法器的输出，
所述第3加法器，接受所述第6、第8及第10乘法器的输出，
所述第4加法器，接受所述第7及第9乘法器的输出，
所述第5加法器，接受所述第1及第4加法器的输出，作为该第5加法器的输出，输出所述被滤波的奇数数据信号，
所述第6加法器，接受所述第2及第3加法器的输出，作为该第6加法器的输出，输出所述被滤波的偶数数据信号。
9.如权利要求8所述的解调器，其特征在于：
所述第1及第2并行FIR滤波器，各自具备第1至第6延迟器，分别定义了第1至第6乘法系数的第1至第6乘法器，和第1至第8加法器，
所述第1至第6延迟器，各自将所述调制速度的倒数所表示的时间作为延迟时间，
所述的第1及第4乘法系数相同，
所述的第2及第5乘法系数相同，
所述的第3及第6乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1加法器，接受所述第1及第3延迟器的输出，
所述第2加法器，接受所述第1及第2延迟器的输出，
所述第3加法器，接受所述第4及第6延迟器的输出，
所述第4加法器，接受所述第5及第6延迟器的输出，
所述第1乘法器，接受所述第1加法器的输出，
所述第2乘法器，接受所述第2加法器的输出，
所述第3乘法器，接受所述第2延迟器的输出，
所述第4乘法器，接受所述第3加法器的输出，
所述第5乘法器，接受所述第4加法器的输出，
所述第6乘法器，接受所述第5延迟器的输出，
所述第5加法器，接受所述第1及第3乘法器的输出，
所述第6加法器，接受所述第4及第6乘法器的输出，
所述第7加法器，接受所述第5加法器及所述第5乘法器的输出，作为该第7加法器的输出，输出所述被滤波的奇数数据信号，
所述第8加法器，接受所述第6加法器及所述第2乘法器的输出，作为该第8加法器的输出，输出所述被滤波的偶数数据信号。
10.如权利要求7所述的解调器，其特征在于：
所述第1及第2并行FIR滤波器，各自具备第1至第6延迟器，分别定义了第1至第8乘法系数的第1至第8乘法器，和第1至第6加法器，
所述第1至第6延迟器，各自将所述调制速度的倒数所表示的时间作为延迟时间，
所述的第1、第4、第5及第8乘法系数相同，
所述的第2、第3、第6及第7乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1乘法器，接受所述第1延迟器的输出，
所述第2及第3乘法器，接受所述第2延迟器的输出，
所述第4乘法器，接受所述第3延迟器的输出，
所述第5及第6乘法器，接受所述第5延迟器的输出，
所述第7及第8乘法器，接受所述第6延迟器的输出，
所述第1加法器，接受所述第1及第3乘法器的输出，
所述第2加法器，接受所述第2及第4乘法器的输出，
所述第3加法器，接受所述第5及第7乘法器的输出，
所述第4加法器，接受所述第6及第8乘法器的输出，
所述第5加法器，接受所述第2及第3加法器的输出，作为该第5加法器的输出，输出所述被滤波的奇数数据信号，
所述第6加法器，接受所述第1及第4加法器的输出，作为该第6加法器的输出，输出所述被滤波的偶数数据信号。
11.一种解调器，其特征在于，具有：
模拟检波器：接受被正交调制的第1IF信号，利用实际载波频率与实质上具有同一频率的预测的载波频率之差是调制速度的所定频率进行检波，输出将调制速度作为伪载波频率的第2IF信号；
A/D转换器：接受所述第2IF信号，分别以调制速度的4倍进行A/D转换，输出串行信号；
正交检波器：接受所述串行信号，进行正交检波，输出并行信号的第1及第2组，所述并行信号的第1及第2组分别由具有等同于所述调制速度的数据传输速率的多个信号组成；
第1并行FIR滤波器：作为滚降滤波器运行，对所述并行信号的第1组以所述调制速度进行并行滤波处理，输出2个被滤波的信号的第1信号对；以及
第2并行FIR滤波器：作为滚降滤波器运行，对所述并行信号的第2组以所述调制速度进行并行滤波处理，输出2个被滤波的信号的第2信号对；
并行移相器：接受所述被滤波的信号的第1及第2信号对，使用表示载波相位误差的传送波信号，对在所述模拟正交检波器的处理中残存的相位偏离，以所述调制速度进行去除处理，输出第1及第2被解调的信号；以及
传送波信号生成器：监视所述第1及第2被解调的信号，生成所述传送波信号。
12.如权利要求12所述的解调器，其特征在于：
所述第1及第2并行FIR滤波器，将从所述被滤波的信号的第1及第2的信号对中各自选出的一个特定的被滤波的信号，作为第1及第2被解调的信号进行输出。
13.如权利要求12所述的解调器，其特征在于，
所述传送波信号生成器，具有：
载波相位检测器：接受所述第1及第2被解调的信号，检测从该第1及第2被解调的信号的基准点的相位偏离；
环形滤波器：被连接于该载波相位检测器；以及
NCO(数控振荡器)：被连接于该环形滤波器，对应于所述被滤波的信号的第1及第2信号对，分别生成第1及第2传送波信号，
所述并行移相器使用所述第1及第2传送波信号，输出同步于载波的所述第1及第2被解调的信号。
14.如权利要求12所述的解调器，其特征在于，
所述并行移相器，输出第1至第4被移相的信号的组，
所述第1及第2被移相的信号，对应于所述被滤波的信号的第1信号对被生成，
所述第3及第4被移相的信号，对应于所述被滤波的信号的第2信号对被生成，
所述第1及第2被解调的信号分别是该第1及第3被移相的信号。
15.如权利要求14所述的解调器，其特征在于，还具有：
时钟相位检测器：参照所述第1至第4被移相的信号的各个MSB(最高有效比特)，检测时钟相位；
环形滤波器：被连接于该时钟相位检测器；
D/A转换器：对该环形滤波器的输出进行D/A转换；以及
VCO：将根据该D/A转换器的输出而进行控制的取样时钟提供给所述A/D转换器。
16.如权利要求14所述的解调器，其特征在于，还具有：
时钟相位检测器：参照构成所述被滤波的信号的第1及第2信号对的4个信号的各个MSB，检测时钟相位；
环形滤波器：被连接于该时钟相位检测器；
D/A转换器：对该环形滤波器的输出进行D/A转换；以及
VCO：将根据该D/A转换器的输出而进行控制的取样时钟提供给所述A/D转换器。
17.如权利要求11所述的解调器，其特征在于：
所述A/D转换器，以所述调制速度的2倍进行所述A/D转换，
所述第1及第2并行信号的组，各自由奇数数据信号及偶数数据信号的信号对组成，
所述第1并行FIR滤波器，接受所述奇数数据信号及偶数数据信号的信号对，输出由被滤波的奇数数据信号及被滤波的偶数数据信号的信号对组成的所述第1被滤波信号的信号对，
所述第2并行FIR滤波器，接受所述奇数数据信号及偶数数据信号的信号对，输出由被滤波的奇数数据信号及被滤波的偶数数据信号的信号对组成的所述第2被滤波信号的信号对。
18.如权利要求17所述的解调器，其特征在于：
所述第1及第2并行FIR滤波器，各自具备第1至第6延迟器，分别定义了第1至第10乘法系数的第1至第10乘法器，和第1至第6加法器，
所述第1至第6延迟器，各自将所述调制速度的倒数所表示的时间作为延迟时间，
所述第1、第5、第6及第10乘法系数相等，
所述第2、第4、第7及第9乘法系数相等，
所述第3及第8乘法系数相等，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1及第2乘法器，接受所述第1延迟器的输出，
所述第3及第4乘法器，接受所述第2延迟器的输出，
所述第5乘法器，接受所述第3延迟器的输出，
所述第6乘法器，接受所述第4延迟器的输出，
所述第7及第8乘法器，接受所述第5延迟器的输出，
所述第9及第10乘法器，接受所述第6延迟器的输出，
所述第1加法器，接受所述第1、第3及第5乘法器的输出，
所述第2加法器，接受所述第2及第4乘法器的输出，
所述第3加法器，接受所述第6、第8及第10乘法器的输出，
所述第4加法器，接受所述第7及第9乘法器的输出，
所述第5加法器，接受所述第1及第4加法器的输出，作为该第5加法器的输出，输出所述被滤波的奇数数据信号，
所述第6加法器，接受所述第2及第3加法器的输出，作为该第6加法器的输出，输出所述被滤波的偶数数据信号。
19.如权利要求17所述的解调器，其特征在于：
所述第1及第2并行FIR滤波器，各自具备第1至第6延迟器，分别定义了第1至第6乘法系数的第1至第6乘法器，和第1至第8加法器，
所述第1至第6延迟器，各自将所述调制速度的倒数所表示的时间作为延迟时间，
所述的第1及第4乘法系数相同，
所述的第2及第5乘法系数相同，
所述的第3及第6乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1加法器，接受所述第1及第3延迟器的输出，
所述第2加法器，接受所述第1及第2延迟器的输出，
所述第3加法器，接受所述第4及第6延迟器的输出，
所述第4加法器，接受所述第5及第6延迟器的输出，
所述第1乘法器，接受所述第1加法器的输出，
所述第2乘法器，接受所述第2加法器的输出，
所述第3乘法器，接受所述第2延迟器的输出，
所述第4乘法器，接受所述第3加法器的输出，
所述第5乘法器，接受所述第4加法器的输出，
所述第6乘法器，接受所述第5延迟器的输出，
所述第5加法器，接受所述第1及第3乘法器的输出，
所述第6加法器，接受所述第4及第6乘法器的输出，
所述第7加法器，接受所述第5加法器和所述第5乘法器的输出，作为该第7加法器的输出，输出所述被滤波的奇数数据信号，
所述第8加法器，接受所述第6加法器和所述第2乘法器的输出，作为该第8加法器的输出，输出所述被滤波的偶数数据信号。
20.如权利要求17所述的解调器，其特征在于：
所述第1及第2并行FIR滤波器，各自具备第1至第6延迟器，分别定义了第1至第8乘法系数的第1至第8乘法器，和第1至第6加法器，
所述第1至第6延迟器，各自将所述调制速度的倒数所表示的时间作为延迟时间，
所述的第1、第4、第5及第8乘法系数相同，
所述的第2、第3、第6及第7乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1乘法器，接受所述第1延迟器的输出，
所述第2及第3乘法器，接受所述第2延迟器的输出，
所述第4乘法器，接受所述第3延迟器的输出，
所述第5及第6乘法器，接受所述第5延迟器的输出，
所述第7及第8乘法器，接受所述第6延迟器的输出，
所述第1加法器，接受所述第1及第3乘法器的输出，
所述第2加法器，接受所述第2及第4乘法器的输出，
所述第3加法器，接受所述第5及第7乘法器的输出，
所述第4加法器，接受所述第6及第8乘法器的输出，
所述第5加法器，接受所述第2及第3加法器的输出，作为该第5加法器的输出，输出所述被滤波的奇数数据信号，
所述第6加法器，接受所述第1及第4加法器的输出，作为该第6加法器的输出，输出所述被滤波的偶数数据信号。
21.一种并行FIR滤波器，
接受由串行数据信号进行串并行转换而得到的奇数数据信号及偶数数据信号的信号对，输出被滤波的奇数数据信号及被滤波的偶数数据信号的信号对，适合于作为并行滚降滤波器运行，其特征在于：
具有：第1至第6延迟器，分别定义了第1至第10乘法系数的第1至第10乘法器，和第1至第6加法器，
所述第1至第6延迟器，分别具有所定的延迟时间，
所述的第1、第5、第6及第10乘法系数相同，
所述的第2、第4、第7及第9乘法系数相同，
所述的第3及第8乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1及第2乘法器，接受所述第1延迟器的输出，
所述第3及第4乘法器，接受所述第2延迟器的输出，
所述第5乘法器，接受所述第3延迟器的输出，
所述第6乘法器，接受所述第4延迟器的输出，
所述第7及第8乘法器，接受所述第5延迟器的输出，
所述第9及第10乘法器，接受所述第6延迟器的输出，
所述第1加法器，接受所述第1、第3及第5乘法器的输出，
所述第2加法器，接受所述第2及第4乘法器的输出，
所述第3加法器，接受所述第6、第8及第10乘法器的输出，
所述第4加法器，接受所述第7及第9乘法器的输出，
所述第5加法器，接受所述第1及第4加法器的输出，作为该第5加法器的输出，输出所述被滤波的奇数数据信号，
所述第6加法器，接受所述第2及第3加法器的输出，作为该第6加法器的输出，输出所述被滤波的偶数数据信号。
22.一种并行FIR滤波器，
接受由串行数据信号进行串并行转换而得到的奇数数据信号及偶数数据信号的信号对，输出被滤波的奇数数据信号及被滤波的偶数数据信号的信号对，适合于作为并行滚降滤波器运行，其特征在于：
具有：第1至第6延迟器，分别定义了第1至第6乘法系数的第1至第6乘法器，和第1至第8加法器，
所述第1至第6延迟器，分别具有所定的延迟时间，
所述的第1及第4乘法系数相同，
所述的第2及第5乘法系数相同，
所述的第3及第6乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1加法器，接受所述第1及第3延迟器的输出，
所述第2加法器，接受所述第1及第2延迟器的输出，
所述第3加法器，接受所述第4及第6延迟器的输出，
所述第4加法器，接受所述第5及第6延迟器的输出，
所述第1乘法器，接受所述第1加法器的输出，
所述第2乘法器，接受所述第2加法器的输出，
所述第3乘法器，接受所述第2延迟器的输出，
所述第4乘法器，接受所述第3加法器的输出，
所述第5乘法器，接受所述第4加法器的输出，
所述第6乘法器，接受所述第5延迟器的输出，
所述第5加法器，接受所述第1及第3乘法器的输出，
所述第6加法器，接受所述第4及第6乘法器的输出，
所述第7加法器，接受所述第5加法器和所述第5乘法器的输出，作为该第7加法器的输出，输出所述被滤波的奇数数据信号，
所述第8加法器，接受所述第6加法器和所述第2乘法器的输出，作为该第8加法器的输出，输出所述被滤波的偶数数据信号。
23.一种并行FIR滤波器，
接受由串行数据信号进行串并行转换而得到的奇数数据信号及偶数数据信号的信号对，输出被滤波的奇数数据信号及被滤波的偶数数据信号的信号对，适合于作为并行滚降滤波器运行，其特征在于：
具有：第1至第6延迟器，分别定义了第1至第8乘法系数的第1至第8乘法器，和第1至第6加法器，
所述第1至第6延迟器，分别具有所定的延迟时间，
所述的第1、第4、第5及第8乘法系数相同，
所述的第2、第3、第6及第7乘法系数相同，
所述第1及第4延迟器，分别接受所述奇数数据信号及偶数数据信号，
所述第2及第5延迟器，分别接受所述第1及第4延迟器的输出，
所述第3及第6延迟器，分别接受所述第2及第5延迟器的输出，
所述第1乘法器，接受所述第1延迟器的输出，
所述第2及第3乘法器，接受所述第2延迟器的输出，
所述第4乘法器，接受所述第3延迟器的输出，
所述第5及第6乘法器，接受所述第5延迟器的输出，
所述第7及第8乘法器，接受所述第6延迟器的输出，
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所述第5加法器，接受所述第2及第3加法器的输出，作为该第5加法器的输出，输出所述被滤波的奇数数据信号，
所述第6加法器，接受所述第1及第4加法器的输出，并作为该第6加法器的输出，输出所述被滤波的偶数数据信号。
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