JP2848320B2 - クロック同期回路 - Google Patents

クロック同期回路

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JP2848320B2
JP2848320B2 JP8049785A JP4978596A JP2848320B2 JP 2848320 B2 JP2848320 B2 JP 2848320B2 JP 8049785 A JP8049785 A JP 8049785A JP 4978596 A JP4978596 A JP 4978596A JP 2848320 B2 JP2848320 B2 JP 2848320B2
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタルマイク
ロ波通信方式に用いられる復調器のクロック同期回路に
関し、特に多値直交振幅変調方式の復調器のクロック同
期回路に関する。
【０００２】
【従来の技術】ディジタルマイクロ波通信方式の復調器
は、受信信号から抽出した情報により再生したクロック
信号で、受信信号をサンプリングしディジタルデータに
復調する。
【０００３】従って、送信側のクロックに同期したクロ
ックを再生するクロック同期回路が必要である。従来こ
の種のクロック同期回路は、主として図４、５、７に示
す３種類の構成で実現されていた。
【０００４】この従来の方式を図面を参照して説明す
る。
【０００５】まず、従来の技術の第一の方式を説明す
る。
【０００６】図４はディジタルマイクロ波通信装置の復
調器で用いられている従来のクロック同期回路の一構成
例のブロック図である。
【０００７】本図において、入力信号である同期検波さ
れたベースバンドアナログ信号５００は、全波整流回路
５０２とＡ／Ｄ変換器５０１に入力される。ベースバン
ドアナログ信号５００を全波整流することにより変調波
には存在しなかったクロックの周波数成分が現れる。こ
れをクロックの周波数付近に通過帯域をもつ帯域通過ろ
波器（ＢＰＦ）５０３に通すことによりクロックの周波
数成分を抽出する。この抽出された信号と電圧制御発振
器（Ｖｏｌｔａｇｅ ＣｏｎｔｏｒｏｌｅｄＯｓｃｉｌ
ａｔｏｒ：以下ＶＣＯ）５０６の出力を位相比較器５０
４で位相比較しその結果をループフィルタ（以下ＬＰ
Ｆ）５０５に通してＶＣＯ５０６の出力位相を制御する
ことにより送信側に位相同期した精度のよいサンプリン
グクロックを得る。ＶＣＯ出力クロックは移相器５０７
を通りＡ／Ｄ変換器５０１でアナログベースバンド信号
５００をサンプリングするための最適位相に調整され
る。
【０００８】この方式は、変調方式によらず使用できる
ため、熱雑音や歪みにも強いという特徴がある。
【０００９】次に、従来の第二の方式について説明す
る。
【００１０】本方式は、変調波が帯域制限を受けている
ことを利用し識別したディジタル値からサンプリングク
ロックの位相のずれを検出しＶＣＯを制御するという方
式である。この方式の一構成例のブロック図を図５に示
す。
【００１１】図５の構成について説明する。
【００１２】入力信号である同期検波されたベースバン
ドアナログ信号６００は、Ａ／Ｄ変換器６０１に入力さ
れる。Ａ／Ｄ変換器６０１でシンボル周期（Ｔｓ）間隔
でサンプリングされたサンプル値は位相検出器６０２に
入力される。３つの連続するサンプル値を時間的に古い
ほうから第一、第二、第三のサンプル値とすると、位相
検出器６０２では第一および第三のサンプル値の極性が
異なっている場合の第二のサンプル値の誤差信号の極性
をサンプリングクロックの位相情報として出力する。こ
の位相情報は、ＬＰＦ６０３を通ってＡ／Ｄ変換器６０
１のサンプリングクロックを出力するＶＣＯ６０４に供
給される。
【００１３】次に位相検出器６０２の出力がサンプリン
グクロックの位相の進み遅れに対応していることを図６
を用いて説明する。図６（ａ）はＱＰＳＫの復調アイパ
ターンの模式図である。横方向が時間、縦方向が電圧
（振幅）を表している。電圧０の上下で信号の極性が変
化する。電圧＋ａ、−ａの上下で誤差信号の極性が変化
する。第一と第三のサンプル値の極性が異なっていると
いう条件を満たす信号の遷移は８０１〜８０４の４通り
ある。この４通りの遷移においては、第二のサンプル点
付近でその誤差信号の極性が変化する。アイパターンの
最大開口部である最適サンプリング点にサンプリングク
ロックの位相が一致しているとき、この誤差信号のマー
ク率（ＬレベルとＨレベルの割合）は１／２となる。ま
た、図６（ｂ）に示すように、サンプリングクロックの
位相が最適サンプリング点からわずかに進んでいた場
合、第一のサンプル値の極性と第二のサンプル値の誤差
信号の極性の排他的論理和出力は４通りの遷移すべてで
Ｌレベルになる。逆にサンプリングクロックの位相が最
適サンプリング点からわずかに遅れていた場合、第一の
サンプル値の極性と第二のサンプル値の誤差信号の極性
の排他的論理和出力は４通りの遷移すべてでＨレベルに
なる。従って第一および第三のサンプル値の極性が異な
っている場合の第一のサンプル値の極性と第二のサンプ
ル値の誤差信号の極性との排他的論理和はサンプリング
クロックの位相情報に対応しており、位相が進んでいれ
ばＬレベル、遅れていればＨレベルが出力される。
【００１４】これをＬＰＦ６０３に通すことによりＶＣ
Ｏ６０４を制御するＡＰＣ（Ａｕｔｏｍａｔｉｃ Ｐｈ
ａｓｅ Ｃｏｎｔｒｏｌ）電圧が得られる。この方式で
は、Ａ／Ｄ変換器６０１がクロック同期回路のループの
中に入っているため、サンプリングクロックの位相は自
動的にアナログ信号６００の最適サンプリング位相とな
り、クロックの位相調整回路が不要となる。
【００１５】以上示した図５、図６の構成は、例えば、
特公平２−２３１０６号公報に記載されている。
【００１６】次に、第三の方式を説明する。
【００１７】例えば、衛星通信用の復調器では、ディジ
タル値を用いたクロック同期回路ということでは前述の
図５と同じであるが、シンボル速度の２倍（Ｔｓ／２周
期）でサンプリングし、アイパターンの極性が正から
負、負から正に変化する点（ゼロクロス点）を検出する
ことにより、サンプリングクロックの位相を制御する方
式が採用されている。
【００１８】この方式の一構成例のブロック図を図７に
示す。
【００１９】入力信号である同期検波されたベースバン
ドアナログ信号７００は、Ａ／Ｄ変換器７０１に入力さ
れる。Ａ／Ｄ変換器７０１でシンボル速度の２倍で（Ｔ
ｓ／２間隔）でサンプリングされたサンプル値は位相検
出器７０２に入力される。３つの連続するサンプル値を
時間的に古いほうから第一、第二、第三のサンプル値と
すると、位相検出器７０２では第一および第三のサンプ
ル値の極性が異なっている場合の第二のサンプル値の誤
差信号の極性をサンプリングクロックの位相情報として
出力する。この位相情報は、ＬＰＦ７０３を通ってＡ／
Ｄ変換器７０１のサンプリングクロックを出力するＶＣ
Ｏ７０４に供給される。
【００２０】次に位相検出器７０２の出力がサンプリン
グクロックの位相の進み遅れに対応していることを図８
を用いて説明する。図８（ａ）はＱＰＳＫの復調アイパ
ターンの模式図である。横方向が時間、縦方向が電圧
（振幅）を表している。電圧０の上下で信号の極性が変
化する。第一と第三のサンプル値の極性が異なっている
という条件を満たす条件の遷移は９０１、９０２の２通
りある。この２通りの遷移においては、第二のサンプル
点付近でその信号の極性が変化する。アイパターンの最
大開口部である最適サンプリング点にサンプリングクロ
ックの位相が一致しているとき、この第二のサンプル値
信号のマーク率（ＬレベルとＨレベルの割合）は１／２
となる。次に、図８（ｂ）のようにサンプリングクロッ
クの位相が最適サンプリング点からわずかに進んでいた
場合、第一のサンプル値の極性と第二のサンプル値の極
性の排他的論理和出力は２通りの遷移両方でＬレベルに
なる。逆にサンプリングクロックの位相が最適サンプリ
ング点からわずかに遅れていた場合、第一のサンプル値
の極性と第二のサンプル値の極性の排他的論理和出力は
２通りの遷移両方でＨレベルになる。従って第一および
第三のサンプル値の極性が異なっている場合の第一のサ
ンプル値の極性と第二のサンプル値の極性の排他的論理
和はサンプリングクロックの位相情報に対応しており、
位相が進んでいればＬレベル、遅れていればＨレベルが
出力される。
【００２１】これをＬＰＦ７０３に通すことによりＶＣ
Ｏ７０４を制御するＡＰＣ電圧が得られる。この方式で
も、Ａ／Ｄ変換器７０１がクロック同期回路のループの
中に入っているため、サンプリングクロックの位相は自
動的にアナログ信号の最適サンプリング位相となり、ク
ロックの位相調整回路が不要となる。
【００２２】本方式では信号の極性のみが使われるため
アイパターンの大きさが一定である必要がない、という
メリットがある。
【００２３】以上説明した第３の方式は、衛星通信用デ
ィジタル復調ＬＳＩの開発、信学技報ＳＡＴ９０−４８
（１９９０），吉沢、大谷等に記載されている。
【００２４】
【発明が解決しようとする課題】以上説明した従来のク
ロック同期回路において、図４に示した第一の方式は、
アナログ回路で構成されているため集積化が困難であ
り、部品の特性ばらつき、温度変化等による不完全性、
および周波数依存性がある。またＡ／Ｄ変換器は同期回
路のループに含まれておらず、Ａ／Ｄ変換器入力におけ
るアナログ信号とサンプリングクロックの位相は独立で
あるためアナログ信号に対するクロック位相の調整が必
要であり、さらに温度変化により調整した最適位相から
ずれる可能性がある、という問題がある。
【００２５】図５に示した第二の方式は、第一の回路の
ような周波数依存性、位相調整が必要といった問題はな
い。しかし、アイの開口部を検出するという構成のた
め、フェーディングによりアイが開かなくなってしまう
ようなときには、クロック同期を保持できない。ディジ
タルマイクロ波通信の復調器には、フェーディング対策
としてその影響を除去する等化器が装備されているの
で、クロック同期が保持されていれば等化器の前でアイ
が開かなくなっていてもその出力では符号間干渉を除去
しアイを開かせることができる。しかしその前にクロッ
ク同期が外れてしまえば、等化器の能力を発揮させるこ
とができない。従って等化器が必要とされるような復調
器には、この第二の回路は使用できないという問題があ
る。
【００２６】図７に示した第三の方式は、その前提とし
て変調方式がＱＰＳＫであることが必要である。ＱＰＳ
Ｋではアイがゼロクロスする時間幅が比較的狭いため、
その位相を基に再生したクロックのジッタもＬＰＦで十
分抑圧できる程度である。しかし、ディジタルマイクロ
波通信では、変調方式としてＱＰＳＫ以外に多値直交振
幅変調（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ
Ｍｏｄｕｌａｔｉｏｎ：以下ＱＡＭ）を用いている。多
値ＱＡＭではアイの開口部が非常に狭く、アイがゼロク
ロスする時間幅が広い。従って、この方式をそのまま多
値ＱＡＭに当てはめゼロクロス信号を基に再生したクロ
ックはジッタが大きくなってしまう。多値になるほどサ
ンプリングクロックのジッタ量に対する許容値は小さく
なるため識別信号の誤り率特性が大きく劣化する。ＬＰ
Ｆの帯域を絞ればジッタはある程度抑圧できるが、同期
引き込みできる周波数範囲が狭くなってしまう、という
問題がある。
【００２７】
【課題を解決するための手段】上述の問題を解決するた
めに本発明のクロック同期回路は、同期検波された直交
する２つのチャネルのどちらか一方のベースバンドアナ
ログ信号をシンボル速度の２倍のサンプリングクロック
でサンプリングしてディジタル信号に変換するＡ／Ｄ変
換器と、前記Ａ／Ｄ変換器の出力を前記サンプリングク
ロックごとに遅延した第一、第二、第三のサンプルデー
タを発生し、前記第一と第三のサンプルデータが属する
と判定された各々の信号点のアイパターンのゼロクロス
情報に基づいて、前記第一又は第三と第二のサンプルデ
ータの極性の一致、不一致の位相情報を出力する位相検
出器と、前記位相検出器の出力を入力し、雑音成分を抑
圧するループフィルタと、前記ループフィルタの出力を
制御信号として前記Ａ／Ｄ変換器のサンプリングクロッ
クを出力する電圧制御発振器とを有することを特徴とす
る。
【００２８】また、本発明のクロック同期回路は、同期
検波された直交する２つのチャネルのうちどちらか一方
のベースバンドアナログ信号をシンボル速度の２倍の周
波数でサンプリングしディジタル信号に変換するＡ／Ｄ
変換器と、前記Ａ／Ｄ変換器の出力で連続する３サンプ
ルデータを時間的に古いほうから第一、第二、第三のサ
ンプルデータとしたとき、第一および第三のサンプルデ
ータが属すると判定された各々の信号点が２m/2 個のア
イパターン収束点の中心点であるゼロ点に対し対称な位
置関係にあるときの第二のサンプルデータの極性と第一
又は第三のサンプルデータの極性の一致、不一致をサン
プリングクロックの位相情報として出力する位相検出器
と、前記位相検出器の出力を入力としその雑音成分を抑
制するループフィルタと、前記ループフィルタの出力電
圧を制御信号とし前記Ａ／Ｄ変換器のサンプリングクロ
ックを出力する電圧制御発振器とを備えている。
【００２９】
【発明の実施の形態】次に本発明について図面を参照し
て詳細に説明する。
【００３０】図１は１６ＱＡＭ用復調器における本発明
の実施の形態の一例のブロック図である。まず図１の構
成を説明する。直交同期検波された１６ＱＡＭの信号は
直交する２つのチャネルのベースバンドアナログ信号と
なるが、２つのチャネルはそれぞれ対等でありかつ片方
のチャネルのみからクロックの位相情報を得ることがで
きるので、ここでは２つのチャネルの片方のみを用いて
本発明の動作を説明する。
【００３１】片チャネルのベースバンドアナログ信号１
０１は、Ａ／Ｄ変換器１０にてＶＣＯ６０から出力され
るシンボル速度の２倍のサンプリングクロック（Ｔｓ／
２周期）で２ビット以上のディジタル値１０２に変換さ
れる。Ａ／Ｄ変換器出力１０２はクロック位相検出器３
０に入力され、後述する特定の位置関係のアイパターン
のゼロクロス点に基づいて位相情報１０３が出力され
る。その出力信号１０３をＬＰＦ５０に通すと前記ＶＣ
Ｏ６０の制御信号が得られる。
【００３２】次に図１の回路の動作を、図２を用いて説
明する。１６ＱＡＭのアイパターンは１シンボル周期
（Ｔｓ）ごとに４つの点に収束する。送信信号がランダ
ムであれば、ある時刻の１つの信号点からは次の時刻の
４つのどの信号点にも遷移する。つまりＴｓ間隔の２つ
の時刻の間では始点と終点の信号点の組み合わせが１６
通りある。このうち２つの時刻の信号点が直線で結ばれ
たとしたら、その直線が１時刻に存在しうる４つの信号
点の中心の電圧値を通る始点と終点の組み合わせが４つ
ある。このとき始点と終点はそれぞれ中心点に対し対称
な位置関係になる。これはＡ／Ｄ変換器出力信号１０２
が自然２進符号（ナチュラル符号）で表されるときＡ／
Ｄ変換器出力信号１０２の上位２ビットが反転の関係に
なる。この４つの組み合わせのＴｓ時間のアイパターン
を模識的に表したのが図２である。横方向が時間、縦方
向が電圧（振幅）を表す。実際にはコサインロールオフ
特性により帯域制限がかかっているので２つの信号点間
の遷移が直線になるわけではないが、この４つの組み合
わせのとき２つの時刻間の遷移はほぼ中心点付近でゼロ
クロスする。１６ＱＡＭで考えられる１６通りすべての
信号遷移のゼロクロスする時間幅に比べ、その時間幅は
非常に小さくなっている。従ってこの４つの信号の組み
合わせから得られるサンプリングクロックの位相情報の
変動幅は小さくなるため、ＬＰＦ５０の帯域幅を小さく
することなくジッタの少ない再生クロックが得られる。
【００３３】図１の位相検出器３０の内部の回路は、こ
のような信号の組み合わせのときのクロック位相情報を
検出するための構成の一例である。
【００３４】２分周器２０は、ＶＣＯ６０の出力クロッ
クを２分周してシンボル速度の正相と逆相のクロックを
出力する。フリップフロップ（以下Ｆ／Ｆ）３１から３
３で構成されるシフトレジスタは、Ａ／Ｄ変換器１０の
出力１０２をＴｓ／２ずつ遅延させる。Ｆ／Ｆ３３の出
力が第一のサンプル値、Ｆ／Ｆ３２の出力が第二のサン
プル値、Ｆ／Ｆ３１の出力が第三のサンプル値に対応す
る。排他的論理和（以下ＥＸ−ＯＲ）ゲート４０は第一
と第二のサンプル値の極性が不一致のときＨレベルを出
力し、一致のときＬレベルを出力する。ＥＸ−ＯＲゲー
ト４１と論理積（以下ＡＮＤ）ゲート４２は、第一と第
三のサンプル値の上位２ビットが両方とも異なっている
とき、つまり図２に示す信号の組み合わせのときにＦ／
Ｆ３４へクロックを出力する。従って、Ｆ／Ｆ３４にお
いて図２に示す信号の組み合わせのときの第二と第一の
信号の極性のＥＸ−ＯＲがクロックの位相情報１０３と
して出力される。位相検出器３０のタイムチャートを図
３に示す。
【００３５】この第一と第二のサンプル値の極性信号の
ＥＸ−ＯＲがアイパターンに対するサンプリングクロッ
クの位相に対応していることは、従来例の第三の方法に
おける図７、図８の説明で明らかである。
【００３６】なお、図１では第一と第二のサンプル値の
極性を検出したが、第三と第二のサンプル値の極性を検
出しても同等の効果を奏する。
【００３７】更に本発明のクロック同期回路はアイパタ
ーンのゼロクロス情報からクロックの位相情報を得てお
り、フェーディングによる波形歪みによりアイパターン
が開かなくなったときでもゼロクロスしなくなるわけで
はないので、なおクロックの位相情報を抽出することが
できる。従って等化器の能力の限界まで信号の伝送が可
能である。
【００３８】２倍速でサンプリングされた信号１０２か
ら復調信号を得るためには、Ｆ／Ｆ７０により２回に１
回信号を間引けばよい。Ｆ／Ｆ３２がゼロクロス点に対
応するようにクロックの位相が制御されるため、図１の
ようにＦ／Ｆ３１、３３を打ち抜くクロックで信号１０
２を打ち抜けばよい。
【００３９】以上、１６ＱＡＭについて説明したが、本
発明は６４ＱＡＭ、２５６ＱＡＭ等、より多値の変調方
式に対しても同様に適用可能である。また、３２ＱＡ
Ｍ、１２８ＱＡＭ等の信号点配置の外形が正方形でない
変調方式も１次元のアイパターンでみれば何ら変わると
ころがないため、同様に適用可能である。
【００４０】
【発明の効果】以上説明したように本発明のクロック同
期回路は、ＶＣＯとＬＰＦ以外はディジタル回路で構成
されているためＬＳＩ化に適している、アイパターンが
ほぼ同じタイミングでゼロクロスする信号の組み合わせ
だけからクロックの位相情報を抽出しているためＬＰＦ
の帯域を狭くしなくてもクロックジッタを押さえること
ができ、ゼロクロス情報を使っているためアイパターン
が開かなくなるほどのフェーディングによる波形歪みに
対してもクロック同期を保持できるという、効果があ
る。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１の動作を説明するための図である。
【図３】図１の動作を説明するための図である。
【図４】従来の技術（方式１）の実施例のブロック図で
ある。
【図５】従来の技術（方式２）の実施例のブロック図で
ある。
【図６】従来の技術（方式２）の動作を説明するための
図である。
【図７】従来の技術（方式３）の実施例のブロック図で
ある。
【図８】従来の技術（方式３）の動作を説明するための
図である。
【符号の説明】
１０、５０１、６０１、７０１ Ａ／Ｄ変換器 ６０、５０６、６０４、７０４ ＶＣＯ ５０、５０５、６０３、７０３ ＬＰＦ ３０、６０２、７０２、５０４ 位相検出器 ３１、３２、３３、３４、７０ Ｆ／Ｆ ４０、４１ ＥＸ−ＯＲゲート ４２ ＡＮＤゲート ２０ 分周器 ５０７ 移相器 ５０３ クロック抽出ＢＰＦ ５０２ 全波整流回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 27/38 H04L 7/00 H04L 27/22

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 多値直交振幅変調方式の復調用クロック
    同期回路において、同期検波された直交する２つのチャ
    ネルのどちらか一方のベースバンドアナログ信号をシン
    ボル速度の２倍のサンプリングクロックでサンプリング
    してディジタル信号に変換するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力を前記サンプリングクロックご
    とに遅延した第一、第二、第三のサンプルデータを発生
    し、前記第一と第三のサンプルデータが属すると判定さ
    れた各々の信号点のアイパターンのゼロクロス情報に基
    づいて、前記第一又は第三と第二のサンプルデータの極
    性の一致、不一致の位相情報を出力する位相検出器と、 前記位相検出器の出力を入力し、雑音成分を抑圧するル
    ープフィルタと、 前記ループフィルタの出力を制御信号として前記Ａ／Ｄ
    変換器のサンプリングクロックを出力する電圧制御発振
    器とを有することを特徴とするクロック同期回路。
  2. 【請求項２】 前記第一、第二、第三のサンプルデータ
    は、前記Ａ／Ｄ変換器の出力を前記サンプリングクロッ
    クずつ遅延するシフトレジスタの出力であり、それぞれ
    遅延時間の大きい順であることを特徴とする請求項１記
    載のクロック同期回路。
  3. 【請求項３】 前記アイパターンのゼロクロス情報は、
    前記各々の信号点が所定の個数のアイパターン収束点の
    中心点であるゼロ点に対して対称な位置関係にあること
    に基づいて得られることを特徴とする請求項１記載のク
    ロック同期回路。
  4. 【請求項４】 前記所定の個数は、２m 値（ｍは４以上
    の整数）の多値データを復調する場合に、２m/2 個であ
    ることを特徴とする請求項３記載のクロック同期回路。
  5. 【請求項５】 前記アイパターンのゼロクロス情報の検
    出は、前記Ａ／Ｄ変換器の出力が自然２進符号の場合
    に、該出力の上位２ビットが反転することを検出するこ
    とにより得られることを特徴とする請求項１、３記載の
    クロック同期回路。
JP8049785A 1996-03-07 1996-03-07 クロック同期回路 Expired - Fee Related JP2848320B2 (ja)

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JP8049785A JP2848320B2 (ja) 1996-03-07 1996-03-07 クロック同期回路
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