JPH09247229A - クロック同期回路 - Google Patents
クロック同期回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/38—Demodulator circuits; Receiver circuits
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
同期がとれ、かつクロックジッタを低く押さえることが
要求される多値直交変調方式の復調器に適用できるクロ
ック同期回路を提供する。 【解決手段】 2m QAMの同期検波された直交する2
つのチャネルのうちどちらか一方のベースバンドアナロ
グ信号101をA/D変換器10を通してクロック位相
検出器30に入力する。クロック位相検出器30は、シ
ンボル速度の2倍の周波数でサンプリングしたディジタ
ル信号の連続する3サンプルデータを時間的に古いほう
から第一、第二、第三のサンプルデータとしたとき、第
一および第三のサンプルデータが属すると判定された各
々の信号点が2m/2 個のアイパターン収束点の中心点で
あるゼロ点に対し対称な位置関係にあるときの第一のサ
ンプルデータの極性と第二のサンプルデータの極性の一
致、不一致をサンプリングクロックのPLL位相情報1
03として出力する。その出力信号103は、LPF5
0を通してVCO60を制御する。
Description
ロ波通信方式に用いられる復調器のクロック同期回路に
関し、特に多値直交振幅変調方式の復調器のクロック同
期回路に関する。
は、受信信号から抽出した情報により再生したクロック
信号で、受信信号をサンプリングしディジタルデータに
復調する。
ックを再生するクロック同期回路が必要である。従来こ
の種のクロック同期回路は、主として図4、5、7に示
す3種類の構成で実現されていた。
る。
る。
調器で用いられている従来のクロック同期回路の一構成
例のブロック図である。
れたベースバンドアナログ信号500は、全波整流回路
502とA/D変換器501に入力される。ベースバン
ドアナログ信号500を全波整流することにより変調波
には存在しなかったクロックの周波数成分が現れる。こ
れをクロックの周波数付近に通過帯域をもつ帯域通過ろ
波器(BPF)503に通すことによりクロックの周波
数成分を抽出する。この抽出された信号と電圧制御発振
器(Voltage ContoroledOscil
ator:以下VCO)506の出力を位相比較器50
4で位相比較しその結果をループフィルタ(以下LP
F)505に通してVCO506の出力位相を制御する
ことにより送信側に位相同期した精度のよいサンプリン
グクロックを得る。VCO出力クロックは移相器507
を通りA/D変換器501でアナログベースバンド信号
500をサンプリングするための最適位相に調整され
る。
ため、熱雑音や歪みにも強いという特徴がある。
る。
ことを利用し識別したディジタル値からサンプリングク
ロックの位相のずれを検出しVCOを制御するという方
式である。この方式の一構成例のブロック図を図5に示
す。
ドアナログ信号600は、A/D変換器601に入力さ
れる。A/D変換器601でシンボル周期(Ts)間隔
でサンプリングされたサンプル値は位相検出器602に
入力される。3つの連続するサンプル値を時間的に古い
ほうから第一、第二、第三のサンプル値とすると、位相
検出器602では第一および第三のサンプル値の極性が
異なっている場合の第二のサンプル値の誤差信号の極性
をサンプリングクロックの位相情報として出力する。こ
の位相情報は、LPF603を通ってA/D変換器60
1のサンプリングクロックを出力するVCO604に供
給される。
グクロックの位相の進み遅れに対応していることを図6
を用いて説明する。図6(a)はQPSKの復調アイパ
ターンの模式図である。横方向が時間、縦方向が電圧
(振幅)を表している。電圧0の上下で信号の極性が変
化する。電圧+a、−aの上下で誤差信号の極性が変化
する。第一と第三のサンプル値の極性が異なっていると
いう条件を満たす信号の遷移は801〜804の4通り
ある。この4通りの遷移においては、第二のサンプル点
付近でその誤差信号の極性が変化する。アイパターンの
最大開口部である最適サンプリング点にサンプリングク
ロックの位相が一致しているとき、この誤差信号のマー
ク率(LレベルとHレベルの割合)は1/2となる。ま
た、図6(b)に示すように、サンプリングクロックの
位相が最適サンプリング点からわずかに進んでいた場
合、第一のサンプル値の極性と第二のサンプル値の誤差
信号の極性の排他的論理和出力は4通りの遷移すべてで
Lレベルになる。逆にサンプリングクロックの位相が最
適サンプリング点からわずかに遅れていた場合、第一の
サンプル値の極性と第二のサンプル値の誤差信号の極性
の排他的論理和出力は4通りの遷移すべてでHレベルに
なる。従って第一および第三のサンプル値の極性が異な
っている場合の第一のサンプル値の極性と第二のサンプ
ル値の誤差信号の極性との排他的論理和はサンプリング
クロックの位相情報に対応しており、位相が進んでいれ
ばLレベル、遅れていればHレベルが出力される。
O604を制御するAPC(Automatic Ph
ase Control)電圧が得られる。この方式で
は、A/D変換器601がクロック同期回路のループの
中に入っているため、サンプリングクロックの位相は自
動的にアナログ信号600の最適サンプリング位相とな
り、クロックの位相調整回路が不要となる。
特公平2−23106号公報に記載されている。
タル値を用いたクロック同期回路ということでは前述の
図5と同じであるが、シンボル速度の2倍(Ts/2周
期)でサンプリングし、アイパターンの極性が正から
負、負から正に変化する点(ゼロクロス点)を検出する
ことにより、サンプリングクロックの位相を制御する方
式が採用されている。
示す。
ドアナログ信号700は、A/D変換器701に入力さ
れる。A/D変換器701でシンボル速度の2倍で(T
s/2間隔)でサンプリングされたサンプル値は位相検
出器702に入力される。3つの連続するサンプル値を
時間的に古いほうから第一、第二、第三のサンプル値と
すると、位相検出器702では第一および第三のサンプ
ル値の極性が異なっている場合の第二のサンプル値の誤
差信号の極性をサンプリングクロックの位相情報として
出力する。この位相情報は、LPF703を通ってA/
D変換器701のサンプリングクロックを出力するVC
O704に供給される。
グクロックの位相の進み遅れに対応していることを図8
を用いて説明する。図8(a)はQPSKの復調アイパ
ターンの模式図である。横方向が時間、縦方向が電圧
(振幅)を表している。電圧0の上下で信号の極性が変
化する。第一と第三のサンプル値の極性が異なっている
という条件を満たす条件の遷移は901、902の2通
りある。この2通りの遷移においては、第二のサンプル
点付近でその信号の極性が変化する。アイパターンの最
大開口部である最適サンプリング点にサンプリングクロ
ックの位相が一致しているとき、この第二のサンプル値
信号のマーク率(LレベルとHレベルの割合)は1/2
となる。次に、図8(b)のようにサンプリングクロッ
クの位相が最適サンプリング点からわずかに進んでいた
場合、第一のサンプル値の極性と第二のサンプル値の極
性の排他的論理和出力は2通りの遷移両方でLレベルに
なる。逆にサンプリングクロックの位相が最適サンプリ
ング点からわずかに遅れていた場合、第一のサンプル値
の極性と第二のサンプル値の極性の排他的論理和出力は
2通りの遷移両方でHレベルになる。従って第一および
第三のサンプル値の極性が異なっている場合の第一のサ
ンプル値の極性と第二のサンプル値の極性の排他的論理
和はサンプリングクロックの位相情報に対応しており、
位相が進んでいればLレベル、遅れていればHレベルが
出力される。
O704を制御するAPC電圧が得られる。この方式で
も、A/D変換器701がクロック同期回路のループの
中に入っているため、サンプリングクロックの位相は自
動的にアナログ信号の最適サンプリング位相となり、ク
ロックの位相調整回路が不要となる。
アイパターンの大きさが一定である必要がない、という
メリットがある。
ィジタル復調LSIの開発、信学技報SAT90−48
(1990),吉沢、大谷等に記載されている。
ロック同期回路において、図4に示した第一の方式は、
アナログ回路で構成されているため集積化が困難であ
り、部品の特性ばらつき、温度変化等による不完全性、
および周波数依存性がある。またA/D変換器は同期回
路のループに含まれておらず、A/D変換器入力におけ
るアナログ信号とサンプリングクロックの位相は独立で
あるためアナログ信号に対するクロック位相の調整が必
要であり、さらに温度変化により調整した最適位相から
ずれる可能性がある、という問題がある。
ような周波数依存性、位相調整が必要といった問題はな
い。しかし、アイの開口部を検出するという構成のた
め、フェーディングによりアイが開かなくなってしまう
ようなときには、クロック同期を保持できない。ディジ
タルマイクロ波通信の復調器には、フェーディング対策
としてその影響を除去する等化器が装備されているの
で、クロック同期が保持されていれば等化器の前でアイ
が開かなくなっていてもその出力では符号間干渉を除去
しアイを開かせることができる。しかしその前にクロッ
ク同期が外れてしまえば、等化器の能力を発揮させるこ
とができない。従って等化器が必要とされるような復調
器には、この第二の回路は使用できないという問題があ
る。
て変調方式がQPSKであることが必要である。QPS
Kではアイがゼロクロスする時間幅が比較的狭いため、
その位相を基に再生したクロックのジッタもLPFで十
分抑圧できる程度である。しかし、ディジタルマイクロ
波通信では、変調方式としてQPSK以外に多値直交振
幅変調(Quadrature Amplitude
Modulation:以下QAM)を用いている。多
値QAMではアイの開口部が非常に狭く、アイがゼロク
ロスする時間幅が広い。従って、この方式をそのまま多
値QAMに当てはめゼロクロス信号を基に再生したクロ
ックはジッタが大きくなってしまう。多値になるほどサ
ンプリングクロックのジッタ量に対する許容値は小さく
なるため識別信号の誤り率特性が大きく劣化する。LP
Fの帯域を絞ればジッタはある程度抑圧できるが、同期
引き込みできる周波数範囲が狭くなってしまう、という
問題がある。
めに本発明のクロック同期回路は、同期検波された直交
する2つのチャネルのどちらか一方のベースバンドアナ
ログ信号をシンボル速度の2倍のサンプリングクロック
でサンプリングしてディジタル信号に変換するA/D変
換器と、前記A/D変換器の出力を前記サンプリングク
ロックごとに遅延した第一、第二、第三のサンプルデー
タを発生し、前記第一と第三のサンプルデータが属する
と判定された各々の信号点のアイパターンのゼロクロス
情報に基づいて、前記第一又は第三と第二のサンプルデ
ータの極性の一致、不一致の位相情報を出力する位相検
出器と、前記位相検出器の出力を入力し、雑音成分を抑
圧するループフィルタと、前記ループフィルタの出力を
制御信号として前記A/D変換器のサンプリングクロッ
クを出力する電圧制御発振器とを有することを特徴とす
る。
検波された直交する2つのチャネルのうちどちらか一方
のベースバンドアナログ信号をシンボル速度の2倍の周
波数でサンプリングしディジタル信号に変換するA/D
変換器と、前記A/D変換器の出力で連続する3サンプ
ルデータを時間的に古いほうから第一、第二、第三のサ
ンプルデータとしたとき、第一および第三のサンプルデ
ータが属すると判定された各々の信号点が2m/2 個のア
イパターン収束点の中心点であるゼロ点に対し対称な位
置関係にあるときの第二のサンプルデータの極性と第一
又は第三のサンプルデータの極性の一致、不一致をサン
プリングクロックの位相情報として出力する位相検出器
と、前記位相検出器の出力を入力としその雑音成分を抑
制するループフィルタと、前記ループフィルタの出力電
圧を制御信号とし前記A/D変換器のサンプリングクロ
ックを出力する電圧制御発振器とを備えている。
て詳細に説明する。
の実施の形態の一例のブロック図である。まず図1の構
成を説明する。直交同期検波された16QAMの信号は
直交する2つのチャネルのベースバンドアナログ信号と
なるが、2つのチャネルはそれぞれ対等でありかつ片方
のチャネルのみからクロックの位相情報を得ることがで
きるので、ここでは2つのチャネルの片方のみを用いて
本発明の動作を説明する。
01は、A/D変換器10にてVCO60から出力され
るシンボル速度の2倍のサンプリングクロック(Ts/
2周期)で2ビット以上のディジタル値102に変換さ
れる。A/D変換器出力102はクロック位相検出器3
0に入力され、後述する特定の位置関係のアイパターン
のゼロクロス点に基づいて位相情報103が出力され
る。その出力信号103をLPF50に通すと前記VC
O60の制御信号が得られる。
明する。16QAMのアイパターンは1シンボル周期
(Ts)ごとに4つの点に収束する。送信信号がランダ
ムであれば、ある時刻の1つの信号点からは次の時刻の
4つのどの信号点にも遷移する。つまりTs間隔の2つ
の時刻の間では始点と終点の信号点の組み合わせが16
通りある。このうち2つの時刻の信号点が直線で結ばれ
たとしたら、その直線が1時刻に存在しうる4つの信号
点の中心の電圧値を通る始点と終点の組み合わせが4つ
ある。このとき始点と終点はそれぞれ中心点に対し対称
な位置関係になる。これはA/D変換器出力信号102
が自然2進符号(ナチュラル符号)で表されるときA/
D変換器出力信号102の上位2ビットが反転の関係に
なる。この4つの組み合わせのTs時間のアイパターン
を模識的に表したのが図2である。横方向が時間、縦方
向が電圧(振幅)を表す。実際にはコサインロールオフ
特性により帯域制限がかかっているので2つの信号点間
の遷移が直線になるわけではないが、この4つの組み合
わせのとき2つの時刻間の遷移はほぼ中心点付近でゼロ
クロスする。16QAMで考えられる16通りすべての
信号遷移のゼロクロスする時間幅に比べ、その時間幅は
非常に小さくなっている。従ってこの4つの信号の組み
合わせから得られるサンプリングクロックの位相情報の
変動幅は小さくなるため、LPF50の帯域幅を小さく
することなくジッタの少ない再生クロックが得られる。
のような信号の組み合わせのときのクロック位相情報を
検出するための構成の一例である。
クを2分周してシンボル速度の正相と逆相のクロックを
出力する。フリップフロップ(以下F/F)31から3
3で構成されるシフトレジスタは、A/D変換器10の
出力102をTs/2ずつ遅延させる。F/F33の出
力が第一のサンプル値、F/F32の出力が第二のサン
プル値、F/F31の出力が第三のサンプル値に対応す
る。排他的論理和(以下EX−OR)ゲート40は第一
と第二のサンプル値の極性が不一致のときHレベルを出
力し、一致のときLレベルを出力する。EX−ORゲー
ト41と論理積(以下AND)ゲート42は、第一と第
三のサンプル値の上位2ビットが両方とも異なっている
とき、つまり図2に示す信号の組み合わせのときにF/
F34へクロックを出力する。従って、F/F34にお
いて図2に示す信号の組み合わせのときの第二と第一の
信号の極性のEX−ORがクロックの位相情報103と
して出力される。位相検出器30のタイムチャートを図
3に示す。
EX−ORがアイパターンに対するサンプリングクロッ
クの位相に対応していることは、従来例の第三の方法に
おける図7、図8の説明で明らかである。
極性を検出したが、第三と第二のサンプル値の極性を検
出しても同等の効果を奏する。
ーンのゼロクロス情報からクロックの位相情報を得てお
り、フェーディングによる波形歪みによりアイパターン
が開かなくなったときでもゼロクロスしなくなるわけで
はないので、なおクロックの位相情報を抽出することが
できる。従って等化器の能力の限界まで信号の伝送が可
能である。
ら復調信号を得るためには、F/F70により2回に1
回信号を間引けばよい。F/F32がゼロクロス点に対
応するようにクロックの位相が制御されるため、図1の
ようにF/F31、33を打ち抜くクロックで信号10
2を打ち抜けばよい。
発明は64QAM、256QAM等、より多値の変調方
式に対しても同様に適用可能である。また、32QA
M、128QAM等の信号点配置の外形が正方形でない
変調方式も1次元のアイパターンでみれば何ら変わると
ころがないため、同様に適用可能である。
期回路は、VCOとLPF以外はディジタル回路で構成
されているためLSI化に適している、アイパターンが
ほぼ同じタイミングでゼロクロスする信号の組み合わせ
だけからクロックの位相情報を抽出しているためLPF
の帯域を狭くしなくてもクロックジッタを押さえること
ができ、ゼロクロス情報を使っているためアイパターン
が開かなくなるほどのフェーディングによる波形歪みに
対してもクロック同期を保持できるという、効果があ
る。
ある。
ある。
図である。
ある。
図である。
Claims (5)
- 【請求項1】 多値直交振幅変調方式の復調用クロック
同期回路において、同期検波された直交する2つのチャ
ネルのどちらか一方のベースバンドアナログ信号をシン
ボル速度の2倍のサンプリングクロックでサンプリング
してディジタル信号に変換するA/D変換器と、 前記A/D変換器の出力を前記サンプリングクロックご
とに遅延した第一、第二、第三のサンプルデータを発生
し、前記第一と第三のサンプルデータが属すると判定さ
れた各々の信号点のアイパターンのゼロクロス情報に基
づいて、前記第一又は第三と第二のサンプルデータの極
性の一致、不一致の位相情報を出力する位相検出器と、 前記位相検出器の出力を入力し、雑音成分を抑圧するル
ープフィルタと、 前記ループフィルタの出力を制御信号として前記A/D
変換器のサンプリングクロックを出力する電圧制御発振
器とを有することを特徴とするクロック同期回路。 - 【請求項2】 前記第一、第二、第三のサンプルデータ
は、前記A/D変換器の出力を前記サンプリングクロッ
クずつ遅延するシフトレジスタの出力であり、それぞれ
遅延時間の大きい順であることを特徴とする請求項1記
載のクロック同期回路。 - 【請求項3】 前記アイパターンのゼロクロス情報は、
前記各々の信号点が所定の個数のアイパターン収束点の
中心点であるゼロ点に対して対称な位置関係にあること
に基づいて得られることを特徴とする請求項1記載のク
ロック同期回路。 - 【請求項4】 前記所定の個数は、2m 値(mは4以上
の整数)の多値データを復調する場合に、2m/2 個であ
ることを特徴とする請求項3記載のクロック同期回路。 - 【請求項5】 前記アイパターンのゼロクロス情報の検
出は、前記A/D変換器の出力が自然2進符号の場合
に、該出力の上位2ビットが反転することを検出するこ
とにより得られることを特徴とする請求項1、3記載の
クロック同期回路。
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JP8049785A Expired - Fee Related JP2848320B2 (ja) | 1996-03-07 | 1996-03-07 | クロック同期回路 |
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