JPS59161149A - タイミング同期回路 - Google Patents
タイミング同期回路Info
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- JPS59161149A JPS59161149A JP58035348A JP3534883A JPS59161149A JP S59161149 A JPS59161149 A JP S59161149A JP 58035348 A JP58035348 A JP 58035348A JP 3534883 A JP3534883 A JP 3534883A JP S59161149 A JPS59161149 A JP S59161149A
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- Japan
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- circuit
- output
- converter
- timing
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
- H04L7/0335—Gardner detector
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は帯域制限をうけたベースバンド信号よりタイミ
ング信号を再生するタイミング同期回路に関するもので
ある。
ング信号を再生するタイミング同期回路に関するもので
ある。
デジタル搬送波伝送方式に用いられる復調装置において
、復調された信号をデジタル信号に変換するためにはタ
イミング信号が必要となる。このタイミング信号を再生
する手段として従来種々使われてきたが、その１つとし
て第１図に示される如きのものがある。１は位相検波器
、２は全波整流回路、３は位相同期回路、４は位相比較
器、５は電圧制御発振器、６は低域ろ波器、７は位相シ
フタ、８は１ビツトＡ／Ｄコンバータである。第１図は
変調波が２′ＭＩＰＳＫ波の場合であり、以下動作を説
明する。入力Ｐ Ｓ Ｋ信号は位相検波器１で基準搬送
波によ抄復調され、２値のベースバンド信号になる。復
調ベースバンド信号は全波整流回路２に供給され、ここ
で２逓倍され、タイミング信号が抽出される。この抽出
信号は次に通常の位相同期回路３に供給される。この位
相同期回路３において、入力抽出タイミング信号に位相
同期し且つ、狭帯域で帯域制限されたジッタ成分の少な
い再生タイミング信号が得られる。回路３の出力は位相
シフタ７を介してＡ／Ｄ （アナログ／デジタル）コン
バータ８に入力され、復調ベースバンド信号をサンプリ
ング整形するためのタイミング信号として使用される。
、復調された信号をデジタル信号に変換するためにはタ
イミング信号が必要となる。このタイミング信号を再生
する手段として従来種々使われてきたが、その１つとし
て第１図に示される如きのものがある。１は位相検波器
、２は全波整流回路、３は位相同期回路、４は位相比較
器、５は電圧制御発振器、６は低域ろ波器、７は位相シ
フタ、８は１ビツトＡ／Ｄコンバータである。第１図は
変調波が２′ＭＩＰＳＫ波の場合であり、以下動作を説
明する。入力Ｐ Ｓ Ｋ信号は位相検波器１で基準搬送
波によ抄復調され、２値のベースバンド信号になる。復
調ベースバンド信号は全波整流回路２に供給され、ここ
で２逓倍され、タイミング信号が抽出される。この抽出
信号は次に通常の位相同期回路３に供給される。この位
相同期回路３において、入力抽出タイミング信号に位相
同期し且つ、狭帯域で帯域制限されたジッタ成分の少な
い再生タイミング信号が得られる。回路３の出力は位相
シフタ７を介してＡ／Ｄ （アナログ／デジタル）コン
バータ８に入力され、復調ベースバンド信号をサンプリ
ング整形するためのタイミング信号として使用される。
この時、復調ベースバンド信号が最適タイミングでサン
プリングされるように、位相シフタ７にて位相調整する
必要がある。このようガ回路においても、ジッタ成分の
少ないタイミング信号を再生できるが、位相調整をしな
ければならないという欠点があった。
プリングされるように、位相シフタ７にて位相調整する
必要がある。このようガ回路においても、ジッタ成分の
少ないタイミング信号を再生できるが、位相調整をしな
ければならないという欠点があった。
本発明の目的は、ジッタ成分の少ない再生タイミング信
号を得ることができ、且つ位相調整が不要で、常に最適
タイミングに保つことができるタイミング同期回路を提
供することにある。
号を得ることができ、且つ位相調整が不要で、常に最適
タイミングに保つことができるタイミング同期回路を提
供することにある。
以下、図面を用いて詳細に説明する。
第２図は本発明の実施例で、９は論理回路、１０は判別
回路、１１は２ピツ）Ａ／Ｄコンバータ。
回路、１１は２ピツ）Ａ／Ｄコンバータ。
又は、第３図は第２図の回路の説明図である。
以下、動作を説明する。位相検波器１の出力の復調ベー
スバンド信号は何らかの帯域制限をうけたものとし、第
３図（ａ）におけるｍ１〜ｍ４で示される如き波形を含
むものとする。このような復調ベースバンド信号はＡ／
Ｄコンバータ１１にてサンプリングされ、第３図（ａ）
の基準レベルＬｌ 、 Ｌ２およびＬ３によりデータ信
号ＸＩ、Ｘ２に変換される。仁の復調ベースバンド信号
ｍとデータＸＩ。
スバンド信号は何らかの帯域制限をうけたものとし、第
３図（ａ）におけるｍ１〜ｍ４で示される如き波形を含
むものとする。このような復調ベースバンド信号はＡ／
Ｄコンバータ１１にてサンプリングされ、第３図（ａ）
の基準レベルＬｌ 、 Ｌ２およびＬ３によりデータ信
号ＸＩ、Ｘ２に変換される。仁の復調ベースバンド信号
ｍとデータＸＩ。
Ｘ２との関係は第１表のようになる。
第１表
第３図（ｂ）におけるＴ−１，Ｔｏ、ＴＩは３タイムス
ロット間における最適サンプリング点を表わしており、
今、信号ｍ１〜ｍ４がサンプリング点Ｔ−１〜Ｔ１でサ
ンプリングされれば復調ベースバンド信号の位置（Ａ
１＊ａ−１１ＢＯ＠ｂｏ、ＣＩＩＣＩ）を判別している
データ信号Ｘ２はＩｌｌあるいは１０１が等確率で出力
されるが、今、十Δｔあるいは一Δｔのタイミングでサ
ンプリングされ死時データ信号Ｘ２の出力は第２表の如
くになる。
ロット間における最適サンプリング点を表わしており、
今、信号ｍ１〜ｍ４がサンプリング点Ｔ−１〜Ｔ１でサ
ンプリングされれば復調ベースバンド信号の位置（Ａ
１＊ａ−１１ＢＯ＠ｂｏ、ＣＩＩＣＩ）を判別している
データ信号Ｘ２はＩｌｌあるいは１０１が等確率で出力
されるが、今、十Δｔあるいは一Δｔのタイミングでサ
ンプリングされ死時データ信号Ｘ２の出力は第２表の如
くになる。
第２表
第２表より、出力Ｘ２において波形ｍ１〜ｍ２即ち点Ｔ
Ｏでの微係数の極性が正である復調ベースバンド信号の
場合、サンプリング点が＋Δｔになった時常に１、反対
に−Δｔになった時、常に０となる。一方、波形ｍ３〜
ｍ４即ち点Ｔｏでの微係数の極性が負である復調ベース
バンド信号の場合には、ｍ１〜ｍ２と逆極性の出力Ｘ２
を得ることができるので、出力Ｘ２の極性を逆にしてや
ればｍ３〜ｍ４の場合と同じとなる。このように復調５
− ベースバンド信号の点Ｔｏでの微係数の極性を判別し、
その結果でＸ２を論理操作すれば、その出力はサンプリ
ング点のずれを検出する誤差信号となり得る。第２図に
おいて判別回路１０は波形ｍ１〜ｍ４を判別するもので
、信号Ｇはｍ ｌ −ｍ ２の場合１となる。又信号Ｇ
は波形ｍ３〜ｍ４の場合１となる。論理回路９は信号Ｘ
２を信号Ｇが１の場合極性反転させ、且つ信号Ｇ及び任
が共に００場合は波形ｍ１〜ｍ４のうちいずれかで且つ
一番近い過去の信号Ｘ’２を保持する回路を有するもの
であり、論理回路９の出力でＡ／Ｄコンバータ１１での
サンプリング点ずれを検出する誤差信号ＡＰＣが得られ
る。よりて回路９の出力を低域ろ波器６を介して電圧制
御発振器５０制御信号として供給してやれば、第２図の
回路はＡ／Ｄコンバータ１１に常に最適タイミングでタ
イミング信号が供給されるように動作する。
Ｏでの微係数の極性が正である復調ベースバンド信号の
場合、サンプリング点が＋Δｔになった時常に１、反対
に−Δｔになった時、常に０となる。一方、波形ｍ３〜
ｍ４即ち点Ｔｏでの微係数の極性が負である復調ベース
バンド信号の場合には、ｍ１〜ｍ２と逆極性の出力Ｘ２
を得ることができるので、出力Ｘ２の極性を逆にしてや
ればｍ３〜ｍ４の場合と同じとなる。このように復調５
− ベースバンド信号の点Ｔｏでの微係数の極性を判別し、
その結果でＸ２を論理操作すれば、その出力はサンプリ
ング点のずれを検出する誤差信号となり得る。第２図に
おいて判別回路１０は波形ｍ１〜ｍ４を判別するもので
、信号Ｇはｍ ｌ −ｍ ２の場合１となる。又信号Ｇ
は波形ｍ３〜ｍ４の場合１となる。論理回路９は信号Ｘ
２を信号Ｇが１の場合極性反転させ、且つ信号Ｇ及び任
が共に００場合は波形ｍ１〜ｍ４のうちいずれかで且つ
一番近い過去の信号Ｘ’２を保持する回路を有するもの
であり、論理回路９の出力でＡ／Ｄコンバータ１１での
サンプリング点ずれを検出する誤差信号ＡＰＣが得られ
る。よりて回路９の出力を低域ろ波器６を介して電圧制
御発振器５０制御信号として供給してやれば、第２図の
回路はＡ／Ｄコンバータ１１に常に最適タイミングでタ
イミング信号が供給されるように動作する。
第４図は、論理回路９および判定回路１０の具体的な実
施例で、１２〜１６．２４はＤタイプフリップフロップ
、１７は振幅比較器、１８はＯＲ６一 ／Ｎ０１１ゲート、１９．２０はＯＲゲート、２１〜２
３はＡＮＤゲートである。フリップフロップ１２〜１４
は３ビツトのメモリーとして動作し、フリップフロップ
１２及び１４の出力Ｙｌ、Ｙ−１が振幅比較器１７に入
力される。振幅比較器１７はコンバータにおいて、サン
プリング点ＴＯでの復調ベースバンド信号の微係数の極
性を判別するもので、点Ｔ−１とＴＩでのデータ比較に
よって判定している。即ち、０から１の変化の時は微係
数の極性は正とし、１からＯの変化の時はその逆となる
。振幅比較器１７の出力として、Ｇ、Ｇが出力され、波
形ｍ１〜ｍ２の時Ｇが１、又ｍ３〜ｍ４の時Ｇが１とな
る。ゲート２０〜２２は信号Ｇが１の場合Ｘ２をそのま
ま出力し、右信号が１の場合にはＸ２を極性反転させ出
力するように動作する。又、ＡＮＤゲート２３出力には
信号Ｇ。
施例で、１２〜１６．２４はＤタイプフリップフロップ
、１７は振幅比較器、１８はＯＲ６一 ／Ｎ０１１ゲート、１９．２０はＯＲゲート、２１〜２
３はＡＮＤゲートである。フリップフロップ１２〜１４
は３ビツトのメモリーとして動作し、フリップフロップ
１２及び１４の出力Ｙｌ、Ｙ−１が振幅比較器１７に入
力される。振幅比較器１７はコンバータにおいて、サン
プリング点ＴＯでの復調ベースバンド信号の微係数の極
性を判別するもので、点Ｔ−１とＴＩでのデータ比較に
よって判定している。即ち、０から１の変化の時は微係
数の極性は正とし、１からＯの変化の時はその逆となる
。振幅比較器１７の出力として、Ｇ、Ｇが出力され、波
形ｍ１〜ｍ２の時Ｇが１、又ｍ３〜ｍ４の時Ｇが１とな
る。ゲート２０〜２２は信号Ｇが１の場合Ｘ２をそのま
ま出力し、右信号が１の場合にはＸ２を極性反転させ出
力するように動作する。又、ＡＮＤゲート２３出力には
信号Ｇ。
てのどちらか一方が１の場合タイミング信号を送出し、
信号Ｇ、ｎがともに０の時には出力をＯとするように動
作する。よってフリップフロップ２４の出力には波形ｍ
１〜ｍ４の場合には、ＯＲゲート２０の出力をそのまま
出力し、ｍｌ〜ｍ４以外の場合には、現時点から１番近
い過去のｍ１〜ｍ４波形のいずれかの時のＸ２信号を保
持するように動作する。
信号Ｇ、ｎがともに０の時には出力をＯとするように動
作する。よってフリップフロップ２４の出力には波形ｍ
１〜ｍ４の場合には、ＯＲゲート２０の出力をそのまま
出力し、ｍｌ〜ｍ４以外の場合には、現時点から１番近
い過去のｍ１〜ｍ４波形のいずれかの時のＸ２信号を保
持するように動作する。
第５図は振幅比較器１７の具体的な実施例であり、２５
〜２６はＯＲ／ＮＤＲゲート、２７〜２８はＡ Ｎ Ｉ
）ゲートである。
〜２６はＯＲ／ＮＤＲゲート、２７〜２８はＡ Ｎ Ｉ
）ゲートである。
第６図はＱＡＭ変調波等を検波した復調ベースバンド信
号が４値の場合の実施例であり、２９は３ビツトＡ／Ｄ
コンバータ、３０は判別回路である。
号が４値の場合の実施例であり、２９は３ビツトＡ／Ｄ
コンバータ、３０は判別回路である。
第７図は第６図の説明図で４値のベースバンド信号とコ
ンバータ２９の出力Ｘ１〜Ｘ３との関係を表わしている
。第６図において復調ベースバンド信号が４値の場合に
は、第７図の如く、入力信号の位置を判定するデータ信
号はＸ３となるので、論理回路９にはＸ３が入力される
。３０は第２図の場合と同一機能の信号Ｇ、Ｇを出力し
、それらは論理回路９に入力される。その結果論理回路
９出力にはサンプリング点ずれを検出する誤差信号ＡＰ
Ｃが得られるので、それを低域ろ波器６を介して電圧制
御発振器５に制御信号として与えてやれば、第６図の回
路は４値の復調ベースバンド信号に適用できる。タイミ
ング回路として動作する。
ンバータ２９の出力Ｘ１〜Ｘ３との関係を表わしている
。第６図において復調ベースバンド信号が４値の場合に
は、第７図の如く、入力信号の位置を判定するデータ信
号はＸ３となるので、論理回路９にはＸ３が入力される
。３０は第２図の場合と同一機能の信号Ｇ、Ｇを出力し
、それらは論理回路９に入力される。その結果論理回路
９出力にはサンプリング点ずれを検出する誤差信号ＡＰ
Ｃが得られるので、それを低域ろ波器６を介して電圧制
御発振器５に制御信号として与えてやれば、第６図の回
路は４値の復調ベースバンド信号に適用できる。タイミ
ング回路として動作する。
第８図は判別回路３０の実施例であり、３１〜３６はＤ
タイプフリップフロップ、３７は振幅比較器である。以
下動作を説明する。フリップフロップ３１．３４の出力
には信号Ｘｉ、Ｘ２のＴ１時のデータＹ１が得られ、フ
リップフロップ３３゜３６の出力には信号Ｘｉ、Ｘ２の
Ｔ−１時のデータＹ−１が得られるので、それらを振幅
比較器３７に入力して、ここで復調ベースバンド信号の
微係数の極性を判別する。今、Ｔ−１時の４値信号をＡ
Ｔ−１，Ｔ１時の４値信号をＡ’ｌ”ｌとすると、振幅
比較器３７では、ＡＴｌ−ＡＴ−１冨Ｍを演算させ、Ｍ
が正即ち１０時の微係数が正の時出力Ｇに１、Ｍが負、
即ちＴ０時の微係数が負の時、出方百に１を出力する。
タイプフリップフロップ、３７は振幅比較器である。以
下動作を説明する。フリップフロップ３１．３４の出力
には信号Ｘｉ、Ｘ２のＴ１時のデータＹ１が得られ、フ
リップフロップ３３゜３６の出力には信号Ｘｉ、Ｘ２の
Ｔ−１時のデータＹ−１が得られるので、それらを振幅
比較器３７に入力して、ここで復調ベースバンド信号の
微係数の極性を判別する。今、Ｔ−１時の４値信号をＡ
Ｔ−１，Ｔ１時の４値信号をＡ’ｌ”ｌとすると、振幅
比較器３７では、ＡＴｌ−ＡＴ−１冨Ｍを演算させ、Ｍ
が正即ち１０時の微係数が正の時出力Ｇに１、Ｍが負、
即ちＴ０時の微係数が負の時、出方百に１を出力する。
ＡＴ−１，ＡＴＩけフリップフロップ３１．３３．３４
．３６の出力から論理演算によって得られる。
．３６の出力から論理演算によって得られる。
９−
以上のように２値及び４値の復調ベースバンド信号に適
用できる本発明による実施例を説明したが、本発明はこ
れに限られるものではなく、これ以上の多値ベースバン
ド信号に適用できる。たと路に供給すればよい。
用できる本発明による実施例を説明したが、本発明はこ
れに限られるものではなく、これ以上の多値ベースバン
ド信号に適用できる。たと路に供給すればよい。
以上説明したように、本発明は帯域制限をうけたベース
バンド信号に対して適用されるもので、実施例において
の帯域制限の条件は第３図の如き波形応答が得られるも
のを用いたが、帯域制限の条件が変われば、当然第３図
における波形応答が変化する。その場合には、その条件
に適合するように判別回路１０あるいは３０を変える必
要がある。第２図、第６図の実施例においてはデジタル
搬送波伝送方式に用いられるタイミング同期回路として
説明したが、本発明はこれに限定されるものではなく、
第３図（ａ）に示されるようなペースパ１０− ンド信号を伝送するベースバンド伝送方式に対しても適
用可能である。判別回路の実施例として第４図及び第８
図をあげたが、この回路に求められることはサンプリン
グ時点でのベースバンド信号の微係数の極性を判別する
機能であり、種々の実現手段が考えられ、第４，８図に
限定されない。
バンド信号に対して適用されるもので、実施例において
の帯域制限の条件は第３図の如き波形応答が得られるも
のを用いたが、帯域制限の条件が変われば、当然第３図
における波形応答が変化する。その場合には、その条件
に適合するように判別回路１０あるいは３０を変える必
要がある。第２図、第６図の実施例においてはデジタル
搬送波伝送方式に用いられるタイミング同期回路として
説明したが、本発明はこれに限定されるものではなく、
第３図（ａ）に示されるようなペースパ１０− ンド信号を伝送するベースバンド伝送方式に対しても適
用可能である。判別回路の実施例として第４図及び第８
図をあげたが、この回路に求められることはサンプリン
グ時点でのベースバンド信号の微係数の極性を判別する
機能であり、種々の実現手段が考えられ、第４，８図に
限定されない。
第１図はタイミング同期回路の従来例、第２図は本発明
によるタイミング同期回路の実施例、第３図は第２図の
説明図、第４図は本発明による判別回路及び論理回路の
実施例、第５図は第４図の振幅比較器、第６図は本発明
によるタイミング同期（ロ）路の他の実施例、第７図は
第６図の説明図、第８図は第６図の判別回路の実施例で
ある。 図において、１・・・・・・位相比較器、２・・・・・
・全波整流回路、３・・・・・・位相同期回路、４・・
・・・・位相比較器、５・・・・・・電圧制御発振器、
６・・・・・・低域ろ波器、７・・・・・・位相シフタ
ー、８・・・・・・１ビツトＡ／Ｄコンバータ、９・・
・・・・論理回路、１０および３０・・・・・・判別回
路％ １１・・・・・・２ビツトＡ／Ｄコンバータ、１
２〜１６．２４および３１〜３６・・・・・・Ｄタイプ
フリップフルツブ、１７および３７・・・・・・振幅比
較器、１８゜２５および２６・・・・・・ＯＲ／Ｎ Ｏ
Ｒゲート、１９および２０・・・・・・ＯＲゲート、２
１〜２３．２７および２８・・・・・・ＡＮＤゲート、
２９・・・・・・３ビツトＡ／Ｄコンバータ、である。
によるタイミング同期回路の実施例、第３図は第２図の
説明図、第４図は本発明による判別回路及び論理回路の
実施例、第５図は第４図の振幅比較器、第６図は本発明
によるタイミング同期（ロ）路の他の実施例、第７図は
第６図の説明図、第８図は第６図の判別回路の実施例で
ある。 図において、１・・・・・・位相比較器、２・・・・・
・全波整流回路、３・・・・・・位相同期回路、４・・
・・・・位相比較器、５・・・・・・電圧制御発振器、
６・・・・・・低域ろ波器、７・・・・・・位相シフタ
ー、８・・・・・・１ビツトＡ／Ｄコンバータ、９・・
・・・・論理回路、１０および３０・・・・・・判別回
路％ １１・・・・・・２ビツトＡ／Ｄコンバータ、１
２〜１６．２４および３１〜３６・・・・・・Ｄタイプ
フリップフルツブ、１７および３７・・・・・・振幅比
較器、１８゜２５および２６・・・・・・ＯＲ／Ｎ Ｏ
Ｒゲート、１９および２０・・・・・・ＯＲゲート、２
１〜２３．２７および２８・・・・・・ＡＮＤゲート、
２９・・・・・・３ビツトＡ／Ｄコンバータ、である。
Claims (1)
- 帯域制限をうけたベースバンド信号からタイミング信号
を再生するタイミング同期回路において、制御電圧によ
って発振周波数が変化する電圧制御発振器と、前記電圧
制御発振器の出力を用いて、前記ベースバンド信号をサ
ンプリング整形するＡ／Ｄコンバータと、前記Ａ／Ｄコ
ンバータ出力からサンプリング点での前記ベースバンド
信号の微係数の極性を判別する判別回路と、前記判別回
路出力から前記Ａ／Ｄコンバータ出力のうち前記ベース
バンド信号の位置判別を行う位置判別信号に論理操作を
行うことによって前記制御信号を得る論理回路とを具備
することを特徴とするタイミング同期回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035348A JPS59161149A (ja) | 1983-03-04 | 1983-03-04 | タイミング同期回路 |
| CA000448593A CA1208311A (en) | 1983-03-04 | 1984-03-01 | Timing synchronizing circuit for demodulators |
| DE8484102234T DE3485782T2 (de) | 1983-03-04 | 1984-03-02 | Taktsynchronisierungsschaltung. |
| EP84102234A EP0118119B1 (en) | 1983-03-04 | 1984-03-02 | Timing synchronizing circuit |
| AU25228/84A AU556574B2 (en) | 1983-03-04 | 1984-03-02 | Timing synchronizing circuit |
| US06/585,653 US4528512A (en) | 1983-03-04 | 1984-03-02 | Timing synchronizing circuit for demodulators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035348A JPS59161149A (ja) | 1983-03-04 | 1983-03-04 | タイミング同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161149A true JPS59161149A (ja) | 1984-09-11 |
| JPH0223106B2 JPH0223106B2 (ja) | 1990-05-22 |
Family
ID=12439351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035348A Granted JPS59161149A (ja) | 1983-03-04 | 1983-03-04 | タイミング同期回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4528512A (ja) |
| EP (1) | EP0118119B1 (ja) |
| JP (1) | JPS59161149A (ja) |
| AU (1) | AU556574B2 (ja) |
| CA (1) | CA1208311A (ja) |
| DE (1) | DE3485782T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6171736A (ja) * | 1984-09-17 | 1986-04-12 | Nec Corp | 微係数判別回路 |
| WO1988005235A1 (en) * | 1987-01-12 | 1988-07-14 | Fujitsu Limited | Discrimination timing control circuit |
| JPH04298142A (ja) * | 1991-03-26 | 1992-10-21 | Nec Corp | クロック同期回路 |
| US5789988A (en) * | 1996-03-07 | 1998-08-04 | Nec Corporation | Clock recovery circuit for QAM demodulator |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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