JPS60251740A - タイミング同期回路 - Google Patents
タイミング同期回路Info
- Publication number
- JPS60251740A JPS60251740A JP59109209A JP10920984A JPS60251740A JP S60251740 A JPS60251740 A JP S60251740A JP 59109209 A JP59109209 A JP 59109209A JP 10920984 A JP10920984 A JP 10920984A JP S60251740 A JPS60251740 A JP S60251740A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing
- converter
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明にタイミング同期回路に関し、特に帯域制限され
たベースバンド信号から、復調された信号を所定のディ
ジタル信号に変換するだめのタイミング信号を再生する
、タイミング同期回路の改良に関する。
たベースバンド信号から、復調された信号を所定のディ
ジタル信号に変換するだめのタイミング信号を再生する
、タイミング同期回路の改良に関する。
（従来技術）
ディジタル搬送波伝送方式に用いられる復調装置におい
ては、一般に復調された信号をディジタル信号に変換す
るためには、所定のタイミング信号が必要となる。この
タイミング信号を再生する手段として、従来、１例とし
て第１図に示されるようなタイミング同期回路が用いら
れている。
ては、一般に復調された信号をディジタル信号に変換す
るためには、所定のタイミング信号が必要となる。この
タイミング信号を再生する手段として、従来、１例とし
て第１図に示されるようなタイミング同期回路が用いら
れている。
第１図に示されるタイミング同期回路は、２相Ｐ Ｓ
Ｋ （Ｐｈａｓｅ ８ｈｉｆｔ Ｋｅｙｉｎｇ）方式に
よる復調装置に対応するもので、１ピツ）Ａ／Ｄコンバ
ータ１、全波整流器２、位相比較器３、低域ろ波器４、
電圧制御発振器５および位相シフタ６を備えている。
Ｋ （Ｐｈａｓｅ ８ｈｉｆｔ Ｋｅｙｉｎｇ）方式に
よる復調装置に対応するもので、１ピツ）Ａ／Ｄコンバ
ータ１、全波整流器２、位相比較器３、低域ろ波器４、
電圧制御発振器５および位相シフタ６を備えている。
所定の位相検波器から出力される２値ベ一スバンド信号
は、１ビツトＡ／Ｄコンバータ１に入力されるとともに
、全波整流器２に入力される。全波整流器２においては
、２値ベ一スバンド信号ｍは２逓倍され、タイミング信
号が抽出される。この抽出信号は位相比較器３に入力さ
れるが、位相比較器３、低域ろ波器４および電圧制御発
振器５は位相同期系を形成しており、電圧制御発振器５
からは、前記抽出タイミング信号に位相同期し、且つ等
何曲な狭帯域特性によりジッタ成分を抑圧された再生タ
イミング信号が得られる。この再生″タイミング信号は
位相シフタ６に入力され、位相シンタロにおいて位相調
整されて、１ピツ）Ａ／Ｄコンバータ１に入力される。
は、１ビツトＡ／Ｄコンバータ１に入力されるとともに
、全波整流器２に入力される。全波整流器２においては
、２値ベ一スバンド信号ｍは２逓倍され、タイミング信
号が抽出される。この抽出信号は位相比較器３に入力さ
れるが、位相比較器３、低域ろ波器４および電圧制御発
振器５は位相同期系を形成しており、電圧制御発振器５
からは、前記抽出タイミング信号に位相同期し、且つ等
何曲な狭帯域特性によりジッタ成分を抑圧された再生タ
イミング信号が得られる。この再生″タイミング信号は
位相シフタ６に入力され、位相シンタロにおいて位相調
整されて、１ピツ）Ａ／Ｄコンバータ１に入力される。
１ビツトＡ／ｌ）コンバータ１においては、２値ベ一ス
バンド信号ｍは、位相シフタ６から入力される前記タイ
ミング信号によりサンプリング整形されて、データ信号
Ｘ１として出力される。この従来のタイミング同期回路
に卦いては、ベースバンド信号が最適タイミングにおい
てサンプリング整形されるように、位相シフタ６におい
て位相調整を必要とするという欠点がある。
バンド信号ｍは、位相シフタ６から入力される前記タイ
ミング信号によりサンプリング整形されて、データ信号
Ｘ１として出力される。この従来のタイミング同期回路
に卦いては、ベースバンド信号が最適タイミングにおい
てサンプリング整形されるように、位相シフタ６におい
て位相調整を必要とするという欠点がある。
（発明の目的）
本発明の目的は上記の欠点を除去し、タイミング信号に
対する位相調整を必要とすることなく、ベースバンド信
号に対するサンプリングの最適タイミングを保持するこ
とのできるタイミング同期回路を提供することにある。
対する位相調整を必要とすることなく、ベースバンド信
号に対するサンプリングの最適タイミングを保持するこ
とのできるタイミング同期回路を提供することにある。
。
（発明の構成）
本発明のタイミング同期回路は、帯域制限を受けたベー
スバンド信号から、所定のタイミング信号を再生するタ
イミング同期回路において、前記タイミング信号を生成
するために、所定の固定周波数発振器の出力信号の位相
を、所定の位相制御信号によって自動的に制御ｄ周整す
る可変位相器と、 前記可位相器を介して出力されるタイミング信号を用い
て、前記ベースバンド信号をサンプリング整形するＡ／
Ｄコンバータと、 前記Ａ／Ｄコンバータから出力されるデータ信号を参照
して、前記Ａ７１）コンバータのサンプリング点におけ
る前記ベースバンド信号の微係数の極性を判別する極性
判別回路と、 前記極性判別回路から出力される、練性判別信号を参照
して、前記Ａ／Ｄコンバータから出力されるデータ信号
の内の、前記ベースバンド信号の位置判別を行うデータ
信号に対して、所定のｉ；門理抑！作を行うことにより
前記位相制御信号を生成する論理回路と、 全備えて構成される。
スバンド信号から、所定のタイミング信号を再生するタ
イミング同期回路において、前記タイミング信号を生成
するために、所定の固定周波数発振器の出力信号の位相
を、所定の位相制御信号によって自動的に制御ｄ周整す
る可変位相器と、 前記可位相器を介して出力されるタイミング信号を用い
て、前記ベースバンド信号をサンプリング整形するＡ／
Ｄコンバータと、 前記Ａ／Ｄコンバータから出力されるデータ信号を参照
して、前記Ａ７１）コンバータのサンプリング点におけ
る前記ベースバンド信号の微係数の極性を判別する極性
判別回路と、 前記極性判別回路から出力される、練性判別信号を参照
して、前記Ａ／Ｄコンバータから出力されるデータ信号
の内の、前記ベースバンド信号の位置判別を行うデータ
信号に対して、所定のｉ；門理抑！作を行うことにより
前記位相制御信号を生成する論理回路と、 全備えて構成される。
（発明の実施例）
以下、本発明について、図面を参照して詳細に説明する
。
。
第２図は本発明の第１の実施例の要部を示すブロック図
であるが、この実施例について説明する前に、第４図（
ａ）およびΦ）に示されるタイミング同期系の動作説明
回を参照して、本発明の動作原理について説明する。
であるが、この実施例について説明する前に、第４図（
ａ）およびΦ）に示されるタイミング同期系の動作説明
回を参照して、本発明の動作原理について説明する。
第４図（ａ）において、ｆｆ１ｌ〜ｍ４は帯域制限され
た２値ベ一スバンド信号の波形を示しており、この帯域
制限された２値ベ一スバンド信号は、所定の２ビツトＡ
／Ｊ）コンバータにおいてサンプリングされ、第４図（
ａ）に示される基準レベルＬｌ、Ｌ２およびＬ３により
識別されて、データ信号Ｘ１およびＸ２に変換される。
た２値ベ一スバンド信号の波形を示しており、この帯域
制限された２値ベ一スバンド信号は、所定の２ビツトＡ
／Ｊ）コンバータにおいてサンプリングされ、第４図（
ａ）に示される基準レベルＬｌ、Ｌ２およびＬ３により
識別されて、データ信号Ｘ１およびＸ２に変換される。
このベースバンド信号ｍとデータ信号ＸｌおよびＸ２と
の関係は、下記の第１表に示されるとおりである。
の関係は、下記の第１表に示されるとおりである。
第１表
第４図Φ）におけるＴ−１，ＴＯおよびＴ１は、３タイ
ムスロット間における最適サンプリング点を表わしてお
り、今、信号ｍ１〜ｍ４がサンプリング点Ｔ−１−’Ｉ
’１ においてサンプリングされると、ベースバンド信
号の位置（Ａ−１，ａ−１、Ｂｏ 、ｂ６ 、Ｃｓ 。
ムスロット間における最適サンプリング点を表わしてお
り、今、信号ｍ１〜ｍ４がサンプリング点Ｔ−１−’Ｉ
’１ においてサンプリングされると、ベースバンド信
号の位置（Ａ−１，ａ−１、Ｂｏ 、ｂ６ 、Ｃｓ 。
Ｃ１）を判別しているデータ信号Ｘ２は、６１ｍまたは
１０″が等確率で出力されるが、仮に＋Δｔまたは−Δ
ｔのタイミングにおいてサンプリングされる場合には、
データ信号Ｘ２の出力は下表にようＫなる。
１０″が等確率で出力されるが、仮に＋Δｔまたは−Δ
ｔのタイミングにおいてサンプリングされる場合には、
データ信号Ｘ２の出力は下表にようＫなる。
上記の第２表より、データ信号Ｘ２において、ベースバ
ンド信号の波形ｍ１〜ｍ２、すなわちＴ。
ンド信号の波形ｍ１〜ｍ２、すなわちＴ。
時点における微係数の極性が正であるベースバンド信号
の場合には、サンプリング点か＋Δｔになった時には常
に１１”、反対に、−Δｔ になった時には常に０”と
なる。他力、波形ｍ３〜ｍ４、すなわちＴｏ時点におけ
る微係数の極性が負であるベースバンド信号の場合には
、前記ｍ １−ｒｎ ２の波形の場合の逆極性のデータ
信号Ｘ２を得ることができるので、データ信号Ｘ２の極
性を反転することにより、波形ｍ３〜ｍ４の場合と同じ
データ信号を得ることができる。従って、上述のように
ベースバンド信号の’Ｉ’Ｏ＃における微係数の極性を
判別し、その判別結果を参照して、データ信号Ｘ２に対
して所定の論理操作を行えば、その出力信号は、前記サ
ンプリング点のずれを検出する誤差信号となり得ること
は明らかである。
の場合には、サンプリング点か＋Δｔになった時には常
に１１”、反対に、−Δｔ になった時には常に０”と
なる。他力、波形ｍ３〜ｍ４、すなわちＴｏ時点におけ
る微係数の極性が負であるベースバンド信号の場合には
、前記ｍ １−ｒｎ ２の波形の場合の逆極性のデータ
信号Ｘ２を得ることができるので、データ信号Ｘ２の極
性を反転することにより、波形ｍ３〜ｍ４の場合と同じ
データ信号を得ることができる。従って、上述のように
ベースバンド信号の’Ｉ’Ｏ＃における微係数の極性を
判別し、その判別結果を参照して、データ信号Ｘ２に対
して所定の論理操作を行えば、その出力信号は、前記サ
ンプリング点のずれを検出する誤差信号となり得ること
は明らかである。
次に、前述のｘ２図に示される本発明の第１の実施例の
動作について説明する。図に示されるように、本実施例
のタイミング同期回路は、２ピツ“′。ｊ ：／ ｔＺ
−，４１晩・Ｉ判別＠ ％ ８ ＆・１ｊ理回路９と
、低域ろ波器１０と、固〆周波数発振器１１と、可変位
相器１２とを備えている。また、極性判別回路８と論理
回路９の、それぞれの１実施例が第３図に示される。第
３図において、極性判別回路８け、Ｄタイプ・フリップ
フロップ１３〜１５と、振幅比較器１６とにより形成さ
れており、論理回路９は、Ｄタイプ中クリップフロップ
１７〜１８．２５と、ＯＲ／Ｎ Ｏ几ゲート１９と、Ａ
ＮＤゲート２０〜２１．２４と、０几ゲート２２〜２３
とにより形成されている。
動作について説明する。図に示されるように、本実施例
のタイミング同期回路は、２ピツ“′。ｊ ：／ ｔＺ
−，４１晩・Ｉ判別＠ ％ ８ ＆・１ｊ理回路９と
、低域ろ波器１０と、固〆周波数発振器１１と、可変位
相器１２とを備えている。また、極性判別回路８と論理
回路９の、それぞれの１実施例が第３図に示される。第
３図において、極性判別回路８け、Ｄタイプ・フリップ
フロップ１３〜１５と、振幅比較器１６とにより形成さ
れており、論理回路９は、Ｄタイプ中クリップフロップ
１７〜１８．２５と、ＯＲ／Ｎ Ｏ几ゲート１９と、Ａ
ＮＤゲート２０〜２１．２４と、０几ゲート２２〜２３
とにより形成されている。
第２図に示される第１の実施例は、２値ベ一スバンド信
号に対応するタイミング同期回路の１例で、帯域制限さ
れた２値ベ一スバンド信号ｍは、２ピツ）Ａ／Ｄコンバ
ータ７に入力され、可変位相器１２を経由して送られて
くるタイミング信号によりサンプリング整形されて、デ
ータ信号Ｘ１およびＸ２として出力される。２ビツトＡ
／Ｉ）コンバータの動作については、第４図（ａ）およ
びＱ′））と第１表とを参照して既１・ｃ説、明したと
おりで、所定の基準レベルＬｔ、Ｌ２およびＬ３により
ベースバンド信号ｍが識別されて、データ信号Ｘ１およ
びＸ２に変換される。
号に対応するタイミング同期回路の１例で、帯域制限さ
れた２値ベ一スバンド信号ｍは、２ピツ）Ａ／Ｄコンバ
ータ７に入力され、可変位相器１２を経由して送られて
くるタイミング信号によりサンプリング整形されて、デ
ータ信号Ｘ１およびＸ２として出力される。２ビツトＡ
／Ｉ）コンバータの動作については、第４図（ａ）およ
びＱ′））と第１表とを参照して既１・ｃ説、明したと
おりで、所定の基準レベルＬｔ、Ｌ２およびＬ３により
ベースバンド信号ｍが識別されて、データ信号Ｘ１およ
びＸ２に変換される。
データ信号Ｘｌは、所定のデータ信号として出力される
とともに、同時に極性判別回路８に入力される。極性判
別回路８は、帯域制限されたベースバンド波形ｍ１〜ｍ
４を判別する機能を有しており、出力される信号Ｇは、
波形ｍ１〜ｍ２の場合に６１”となり、また信号Ｇは、
波形ｍ３〜ｍ４の場合に′１”となる。論理回路９は、
２ピツ）Ａ／Ｄコンバータ７から入力されるデータ信号
Ｘ２を、信号Ｇが６１”の場合に極性反転させ、また、
信号ＧおよびＧの双方が′θ′の場合には、波器’ｔ〜
ｍ４のうちのいずれかの波形で、最も近い過去のデータ
信号Ｘ２を保持する回路を備えており、この結果、論理
回路９の出力には、２ピツ）Ａ／Ｄコンバータ７におけ
るサンプリング点のずれを検出する、所定の誤差信号が
得られる。この誤差信号を、タイミング信号同期回路の
位相誤差信号として、低域ろ波器１０を介して可変位相
器１２に供給してやることにより、タイミング同期系が
形成され、２ビツトＡ／Ｄコンバータ７に対して、常に
最適タイミングにおいてタイミング信号が供〇三１．Ｊ
ｌｊ、：、、、、ｊ、“、′給されることとなる。可変
位相器１２は、たとえば可変容量ダイオードとインダク
タとを含み、可変容量ダイオードへのバイアスを変える
ことにより移相する゛。
とともに、同時に極性判別回路８に入力される。極性判
別回路８は、帯域制限されたベースバンド波形ｍ１〜ｍ
４を判別する機能を有しており、出力される信号Ｇは、
波形ｍ１〜ｍ２の場合に６１”となり、また信号Ｇは、
波形ｍ３〜ｍ４の場合に′１”となる。論理回路９は、
２ピツ）Ａ／Ｄコンバータ７から入力されるデータ信号
Ｘ２を、信号Ｇが６１”の場合に極性反転させ、また、
信号ＧおよびＧの双方が′θ′の場合には、波器’ｔ〜
ｍ４のうちのいずれかの波形で、最も近い過去のデータ
信号Ｘ２を保持する回路を備えており、この結果、論理
回路９の出力には、２ピツ）Ａ／Ｄコンバータ７におけ
るサンプリング点のずれを検出する、所定の誤差信号が
得られる。この誤差信号を、タイミング信号同期回路の
位相誤差信号として、低域ろ波器１０を介して可変位相
器１２に供給してやることにより、タイミング同期系が
形成され、２ビツトＡ／Ｄコンバータ７に対して、常に
最適タイミングにおいてタイミング信号が供〇三１．Ｊ
ｌｊ、：、、、、ｊ、“、′給されることとなる。可変
位相器１２は、たとえば可変容量ダイオードとインダク
タとを含み、可変容量ダイオードへのバイアスを変える
ことにより移相する゛。
第３図は、前述のように極性判別回路８および論理回路
９Ｑ）１実施例で、極性判別回路８においては、データ
信号Ｘｌおよびタイミング信号Ｔの入力に対応して、Ｄ
タイプ・フリップフロップ１３．１４．１５は、３ビツ
トのメモリとして動作し、Ｄタイグーフリップフロッグ
１２および１５の出力Ｙ１およびＹ−１が振幅比較器１
６に入力さｉｚる。
９Ｑ）１実施例で、極性判別回路８においては、データ
信号Ｘｌおよびタイミング信号Ｔの入力に対応して、Ｄ
タイプ・フリップフロップ１３．１４．１５は、３ビツ
トのメモリとして動作し、Ｄタイグーフリップフロッグ
１２および１５の出力Ｙ１およびＹ−１が振幅比較器１
６に入力さｉｚる。
振幅比Ｖ器１６は、２ビツトＡ／Ｄコンバータ７におけ
る、サンプリング点ＴＯでのベースバンド信号の微係数
の極性を判別する機能を有し、サンプリング点Ｔ−ｔ、
＄よびＴｔ でのデータ比較により、前記微係数の極性
判別を行っている。すなわち、データ出力Ｙ−１および
Ｙｌにおいて、０″から１”に変化する時には微係数の
極性を正とし、１”から１０”ｅこ変化する時には負係
数の極性は負とする。振幅比・紋器１６からは、極性を
判定特開昭６Ｏ−２５１７４ｆｌ （４） する信号Ｇおよびｄが出力されるが、ペースノ（ンド信
号の波形がｍ１〜ｍ２の時にはＧは１１＃と、なり、ま
たｍ３〜ｍ４の時にはＧが１′となる。
る、サンプリング点ＴＯでのベースバンド信号の微係数
の極性を判別する機能を有し、サンプリング点Ｔ−ｔ、
＄よびＴｔ でのデータ比較により、前記微係数の極性
判別を行っている。すなわち、データ出力Ｙ−１および
Ｙｌにおいて、０″から１”に変化する時には微係数の
極性を正とし、１”から１０”ｅこ変化する時には負係
数の極性は負とする。振幅比・紋器１６からは、極性を
判定特開昭６Ｏ−２５１７４ｆｌ （４） する信号Ｇおよびｄが出力されるが、ペースノ（ンド信
号の波形がｍ１〜ｍ２の時にはＧは１１＃と、なり、ま
たｍ３〜ｍ４の時にはＧが１′となる。
一方、データ信号Ｘ２はＤタイプ・フリップフロップ１
７および１８を介してＯＲ／ＮＯＲゲート１９に入力さ
れ、その出力は、それぞれＡＮＤゲート２０および２１
に入力される。ＡＮＤゲート２０および２１と、ＯＲ回
路２３とにより形成されるゲート回路は、信号Ｇが１”
の場合、データ信号Ｘ２をそのすま出力し、信号Ｇが″
１’Ｃ＋場合、データ信号Ｘ２を橙性反転さぞて出力す
るように動作する。また、ＡＮＤゲート２４は、信号Ｇ
およびＧのどちらか一方が”１”の場合にタイミング信
号Ｔを出力し、信号ＧおよびＧが共にＯｎの場合には出
力を０とするように動作する。
７および１８を介してＯＲ／ＮＯＲゲート１９に入力さ
れ、その出力は、それぞれＡＮＤゲート２０および２１
に入力される。ＡＮＤゲート２０および２１と、ＯＲ回
路２３とにより形成されるゲート回路は、信号Ｇが１”
の場合、データ信号Ｘ２をそのすま出力し、信号Ｇが″
１’Ｃ＋場合、データ信号Ｘ２を橙性反転さぞて出力す
るように動作する。また、ＡＮＤゲート２４は、信号Ｇ
およびＧのどちらか一方が”１”の場合にタイミング信
号Ｔを出力し、信号ＧおよびＧが共にＯｎの場合には出
力を０とするように動作する。
従って、Ｄタイプ・フリップフロップ２５の出力ニハ、
ベースバンド信号の波形がｍ Ｉ−ｍ ４の状態にある
場合には、ＯＲメート２３の出力がそのまま出力され、
波形がｍ１〜ｍ４の状態以外の場合には、現時点から最
も近い消去のｍ１〜ｍ４の波形の、いずれかの時のデー
タ信号Ｘ２を保持するように動作する。
ベースバンド信号の波形がｍ Ｉ−ｍ ４の状態にある
場合には、ＯＲメート２３の出力がそのまま出力され、
波形がｍ１〜ｍ４の状態以外の場合には、現時点から最
も近い消去のｍ１〜ｍ４の波形の、いずれかの時のデー
タ信号Ｘ２を保持するように動作する。
なお、第５図に示されるのは振幅比較器１６の実施例で
、ＯＲ／ＮＯＲゲー）２’６．２７と、ＡＮＤゲート２
８．２９とにより形成されている。
、ＯＲ／ＮＯＲゲー）２’６．２７と、ＡＮＤゲート２
８．２９とにより形成されている。
次に本発明の第２の実施例について説明する。
第６図は、第２の実施例の要部を示すブロック図で、ベ
ースバンド信号が４値の場合の１例である。図に示され
るように、第２の実施例は、３ピツ）Ａ／Ｄコンバータ
３０と、極性判別回路３１と、論理回路３２と、低域ろ
波器３３と、可変位相器３４と、固定周波数発振器３５
とを備えている。
ースバンド信号が４値の場合の１例である。図に示され
るように、第２の実施例は、３ピツ）Ａ／Ｄコンバータ
３０と、極性判別回路３１と、論理回路３２と、低域ろ
波器３３と、可変位相器３４と、固定周波数発振器３５
とを備えている。
また、第７図は、４値ベ一スバンド信号入力と、３ビツ
トＡ／Ｄコンバータ３０の変換出力としてのデータ信号
Ｘ ｓ −Ｘ ３との関係を表わしている。
トＡ／Ｄコンバータ３０の変換出力としてのデータ信号
Ｘ ｓ −Ｘ ３との関係を表わしている。
第６図において、４値ベ一スバンド信号の場合には、第
７図に示されるように、入力ベースパント信号の位置を
判定するデータ信号はＸ３となるので、論理回路３２に
は前記Ｘ３が入力される。
７図に示されるように、入力ベースパント信号の位置を
判定するデータ信号はＸ３となるので、論理回路３２に
は前記Ｘ３が入力される。
極性判別回路３１は、前述の第１の実施例における極性
判別回路と同一機能の信号ＧおよびＧを出力し、論理回
路３２に入力する。論理回路３２の出力には、サンプリ
ング点のずれを検出する誤差信号が得られ、この誤差信
号は、位相誤弄信号として低域ろ波器３３を経由して可
変位相器３４に送られる。この可変位相器３４により固
定周波数発振器３５の出力信号として、極性判別器３１
、論理回路３２および３ピツ）Ａ／Ｄコンバータ３０に
入力され、タイミング信号に対する同期系が形成される
ことは、前記第１の実施例の場合と同様である。
判別回路と同一機能の信号ＧおよびＧを出力し、論理回
路３２に入力する。論理回路３２の出力には、サンプリ
ング点のずれを検出する誤差信号が得られ、この誤差信
号は、位相誤弄信号として低域ろ波器３３を経由して可
変位相器３４に送られる。この可変位相器３４により固
定周波数発振器３５の出力信号として、極性判別器３１
、論理回路３２および３ピツ）Ａ／Ｄコンバータ３０に
入力され、タイミング信号に対する同期系が形成される
ことは、前記第１の実施例の場合と同様である。
第８図は極性判別回路３１と論理回路３２の実施例の要
部を示すブロック図で、この中、ｒｊｊｊ理回路３２は
、前述の第１の実施例において用いられた論理回路９と
、その構成および動作が全く同一である。図において、
極性判別回路３１は、Ｄタイプ・フリップフロップ３６
〜４１と、振幅比Ｒ”１４４２とにより形成され、また
、論理回路３２は、Ｄタイプ・フリップ７０ツブ４３〜
４４．５２と、ＯＲ／Ｎ ＯＲゲート４５と、ＡＮＩ）
ゲート４６〜４７゜５０と、Ｏｆｔゲート４８〜４９と
により形成されている。
部を示すブロック図で、この中、ｒｊｊｊ理回路３２は
、前述の第１の実施例において用いられた論理回路９と
、その構成および動作が全く同一である。図において、
極性判別回路３１は、Ｄタイプ・フリップフロップ３６
〜４１と、振幅比Ｒ”１４４２とにより形成され、また
、論理回路３２は、Ｄタイプ・フリップ７０ツブ４３〜
４４．５２と、ＯＲ／Ｎ ＯＲゲート４５と、ＡＮＩ）
ゲート４６〜４７゜５０と、Ｏｆｔゲート４８〜４９と
により形成されている。
第８図において、極性判別回Ｐ８３１に入力されるデー
タ信号Ｘ１およびＸ２と、タイミング信号Ｔとに対応し
て、Ｄタイプ・クリップ・フロップ３６および３９の出
力には、データ信号ｘ１およびＸ２のランプリング点Ｔ
１時におけるデータ￥１が祷られ、Ｄタイプフリップフ
ロップ３８および４１の出力には、データ信号Ｘ１およ
びＸ２のサンプリング点Ｔ−１時におけるデータＹ−１
が得られる。これらのデータＹ１およびＹ−１は、振幅
比較器４２に入力され、それらのレベルが論理演算処理
すして、３ピツ） Ａ、−／ Ｄコンバータ３０に入力
される４値ベ一スバンド信号の微係数の極性が判別され
る。今、Ｔ−１時の４値信号をＥ−１とし、１゛１時の
４値信号を栴とすると、振幅比較器４２においてはＥ＋
−Ｅ−１＝Ｍが演算され、Ｍが正、すなわち１０時にお
ける微係数が正の時には、信号Ｇは１”として出力され
、Ｍが負、すなわちＴ０時における微係数が負の時には
、信号Ｇが１１＃とじて出力される。なお、上記のＥ−
１およびＥｌは、Ｄタイプ・フリップフロップ３６，３
８．３９および４１の出力から、上述のように、振幅比
較器４２における論理演算処理作用の一環として得られ
る。
タ信号Ｘ１およびＸ２と、タイミング信号Ｔとに対応し
て、Ｄタイプ・クリップ・フロップ３６および３９の出
力には、データ信号ｘ１およびＸ２のランプリング点Ｔ
１時におけるデータ￥１が祷られ、Ｄタイプフリップフ
ロップ３８および４１の出力には、データ信号Ｘ１およ
びＸ２のサンプリング点Ｔ−１時におけるデータＹ−１
が得られる。これらのデータＹ１およびＹ−１は、振幅
比較器４２に入力され、それらのレベルが論理演算処理
すして、３ピツ） Ａ、−／ Ｄコンバータ３０に入力
される４値ベ一スバンド信号の微係数の極性が判別され
る。今、Ｔ−１時の４値信号をＥ−１とし、１゛１時の
４値信号を栴とすると、振幅比較器４２においてはＥ＋
−Ｅ−１＝Ｍが演算され、Ｍが正、すなわち１０時にお
ける微係数が正の時には、信号Ｇは１”として出力され
、Ｍが負、すなわちＴ０時における微係数が負の時には
、信号Ｇが１１＃とじて出力される。なお、上記のＥ−
１およびＥｌは、Ｄタイプ・フリップフロップ３６，３
８．３９および４１の出力から、上述のように、振幅比
較器４２における論理演算処理作用の一環として得られ
る。
なお、上記においては、本発明を２値および４値のベー
スバンド信号に対応するタイミング同期回路に適用する
実施例について説明したが、本発明は、前記２値および
４値のベースバンドの場合に適用範囲を限定されるもの
ではなく、これ以上の多値ベースバンド信号に対しても
適用できることは膚うまでもない。また、上記の説明に
おいては、本発明の適用領域として、ディジタル搬送波
伝送方式に対応して動作説明を行っているが、本発明の
適用領域はこれに限定されるものではなく、ベースバン
ド伝送方式に対しても有効に適用することが可能である
。勿論、第１および第２の実施 １例の説明のために用
いられたブロック図等が、本発明を限定するものでない
ことは言うまでもない。
スバンド信号に対応するタイミング同期回路に適用する
実施例について説明したが、本発明は、前記２値および
４値のベースバンドの場合に適用範囲を限定されるもの
ではなく、これ以上の多値ベースバンド信号に対しても
適用できることは膚うまでもない。また、上記の説明に
おいては、本発明の適用領域として、ディジタル搬送波
伝送方式に対応して動作説明を行っているが、本発明の
適用領域はこれに限定されるものではなく、ベースバン
ド伝送方式に対しても有効に適用することが可能である
。勿論、第１および第２の実施 １例の説明のために用
いられたブロック図等が、本発明を限定するものでない
ことは言うまでもない。
（発明の効果）
以上詳細に説明したように、本発明は、帯域制限を受け
たベースバンド信号から、所定のタイミング信号を再生
するタイミング同期回路Ｑこおいて、所定のタイミング
信号の発生手段として、タイミング信号の原発振器を形
成する所定の発振器の出力信号の位相を、自動的に制御
調整する可変位相器を含むタイミング信号同期系を用い
ることにより、従来の位相調整作用を必要とすることな
く、常時、ベースバンド信号に対するサンプリングの最
適タイミングを保持することができるという効果がある
。
たベースバンド信号から、所定のタイミング信号を再生
するタイミング同期回路Ｑこおいて、所定のタイミング
信号の発生手段として、タイミング信号の原発振器を形
成する所定の発振器の出力信号の位相を、自動的に制御
調整する可変位相器を含むタイミング信号同期系を用い
ることにより、従来の位相調整作用を必要とすることな
く、常時、ベースバンド信号に対するサンプリングの最
適タイミングを保持することができるという効果がある
。
第１図は従来例のタイミング同期回路の要部を、示すブ
ロック図、第２図は本発明の第１の実施例の要部を示す
ブロック図、第３図は極性判別回路と論理回路の１例の
ブロック図、第４図（ａ）および（ｂ）は、タイミング
同期回路の動作説明図、第５図は振幅比較器の１例のブ
ロック図、第６図は本発明の第２の実施例の要部を示す
ブロック図、第７図は４値ベ一スバンド信号とデータ信
号との対応関係図、第８図は、極性判別回路の他の１例
と、論理回路の１例のブロック図でおる。図において１
・・・・・・１ピツ）Ａ／Ｄコンバータ、２・・・・・
・全波整流器、３・・・・・・位相比較器、４，１０．
３３・・・・・・低域ろ波器、５・・・・・・電圧制御
発振器、６・・・・・・位相シフタ ７・・・・・・２
ビア）Ａ／”コンノＣ−夕、８＋３１・・・・・・極性
判別回路、９．３２・・・・・・論理回路、１１゜３５
・・・・・・固定周波数発振器、１２，３４・・・・・
・可変位相器、１３〜１５．１７〜１８，２５．３６〜
３８．３９〜４１゜４３〜４４．５１・・・・・・Ｄタ
イプ・フリップフロップ、１６．４２・・・・・・振幅
比較器、１９．２６〜２７．４５・・・・・・ＯＲ／Ｎ
ＯＲゲート、 ２０〜２１，２４．２８〜２９．４６〜
４７ 、５０ ・・・・・・ＡＮＤゲート、 ２２〜３
３．４８〜４９・・・・・・ＯＲゲート。 代理人 弁理土 内 原 晋 ′１、／、゛ ７０ 第４ 図 ／ｂ ８５図 第７図
ロック図、第２図は本発明の第１の実施例の要部を示す
ブロック図、第３図は極性判別回路と論理回路の１例の
ブロック図、第４図（ａ）および（ｂ）は、タイミング
同期回路の動作説明図、第５図は振幅比較器の１例のブ
ロック図、第６図は本発明の第２の実施例の要部を示す
ブロック図、第７図は４値ベ一スバンド信号とデータ信
号との対応関係図、第８図は、極性判別回路の他の１例
と、論理回路の１例のブロック図でおる。図において１
・・・・・・１ピツ）Ａ／Ｄコンバータ、２・・・・・
・全波整流器、３・・・・・・位相比較器、４，１０．
３３・・・・・・低域ろ波器、５・・・・・・電圧制御
発振器、６・・・・・・位相シフタ ７・・・・・・２
ビア）Ａ／”コンノＣ−夕、８＋３１・・・・・・極性
判別回路、９．３２・・・・・・論理回路、１１゜３５
・・・・・・固定周波数発振器、１２，３４・・・・・
・可変位相器、１３〜１５．１７〜１８，２５．３６〜
３８．３９〜４１゜４３〜４４．５１・・・・・・Ｄタ
イプ・フリップフロップ、１６．４２・・・・・・振幅
比較器、１９．２６〜２７．４５・・・・・・ＯＲ／Ｎ
ＯＲゲート、 ２０〜２１，２４．２８〜２９．４６〜
４７ 、５０ ・・・・・・ＡＮＤゲート、 ２２〜３
３．４８〜４９・・・・・・ＯＲゲート。 代理人 弁理土 内 原 晋 ′１、／、゛ ７０ 第４ 図 ／ｂ ８５図 第７図
Claims (1)
- 帯域制限を受けたベースバンド信号から、所定のタイミ
ング信号を再生するタイミング同期回路において、前記
タイミング信号を生成するために所定の固定周波数発振
器の出力信号の・位相を、所定の位相制御信号によって
自動的に制御調整する可変位相器と、前記可変位相器を
介して出力されるタイミング信号を用いて、前記ベース
バンド信号をサンプリング整形するＡ／Ｄコンバータと
、前記Ａ ／ Ｄコンバータから出力されるデータ信号
を参照して、前記Ａ／Ｄコンバータのサンプリング点に
おける前記ベースバンド信号の微係数の極性を判別する
極性判別回路と、前記極性判別回路から出力される極性
判別信号を参照して、前記Ａ／Ｄコンバータから出力さ
れるデータ信号の内の、前記ベースバンド信号の位置判
別を行うデータ信号に対して１．所定の論理操作を行う
ことにより前記位相制御信号を生成する論理回路とを備
えることを特徴とするタイミング同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109209A JPS60251740A (ja) | 1984-05-29 | 1984-05-29 | タイミング同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109209A JPS60251740A (ja) | 1984-05-29 | 1984-05-29 | タイミング同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251740A true JPS60251740A (ja) | 1985-12-12 |
| JPH0323021B2 JPH0323021B2 (ja) | 1991-03-28 |
Family
ID=14504360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109209A Granted JPS60251740A (ja) | 1984-05-29 | 1984-05-29 | タイミング同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215235A (ja) * | 1987-03-04 | 1988-09-07 | Fujitsu Ltd | クロツク再生回路 |
| US5396523A (en) * | 1991-12-23 | 1995-03-07 | Telefonaktiebolaget L M Ericsson | Shifting the phase of a clock signal, in particular for clock recovery of a digital data signal |
-
1984
- 1984-05-29 JP JP59109209A patent/JPS60251740A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215235A (ja) * | 1987-03-04 | 1988-09-07 | Fujitsu Ltd | クロツク再生回路 |
| US5396523A (en) * | 1991-12-23 | 1995-03-07 | Telefonaktiebolaget L M Ericsson | Shifting the phase of a clock signal, in particular for clock recovery of a digital data signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323021B2 (ja) | 1991-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5012494A (en) | Method and apparatus for clock recovery and data retiming for random NRZ data | |
| US5592125A (en) | Modified bang-bang phase detector with ternary output | |
| US5329559A (en) | Phase detector for very high frequency clock and data recovery circuits | |
| US6064236A (en) | Phase detector and timing extracting circuit using phase detector | |
| US6760389B1 (en) | Data recovery for non-uniformly spaced edges | |
| US4715047A (en) | Digital differential phase shift keyed demodulator | |
| JPS59161149A (ja) | タイミング同期回路 | |
| US5126602A (en) | Digital phase detector in an NRZ bit synchronous system | |
| CA1278833C (en) | Synchronizing clock signal generator | |
| JPS60251740A (ja) | タイミング同期回路 | |
| JPH0428185B2 (ja) | ||
| US4580100A (en) | Phase locked loop clock recovery circuit for data reproducing apparatus | |
| JPS6171736A (ja) | 微係数判別回路 | |
| KR860001258B1 (ko) | 클럭 재생회로 | |
| JPS60251742A (ja) | タイミング同期回路 | |
| JPH0334705B2 (ja) | ||
| JPH0234548B2 (ja) | ||
| JPH0230222B2 (ja) | ||
| JPH07211008A (ja) | ディジタル情報再生装置 | |
| JPH06252964A (ja) | クロック再生回路 | |
| JPH0471381B2 (ja) | ||
| JPS6316935B2 (ja) | ||
| JPS628863B2 (ja) | ||
| JPS59117347A (ja) | 位相同期回路 | |
| JPH10336254A (ja) | ディジタル信号識別回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |