JPH04298142A - クロック同期回路 - Google Patents
クロック同期回路Info
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- JPH04298142A JPH04298142A JP3086342A JP8634291A JPH04298142A JP H04298142 A JPH04298142 A JP H04298142A JP 3086342 A JP3086342 A JP 3086342A JP 8634291 A JP8634291 A JP 8634291A JP H04298142 A JPH04298142 A JP H04298142A
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- 238000005070 sampling Methods 0.000 claims description 13
- 230000002123 temporal effect Effects 0.000 claims description 4
- 238000005562 fading Methods 0.000 abstract description 4
- 230000036039 immunity Effects 0.000 abstract 1
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、多値直交振幅変調波の
復調器におけるアイ検出型のクロック同期回路に関する
。
復調器におけるアイ検出型のクロック同期回路に関する
。
【０００２】
【従来の技術】ディジタルマイクロ波通信方式で用いら
れる多値直交振幅変調波の復調器におけるクロック同期
回路は、従来、ＩＦ信号の包絡線検波や復調ベースバン
ド信号の全波整流等によるクロック抽出回路とＰＬＬ回
路との組み合わせで構成していたが、帯域制限が厳しく
なること、多値数が増すとジッタ成分の少ないクロック
信号の再生が難しくなること等の難点があった。そこで
、図５に示すようなアイ検出型のクロック同期回路が提
案されている（昭和５９年度電子通信学会通信部門全国
大会、６２７、「クロック同期回路」）。
れる多値直交振幅変調波の復調器におけるクロック同期
回路は、従来、ＩＦ信号の包絡線検波や復調ベースバン
ド信号の全波整流等によるクロック抽出回路とＰＬＬ回
路との組み合わせで構成していたが、帯域制限が厳しく
なること、多値数が増すとジッタ成分の少ないクロック
信号の再生が難しくなること等の難点があった。そこで
、図５に示すようなアイ検出型のクロック同期回路が提
案されている（昭和５９年度電子通信学会通信部門全国
大会、６２７、「クロック同期回路」）。
【０００３】図５において、Ａ／Ｄ変換器１０は、入力
端子１から入力されたアナログベースバンド信号を電圧
制御発振器（ＶＣＯ）６０からのサンプリングクロック
（以下、単に「クロック」）ＣＬＫに従ってｍ（ｍ≧２
）列のディジタル信号に変換し、出力端子２から図外へ
出力する。アイ検出回路２０は、ＶＣＯ６０からクロッ
クＣＬＫが入力されるとともに、Ａ／Ｄ変換器１０の出
力の内のＤ信号（極性信号）とＥ信号（誤差信号）とが
入力され、当該Ａ／Ｄ変換器１０の入力たる前記アナロ
グベースバンド信号のアイの開口部と当該Ａ／Ｄ変換器
１０のクロックＣＬＫとの時間的な関係を示す制御信号
を形成する。この制御信号はそれに含まれる雑音成分が
ループフィルタ５０にて抑圧されてＶＣＯ６０に制御電
圧として印加される。その結果、ＶＣＯ６０は、Ａ／Ｄ
変換器１０等へのクロックＣＬＫをその周波数及び位相
をループフィルタ５０の出力電圧に応じて制御して発生
することになる。
端子１から入力されたアナログベースバンド信号を電圧
制御発振器（ＶＣＯ）６０からのサンプリングクロック
（以下、単に「クロック」）ＣＬＫに従ってｍ（ｍ≧２
）列のディジタル信号に変換し、出力端子２から図外へ
出力する。アイ検出回路２０は、ＶＣＯ６０からクロッ
クＣＬＫが入力されるとともに、Ａ／Ｄ変換器１０の出
力の内のＤ信号（極性信号）とＥ信号（誤差信号）とが
入力され、当該Ａ／Ｄ変換器１０の入力たる前記アナロ
グベースバンド信号のアイの開口部と当該Ａ／Ｄ変換器
１０のクロックＣＬＫとの時間的な関係を示す制御信号
を形成する。この制御信号はそれに含まれる雑音成分が
ループフィルタ５０にて抑圧されてＶＣＯ６０に制御電
圧として印加される。その結果、ＶＣＯ６０は、Ａ／Ｄ
変換器１０等へのクロックＣＬＫをその周波数及び位相
をループフィルタ５０の出力電圧に応じて制御して発生
することになる。
【０００４】以上のように、このアイ検出型のクロック
同期回路は、Ａ／Ｄ変換器１０におけるアナログベース
バンド信号のアイとサンプリングクロックとの時間的な
関係を論理演算（アイ検出回路２０）によって求め、こ
れによりサンプリングクロックの位相を最適に自動制御
するようにしたものである。ここに、アイ検出回路２０
は、具体的には図６に示すように構成される。
同期回路は、Ａ／Ｄ変換器１０におけるアナログベース
バンド信号のアイとサンプリングクロックとの時間的な
関係を論理演算（アイ検出回路２０）によって求め、こ
れによりサンプリングクロックの位相を最適に自動制御
するようにしたものである。ここに、アイ検出回路２０
は、具体的には図６に示すように構成される。
【０００５】即ち、図６において、このアイ検出回路２
０は、Ｄ信号をクロックＣＬＫに従って３段遅延させる
フリップフロップ７１〜同７２と、Ｅ信号をクロックＣ
ＬＫに従って２段遅延させるフリップフロップ７３、同
７４と、第１段フリップフロップ７１と第３段フリップ
フロップ７３との出力を受けて２タイムスロット離れた
Ｄ信号の極性を比較する排他的論理和（ＥＸ−ＯＲ）ゲ
ート８１と、第１段フリップフロップ７１と第２段フリ
ップフロップ７４との出力を受けてＥ信号とそれよりも
１タイムスロット前のＤ信号との極性を比較する排他的
論理和（ＥＸ−ＯＲ）ゲート８２、ＥＸ−ＯＲゲート８
１の出力がＨｉｇｈレベルのときにのみクロックＣＬＫ
を出力するＡＮＤゲート８３と、ＡＮＤゲート８３の出
力クロックＣＬＫに従ってＥＸ−ＯＲゲート８２の出力
を取り込み、２タイムスロット離れたＤ信号の極性が逆
のときのその中間におけるＥ信号とこのＥ信号よりも１
タイムスロット前のＤ信号との極性比較の結果を出力す
るフリップフロップ７５とで構成される。
０は、Ｄ信号をクロックＣＬＫに従って３段遅延させる
フリップフロップ７１〜同７２と、Ｅ信号をクロックＣ
ＬＫに従って２段遅延させるフリップフロップ７３、同
７４と、第１段フリップフロップ７１と第３段フリップ
フロップ７３との出力を受けて２タイムスロット離れた
Ｄ信号の極性を比較する排他的論理和（ＥＸ−ＯＲ）ゲ
ート８１と、第１段フリップフロップ７１と第２段フリ
ップフロップ７４との出力を受けてＥ信号とそれよりも
１タイムスロット前のＤ信号との極性を比較する排他的
論理和（ＥＸ−ＯＲ）ゲート８２、ＥＸ−ＯＲゲート８
１の出力がＨｉｇｈレベルのときにのみクロックＣＬＫ
を出力するＡＮＤゲート８３と、ＡＮＤゲート８３の出
力クロックＣＬＫに従ってＥＸ−ＯＲゲート８２の出力
を取り込み、２タイムスロット離れたＤ信号の極性が逆
のときのその中間におけるＥ信号とこのＥ信号よりも１
タイムスロット前のＤ信号との極性比較の結果を出力す
るフリップフロップ７５とで構成される。
【０００６】次に、アイ検出回路２０の動作を図７を参
照して説明する。説明を簡単にするため４ＰＳＫを考え
る。時刻ｔ−１から同ｔ＋１までの２タイムスロットの
信号の軌跡を考えると、時刻ｔ−１と同ｔ＋１とで信号
が異なる収束点にいるのは、図７に示すように、■〜■
の４通りしかない。時刻ｔ０ における信号の収束点か
らのずれを示す誤差信号Ｅと時刻ｔ＋１における信号点
の極性Ｄとの関係について考えてみると、サンプリング
点が少し前にずれてΔｔ− となると、Ｅ＝０のときは
Ｄ＝１、Ｅ＝１のときはＤ＝０となり、また、サンプリ
ング点が少し後にずれてΔｔ＋となると、Ｅ＝０のとき
はＤ＝０、Ｅ＝１のときはＤ＝１となることが分かる。 つまり、サンプリング点のずれる方向によってＤとＥの
排他的論理和の極性が決まる。このようにして、アイ検
出回路２０は、Ａ／Ｄ変換された後のＤ信号、ＥＤ信号
及びクロックＣＬＫから最適サンプリング位相と現在の
クロック位相との位相差を検出している。従って、アイ
検出回路２０の出力によってＶＣＯ６０を制御すれば、
自動的に最適サンプリングクロックを得ることができる
。
照して説明する。説明を簡単にするため４ＰＳＫを考え
る。時刻ｔ−１から同ｔ＋１までの２タイムスロットの
信号の軌跡を考えると、時刻ｔ−１と同ｔ＋１とで信号
が異なる収束点にいるのは、図７に示すように、■〜■
の４通りしかない。時刻ｔ０ における信号の収束点か
らのずれを示す誤差信号Ｅと時刻ｔ＋１における信号点
の極性Ｄとの関係について考えてみると、サンプリング
点が少し前にずれてΔｔ− となると、Ｅ＝０のときは
Ｄ＝１、Ｅ＝１のときはＤ＝０となり、また、サンプリ
ング点が少し後にずれてΔｔ＋となると、Ｅ＝０のとき
はＤ＝０、Ｅ＝１のときはＤ＝１となることが分かる。 つまり、サンプリング点のずれる方向によってＤとＥの
排他的論理和の極性が決まる。このようにして、アイ検
出回路２０は、Ａ／Ｄ変換された後のＤ信号、ＥＤ信号
及びクロックＣＬＫから最適サンプリング位相と現在の
クロック位相との位相差を検出している。従って、アイ
検出回路２０の出力によってＶＣＯ６０を制御すれば、
自動的に最適サンプリングクロックを得ることができる
。
【０００７】
【発明が解決しようとする課題】上述したアイ検出型の
クロック同期回路は、多値直交振幅変調波の復調器にお
いても同様の構成で用いることができるが、ディジタル
型トランスバーサル等化器を併用する場合、等化器の出
力からＤ信号、Ｅ信号をとると、アイが開くようにサン
プリング点をずらす等化器の動作とクロック同期回路の
動作とが相互に作用して不安定になるので、Ｄ信号、Ｅ
信号は等化前の信号からとる必要がある。そうすると、
フェージングによる波形歪が起きたときＤ信号、Ｅ信号
の誤りが多くなるので、再生クロックのジッタ成分が大
きくなり、より深いフェージングでは同期外れを起こす
という問題がある。
クロック同期回路は、多値直交振幅変調波の復調器にお
いても同様の構成で用いることができるが、ディジタル
型トランスバーサル等化器を併用する場合、等化器の出
力からＤ信号、Ｅ信号をとると、アイが開くようにサン
プリング点をずらす等化器の動作とクロック同期回路の
動作とが相互に作用して不安定になるので、Ｄ信号、Ｅ
信号は等化前の信号からとる必要がある。そうすると、
フェージングによる波形歪が起きたときＤ信号、Ｅ信号
の誤りが多くなるので、再生クロックのジッタ成分が大
きくなり、より深いフェージングでは同期外れを起こす
という問題がある。
【０００８】また、多値直交振幅変調波では、多値数が
増えるに伴い信号点の間隔が狭くなるが、上述したアイ
検出型のクロック同期回路では、全ての信号点を用いる
ので、多値になるほどＤ信号、Ｅ信号の誤りが起こり易
くなり、熱雑音や波形歪に対する耐力が低下するという
問題もある。
増えるに伴い信号点の間隔が狭くなるが、上述したアイ
検出型のクロック同期回路では、全ての信号点を用いる
ので、多値になるほどＤ信号、Ｅ信号の誤りが起こり易
くなり、熱雑音や波形歪に対する耐力が低下するという
問題もある。
【０００９】本発明の目的は、熱雑音や波形歪に対する
耐力を向上させ得るアイ検出型のクロック同期回路を提
供することにある。
耐力を向上させ得るアイ検出型のクロック同期回路を提
供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明のクロック同期回路は次の如き構成を有する
。即ち、本発明のクロック同期回路は、アナログベース
バンド信号をｍ（ｍ≧２）列のディジタル信号に変換す
るＡ／Ｄ変換器と； 前記Ａ／Ｄ変換器の出力を受け
て当該Ａ／Ｄ変換器の入力たる前記アナログベースバン
ド信号のアイの開口部と当該Ａ／Ｄ変換器のサンプリン
グクロックとの時間的な関係を示す制御信号を出力する
アイ検出回路と； 前記Ａ／Ｄ変換器のサンプリング
クロックをその周波数及び位相をループフィルタの出力
電圧に応じて制御して発生する電圧制御発振器と；
を備え多値直交振幅変調波の復調器において用いられる
アイ検出型のクロック同期回路において； 前記Ａ／
Ｄ変換器の出力を受けて最も振幅の大きい信号点の外側
領域を検出する最大領域検出回路と； 前記アイ検出
回路の出力と前記最大領域検出回路の出力とを受けて、
最大領域検出回路の出力が「外側領域検出」であるとき
はアイ検出回路の出力を有効とし、最大領域検出回路の
出力が「外側領域検出」でないときはアイ検出回路の出
力を無効として「外側領域不検出」となる直前の値を保
持し、それぞれ前記ループフィルタに出力する制御信号
制限回路と； を備えたことを特徴とするものである
。
に、本発明のクロック同期回路は次の如き構成を有する
。即ち、本発明のクロック同期回路は、アナログベース
バンド信号をｍ（ｍ≧２）列のディジタル信号に変換す
るＡ／Ｄ変換器と； 前記Ａ／Ｄ変換器の出力を受け
て当該Ａ／Ｄ変換器の入力たる前記アナログベースバン
ド信号のアイの開口部と当該Ａ／Ｄ変換器のサンプリン
グクロックとの時間的な関係を示す制御信号を出力する
アイ検出回路と； 前記Ａ／Ｄ変換器のサンプリング
クロックをその周波数及び位相をループフィルタの出力
電圧に応じて制御して発生する電圧制御発振器と；
を備え多値直交振幅変調波の復調器において用いられる
アイ検出型のクロック同期回路において； 前記Ａ／
Ｄ変換器の出力を受けて最も振幅の大きい信号点の外側
領域を検出する最大領域検出回路と； 前記アイ検出
回路の出力と前記最大領域検出回路の出力とを受けて、
最大領域検出回路の出力が「外側領域検出」であるとき
はアイ検出回路の出力を有効とし、最大領域検出回路の
出力が「外側領域検出」でないときはアイ検出回路の出
力を無効として「外側領域不検出」となる直前の値を保
持し、それぞれ前記ループフィルタに出力する制御信号
制限回路と； を備えたことを特徴とするものである
。
【００１１】
【作用】次に、前記の如く構成される本発明のクロック
同期回路の作用を説明する。本発明のクロック同期回路
では、Ａ／Ｄ変換器が出力するｍ（ｍ≧２）列のディジ
タル信号の内、上位ｎ（ｍ≧ｎ≧２）列の信号を受けて
最も振幅の大きい信号点の外側領域を検出し（最大領域
検出回路）、外側領域に入った信号点についてのアイ検
出回路の出力のみを有効な制御信号とする（制御信号制
限回路）。
同期回路の作用を説明する。本発明のクロック同期回路
では、Ａ／Ｄ変換器が出力するｍ（ｍ≧２）列のディジ
タル信号の内、上位ｎ（ｍ≧ｎ≧２）列の信号を受けて
最も振幅の大きい信号点の外側領域を検出し（最大領域
検出回路）、外側領域に入った信号点についてのアイ検
出回路の出力のみを有効な制御信号とする（制御信号制
限回路）。
【００１２】その結果、制御信号の確からしさを高める
ことができ、全ての信号点から制御信号を生成する全点
制御に比べ、熱雑音や波形歪に対する耐力を向上させ得
る。
ことができ、全ての信号点から制御信号を生成する全点
制御に比べ、熱雑音や波形歪に対する耐力を向上させ得
る。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係るアイ検出型のク
ロック同期回路を示す。図１では従来例回路（図５）と
同一構成部分には同一符号を付してある。本発明のクロ
ック同期回路は、従来例回路において、最大領域検出回
路３０をアイ検出回路２０に並置し、両回路とループフ
ィルタ５０との間に制御信号制限回路４０を設けたもの
である。
する。図１は、本発明の一実施例に係るアイ検出型のク
ロック同期回路を示す。図１では従来例回路（図５）と
同一構成部分には同一符号を付してある。本発明のクロ
ック同期回路は、従来例回路において、最大領域検出回
路３０をアイ検出回路２０に並置し、両回路とループフ
ィルタ５０との間に制御信号制限回路４０を設けたもの
である。
【００１４】図１において、最大領域検出回路３０は、
Ａ／Ｄ変換器１０が出力するｍ（ｍ≧２）列のディジタ
ル信号の内、上位ｎ列の信号を受けて最も振幅の大きい
信号点の外側領域、即ち、最大レベル誤差（Ｍａｘｉｍ
ｕｍ Ｌｅｖｅｌ Ｅｒｒｏｒ ：ＭＬＥ）領域を検出
する。ここで、ｎは、変調の多値数をｌ（ｌ＝４、１６
、６４、２５６、…………）とすると、ｎ＝１＋ｌｏｇ
２√（ｌ）であり、ｍ≧ｎ≧２である。そして、制御信
号制限回路４０は、アイ検出回路２０と最大領域検出回
路３０の各出力を受けて、ＭＬＥ領域に入った信号点に
ついてのアイ検出回路２０の出力のみを有効な制御信号
としてループフィルタ５０に出力する。
Ａ／Ｄ変換器１０が出力するｍ（ｍ≧２）列のディジタ
ル信号の内、上位ｎ列の信号を受けて最も振幅の大きい
信号点の外側領域、即ち、最大レベル誤差（Ｍａｘｉｍ
ｕｍ Ｌｅｖｅｌ Ｅｒｒｏｒ ：ＭＬＥ）領域を検出
する。ここで、ｎは、変調の多値数をｌ（ｌ＝４、１６
、６４、２５６、…………）とすると、ｎ＝１＋ｌｏｇ
２√（ｌ）であり、ｍ≧ｎ≧２である。そして、制御信
号制限回路４０は、アイ検出回路２０と最大領域検出回
路３０の各出力を受けて、ＭＬＥ領域に入った信号点に
ついてのアイ検出回路２０の出力のみを有効な制御信号
としてループフィルタ５０に出力する。
【００１５】以下、具体例によって本発明に係る部分の
動作を説明する。説明を簡単化するためｍ＝３とし、変
調方式は１６ＱＡＭとする。従って、ｎ＝３となる。１
６ＱＡＭの変調波を同期検波して得られるベースバンド
信号のアイパターンは例えば図２（ａ）のようになる。 Ａ／Ｄ変換器１０は、このようなベースバンド信号を図
２（ｂ）に示すしきい値で３（ｍ＝３）ビットのディジ
タル信号に変換する。そのＭＳＢは象限判定信号である
Ｄ信号となり、ＬＳＢは収束点からのずれを示す誤差信
号（Ｅ信号）となる。このＤ信号とＥ信号とがアイ検出
回路２０に与えられる。一方、ｍ＝ｎ＝３であるから、
この３（ｎ＝３）ビットのディジタル信号最大領域検出
回路３０に与えられる。
動作を説明する。説明を簡単化するためｍ＝３とし、変
調方式は１６ＱＡＭとする。従って、ｎ＝３となる。１
６ＱＡＭの変調波を同期検波して得られるベースバンド
信号のアイパターンは例えば図２（ａ）のようになる。 Ａ／Ｄ変換器１０は、このようなベースバンド信号を図
２（ｂ）に示すしきい値で３（ｍ＝３）ビットのディジ
タル信号に変換する。そのＭＳＢは象限判定信号である
Ｄ信号となり、ＬＳＢは収束点からのずれを示す誤差信
号（Ｅ信号）となる。このＤ信号とＥ信号とがアイ検出
回路２０に与えられる。一方、ｍ＝ｎ＝３であるから、
この３（ｎ＝３）ビットのディジタル信号最大領域検出
回路３０に与えられる。
【００１６】アイ検出回路２０は前述（図６）したが、
最大領域検出回路３０は、図３に示すように、３ビット
（ＭＳＢ（Ｄ）、２ＳＢ、ＬＳＢ（Ｅ））の全て“１”
を検出するＡＮＤゲート８４と、全て“０”を検出する
ＮＯＲゲート８５と、両ゲートの出力を受け検出結果を
出力するＯＲゲート８６とで構成できる。即ち、ＭＬＥ
領域は図２（ｃ）に示す通りであるが、ＯＲゲート８６
の出力は、ＭＬＥ領域検出ではＨｉｇｈレベルになり、
ＭＬＥ領域不検出ではＬｏｗレベルになる。
最大領域検出回路３０は、図３に示すように、３ビット
（ＭＳＢ（Ｄ）、２ＳＢ、ＬＳＢ（Ｅ））の全て“１”
を検出するＡＮＤゲート８４と、全て“０”を検出する
ＮＯＲゲート８５と、両ゲートの出力を受け検出結果を
出力するＯＲゲート８６とで構成できる。即ち、ＭＬＥ
領域は図２（ｃ）に示す通りであるが、ＯＲゲート８６
の出力は、ＭＬＥ領域検出ではＨｉｇｈレベルになり、
ＭＬＥ領域不検出ではＬｏｗレベルになる。
【００１７】ここで、最大振幅の信号点よりも内側の領
域では、大きな熱雑音や波形歪が加わると、隣の信号点
とのしきい値を越えてしまうことがある。そのときには
、Ｅ信号の極性が誤ってしまうので、正しい制御が行え
なくなってしまう。これに対してＭＬＥ領域にある信号
は、その外側には信号点がないので、その殆どが最大振
幅の信号点からずれたものと考えることができる。
域では、大きな熱雑音や波形歪が加わると、隣の信号点
とのしきい値を越えてしまうことがある。そのときには
、Ｅ信号の極性が誤ってしまうので、正しい制御が行え
なくなってしまう。これに対してＭＬＥ領域にある信号
は、その外側には信号点がないので、その殆どが最大振
幅の信号点からずれたものと考えることができる。
【００１８】そこで、制御信号制限回路４０は、図４に
示すように、ＭＬＥ領域検出信号ＭＬＥをクロックＣＬ
Ｋに従って遅延させるフリップフロップ７６及び同７７
と、フリップフロップ７７の出力がＨｉｇｈレベルのと
きクロックＣＬＫを通過させるＡＮＤゲート８７と、ア
イ検出信号ＥＹＥ ＤＥＴをＡＮＤゲート８７の出力
クロックＣＬＫに従って取り込み、ループフィルタ５０
に出力するフリップフロップ７８とで構成できる。即ち
、フリップフロップ７６及び同７７はアイ検出信号ＥＹ
Ｅ ＤＥＴとＭＬＥ領域検出信号ＭＬＥとのタイミン
グ調整のために設けてあるが、ＭＬＥ領域検出信号ＭＬ
Ｅが「ＭＬＥ領域検出」のときはアイ検出信号ＥＹＥ
ＤＥＴが有効な制御信号として出力される。一方、Ｍ
ＬＥ領域検出信号ＭＬＥが「ＭＬＥ領域不検出」のとき
は、フリップフロップ７８はクロックＣＬＫが途絶える
ので、ＭＬＥ領域検出信号ＭＬＥが「ＭＬＥ領域不検出
」に変化する直前のアイ検出信号ＥＹＥ ＤＥＴが保
持出力される。
示すように、ＭＬＥ領域検出信号ＭＬＥをクロックＣＬ
Ｋに従って遅延させるフリップフロップ７６及び同７７
と、フリップフロップ７７の出力がＨｉｇｈレベルのと
きクロックＣＬＫを通過させるＡＮＤゲート８７と、ア
イ検出信号ＥＹＥ ＤＥＴをＡＮＤゲート８７の出力
クロックＣＬＫに従って取り込み、ループフィルタ５０
に出力するフリップフロップ７８とで構成できる。即ち
、フリップフロップ７６及び同７７はアイ検出信号ＥＹ
Ｅ ＤＥＴとＭＬＥ領域検出信号ＭＬＥとのタイミン
グ調整のために設けてあるが、ＭＬＥ領域検出信号ＭＬ
Ｅが「ＭＬＥ領域検出」のときはアイ検出信号ＥＹＥ
ＤＥＴが有効な制御信号として出力される。一方、Ｍ
ＬＥ領域検出信号ＭＬＥが「ＭＬＥ領域不検出」のとき
は、フリップフロップ７８はクロックＣＬＫが途絶える
ので、ＭＬＥ領域検出信号ＭＬＥが「ＭＬＥ領域不検出
」に変化する直前のアイ検出信号ＥＹＥ ＤＥＴが保
持出力される。
【００１９】要するに、制御信号制限回路４０では、Ｍ
ＬＥ領域に入ったときのＥ信号のみを有効として用い、
他の場合はその直前の値を保持するのである。これによ
り、全信号点からＥ信号を作る全点制御に比べて、熱雑
音やフェージングなどによる波形歪が加わったときの制
御信号の確からしさをより高くすることができる。
ＬＥ領域に入ったときのＥ信号のみを有効として用い、
他の場合はその直前の値を保持するのである。これによ
り、全信号点からＥ信号を作る全点制御に比べて、熱雑
音やフェージングなどによる波形歪が加わったときの制
御信号の確からしさをより高くすることができる。
【００２０】以上１６ＱＡＭの場合で説明したが、本発
明は４ＰＳＫ、６４ＱＡＭ等より高多値の変調方式にも
同様に適用できる。また、８ＰＳＫでは、アイバターン
の収束点は４つだが、等間隔ではないので、誤差信号は
複数ビット用いて表す必要があるが、原理的には１６Ｑ
ＡＭの場合と同様に考えることができる。さらに、信号
点配置が正方形でないような変調方式（例えば３２ＱＡ
Ｍ、１２８ＱＡＭ等）に対しても、Ｅ信号の表現やＭＬ
Ｅ領域の検出に多ビット必要となるが、同様に本発明を
適用できることは言うまでもない。
明は４ＰＳＫ、６４ＱＡＭ等より高多値の変調方式にも
同様に適用できる。また、８ＰＳＫでは、アイバターン
の収束点は４つだが、等間隔ではないので、誤差信号は
複数ビット用いて表す必要があるが、原理的には１６Ｑ
ＡＭの場合と同様に考えることができる。さらに、信号
点配置が正方形でないような変調方式（例えば３２ＱＡ
Ｍ、１２８ＱＡＭ等）に対しても、Ｅ信号の表現やＭＬ
Ｅ領域の検出に多ビット必要となるが、同様に本発明を
適用できることは言うまでもない。
【００２１】
【発明の効果】以上説明したように、本発明のクロック
同期回路によれば、Ａ／Ｄ変換器が出力するｍ（ｍ≧２
）列のディジタル信号を受けて最も振幅の大きい信号点
の外側領域を検出し、外側領域に入った信号点について
のアイ検出回路の出力のみを有効な制御信号とするよう
にしたので、制御信号の確からしさを高めることができ
、全ての信号点から制御信号を生成する全点制御に比べ
、熱雑音や波形歪に対する耐力を向上させ得る効果があ
る。
同期回路によれば、Ａ／Ｄ変換器が出力するｍ（ｍ≧２
）列のディジタル信号を受けて最も振幅の大きい信号点
の外側領域を検出し、外側領域に入った信号点について
のアイ検出回路の出力のみを有効な制御信号とするよう
にしたので、制御信号の確からしさを高めることができ
、全ての信号点から制御信号を生成する全点制御に比べ
、熱雑音や波形歪に対する耐力を向上させ得る効果があ
る。
【図１】本発明の一実施例に係るアイ検出型のクロック
同期回路の構成ブロック図である。
同期回路の構成ブロック図である。
【図２】図１に示したＡ／Ｄ変換器の入力信号のアイパ
ターン図（ａ）と出力ディジタル信号のしきい値図（ｂ
）、及び最大領域検出回路による最大領域（ＭＬＥ領域
）検出の説明図（ｃ）である。
ターン図（ａ）と出力ディジタル信号のしきい値図（ｂ
）、及び最大領域検出回路による最大領域（ＭＬＥ領域
）検出の説明図（ｃ）である。
【図３】最大領域検出回路の回路図である。
【図４】制御信号制限回路の回路図である。
【図５】従来のアイ検出型のクロック同期回路の構成ブ
ロック図である。
ロック図である。
【図６】アイ検出回路の回路図である。
【図７】アイ検出回路の動作説明図（サンプリングタイ
ミングとアナログベースバンド信号波形との関係図）で
ある。
ミングとアナログベースバンド信号波形との関係図）で
ある。
１０ Ａ／Ｄ変換器
２０ アイ検出回路
３０ 最大領域検出回路
４０ 制御信号制限回路
５０ ループフィルタ
６０ 電圧制御発振器（ＶＣＯ）
Claims (1)
- 【請求項１】 アナログベースバンド信号をｍ（ｍ≧
２）列のディジタル信号に変換するＡ／Ｄ変換器と；
前記Ａ／Ｄ変換器の出力を受けて当該Ａ／Ｄ変換器の
入力たる前記アナログベースバンド信号のアイの開口部
と当該Ａ／Ｄ変換器のサンプリングクロックとの時間的
な関係を示す制御信号を出力するアイ検出回路と；
前記Ａ／Ｄ変換器のサンプリングクロックをその周波数
及び位相をループフィルタの出力電圧に応じて制御して
発生する電圧制御発振器と； を備え多値直交振幅変
調波の復調器において用いられるアイ検出型のクロック
同期回路において； 前記Ａ／Ｄ変換器の出力を受け
て最も振幅の大きい信号点の外側領域を検出する最大領
域検出回路と； 前記アイ検出回路の出力と前記最大
領域検出回路の出力とを受けて、最大領域検出回路の出
力が「外側領域検出」であるときはアイ検出回路の出力
を有効とし、最大領域検出回路の出力が「外側領域検出
」でないときはアイ検出回路の出力を無効として「外側
領域不検出」となる直前の値を保持し、それぞれ前記ル
ープフィルタに出力する制御信号制限回路と；を備えた
ことを特徴とするクロック同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086342A JPH04298142A (ja) | 1991-03-26 | 1991-03-26 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086342A JPH04298142A (ja) | 1991-03-26 | 1991-03-26 | クロック同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298142A true JPH04298142A (ja) | 1992-10-21 |
Family
ID=13884185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086342A Pending JPH04298142A (ja) | 1991-03-26 | 1991-03-26 | クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244753A (ja) * | 1993-02-15 | 1994-09-02 | Nec Corp | 復調器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161149A (ja) * | 1983-03-04 | 1984-09-11 | Nec Corp | タイミング同期回路 |
| JPH01117450A (ja) * | 1987-10-30 | 1989-05-10 | Nec Corp | 有効領域判定信号検出回路 |
| JPH01176146A (ja) * | 1987-12-30 | 1989-07-12 | Nec Corp | 有効領域判定信号発生回路 |
| JPH02100548A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | 有効領域判定信号発生回路 |
| JPH0423649A (ja) * | 1990-05-18 | 1992-01-28 | Nec Corp | 判定信号発生回路 |
-
1991
- 1991-03-26 JP JP3086342A patent/JPH04298142A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161149A (ja) * | 1983-03-04 | 1984-09-11 | Nec Corp | タイミング同期回路 |
| JPH01117450A (ja) * | 1987-10-30 | 1989-05-10 | Nec Corp | 有効領域判定信号検出回路 |
| JPH01176146A (ja) * | 1987-12-30 | 1989-07-12 | Nec Corp | 有効領域判定信号発生回路 |
| JPH02100548A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | 有効領域判定信号発生回路 |
| JPH0423649A (ja) * | 1990-05-18 | 1992-01-28 | Nec Corp | 判定信号発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244753A (ja) * | 1993-02-15 | 1994-09-02 | Nec Corp | 復調器 |
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