JPH0732391B2 - クロック同期回路 - Google Patents
クロック同期回路Info
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- JPH0732391B2 JPH0732391B2 JP11451885A JP11451885A JPH0732391B2 JP H0732391 B2 JPH0732391 B2 JP H0732391B2 JP 11451885 A JP11451885 A JP 11451885A JP 11451885 A JP11451885 A JP 11451885A JP H0732391 B2 JPH0732391 B2 JP H0732391B2
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- clock signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック同期回路に関し、特にディジタル搬送
波伝送方式における復調装置に用いるクロック同期回路
に関する。
波伝送方式における復調装置に用いるクロック同期回路
に関する。
ディジタル搬送波伝送方式に用いられる復調装置におい
て、復調された信号をディジタル信号に変換するために
はクロック信号が必要である。このクロック信号を再生
する従来の技術について図面を参照して説明する。
て、復調された信号をディジタル信号に変換するために
はクロック信号が必要である。このクロック信号を再生
する従来の技術について図面を参照して説明する。
第２図は、かかるクロック信号再生手段の従来例の一つ
であるクロック同期回路２を用いる復調装置を示すブロ
ック図である。
であるクロック同期回路２を用いる復調装置を示すブロ
ック図である。
第２図に示す復調装置は、多値直交変調されているIF信
号Ｉを内部で再生した基準搬送波により同期検波してベ
ースバンド信号Bp・Bqを出力する直交検波器１と、ベー
スバンド信号Bp・Bqからクロック信号C1を再生するクロ
ック同期回路２と、ベースバンド信号Bp・Bqをクロック
信号C1でサンプリング整形してデータ信号Dp・Dqを出力
するＡ−Ｄ変換器3,4とを具備して構成されている。
号Ｉを内部で再生した基準搬送波により同期検波してベ
ースバンド信号Bp・Bqを出力する直交検波器１と、ベー
スバンド信号Bp・Bqからクロック信号C1を再生するクロ
ック同期回路２と、ベースバンド信号Bp・Bqをクロック
信号C1でサンプリング整形してデータ信号Dp・Dqを出力
するＡ−Ｄ変換器3,4とを具備して構成されている。
クロック同期回路２は、ベースバンド信号Bp・Bqを全波
整流する全波整流器201,202と、それらの出力を合成す
る合成器203と、その出力を狭帯域波するタンク回路2
04と、その出力を振幅制限するリミッタ205と、その出
力およびクロック信号C1を位相比較する位相比較器206
と、その出力を低域波する低域波器207と、その出
力により位相が制御されるクロック信号C1を発生する電
圧制御発振器208とを備えて構成されている。
整流する全波整流器201,202と、それらの出力を合成す
る合成器203と、その出力を狭帯域波するタンク回路2
04と、その出力を振幅制限するリミッタ205と、その出
力およびクロック信号C1を位相比較する位相比較器206
と、その出力を低域波する低域波器207と、その出
力により位相が制御されるクロック信号C1を発生する電
圧制御発振器208とを備えて構成されている。
以下動作について説明する。
多値のベースバンド信号を全波整流器などで非線形操作
することによりクロック成分が抽出されるので、合成器
203の出力にはクロック成分が抽出されている。このク
ロック成分にはジッタを含んでいるので、タンク回路20
4でこのジッタをある程度抑圧する。タンク回路204出力
のジッタにはAM成分とPM成分とがある。このAM成分が後
続する部分の不完全さによってPM成分に変換されてジッ
タのPM成分が増大するのを防止するために、リミッタ20
4でAM成分を抑圧する。リミッタ204出力と電圧制御発振
器208出力とが位相比較器206で位相比較され、その出力
が低域波器207を介して電圧制御発振器208の出力位相
を制御するので、電圧制御発振器208の出力であるクロ
ック信号C1はリミッタ205の出力に位相同期する。
することによりクロック成分が抽出されるので、合成器
203の出力にはクロック成分が抽出されている。このク
ロック成分にはジッタを含んでいるので、タンク回路20
4でこのジッタをある程度抑圧する。タンク回路204出力
のジッタにはAM成分とPM成分とがある。このAM成分が後
続する部分の不完全さによってPM成分に変換されてジッ
タのPM成分が増大するのを防止するために、リミッタ20
4でAM成分を抑圧する。リミッタ204出力と電圧制御発振
器208出力とが位相比較器206で位相比較され、その出力
が低域波器207を介して電圧制御発振器208の出力位相
を制御するので、電圧制御発振器208の出力であるクロ
ック信号C1はリミッタ205の出力に位相同期する。
従来のクロック同期回路が備えるリミッタの特性として
AM/PM変換量の少いことが求められるが、現在の技術で
はAM/PM変換量の少いリミッタを実現することは難し
い。その一例として高速のICゲートを用いる方法がある
が、この実現手段も高価であるし微妙な調整を必要とす
る欠点がある。
AM/PM変換量の少いことが求められるが、現在の技術で
はAM/PM変換量の少いリミッタを実現することは難し
い。その一例として高速のICゲートを用いる方法がある
が、この実現手段も高価であるし微妙な調整を必要とす
る欠点がある。
本発明の目的は、リミッタ回路を用いることなくジッタ
の少いクロック信号を得ることができ、かつ回路規模を
小さくして経済的に実現できるクロック同期回路を提供
することにある。
の少いクロック信号を得ることができ、かつ回路規模を
小さくして経済的に実現できるクロック同期回路を提供
することにある。
本発明のクロック同期回路は、ディジタル搬送波伝送方
式の中間周波信号もしくはこの中間周波信号を検波して
得たベースバンド信号またはディジタルベースバンド伝
送方式の伝送信号を入力し非線形素子を用いてクロック
信号成分を抽出する非線形操作手段と、前記非線形操作
手段の出力を狭帯域波する波手段と、前記波手段
の出力をクロック信号によりサンプリングして２値信号
を出力するサンプリング手段と、前記サンプリング手段
の出力により位相または周波数が制御される前記クロッ
ク信号を発生する電圧制御発振手段とを備えて構成され
る。
式の中間周波信号もしくはこの中間周波信号を検波して
得たベースバンド信号またはディジタルベースバンド伝
送方式の伝送信号を入力し非線形素子を用いてクロック
信号成分を抽出する非線形操作手段と、前記非線形操作
手段の出力を狭帯域波する波手段と、前記波手段
の出力をクロック信号によりサンプリングして２値信号
を出力するサンプリング手段と、前記サンプリング手段
の出力により位相または周波数が制御される前記クロッ
ク信号を発生する電圧制御発振手段とを備えて構成され
る。
以下実施例を示す図面を参照して本発明について詳細に
説明する。
説明する。
第１図（ａ）は、本発明の第１の実施例であるクロック
同期回路21を用いる復調装置を示すブロック図である。
第１図（ａ）において、第２図におけると同じ部分には
同じ参照符号をつけてある。
同期回路21を用いる復調装置を示すブロック図である。
第１図（ａ）において、第２図におけると同じ部分には
同じ参照符号をつけてある。
第１図（ａ）に示す復調装置は、IF信号Ｉを入力しベー
スバンド信号Bp・Bqを出力する直交検波器１と、ベース
バンド信号Bp・Bqからクロック信号C2を再生するクロッ
ク同期回路21と、ベースバンド信号Bp・Bqをクロック信
号C2でサンプリング整形してデータ信号Dp・Dqを出力す
るＡ−Ｄ変換器3,4とを具備して構成されている。
スバンド信号Bp・Bqを出力する直交検波器１と、ベース
バンド信号Bp・Bqからクロック信号C2を再生するクロッ
ク同期回路21と、ベースバンド信号Bp・Bqをクロック信
号C2でサンプリング整形してデータ信号Dp・Dqを出力す
るＡ−Ｄ変換器3,4とを具備して構成されている。
クロック同期回路21は、全波整流器201,202と、合成器2
03と、タンク回路204と、その出力にバイアス電圧Vbを
重畳した信号を入力端子Ｄに入力しクロック信号C2をク
ロック端子Ｃに入力するＤ形のフリップフロップ211
と、その出力端子Ｑからの出力を入力する低域波器20
7と、クロック信号C2を出力する電圧制御発振器208とを
備えて構成されている。
03と、タンク回路204と、その出力にバイアス電圧Vbを
重畳した信号を入力端子Ｄに入力しクロック信号C2をク
ロック端子Ｃに入力するＤ形のフリップフロップ211
と、その出力端子Ｑからの出力を入力する低域波器20
7と、クロック信号C2を出力する電圧制御発振器208とを
備えて構成されている。
以下第１図（ａ）に示す復調装置の動作について説明す
る。
る。
直交検波器１は、IF信号Ｉを同期検波してIF信号Ｉの各
直交成分に対応してベースバンド信号Bp・Bqを出力す
る。ベースバンド信号Bp・Bqは、Ａ−Ｄ変換器3,4によ
りクロック信号C2でサンプリング整形されて２系列のデ
ータ信号Dp・Dqとなる。
直交成分に対応してベースバンド信号Bp・Bqを出力す
る。ベースバンド信号Bp・Bqは、Ａ−Ｄ変換器3,4によ
りクロック信号C2でサンプリング整形されて２系列のデ
ータ信号Dp・Dqとなる。
クロック同期回路21では、第２図の説明で述べたように
タンク回路204からクロック成分が出力する。この出力
は、バイアス電圧Vbで直流電圧値を調整されたあと、フ
リップフロップ211によりクロック信号C2でサンプリン
グされ、サンプル値がフリップフロップ211のしきい値
より大であれば出力端子Ｑの出力は“1"、小であれば
“0"となる。
タンク回路204からクロック成分が出力する。この出力
は、バイアス電圧Vbで直流電圧値を調整されたあと、フ
リップフロップ211によりクロック信号C2でサンプリン
グされ、サンプル値がフリップフロップ211のしきい値
より大であれば出力端子Ｑの出力は“1"、小であれば
“0"となる。
第１図（ｂ）は、フリップフロップ211の動作を説明す
るための波形図である。
るための波形図である。
電圧制御発振器208の出力であるクロック信号C2の初期
位相状態が第１図（ｂ）中の波形C2で示される如きであ
るとして、入力端子Ｄ入力ａ〜ｃに対するフリップフロ
ップ211の出力端子Ｑ出力は第１表に示す如くなる。す
なわち、入力端子Ｄ入力が波形ａであれば波形ａはその
しきい値でクロック信号C2によりサンプリングされるこ
とになり、サンプリングする時刻T0において波形ａの値
が回路の不完全性によって波形ａに重畳される微小な雑
音によってしきい値よりプラス側になればフリップフロ
ップ211の出力端子Ｑ出力は１になり、その逆に波形ａ
の値がしきい値よりマイナス側になれば出力端子Ｑ出力
は０になる。両者はほぼ等確率となり、フリップフロッ
プ211出力の直流成分を低域波器207によりとりだせば
約1/2の値が得られる。入力端子Ｄ入力が波形ａに対し
てΔＴ進んでいる波形ｂの場合は、サンプリング時刻T0
でのサンプル値はしきい値よりプラス側の値であり、出
力端子Ｑ出力は常に１となり、その直流成分である低域
波器207出力は１となる。入力端子Ｄ入力が波形ａに
対してΔＴ遅れている波形ｃの場合は、サンプリング時
刻T0でのサンプル値はしきい値よりマイナス側の値であ
り、出力端子Ｑ出力は常に０となり、その直流成分であ
る低域波器207出力は０となる。このようにフリップ
フロップ211は入力端子Ｄの入力波形の位相に対応して
0,1/2,1という直流成分を出力することにより入力波形
の位相を検出することができ、第１図（ａ）に参照番号
21で示すようにクロック同期回路を構成すれば、フリッ
プフロップ211の入力端子Ｄ入力波形が第１図（ｂ）中
の波形ａの場合にはクロック信号C2は図中C2の位相状態
で安定する。また、入力波形が波形ｂに変化すると、ク
ロック信号C2の位相はフリップフロップ211出力の直流
成分が1/2となるようにΔＴ進んだ点（T1）で安定す
る。入力波形が波形ｃに変化すると、クロック信号C2の
位相はフリップフロップ211出力の直流成分が同様に1/2
となるようにΔＴ遅れた点（T2）で安定する。
位相状態が第１図（ｂ）中の波形C2で示される如きであ
るとして、入力端子Ｄ入力ａ〜ｃに対するフリップフロ
ップ211の出力端子Ｑ出力は第１表に示す如くなる。す
なわち、入力端子Ｄ入力が波形ａであれば波形ａはその
しきい値でクロック信号C2によりサンプリングされるこ
とになり、サンプリングする時刻T0において波形ａの値
が回路の不完全性によって波形ａに重畳される微小な雑
音によってしきい値よりプラス側になればフリップフロ
ップ211の出力端子Ｑ出力は１になり、その逆に波形ａ
の値がしきい値よりマイナス側になれば出力端子Ｑ出力
は０になる。両者はほぼ等確率となり、フリップフロッ
プ211出力の直流成分を低域波器207によりとりだせば
約1/2の値が得られる。入力端子Ｄ入力が波形ａに対し
てΔＴ進んでいる波形ｂの場合は、サンプリング時刻T0
でのサンプル値はしきい値よりプラス側の値であり、出
力端子Ｑ出力は常に１となり、その直流成分である低域
波器207出力は１となる。入力端子Ｄ入力が波形ａに
対してΔＴ遅れている波形ｃの場合は、サンプリング時
刻T0でのサンプル値はしきい値よりマイナス側の値であ
り、出力端子Ｑ出力は常に０となり、その直流成分であ
る低域波器207出力は０となる。このようにフリップ
フロップ211は入力端子Ｄの入力波形の位相に対応して
0,1/2,1という直流成分を出力することにより入力波形
の位相を検出することができ、第１図（ａ）に参照番号
21で示すようにクロック同期回路を構成すれば、フリッ
プフロップ211の入力端子Ｄ入力波形が第１図（ｂ）中
の波形ａの場合にはクロック信号C2は図中C2の位相状態
で安定する。また、入力波形が波形ｂに変化すると、ク
ロック信号C2の位相はフリップフロップ211出力の直流
成分が1/2となるようにΔＴ進んだ点（T1）で安定す
る。入力波形が波形ｃに変化すると、クロック信号C2の
位相はフリップフロップ211出力の直流成分が同様に1/2
となるようにΔＴ遅れた点（T2）で安定する。
フリップフロップ211の入力端子Ｄ入力の直流電圧値が
第１図（ｂ）中の入力端子Ｄ入力のしきい値に調整され
ていれば、入力端子Ｄ入力のクロック成分の振幅変化は
しきい値を中心とした振幅変化であり波形ａ〜ｃの位相
変化とはならないので、フリップフロップ211出力も変
化しない。このように本発明において、サンプリング手
段（フリップフロップ211）は位相比較機能に加えてリ
ミッタ機能も果している。
第１図（ｂ）中の入力端子Ｄ入力のしきい値に調整され
ていれば、入力端子Ｄ入力のクロック成分の振幅変化は
しきい値を中心とした振幅変化であり波形ａ〜ｃの位相
変化とはならないので、フリップフロップ211出力も変
化しない。このように本発明において、サンプリング手
段（フリップフロップ211）は位相比較機能に加えてリ
ミッタ機能も果している。
以上説明したように、本発明の第１の実施例であるクロ
ック同期回路21はベースバンド信号Bp・Bqからクロック
信号C2を再生し、それに含まれるジッタはタンク回路20
4,低域波器207による抑圧に加えて、フリップフロッ
プ211のリミッタ機能によっても抑圧されて少くなる。
ック同期回路21はベースバンド信号Bp・Bqからクロック
信号C2を再生し、それに含まれるジッタはタンク回路20
4,低域波器207による抑圧に加えて、フリップフロッ
プ211のリミッタ機能によっても抑圧されて少くなる。
第３図は、本発明の第２の実施例であるクロック同期回
路22を用いる復調装置を示すブロック図である。第３図
において、第１図（ａ），第２図におけると同じ部分に
は同じ参照符号をつけてある。
路22を用いる復調装置を示すブロック図である。第３図
において、第１図（ａ），第２図におけると同じ部分に
は同じ参照符号をつけてある。
第３図に示す復調装置は、直交検波器１と、IF信号Ｉか
らクロック信号C3を再生するクロック同期回路22と、ベ
ースバンド信号Bp・Bqをクロック信号C3でサンプリング
整形してデータ信号Dp・Dqを出力するＡ−Ｄ変換器3,4
とを具備して構成されている。
らクロック信号C3を再生するクロック同期回路22と、ベ
ースバンド信号Bp・Bqをクロック信号C3でサンプリング
整形してデータ信号Dp・Dqを出力するＡ−Ｄ変換器3,4
とを具備して構成されている。
クロック同期回路22は、第１図（ａ）におけるクロック
同期回路21の全波整流器201,202ならびに合成器203を包
絡線検波器221でおきかえたものである。
同期回路21の全波整流器201,202ならびに合成器203を包
絡線検波器221でおきかえたものである。
ディジタル変調されているIF信号を包絡線検波など非線
形操作することによりクロック成分が抽出されるので、
包絡線検波器221はIF信号Ｉからクロック成分を抽出す
る。このクロック成分を入力してタンク回路204,フリッ
プフロップ211,低域波器207,電圧制御発振器208が行
う動作はクロック同期回路21におけると同じである。
形操作することによりクロック成分が抽出されるので、
包絡線検波器221はIF信号Ｉからクロック成分を抽出す
る。このクロック成分を入力してタンク回路204,フリッ
プフロップ211,低域波器207,電圧制御発振器208が行
う動作はクロック同期回路21におけると同じである。
したがって、本発明の第２の実施例であるクロック同期
回路22はIF信号Ｉからクロック信号C3を再生する。その
ジッタが少いことはクロック同期回路21におけると同様
である。
回路22はIF信号Ｉからクロック信号C3を再生する。その
ジッタが少いことはクロック同期回路21におけると同様
である。
次に本発明の第３の実施例について説明する。
リミッタを含む位相同期ループでは、入力信号がないと
きリミッタが高利得の増幅器となるので電圧制御発振器
の出力がリミッタ入力に廻り込むリークの影響が大きく
なり、電圧制御発振器の発振周波数が自由発振周波数か
らずれることがある。そのため入力信号が入力された初
期状態で、入力信号の周波数と電圧制御発振器の発振周
波数のずれが大きく同期引込時間が長くかかるという問
題点がある。以下に説明する実施例はこの問題点を解決
したものである。
きリミッタが高利得の増幅器となるので電圧制御発振器
の出力がリミッタ入力に廻り込むリークの影響が大きく
なり、電圧制御発振器の発振周波数が自由発振周波数か
らずれることがある。そのため入力信号が入力された初
期状態で、入力信号の周波数と電圧制御発振器の発振周
波数のずれが大きく同期引込時間が長くかかるという問
題点がある。以下に説明する実施例はこの問題点を解決
したものである。
第４図は、本発明の第３の実施例であるクロック同期回
路23を示すブロック図である。
路23を示すブロック図である。
クロック同期回路23は、第３図におけるクロック同期回
路22に、タンク回路204出力の有無を検出し、有りのと
き“0"、無しのとき“1"を出力する信号検出器231と、
その出力を入力するOR/NORゲート232と、そのOR出力と
フリップフロップ211の出力とを入力するNORゲート233
と、OR/NORゲート232のNOR出力と自身の出力とを入力す
るNORゲート234とを付加し、NORゲート233,234の出力を
低域波器207に入力し、また電圧制御発振器208をそれ
と制御電圧の極性が逆である電圧制御発振器235でおき
かえて構成されている。
路22に、タンク回路204出力の有無を検出し、有りのと
き“0"、無しのとき“1"を出力する信号検出器231と、
その出力を入力するOR/NORゲート232と、そのOR出力と
フリップフロップ211の出力とを入力するNORゲート233
と、OR/NORゲート232のNOR出力と自身の出力とを入力す
るNORゲート234とを付加し、NORゲート233,234の出力を
低域波器207に入力し、また電圧制御発振器208をそれ
と制御電圧の極性が逆である電圧制御発振器235でおき
かえて構成されている。
IF信号Ｉが正常にディジタル変調されておりタンク回路
204からクロック成分が出力されているとき（正常動作
時）は、OR/NORゲート232の入力が“0"であるからNORゲ
ート234の出力は“0"、NORゲート233の出力はフリップ
フロップ211の出力の反転値となり、クロック同期回路2
3はクロック同期回路22と同じ動作する。タンク回路204
がクロック成分を出力しないときはOR/NORゲート232の
入力が“1"であるからNORゲート233の出力は“0"となり
フリップフロップ211の出力を禁止する。このときNORゲ
ート234は、入力の一方が“0"であり他方は自身の出力
がフィードバックされているので、その出力はある一定
値に保たれる。この一定値出力はNORゲート233の正常動
作時の出力電圧とほぼ等しいので（等しくないときには
外部回路によりNORゲート234出力レベルを変化させて調
整することができる）、電圧制御発振器235の自由発振
周波数は正常動作時の発振周波数にほぼ等しい。
204からクロック成分が出力されているとき（正常動作
時）は、OR/NORゲート232の入力が“0"であるからNORゲ
ート234の出力は“0"、NORゲート233の出力はフリップ
フロップ211の出力の反転値となり、クロック同期回路2
3はクロック同期回路22と同じ動作する。タンク回路204
がクロック成分を出力しないときはOR/NORゲート232の
入力が“1"であるからNORゲート233の出力は“0"となり
フリップフロップ211の出力を禁止する。このときNORゲ
ート234は、入力の一方が“0"であり他方は自身の出力
がフィードバックされているので、その出力はある一定
値に保たれる。この一定値出力はNORゲート233の正常動
作時の出力電圧とほぼ等しいので（等しくないときには
外部回路によりNORゲート234出力レベルを変化させて調
整することができる）、電圧制御発振器235の自由発振
周波数は正常動作時の発振周波数にほぼ等しい。
以上説明したように、本発明の第３の実施例であるクロ
ック同期回路23はIF信号Ｉが正常にディジタル変調され
ているときはクロック同期回路22と同じ動作をし、また
タンク回路204がクロック成分を出力しないときクロッ
ク信号C4の周波数を電圧制御発振器235の自由発振周波
数に保つので同期引込時間が短いという効果がある。
ック同期回路23はIF信号Ｉが正常にディジタル変調され
ているときはクロック同期回路22と同じ動作をし、また
タンク回路204がクロック成分を出力しないときクロッ
ク信号C4の周波数を電圧制御発振器235の自由発振周波
数に保つので同期引込時間が短いという効果がある。
なお、包絡線検波器221を全波整流器などベースバンド
信号を非直線操作するものでおきかえて、ベースバンド
信号からクロック信号を再生し、しかも同期引込時間の
短いクロック同期回路を構成することもできる。
信号を非直線操作するものでおきかえて、ベースバンド
信号からクロック信号を再生し、しかも同期引込時間の
短いクロック同期回路を構成することもできる。
以上ディジタル搬送波伝送方式に用いられるクロック同
期回路として本発明の実施例について説明したが、本発
明はディジタルベースバンド伝送方式にも適用可能であ
る。
期回路として本発明の実施例について説明したが、本発
明はディジタルベースバンド伝送方式にも適用可能であ
る。
以上詳細に説明したように、本発明のクロック同期回路
はＤ形フリップフロップなど低廉なサンプリング手段に
リミッタ機能と位相比較機能とを兼ね行わせるので、本
発明を用いればジッタの少いクロック同期回路を高価な
高速ICゲートなどを用いることなく経済的に提供するこ
とができるという効果がある。
はＤ形フリップフロップなど低廉なサンプリング手段に
リミッタ機能と位相比較機能とを兼ね行わせるので、本
発明を用いればジッタの少いクロック同期回路を高価な
高速ICゲートなどを用いることなく経済的に提供するこ
とができるという効果がある。
第１図（ａ），第３図は、本発明のクロック同期回路の
第1,第２の実施例を用いる復調装置を示すブロック図、
第１図（ｂ）は、第１図（ａ）におけるフリップフロッ
プ211の動作を説明するための波形図、第２図は従来の
クロック同期回路の一例を用いる復調装置を示すブロッ
ク図、第４図は本発明のクロック同期回路の第３の実施
例を示すブロック図である。 21……クロック同期回路、211……フリップフロップ。
第1,第２の実施例を用いる復調装置を示すブロック図、
第１図（ｂ）は、第１図（ａ）におけるフリップフロッ
プ211の動作を説明するための波形図、第２図は従来の
クロック同期回路の一例を用いる復調装置を示すブロッ
ク図、第４図は本発明のクロック同期回路の第３の実施
例を示すブロック図である。 21……クロック同期回路、211……フリップフロップ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭49−60862（ＪＰ，Ａ) 特開 昭54−95162（ＪＰ，Ａ) 特開 昭58−31645（ＪＰ，Ａ) 特開 昭54−148413（ＪＰ，Ａ) 特開 昭58−153421（ＪＰ，Ａ) 特開 昭58−92162（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ディジタル搬送波伝送方式の中間周波信号
もしくはこの中間周波信号を検波して得たベースバンド
信号またはディジタルベースバンド伝送方式の伝送信号
を入力し非線形素子を用いてクロック信号成分を抽出す
る非線形操作手段と、前記非線形操作手段の出力を狭帯
域波する波手段と、前記波手段の出力をクロック
信号によりサンプリングして２値の信号を出力するサン
プリング手段と、前記サンプリング手段の出力により位
相または周波数が制御される前記クロック信号を発生す
る電圧制御発振手段と、前記非線形操作手段または前記
波手段の出力の有無を検出する検出手段と、前記検出
手段の出力に制御されて前記サンプリング手段の出力を
禁止し前記電圧制御発振手段に一定電圧を供給する手段
とを備え、前記サンプリング手段はＤタイプフリップフ
ロップで構成され、前記波手段の出力を受ける入力端
子に閾値を設定するバイアス電圧が供給され、このサン
プリング手段にリミッタ機能をもたせることを特徴とす
るクロック同期回路。
Priority Applications (6)
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|---|---|---|---|
| JP11451885A JPH0732391B2 (ja) | 1985-05-28 | 1985-05-28 | クロック同期回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11451885A JPH0732391B2 (ja) | 1985-05-28 | 1985-05-28 | クロック同期回路 |
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|---|---|
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| JPH0732391B2 true JPH0732391B2 (ja) | 1995-04-10 |
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Family Applications (1)
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|---|---|---|---|
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Country Status (6)
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-
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- 1986-05-27 CA CA000510021A patent/CA1283956C/en not_active Expired - Lifetime
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