JPS6058618B2 - バイポ−ラ符号再生回路 - Google Patents
バイポ−ラ符号再生回路Info
- Publication number
- JPS6058618B2 JPS6058618B2 JP53037801A JP3780178A JPS6058618B2 JP S6058618 B2 JPS6058618 B2 JP S6058618B2 JP 53037801 A JP53037801 A JP 53037801A JP 3780178 A JP3780178 A JP 3780178A JP S6058618 B2 JPS6058618 B2 JP S6058618B2
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- Japan
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- circuit
- output
- bipolar
- clock
- pulse
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
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- Physics & Mathematics (AREA)
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- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明はバイポーラ符号のビット同期および符号再
生回路に関するものである。
生回路に関するものである。
平衡ケーブルまたは同軸ケーブルによるディジタル符
号伝送には、バイポーラ符号（ＡＭＩ符号とも呼ばれる
）がよく用いられる。
号伝送には、バイポーラ符号（ＡＭＩ符号とも呼ばれる
）がよく用いられる。
受信側で増幅され等化されたバイポーラ符号列から、ク
ロックおよび符号の再生を行う場合、従来はまずビット
同期回路（非直線回路と高Ｑ共振回路または位相同期ル
ープ等から成る）を用いて送られてきたバイポーラ符号
のビットレートに等しい周波数成分を抽出し、それに同
期して適当に位相補正されたクロックをまず再生し、そ
のクロックを用いて符号の判定を行い符号再生を行つて
いる。 この発明はビット同期と符号再生を同時に行う
回路を提供し、構成および調整の簡単化を図ることを目
的とするものである。
ロックおよび符号の再生を行う場合、従来はまずビット
同期回路（非直線回路と高Ｑ共振回路または位相同期ル
ープ等から成る）を用いて送られてきたバイポーラ符号
のビットレートに等しい周波数成分を抽出し、それに同
期して適当に位相補正されたクロックをまず再生し、そ
のクロックを用いて符号の判定を行い符号再生を行つて
いる。 この発明はビット同期と符号再生を同時に行う
回路を提供し、構成および調整の簡単化を図ることを目
的とするものである。
第１図はこの発明の一実施例を示す回路図であり、第
１図において１は受信され等化増幅されたバイポーラ信
号の入力端子、２、３はコンパレータ、４、５は尖頭値
検出兼減衰回路、６、７はＤ７リップフ。
１図において１は受信され等化増幅されたバイポーラ信
号の入力端子、２、３はコンパレータ、４、５は尖頭値
検出兼減衰回路、６、７はＤ７リップフ。
ップ、１０はＮＡＮＤゲート、１１は微分回路、１２は
サンプルホールド回路、１３、１４はアナログスイッチ
、１５はアナログ加減算兼積分回路、１６は電圧制御発
振器（以下ＶＣＯと呼ぶ）、１７はパルス発生回路、１
８は再生された２進符号の出力端子、１９は再生された
クロックの出力端子である。 第２図は第１図に示す回
路の動作を説明するための回路各部の波形図であり、Ａ
乃至Ｈは第１図中の対応する記号の導線上のそれぞれの
電圧波形を示す。
サンプルホールド回路、１３、１４はアナログスイッチ
、１５はアナログ加減算兼積分回路、１６は電圧制御発
振器（以下ＶＣＯと呼ぶ）、１７はパルス発生回路、１
８は再生された２進符号の出力端子、１９は再生された
クロックの出力端子である。 第２図は第１図に示す回
路の動作を説明するための回路各部の波形図であり、Ａ
乃至Ｈは第１図中の対応する記号の導線上のそれぞれの
電圧波形を示す。
入力端子１から入つて来る波形Ａのようなバイポーラ
記号はコンパレータ２により尖頭値検出兼減衰回路４の
出力電圧（＋Ｅｒ）と比較された波形Ｂのようなパルス
出力を生ずる。
記号はコンパレータ２により尖頭値検出兼減衰回路４の
出力電圧（＋Ｅｒ）と比較された波形Ｂのようなパルス
出力を生ずる。
また同様にコンパレータ３により尖頭値検出兼減衰回路
５の出力電圧（−Ｅｒ）と比較され波形ｃのようなパル
ス出力を生する。尖頭値検出兼減衰回路４、５はそれぞ
れ入力バイポーラ信号の正の尖頭値および負の尖頭値の
ほぼ１１２の直流出力電圧を生ずるように調整されてい
る。パルス発生回路１７はＶＣＯｌ６からの入力を受け
て波形Ｄのようなりロックパルスおよび波形Ｅのような
サンプリングパルスを発生する。
５の出力電圧（−Ｅｒ）と比較され波形ｃのようなパル
ス出力を生する。尖頭値検出兼減衰回路４、５はそれぞ
れ入力バイポーラ信号の正の尖頭値および負の尖頭値の
ほぼ１１２の直流出力電圧を生ずるように調整されてい
る。パルス発生回路１７はＶＣＯｌ６からの入力を受け
て波形Ｄのようなりロックパルスおよび波形Ｅのような
サンプリングパルスを発生する。
コンパレータ２，３の出力はそれぞれＤフリップフロッ
プ６，７にクロックパルスの立上り時点で書込まれるの
で、Ｄフリップフロップ６，７の出力はそれぞれ波形Ｆ
，Ｇのようにバイポーラ符号の１＋Ｌまたは７−１ョに
対応する出力パルスを生じ、ＮＡｒＳＪＤゲート１０に
よりＦ＜１５Ｇの論理和を作ることにより、送られてき
た２進符号列（第２図の場合・・・・・・１０１１００
１０・・・・・・）が再生され出力端子１８から出力さ
れる。一方クロックパルスＤは出力端子１９から出力さ
れる。クロックパルスＤの立上り時点は図示のように受
信バイポーラ信号Ａの正負のピーク時点にほぼ一致させ
るのが、符号誤りを最小にするために望ましい。
プ６，７にクロックパルスの立上り時点で書込まれるの
で、Ｄフリップフロップ６，７の出力はそれぞれ波形Ｆ
，Ｇのようにバイポーラ符号の１＋Ｌまたは７−１ョに
対応する出力パルスを生じ、ＮＡｒＳＪＤゲート１０に
よりＦ＜１５Ｇの論理和を作ることにより、送られてき
た２進符号列（第２図の場合・・・・・・１０１１００
１０・・・・・・）が再生され出力端子１８から出力さ
れる。一方クロックパルスＤは出力端子１９から出力さ
れる。クロックパルスＤの立上り時点は図示のように受
信バイポーラ信号Ａの正負のピーク時点にほぼ一致させ
るのが、符号誤りを最小にするために望ましい。
このように動作させるために回路は次のように構成され
ている。入力信号Ａを微分回路１１により微分して波形
Ｈのような波形とした後サンプルホールド回路１２によ
り、クロックパルスＤの立上り時点にほぼ一致したサン
プリングパルスＥを用いてサンプルホールドされる。サ
ンプルホールド回路１２の出力はアナログスイッチ１３
および１４を通してアナログ加減算兼積分回路１５に導
かれる。アナログ加減算兼積分回路１５の出力電圧は■
ＣＯｌ６に制御電圧として導かれ、ＶＣＯｌ６の発振周
波数を制御する。ＶＣＯｌ６は、アナログ加減算兼積分
回路１５の出力（制御電圧）が０Ｖの場合（例えはアナ
ログスイッチ１３，１４のいずれもが０ＦＦの場合）に
ほぼ正規の周波数で発振するように調整され、制御電圧
が０Ｖでない場合は発振周波数が正規周波数より高くあ
るいは低くなるが、一例として第１図の場合には制御電
圧が正の時周波数が高くなり、負の時に低くなるような
特性を持たせる。このようにすると、第２図に示すよう
にクロックＤの位相がほぼ最適の場合は、バイポーラ符
号１±Ｌを再生するクロックの立上り時点では微分回路
１１の出力はほぼＯ■であり、サンプルホールド回路１
２とアナログスイッチ１３，１４を通して加減算兼積分
回路１５の加えられる電圧は０Ｖとなり、ＶＣＯｌ６は
正規の周波数を保ちクロックＤはそのまま正しい位相を
保つ。もしクロックＤの位相が正規の位相から若干遅れ
ると、バイポーラ符号１＋Ｌを再生する時点ではサンプ
ルホールド回路１２の出力は若干負となり、１−１．Ｊ
を再生する時点ではサンプルホールド回路１２の出力は
若干正となる。１＋Ｌを再生している間Ｄフリップフロ
ップ６はアナログスイッチ１３を０Ｎとして、サンプル
ホールド回路１２の出力を加減算兼積分回路１５の減算
入力端子に導きＪ−しを再生している間Ｄフリップフロ
ップ７はアナログスイッチ１４を０Ｎとしてサンプルホ
ールド回路１２の出力電圧を加減算兼積分回路１５の加
算入力端子に導くのでＪ±１Ｊが再生するごとに加減算
兼積分回路１５の出力電圧は漸次プラスとなり、■ＣＯ
ｌ６の発振周波数を高めるよう制御するので、クロック
Ｄの位相は進められ正規の位相に修正される。
ている。入力信号Ａを微分回路１１により微分して波形
Ｈのような波形とした後サンプルホールド回路１２によ
り、クロックパルスＤの立上り時点にほぼ一致したサン
プリングパルスＥを用いてサンプルホールドされる。サ
ンプルホールド回路１２の出力はアナログスイッチ１３
および１４を通してアナログ加減算兼積分回路１５に導
かれる。アナログ加減算兼積分回路１５の出力電圧は■
ＣＯｌ６に制御電圧として導かれ、ＶＣＯｌ６の発振周
波数を制御する。ＶＣＯｌ６は、アナログ加減算兼積分
回路１５の出力（制御電圧）が０Ｖの場合（例えはアナ
ログスイッチ１３，１４のいずれもが０ＦＦの場合）に
ほぼ正規の周波数で発振するように調整され、制御電圧
が０Ｖでない場合は発振周波数が正規周波数より高くあ
るいは低くなるが、一例として第１図の場合には制御電
圧が正の時周波数が高くなり、負の時に低くなるような
特性を持たせる。このようにすると、第２図に示すよう
にクロックＤの位相がほぼ最適の場合は、バイポーラ符
号１±Ｌを再生するクロックの立上り時点では微分回路
１１の出力はほぼＯ■であり、サンプルホールド回路１
２とアナログスイッチ１３，１４を通して加減算兼積分
回路１５の加えられる電圧は０Ｖとなり、ＶＣＯｌ６は
正規の周波数を保ちクロックＤはそのまま正しい位相を
保つ。もしクロックＤの位相が正規の位相から若干遅れ
ると、バイポーラ符号１＋Ｌを再生する時点ではサンプ
ルホールド回路１２の出力は若干負となり、１−１．Ｊ
を再生する時点ではサンプルホールド回路１２の出力は
若干正となる。１＋Ｌを再生している間Ｄフリップフロ
ップ６はアナログスイッチ１３を０Ｎとして、サンプル
ホールド回路１２の出力を加減算兼積分回路１５の減算
入力端子に導きＪ−しを再生している間Ｄフリップフロ
ップ７はアナログスイッチ１４を０Ｎとしてサンプルホ
ールド回路１２の出力電圧を加減算兼積分回路１５の加
算入力端子に導くのでＪ±１Ｊが再生するごとに加減算
兼積分回路１５の出力電圧は漸次プラスとなり、■ＣＯ
ｌ６の発振周波数を高めるよう制御するので、クロック
Ｄの位相は進められ正規の位相に修正される。
クロックＤの位相が正規の位相から若干進んだ場合は上
記とは逆に加減算兼積分回路の出力電圧がマイナスとな
り、クロックＤの位相を遅らせるように■ＣＯｌ６が制
御され、クロックＤは正規位相に修正される。符号ＲＯ
．．を再生するクロックの立上り時点では微分回路１１
の出力は不定なので、アナログスイッチ１３，１４をい
ずれも０ＦＦとして、誤つた制御が行われるのを防止す
る。ＶＣＯｌ６の特性が上述とは逆に、制御電圧が正に
なると周波数が正規周波数よりも低くなるような特性の
場合は、加減算兼積分回路１５の加算入力端子と減算入
力端子を入れ替えればよい。
記とは逆に加減算兼積分回路の出力電圧がマイナスとな
り、クロックＤの位相を遅らせるように■ＣＯｌ６が制
御され、クロックＤは正規位相に修正される。符号ＲＯ
．．を再生するクロックの立上り時点では微分回路１１
の出力は不定なので、アナログスイッチ１３，１４をい
ずれも０ＦＦとして、誤つた制御が行われるのを防止す
る。ＶＣＯｌ６の特性が上述とは逆に、制御電圧が正に
なると周波数が正規周波数よりも低くなるような特性の
場合は、加減算兼積分回路１５の加算入力端子と減算入
力端子を入れ替えればよい。
以上説明のとおりこの発明においては、バイポーラ入力
信号の符号判定結果の１＋１／０／上のそれぞれの判定
時点における入力信号の微分出力のサンプルホールド出
力にそれぞれ＋Ａ，Ｏ，−ａ（ａは適当な定数）を乗じ
て積分した出力を制御電圧としてＶＣＯに加えることに
より、１＋Ｌまたは１上のバイポーラ入力信号がほぼ正
または負のピークとなる時点で符号判定が行われるよう
にＶＣＯにより駆動される符号再生用クロックの位相を
自動制御するものであり、ａの極性および振幅（利得）
は、正規の位相の近傍でこの自動制御系が負帰還ループ
として安定に動作するように選ぶ。
信号の符号判定結果の１＋１／０／上のそれぞれの判定
時点における入力信号の微分出力のサンプルホールド出
力にそれぞれ＋Ａ，Ｏ，−ａ（ａは適当な定数）を乗じ
て積分した出力を制御電圧としてＶＣＯに加えることに
より、１＋Ｌまたは１上のバイポーラ入力信号がほぼ正
または負のピークとなる時点で符号判定が行われるよう
にＶＣＯにより駆動される符号再生用クロックの位相を
自動制御するものであり、ａの極性および振幅（利得）
は、正規の位相の近傍でこの自動制御系が負帰還ループ
として安定に動作するように選ぶ。
■ＣＯとして水晶制御の電圧制御発振器（ＶＣＸＯ）を
用いれば、再生クロックの位相ジッタは非常に小さくな
り容易に特性の良い回路を構成し得る。以上のようにこ
の発明によれば、比較的簡単な構成でバイポーラ符号の
ビット同期と符号再生を同時に行うことができ、調整も
簡単化できる利点がある。
用いれば、再生クロックの位相ジッタは非常に小さくな
り容易に特性の良い回路を構成し得る。以上のようにこ
の発明によれば、比較的簡単な構成でバイポーラ符号の
ビット同期と符号再生を同時に行うことができ、調整も
簡単化できる利点がある。
第１図はこの発明の一実施例を示す回路図、第２図は第
１図に示す回路の動作を説明するための回路各部の波形
図である。 図において１は受信され等化増幅されたバイポーラ信号
の入力端子、２，３はコンパレータ、４，５は尖頭値検
出兼減衰回路、６，７はＤフリップフロップ、１０はＮ
ＡＮＤゲート、１１は微分回路、１２はサンプルホール
ド回路、１３，１４はアナログスイッチ、１５はアナロ
グ加減算兼積分回路、１６は電圧制御発振器、１７はパ
ルス発生回路、１８は再生された２進符号の出力端子、
１９は再生されたクロックの出力端子である。
１図に示す回路の動作を説明するための回路各部の波形
図である。 図において１は受信され等化増幅されたバイポーラ信号
の入力端子、２，３はコンパレータ、４，５は尖頭値検
出兼減衰回路、６，７はＤフリップフロップ、１０はＮ
ＡＮＤゲート、１１は微分回路、１２はサンプルホール
ド回路、１３，１４はアナログスイッチ、１５はアナロ
グ加減算兼積分回路、１６は電圧制御発振器、１７はパ
ルス発生回路、１８は再生された２進符号の出力端子、
１９は再生されたクロックの出力端子である。
Claims (1)
- １ バイポーラ符号再生回路において、バイポーラ入力
信号を微分する微分回路、周波数の可変なクロックパル
スを発生する被制御周波数パルス発生回路、上記クロッ
クパルスの立上り時点で上記微分回路の出力をサンプル
ホールドするサンプルホールド回路、バイポーラ入力信
号の符号判定結果の「＋１」「０」「−１」のそれぞれ
の判定時点における上記サンプルホールド出力にそれぞ
れ＋ａ、０、−ａ（ａは適当な定数）を乗じて積分する
アナログ加減算兼積分回路、このアナログ加減算兼積分
回路の出力によつて上記パルス発生回路の出力周波数を
上記クロックパルスの立上り時点が上記微分回路の出力
が零となる時点に一致するように制御する負帰還回路を
備えていることを特徴とするバイポーラ符号再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53037801A JPS6058618B2 (ja) | 1978-03-30 | 1978-03-30 | バイポ−ラ符号再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53037801A JPS6058618B2 (ja) | 1978-03-30 | 1978-03-30 | バイポ−ラ符号再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54129810A JPS54129810A (en) | 1979-10-08 |
| JPS6058618B2 true JPS6058618B2 (ja) | 1985-12-20 |
Family
ID=12507603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53037801A Expired JPS6058618B2 (ja) | 1978-03-30 | 1978-03-30 | バイポ−ラ符号再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058618B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07224410A (ja) * | 1994-02-14 | 1995-08-22 | Shikoku Chem Corp | 水平回転式侵入防止柵 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119561A (en) * | 1980-02-25 | 1981-09-19 | Nec Corp | Discriminating and reproducing circuit |
| JPS56125142A (en) * | 1980-03-06 | 1981-10-01 | Nec Corp | Identified reproduction circuit |
| JPS6318203Y2 (ja) * | 1980-09-30 | 1988-05-23 |
-
1978
- 1978-03-30 JP JP53037801A patent/JPS6058618B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07224410A (ja) * | 1994-02-14 | 1995-08-22 | Shikoku Chem Corp | 水平回転式侵入防止柵 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54129810A (en) | 1979-10-08 |
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