JPH1027433A - ディジタル信号の復号装置 - Google Patents

Abstract

(57)【要約】 【課題】 再生時にビタビ復号を用いるディジタル信号
の記録再生装置に関し、部品ばらつきや、電源電圧、温
度変化によって特性が変化しても、誤り率が増加せず、
安定にビタビ復号を動作させる。 【解決手段】 再生信号は波形等化手段１１で波形歪み
を除去され、波形変換手段１２でパーシャルレスポンス
クラス４信号に変換された後、ＡＤ変換器１３で多値の
ディジタル信号に変換され、ビタビ復号回路１４で復号
される。再生信号のビットレートに同期したクロックが
クロック再生回路１５で生成され、ＡＤ変換器１３のサ
ンプリングクロックに用いられるが、このクロックのタ
イミング誤差をサンプリングタイミング検出回路１６で
検出し、クロック再生回路１５に帰還して、常に正しい
タイミングでクロックが供給されるように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像信号、音声信
号をディジタル信号に変換して、記録再生するディジタ
ル記録再生装置に関する。

【０００２】

【従来の技術】近年、ディジタル磁気記録再生装置では
高密度化が進み、再生信号のＳ／Ｎ比が低下しても誤り
の増加を抑えるため、ビタビ復号が利用されることが増
えている。ビタビ復号を用いたディジタル信号の磁気記
録再生装置の従来例を、図７に従って説明する。

【０００３】図７において、磁気ヘッド１０１から再生
された信号は、再生アンプ１０２で一定の振幅まで増幅
されて、等化回路１０３に入力される。等化回路１０３
で波形の歪みを直した後、波形変換回路１０４でパーシ
ャルレスポンス波形に変換されて、アナログ・ディジタ
ル変換器（以下、ＡＤ変換器と称す）１０５とクロック
再生回路１０７に出力される。クロック再生回路１０７
では、入力信号に同期したクロックを再生し、ＡＤ変換
器１０５は、前記クロックによりパーシャルレスポンス
波形を多値のディジタル信号に変換してビタビ復号回路
１０６に出力する。

【０００４】ビタビ復号回路１０６では、波形の相関性
に基づいて検出をおこなう。ビタビ復号を用いると、再
生信号をビット毎に閾値で１、０判別する場合に比べ
て、同じＳ／Ｎ比で１桁以上良い誤り率で復号できる。
（例えば、H.Kobayashi D.T.Tang 「Aplication of
Partial-response Channel Cording to Magnetic
Recording Systems」IBM J．RES.DEVELOP JULY 197
0 に示されている。）

【０００５】

【発明が解決しようとする課題】しかし、ビタビ復号を
するには、再生波形を信号のビットレート周波数でサン
プリングしＡＤ変換する際に、再生波形を１、０に判別
するタイミング（以下、データ検出点と呼ぶ）を厳密に
守ってサンプリングしないと誤りが増加するという問題
がある。

【０００６】ここで、家庭用ディジタルビデオテープレ
コーダにおいて、パーシャルレスポンスクラス４信号
（ＰＲ４（１，０，−１）信号）をビットレートの４倍
のサンプリング周波数でＡＤ変換して計算機に取り込
み、ビットレート周波数にダウンサンプリングしてビタ
ビ復号する際に、ダウンサンプリングのタイミングを正
しいデータ検出点よりずらして、誤り率の変化を求める
シミュレーションを行った結果を図８に示す。図８にお
いて、横軸は正しいデータ検出点からのタイミングのず
れであり、縦軸はビット誤り率である。図８に示すよう
に、タイミングが±2.5nSずれるとビット誤り率は１桁
悪化する。

【０００７】部品ばらつきや、電源電圧、温度変化によ
って、サンプリングのタイミングは変化する。変化量は
システム構成や使用部品によって異なるが、我々の試作
したシステムでは最大6nS変化することが予想された。
そのため、検出点のタイミングを補正する手段が必要で
あった。

【０００８】

【課題を解決するための手段】本発明のディジタル信号
の復号装置は上記課題を解決するために、ＡＤ変換器の
サンプリングタイミングと正しいデータ検出点との誤差
を検出するサンプリングタイミング検出回路を設けて、
クロック再生回路の出力する再生クロックのタイミング
を制御し、常に正しいタイミングでＡＤ変換器が動作す
るようにしたものである。

【０００９】

【発明の実施の形態】本発明は、ディジタルデータを記
録した媒体より再生された信号をディジタル信号に復号
するディジタル信号の復号装置であって、記録媒体から
再生された信号を波形等化する波形等化手段と、波形等
化手段の出力をパーシャルレスポンス波形に変換する波
形変換手段と、波形変換手段の出力を入力とするＡＤ変
換器と、ＡＤ変換器の出力よりディジタル信号に復号す
るビタビ検出回路と、ＡＤ変換器の出力よりＡＤ変換の
サンプリングタイミングと期待値との誤差を求めるサン
プリングタイミング検出回路と、波形変換手段の出力よ
り再生クロックを抽出し、サンプリングタイミング検出
回路の出力によって再生クロックのタイミングを補正す
るクロック再生回路とを備え、クロック再生回路より出
力された再生クロックをＡＤ変換器のサンプリングクロ
ックとしたものであり、サンプリングタイミング検出回
路の出力によって再生クロックのタイミングを補正し、
ＡＤ変換器のサンプリングクロックとすることによっ
て、サンプリングタイミングのずれを自動的に補正し、
誤り率の悪化をふせぐことができる。

【００１０】以下、本発明の実施の形態について、図面
を参照しながら説明する。 （実施の形態１）図１は、本発明の実施の形態１による
ディジタル信号の復号装置の構成を示すブロック図であ
る。

【００１１】図１において、記録媒体（図示せず）から
の再生信号は、波形等化手段１１によって波形の歪みを
除去され、波形変換手段１２に入力される。入力された
信号は、波形変換手段１２によってパーシャルレスポン
ス波形に変換される。例えば、家庭用ディジタルＶＴＲ
では、波形変換手段１２は１＋Ｄ回路（所定の遅延を施
したものと加算する回路）によって構成され、パーシャ
ルレスポンスクラス４波形に変換される。

【００１２】波形変換手段１２の出力は、クロック再生
回路１５に入力され、再生信号に同期し再生信号のビッ
トレート周波数のクロックが出力される。また波形変換
手段１２の出力はＡＤ変換器１３に入力され、クロック
再生回路１５の出力するクロックによって多値のディジ
タル信号に変換される。ＡＤ変換器１３の出力はビタビ
復号回路１４に入力される。入力された信号は復号さ
れ、ディジタル２値信号が出力される。

【００１３】また、ＡＤ変換器１３の出力はサンプリン
グタイミング検出回路１６に入力され、演算によって正
しい検出点からのサンプリングタイミングの誤差が検出
される。検出された誤差はクロック再生回路１５に帰還
され、ＡＤ変換器１３に出力するクロックのタイミング
を補正する。

【００１４】このようにして、ＡＤ変換器１３は正しい
データ検出点で入力信号をサンプリングし、ビタビ復号
回路１４で誤りが増加するのを防ぐ。

【００１５】次に本実施の形態の詳細を図２、図３を用
いて説明する。先に述べたように再生信号がパーシャル
レスポンスクラス４波形の場合、波形変換手段１２は１
＋Ｄ回路によって構成される。この場合、再生信号の孤
立波形（０、１、０、０）は（０、１、１、０）とな
り、図２に示す波形になる。

【００１６】図２において、丸印の４１〜４８がＡＤ変
換器１３のサンプリング点である。サンプリング点４１
〜４４が先に述べた（０、１、１、０）に対応し、サン
プリング点４５〜４８は再生信号が（０、−１、０、
０）の時の１＋Ｄ回路の出力（０、−１、−１、０）に
対応する。

【００１７】ＡＤ変換器１３のサンプリングタイミング
が正しいデータ検出点に一致する場合、図２の２つの
「１」であるサンプリング点４２、４３の振幅（図２の
上向きの矢印の長さ）は互いに等しく、＋１レベルに一
致する。しかし、サンプリングタイミングが進んでいる
場合には、図２に示すように前側の「１」であるサンプ
リング点４２の振幅が後ろ側の「１」であるサンプリン
グ点４３の振幅より小さくなり、逆にサンプリングタイ
ミングが遅れている場合には、前側の「１」であるサン
プリング点４２の振幅が後ろ側の「１」であるサンプリ
ング点４３の振幅より大きくなる。

【００１８】また同様に、ＡＤ変換器１３のサンプリン
グタイミングが正しいデータ検出点に一致する場合、図
２の２つの「−１」であるサンプリング点４６、４７の
振幅（図２の下向きの矢印の長さ）は互いに等しく、−
１レベルに一致する。しかし、サンプリングタイミング
が進んでいる場合には、図２に示すように前側の「−
１」であるサンプリング点４６の振幅が後ろ側の「−
１」であるサンプリング点４７の振幅より小さくなり、
逆にサンプリングタイミングが遅れている場合には、前
側の「−１」であるサンプリング点４６の振幅が後ろ側
の「−１」であるサンプリング点４７の振幅より大きく
なる。

【００１９】よって、連続する２つの「１」または「−
１」のサンプリング点の振幅の大小を比較し、前側のサ
ンプリング点の振幅が後ろ側のサンプリング点の振幅よ
り小さいときはサンプリングタイミングを遅らし、前側
のサンプリング点の振幅が後ろ側のサンプリング点の振
幅より大きいときはサンプリングタイミングを進めるよ
うに制御すれば、サンプリングタイミングを正しいデー
タ検出点に一致するよう保つことができる。

【００２０】図３にサンプリングタイミングを検出する
サンプリングタイミング検出回路１６の構成をブロック
図で示す。サンプリングタイミング検出回路１６は、１
−１検出部５１、大小比較部５２、平均化部５３、ＰＷ
Ｍ出力部５４から構成される。図３において、ＡＤ変換
器１３の出力が１−１検出部５１に入力され、あらかじ
め定められた閾値と比較されて、「１」−「１」が連続
するか、または「−１」−「−１」が連続するかが検出
される。この検出出力は大小比較部５２に入力され、１
−１検出部５１で検出された２点の振幅の大小比較の結
果が出力される。大小比較部５２の出力が平均化部５３
に入力されて平均化され、平均化部５３の出力がＰＷＭ
出力部５４に入力される。ＰＷＭ出力部５４では平均化
部５３より出力される信号の振幅または極性によってＰ
ＷＭ信号（パルス幅変調信号）のデューティを増減し
て、クロック再生回路１５に出力する。

【００２１】このようにして、サンプリングタイミング
の進み、遅れを検出し、クロック再生回路１５に補正信
号をＰＷＭ信号として出力する。なお、これら図３の回
路ブロックは全てディジタル回路で構成することができ
る。

【００２２】次に本実施の形態におけるクロック再生回
路の一構成例について、図４を用いて説明する。

【００２３】図４において、図１の波形変換手段１２の
出力信号をエッジ検出部６１に入力し、信号波形のエッ
ジを検出する。位相比較部６２で、エッジ検出部６１の
出力と後述する遅延部６５の出力の位相差を検出し、電
圧制御発振部６３に出力する。電圧制御発振部６３は入
力に応じてクロック発振の周波数を変える。電圧制御発
振部６３の出力は遅延部６５に入力され、遅延量を調整
された後、位相比較部６２にフィードバックされる。位
相比較部６２、電圧制御発振部６３、遅延部６５でルー
プを形成し、位相比較部６２の出力が０になる状態を収
束点とするフェイズ・ロックド・ループ（ＰＬＬ）動作
となる。電圧制御発振部６３の出力クロックは位相比較
部６２の入力に位相同期し、位相比較部６２の入力位相
は図１の波形変換手段１２の出力波形の位相より検出さ
れているため、電圧制御発振部６３の出力クロックは波
形変換手段１２の出力波形に位相同期する。電圧制御発
振部６３の出力クロックを図１のＡＤ変換器１３のクロ
ックに用いることにより、ＡＤ変換器１３は入力信号で
ある波形変換手段１２の出力信号に同期したサンプリン
グを行うことができる。

【００２４】また、上記フェイズ・ロックド・ループは
位相比較部６２の出力が０になる状態を収束点とするた
め、電圧制御発振部６３の出力位相は、遅延部６５の遅
延時間分だけ、位相比較部６２の入力である波形変換手
段１２の出力信号と位相差を持つ。よって、遅延部６５
の遅延時間を変化させることによって、電圧制御発振部
６３の出力クロックの位相を変化させることができる。

【００２５】遅延部６５に電圧で遅延時間を変えられる
遅延線を使用し、図４に示すように、図１のサンプリン
グタイミング検出回路１６のＰＷＭ出力をＬＰＦ（ロー
パスフィルタ）６４に入力して直流成分を抽出し、遅延
部６５の遅延時間制御端子に入力する。ＬＰＦ６４出力
の直流電圧によって遅延時間を変えて、電圧制御発振部
６３の出力クロックのタイミングを変え、同クロックを
入力とする図１のＡＤ変換器１３のサンプリングクロッ
クのタイミングを変えることができる。

【００２６】このようにして、図１のサンプリングタイ
ミング検出回路１６の出力によって、ＡＤ変換器１３の
サンプリングクロックのタイミングを変えることができ
る。

【００２７】またこの場合、位相比較部６２、電圧制御
発振部６３、遅延部６５より成る小規模のフェイズ・ロ
ックド・ループと、図１のＡＤ変換器１３、サンプリン
グタイミング検出回路１６、クロック再生回路１５より
成る大規模の遅延時間可変ループとが２重ループになる
ため、それぞれのループを安定に収束させるため、後者
の応答時間を前者に比べて遅くなるように設計する。

【００２８】なお、図４の回路ブロックは全てアナログ
回路で構成することができる。 （実施の形態２）次に、本発明の実施の形態２によるデ
ィジタル信号の復号装置について、説明する。

【００２９】実施の形態１では、サンプリングタイミン
グを変えるために電圧で遅延時間を変えられる遅延線を
使用しているため、タイミングの変化幅はこの遅延線の
変化範囲に限られる。本実施の形態は、遅延線の変化範
囲以上に遅延量を変化させる手段を備えたもので、以
下、図５および図６を用いて説明する。

【００３０】図５は、実施の形態１の説明に用いた図１
にクロック選択回路７７を追加したものである。図１で
はクロック再生回路１５の出力する再生クロックをＡＤ
変換器１３のサンプリングクロックとしていたが、図５
ではクロック再生回路７５の出力する再生クロックをク
ロック選択回路７７の入力とし、クロック選択回路７７
の出力するクロックをＡＤ変換器７３のサンプリングク
ロックとする。なお、特に説明の無い構成要素について
は、図１に示したものと同じとする。

【００３１】図６は、クロック選択回路７７の内部構成
を示すブロック図である。図６において、クロック再生
回路７５が出力する再生クロックは、複数個の遅延素子
のシーケンシャル接続と個々の遅延素子の出力を選択す
る選択回路よりなる遅延選択部８３に入力され、選択回
路で選ばれた個数の遅延素子を通過し、入力より遅れた
クロックがＡＤ変換器７３にサンプリングクロックとし
て出力される。

【００３２】また、サンプリングタイミング検出回路７
６より出力されるＰＷＭ波形がはりつき信号発生部８１
に入力される。はりつき信号発生部８１の動作を図３、
図４との関連において説明する。電圧で遅延時間を変え
られる図４の遅延部６５が遅延可変範囲の限界になって
も、サンプリングタイミングの誤差がある場合、図３の
ＰＷＭ出力部５４は更に遅延時間を変化させようとする
ため、ＰＷＭ波形のデューティは変化し続け、デューテ
ィ変化範囲の限界（０％または１００％）に達する。は
りつき信号発生部７２はＰＷＭのデューティが限界に達
したことを検知して、デューティが０％であるか、１０
０％であるかに対応して、２通りのはりつき信号を制御
部８２に出力する。

【００３３】制御部８２では、はりつき信号が遅延時間
を増加させる方向であれば遅延選択部８３の選択回路を
以前の設定より遅延素子の個数が増える設定に切り換
え、はりつき信号が遅延時間を減少させる方向であれば
遅延選択部８３の選択回路を以前の設定より遅延素子の
個数が減る設定に切り換える。

【００３４】このようにして、サンプリングタイミング
検出回路７６の出力によって、遅延選択部８３の遅延時
間を変化させ、ＡＤ変換器７３に正しいデータ検出点に
一致するタイミングのサンプリングクロックを出力する
ように動作する。遅延選択部８３の遅延素子の個数には
制限がないため、遅延可変量は無制限に大きくできる。

【００３５】なお、制御部８２は、はりつき信号がＮ個
（Ｎ≧１）連続して同方向であった場合に、遅延選択部
８３の選択回路を切り換えるようにしてもよい。

【００３６】なお、図３のＰＷＭ出力部５４がＰＷＭの
設定値をバイナリカウンタに保存し、デューティ０％に
相当する値として０を、デューティ１００％に相当する
値として最大値を設定してもよい。このときＰＷＭの設
定値が１００％で更に大きくする信号が平均化部５３よ
り入力されれば、ＰＷＭ出力部５４はバイナリカウンタ
の値を最大値より＋１して値は０になり、ＰＷＭの設定
値が０％で更に小さくする信号が入力されればバイナリ
カウンタの値を０より−１して値は最大値になる。これ
を防ぐため、図６のはりつき信号発生部８１よりＰＷＭ
の値が０％であることを示すはりつき信号を、図３のＰ
ＷＭ出力部５４に帰還して、平均化部５３よりバイナリ
カウンタを減算する動作を禁止し、図６のはりつき信号
発生部８１よりＰＷＭの値が１００％であることを示す
はりつき信号を、図３のＰＷＭ出力部５４に帰還して、
平均化部５３よりバイナリカウンタを加算する動作を禁
止する。このようにすれば、バイナリカウンタの値は０
および最大値を超えて変化することはない。また、バイ
ナリカウンタの値が０のとき、平均化部５３がバイナリ
カウンタを加算するよう出力したときにバイナリカウン
タは動作を再開する。また、バイナリカウンタの値が最
大値のとき、平均化部５３がバイナリカウンタを減算す
るよう出力したときにもバイナリカウンタは動作を再開
する。このようにして、ＰＷＭ出力部５４は安定に動作
する。

【００３７】

【発明の効果】以上述べてきたように、本発明のディジ
タル信号の復号装置によれば、サンプリングタイミング
検出回路の出力によって再生クロックのタイミングを補
正することによって、ＡＤ変換器のサンプリングタイミ
ングのずれを自動的に補正する。

【００３８】このため、部品ばらつきや、電源電圧、温
度変化によって回路の遅延特性が変わり、サンプリング
タイミングが変化した場合も、ＡＤ変換器のサンプリン
グタイミングは正しい状態に保たれ、誤り率の増加を防
ぐことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるディジタル信号
の復号装置の構成を示すブロック図

【図２】同復号装置のサンプリングタイミング検出回路
の動作を示す波形図

【図３】同復号装置のサンプリングタイミング検出回路
の構成を示すブロック図

【図４】同復号装置のクロック再生回路の構成を示すブ
ロック図

【図５】本発明の実施の形態２におけるディジタル信号
の復号装置の構成を示すブロック図

【図６】同復号装置のクロック選択回路の構成を示すブ
ロック図

【図７】従来のディジタル信号の復号装置の構成を示す
ブロック図

【図８】同復号装置のサンプリングの変化に対するビッ
ト誤り率の変化を示す図

【符号の説明】

１１ 波形等化手段 １２ 波形変換手段 １３ ＡＤ変換器 １４ ビタビ復号回路 １５ クロック再生回路 １６ サンプリングタイミング検出回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ディジタルデータを記録した媒体より再
   生された信号をディジタルデータに復号するディジタル
   信号の復号装置であって、 記録媒体から再生された信号を波形等化する波形等化手
   段と、 前記波形等化手段の出力をパーシャルレスポンス波形に
   変換する波形変換手段と、 前記波形変換手段の出力を入力とするアナログ・ディジ
   タル変換器と、 前記アナログ・ディジタル変換器の出力よりディジタル
   信号に復号するビタビ検出回路と、 前記アナログ・ディジタル変換器の出力よりアナログ・
   ディジタル変換のサンプリングタイミングと期待値との
   誤差を求めるサンプリングタイミング検出回路と、 前記波形変換手段の出力より再生クロックを抽出し、前
   記サンプリングタイミング検出回路の出力によって再生
   クロックのタイミングを補正するクロック再生回路とを
   備え、 前記クロック再生回路より出力された再生クロックを前
   記アナログ・ディジタル変換器のサンプリングクロック
   とすることを特徴とするディジタル信号の復号装置。
2. 【請求項２】 ディジタルデータをインターリーブドＮ
   ＲＺＩ変換して前記媒体に記録し、再生された信号を１
   ＋Ｄ回路で構成された波形変換手段に入力して、再生信
   号をパーシャルレスポンス・クラス４に変換した後、ビ
   タビ復調するディジタル信号の復号装置であって、 サンプリングタイミング検出回路は、アナログ・ディジ
   タル変換器の出力を入力とし、あらかじめ設定した第１
   の閾値より大きいサンプルが２個連続するか、またはあ
   らかじめ設定した第２の閾値より小さいサンプルが２個
   連続することを検出する１−１検出部と、 前記１−１検出部で検出された２個のサンプルの大小を
   比較する大小比較部と、 前記大小比較部の出力を平均する平均化部と、 前記平均化部の出力をアナログ電圧に変換するディジタ
   ル・アナログ変換器とを備えたことを特徴とする請求項
   １記載のディジタル信号の復号装置。
3. 【請求項３】 クロック再生回路は、波形変換手段の出
   力を入力とするエッジ検出部と、前記エッジ検出部の出
   力と後述する遅延部の出力とを位相比較する位相比較部
   と、前記位相比較部の出力を入力とする電圧制御発振部
   と、前記電圧制御発振部の出力を遅延させ、電圧で遅延
   時間を可変できる遅延部とを備え、 サンプリングタイミング検出回路から出力されるアナロ
   グ電圧によって前記遅延部の遅延時間を変化させ、前記
   電圧制御発振部の出力を再生クロックとしてアナログ・
   ディジタル変換器に出力することを特徴とする請求項１
   記載のディジタル信号の復号装置。
4. 【請求項４】 クロック再生回路より出力された再生ク
   ロックを、クロック選択回路に入力し、前記クロック選
   択回路より出力されたクロックをアナログ・ディジタル
   変換器のサンプリングクロックとするディジタル信号の
   復号装置であって、 前記クロック選択回路は、前記クロック再生回路より出
   力された再生クロックを初段の入力とする、複数個の遅
   延素子のシーケンシャル接続と個々の遅延素子の出力を
   選択する選択回路よりなる遅延選択部と、サンプリング
   タイミング検出回路の出力であるアナログ電圧を入力と
   し、前記アナログ電圧の可変範囲の最大値と最低値を検
   出して、はりつき信号を出力するはりつき信号発生部
   と、前記はりつき信号を入力とし、はりつき信号によっ
   て前記遅延選択部の選択回路の設定を変更する制御部と
   を備え、 前記遅延選択部の出力クロックを前記クロック選択回路
   の出力とすることを特徴とする請求項１記載のディジタ
   ル信号の復号装置。