WO2010150624A1 - 等化装置、等化方法及びプログラム - Google Patents

等化装置、等化方法及びプログラム Download PDF

Info

Publication number
WO2010150624A1
WO2010150624A1 PCT/JP2010/059257 JP2010059257W WO2010150624A1 WO 2010150624 A1 WO2010150624 A1 WO 2010150624A1 JP 2010059257 W JP2010059257 W JP 2010059257W WO 2010150624 A1 WO2010150624 A1 WO 2010150624A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
bit
determined
clock
input signal
Prior art date
Application number
PCT/JP2010/059257
Other languages
English (en)
French (fr)
Inventor
英之 長谷川
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2011519716A priority Critical patent/JP5423793B2/ja
Priority to US13/378,632 priority patent/US8638842B2/en
Publication of WO2010150624A1 publication Critical patent/WO2010150624A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • H04L25/03885—Line equalisers; line build-out devices adaptive
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/04—Control of transmission; Equalising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the present invention relates to an equalization apparatus, an equalization method, and a program for equalizing signal waveform deterioration.
  • Intersymbol interference refers to interference between adjacent signals indicating bit values of 0 or 1 during transmission. This intersymbol interference degrades the signal waveform, making it difficult to determine the bit value from the input signal input to the signal receiving side.
  • Waveform equalization is a technique for intentionally changing part of a signal waveform in accordance with signal waveform degradation due to intersymbol interference.
  • FIG. 1 is a diagram illustrating an example of an input signal deteriorated due to intersymbol interference.
  • the deterioration of the waveform of the input signal includes a pre-cursor component before the main tap and a post-cursor component after the main tap.
  • Non-Patent Document 1 discloses a decision feedback equalizer that can remove the influence of the post-cursor component.
  • decision feedback equalization the bit value indicated by the input signal is determined from the waveform of the input signal. Then, based on the determination result, the influence of the waveform deterioration of the already received input signal is removed from the input signal input to the receiving side next time.
  • Non-Patent Document 2 discloses a technique that combines waveform equalization on the transmission side and waveform equalization on the reception side.
  • the technology disclosed in Non-Patent Document 2 eliminates both the effects of post-cursor components and pre-cursor components by combining waveform equalization on the transmission side and decision feedback equalization on the reception side. can do. As a result, signal degradation due to intersymbol interference can be completely eliminated.
  • Non-Patent Document 2 When removing the influence of the pre-cursor component on the transmission side as in the technique disclosed in Non-Patent Document 2, it is necessary to feed back the coefficient calculated from the waveform of the input signal from the reception side to the transmission side. This is because the influence of the pre-cursor component is removed on the transmission side based on the waveform of the input signal.
  • the present invention provides an equalization apparatus, an equalization method, and a program capable of removing the influence of a pre-cursor component from an input signal input to a signal reception side while avoiding an increase in circuit scale and power consumption.
  • the purpose is to provide.
  • an equalizer of the present invention is an equalizer that receives a signal transmitted from a signal transmission side as an input signal and equalizes deterioration of the waveform of the received input signal. , From the waveform of the input signal, the bit value indicated by the input signal is determined according to the clock, and the result of the determination is that the determined two-bit value is the same from the determined signal composed of a plurality of bits, A 2-bit transition signal whose bit values before and after the two consecutive bit values are different from the two consecutive bit values is detected, and the phase of the clock is synchronized with the phase of the detected two-bit transition signal.
  • an equalization method of the present invention is an equalization apparatus that receives a signal transmitted from a signal transmission side as an input signal and equalizes deterioration of the waveform of the received input signal.
  • An equalization method A determination process for determining a bit value indicated by the input signal according to a clock from the waveform of the input signal; As a result of the determination, two consecutive bit values are the same from the determined signal composed of a plurality of bits, and the bit values before and after the two consecutive bit values are the two consecutive bit values. And a synchronization process for detecting a different 2-bit transition signal and synchronizing the phase of the clock with the detected phase of the 2-bit transition signal.
  • the program of the present invention receives, as an input signal, a signal transmitted from the signal transmission side, and an equalizer for equalizing deterioration of the waveform of the received input signal.
  • a determination function for determining a bit value indicated by the input signal according to a clock from the waveform of the input signal; As a result of the determination, two consecutive bit values are the same from the determined signal composed of a plurality of bits, and the bit values before and after the two consecutive bit values are the two consecutive bit values.
  • a synchronization function for detecting a different 2-bit transition signal and synchronizing the phase of the clock with the detected phase of the 2-bit transition signal.
  • the equalizer determines the bit value indicated by the input signal from the waveform of the input signal according to the clock. Then, as a result of the determination, from the determined signal composed of a plurality of bits, the two consecutive bit values are the same, and the bit values before and after the two consecutive bit values are the two consecutive bit values. A 2-bit transition signal different from the above is detected, and the phase of the clock is synchronized with the phase of the detected 2-bit transition signal.
  • the influence of the pre-cursor component can be removed from the input signal input to the signal receiving side while avoiding an increase in circuit scale and power consumption.
  • FIG. 3 is a diagram illustrating an example of a 2-bit transition signal and a 1-bit transition signal of a determined signal output from a determination unit illustrated in FIG. 2. It is a figure which shows the other example of the 2 bit transition signal of the determined signal output from the determination part shown in FIG. 2, and a 1 bit transition signal.
  • FIG. 5 is a diagram for explaining an operation for removing the influence of a pre-cursor component in the example shown in FIG. 4.
  • 3 is a flowchart for explaining an operation in which the equalizer shown in FIG.
  • FIG. 2 is a block diagram showing an example of the configuration of the first embodiment of the equalization apparatus of the present invention.
  • the equalization apparatus 10 of the present embodiment includes an equalization unit 11, a phase detection unit 12 having a 2-bit transition pattern filter 12-1, a phase timing determination unit 13, a clock output unit 14, It has.
  • the equalization unit 11 supports the duobinary transmission method.
  • the duobinary transmission system is a transmission system that allows intersymbol interference only between adjacent signals. Thereby, the frequency band required for signal transmission between the signal transmission side and the signal reception side can be compressed. Therefore, low-band transmission is possible.
  • the signal transmission side modulates data into a signal in accordance with, for example, a change of 2 bits adjacent to the data to be transmitted, and the modulated signal becomes an input signal to the reception side.
  • This input signal indicates one of three values “0”, “1”, or “2” in accordance with a change in the bit value of two adjacent bits. Specifically, when the bit values of two adjacent bits are both “0”, the input signal input to the receiving side is “0”. When one of the bit values of two adjacent bits is “1” and the other is “0”, the input signal is “1”. Further, when both of two bit values of adjacent bits are “1”, the input signal is “2”.
  • the equalization unit 11 determines a bit value of 0 or 1 from the waveform of the signal indicating three values as described above, and is a determination result that outputs a determined signal composed of a plurality of bits. -1 and an adder 11-2.
  • the addition unit 11-2 receives a signal transmitted from the signal transmission side as an input signal. Then, an addition signal obtained by adding the received input signal and the determined signal output from the determination unit 11-1 is generated, and the generated addition signal is output to the determination unit 11-1.
  • the determination unit 11-1 receives the addition signal output from the addition unit 11-2. Then, the bit value indicated by the added signal is determined from the waveform of the received added signal. This determination is performed according to the clock output from the clock output unit 14. Then, the determining unit 11-1 outputs a determined signal to the adding unit 11-2 and the phase detecting unit 12. In this way, the influence of the post-cursor component can be removed by feeding back the result of determination by the determination unit 11-1 to the addition unit 11-2.
  • the phase detection unit 12 receives the determined signal output from the equalization unit 11, and uses the 2-bit transition pattern filter 12-1 to detect a 2-bit transition signal from the received determined signal.
  • the 2-bit transition signal is a signal in which two consecutive bit values in the determined signal are the same, and the bit values before and after the two consecutive bit values are different from the two consecutive bit values. That is. For example, the “11” portion of the bit string “0110” or the “00” portion of the bit string “1001” is a 2-bit transition signal. Note that a 1-bit transition signal described later is a signal in which the bit values of two consecutive bits in the determined signal are different.
  • the phase detection unit 12 outputs phase information indicating the phase of the 2-bit transition signal at the common voltage threshold to the phase timing determination unit 13.
  • the common voltage threshold is a central potential in the differential signal.
  • the phase timing determination unit 13 receives the phase information output from the phase detection unit 12, and determines the timing for generating the clock based on the phase indicated by the received phase information. Specifically, the phase timing determination unit 13 adjusts the timing for generating the clock so that the phase of the clock advances when the phase of the clock is delayed from the phase indicated by the received phase information. On the other hand, when the phase of the clock is ahead of the phase indicated by the phase information, the timing for generating the clock is adjusted so that the phase of the clock is delayed. Then, the phase timing determination unit 13 outputs timing information indicating the determined timing to the clock output unit 14.
  • the clock output unit 14 receives the timing information output from the phase timing determination unit 13, generates a clock at the timing indicated by the received timing information, and outputs the generated clock to the equalization unit 11.
  • FIG. 3 is a diagram illustrating an example of a 2-bit transition signal and a 1-bit transition signal of the determined signal output from the determination unit 11-1 illustrated in FIG. FIG. 3 shows a case where there is no influence by the pre-cursor component.
  • the sampling point of the main bit is the position indicated by the sampling point 151.
  • the main bit is a bit whose bit value is to be determined.
  • the rising portions of the 1-bit transition signal 101-1 and the 2-bit transition signal 101-2 overlap at the sampling point 151 as shown in FIG. As described above, the overlapping of the rising portions of the 1-bit transition signal 101-1 and the 2-bit transition signal 101-2 at the sampling point 151 indicates that there is no influence of the pre-cursor component.
  • FIG. 4 is a diagram illustrating another example of the 2-bit transition signal and the 1-bit transition signal of the determined signal output from the determination unit 11-1 illustrated in FIG. FIG. 4 shows a case where there is an influence by the pre-cursor component.
  • the rising portions of the 1-bit transition signal 201-1 and the 2-bit transition signal 201-2 do not overlap at the sampling point 151 as shown in FIG. In this case, if the sampling point 151 can be moved to a position where the rising portions of the 1-bit transition signal 201-1 and the 2-bit transition signal 201-2 overlap, the influence of the pre-cursor component is eliminated.
  • FIG. 5 is a diagram for explaining an operation for removing the influence of the pre-cursor component in the example shown in FIG.
  • FIG. 6 is a flowchart for explaining the operation of the equalizer 10 shown in FIG. 2 for removing the influence of the pre-cursor component.
  • the adding unit 11-2 receives a signal transmitted from the signal transmission side as an input signal. Then, an addition signal obtained by adding the received input signal and the determined signal output from the determination unit 11-1 is generated, and the generated addition signal is output to the determination unit 11-1.
  • the determination unit 11-1 receives the addition signal output from the addition unit 11-2. Then, according to the clock output from the clock output unit 14, the bit value indicated by the added signal is determined from the waveform of the received added signal (step S1).
  • the determining unit 11-1 outputs a determined signal to the adding unit 11-2 and the phase detecting unit 12.
  • the phase detection unit 12 that has received the determined signal output from the determination unit 11-1 detects the 2-bit transition signal 201-2 from the received determined signal by using the 2-bit transition pattern filter 12-1. S2).
  • phase detection unit 12 outputs phase information indicating the phase of the detected 2-bit transition signal 201-2 at the common voltage threshold value 152-1 to the phase timing determination unit 13.
  • the phase timing determination unit 13 that has received the phase information output from the phase detection unit 12 determines the timing for generating a clock based on the phase indicated by the received phase information (step S3). As a result, the phase of the clock is fixed at the clock phase fixing position 251-1.
  • the phase timing determination unit 13 outputs timing information indicating that the clock phase fixed position 251-1 is a timing for generating a clock to the clock output unit 14.
  • the clock output unit 14 that has received the timing information output from the phase timing determination unit 13 generates a clock at the timing indicated by the received timing information (step S4). Then, the clock output unit outputs the generated clock to the equalization unit 11.
  • step S5 equalization in the determination unit 11-1 is optimized in accordance with a change in the phase of the clock output from the clock output unit 14 (step S5).
  • the common voltage threshold 152-1 is corrected by optimization of equalization in step S5 (step S6). Specifically, an intermediate value between the voltage value of the 2-bit transition signal 201-2 and the voltage value of the 1-bit transition signal 201-1 at the clock phase fixed position 251-1 becomes the corrected common voltage threshold value 152-2. .
  • step S1 the determination unit 11-1 determines the bit value indicated by the addition signal from the waveform of the received addition signal according to the clock output from the clock output unit 14.
  • step S6 the common voltage threshold value 152-1 is corrected to the corrected common voltage threshold value 152-2.
  • the phase of the 2-bit transition signal 201-2 at the corrected common voltage threshold 152-2 is different from the phase at the common voltage threshold 152-1.
  • the clock phase fixing position is also the corrected clock phase fixing position 251-2. Accordingly, the corrected common voltage threshold value 152-2 is also corrected.
  • the clock phase approaches the phase of the 2-bit transition signal. That is, the phase of the clock and the phase of the 2-bit transition signal are synchronized. As a result, the rising portions of the 1-bit transition signal 201-1 and the 2-bit transition signal 201-2 overlap, and the influence of the pre-cursor component is removed.
  • the equalization apparatus 10 determines the bit value indicated by the input signal from the waveform of the input signal according to the clock. Then, as a result of the determination, from the determined signal composed of a plurality of bits, the two consecutive bit values are the same, and the bit values before and after the two consecutive bit values are the two consecutive bit values. A 2-bit transition signal different from the above is detected, and the phase of the clock is synchronized with the phase of the detected 2-bit transition signal.
  • the influence of the pre-cursor component can be removed from the input signal input to the signal receiving side while avoiding an increase in circuit scale and power consumption.
  • the equalization unit 11 includes one determination unit and one addition unit, but may have an n-phase configuration (n is a natural number) including a plurality of determination units and addition units.
  • FIG. 7 is a block diagram showing another example of the configuration example of the first embodiment of the equalization apparatus of the present invention.
  • An equalizing apparatus 110 shown in FIG. 7 has a two-phase circuit configuration of the equalizing apparatus 10 shown in FIG.
  • the equalization unit 111 includes two determination units 11-1 and two addition units 11-2, the influence of the post-cursor component is removed in two stages. Even in this case, the configurations and operations of the phase detection unit 12, the phase timing determination unit 13, and the clock output unit 14 for removing the influence of the pre-cursor component are the same as those of the equalization apparatus 10 shown in FIG. Therefore, description is abbreviate
  • the equalizer has an n-phase configuration, the influence of the pre-cursor component is removed from the input signal input to the signal receiving side while avoiding an increase in circuit scale and power consumption. can do.
  • FIG. 8 is a block diagram showing an example of the configuration of the second embodiment of the equalization apparatus of the present invention.
  • the equalization apparatus includes the determination unit 11-1 corresponding to the duobinary transmission method.
  • a determination unit 21-1a that is a first determination unit and a determination unit 21-1b that is a second determination unit are provided instead of the determination unit 11-1.
  • a selection unit 21-3 is provided.
  • the determination unit 21-1a receives the addition signal output from the addition unit 21-2. Then, the bit value indicated by the added signal is determined from the waveform of the received added signal according to the clock output from the clock output unit 14. At this time, the determination unit 21-1a determines the bit value with reference to the first voltage threshold value obtained by increasing the threshold value for determining the bit value by the voltage value corresponding to the first post-cursor included in the input signal. judge. Then, the determination unit 21-1a outputs the first determined signal composed of a plurality of bits to the selection unit 21-3 as a result of the determination.
  • the determination unit 21-1b receives the addition signal output from the addition unit 21-2. Then, the bit value indicated by the added signal is determined from the waveform of the received added signal according to the clock output from the clock output unit 14. At this time, the determination unit 21-1b sets the bit value with reference to the second voltage threshold obtained by reducing the threshold for determining the bit value by the voltage value corresponding to the first post-cursor included in the input signal. judge. Then, the determination unit 21-1b outputs a second determined signal composed of a plurality of bits to the selection unit 21-3 as a result of the determination.
  • the selection unit 21-3 receives the first determined signal output from the determination unit 21-1a and the second determined signal output from the determination unit 21-1b. Then, the received first determined signal or second determined signal is selected for each bit. At this time, which signal bit is selected is determined based on the bit value of the bit that has been previously selected. Then, the selection unit 21-3 outputs a signal indicating the bit value of the selected bit to the addition unit 21-2 and the phase detection unit 12 as a determined signal.
  • the equalization unit 21 performs speculative execution.
  • Speculative execution generally means that the computer executes code that might actually discard the result.
  • the bit value indicated by the input signal is determined based on a value obtained by increasing or decreasing the common voltage threshold by the voltage value corresponding to the first post cursor. As a result, the one that correctly equalizes the input signal is selected. In other words, the result that is not correctly equalized is discarded.
  • the determination units 21-1a and 21-1b perform determination in consideration of a voltage value corresponding to the first post cursor. That is, a signal including the influence of the first post-cursor is output to the phase detection unit 12 as a determined signal. Therefore, also in the present embodiment, as in the first embodiment described above, the determined signal includes the 1-bit transition signal and the 2-bit transition signal.
  • phase detection unit 12 the phase timing determination unit 13, and the clock output unit 14 operate in the same manner as in the first embodiment described above, thereby avoiding an increase in circuit scale and an increase in power consumption while receiving signals.
  • the influence of the pre-cursor component can be removed from the input signal input to the side.
  • the equalization unit includes an n-phase (multiple determination units 21-1a and 21-1b, an addition unit 21-2, and a selection unit 21-3).
  • n may be a natural number).
  • FIG. 9 is a block diagram showing another example of the configuration of the second embodiment of the equalization apparatus of the present invention.
  • the equalizer 120 shown in FIG. 9 has a two-phase circuit configuration of the equalizer 20 shown in FIG.
  • the equalization unit 121 includes two determination units 21-1a and 21-1b, two addition units 21-2, and two selection units 21-3, the influence of the post-cursor component is expressed in two stages. Remove with.
  • the configurations and operations of the phase detection unit 12, the phase timing determination unit 13, and the clock output unit 14 for removing the influence of the pre-cursor component are the same as those of the equalization apparatus 20 shown in FIG. Therefore, description is abbreviate
  • the equalizer has an n-phase configuration, the influence of the pre-cursor component is removed from the input signal input to the signal receiving side while avoiding an increase in circuit scale and power consumption. can do.
  • the equalization units 11 and 111 and the equalization units 21 and 121 correspond to the duobinary transmission method, and the bit value is obtained from the waveform of a signal indicating three values. The case of determining is described.
  • the equalization units 11 and 111 in the first embodiment may determine the bit value from the waveform of a signal indicating a binary value.
  • the determination unit 11-1 can detect the 2-bit transition signal by determining the bit value and the waveform transition. Then, the influence of the pre-cursor can be eliminated by synchronizing the phase of the detected 2-bit transition signal with the phase of the clock.
  • the equalization units 21 and 121 in the second embodiment may determine the bit value from a binary signal.
  • the determination units 21-1a and 21-1b can detect the 2-bit transition signal by determining the bit value and the waveform transition. Then, the influence of the pre-cursor can be eliminated by synchronizing the phase of the detected 2-bit transition signal with the phase of the clock.
  • the processing in the equalizer is recorded on a recording medium that can be read by the equalizer, in addition to the above-described dedicated hardware.
  • the program recorded on the recording medium may be read by the equalization device and executed.
  • the recording medium that can be read by the equalizer refers to a transfer medium such as a flexible disk, a magneto-optical disk, a DVD, and a CD, and an HDD built in the equalizer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Dc Digital Transmission (AREA)

Abstract

　信号の送信側から送信された信号を入力信号として受信し、受信した入力信号の波形の劣化を等化する等化装置であって、入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する。そして、判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、その連続する２つのビット値の前後のビット値がその連続する２つのビット値と異なる２ビット遷移信号を検出し、クロックの位相を検出された２ビット遷移信号の位相に同期させる。

Description

等化装置、等化方法及びプログラム
　本発明は、信号の波形の劣化を等化する等化装置、等化方法及びプログラムに関する。
　近年、通信速度の高速化に伴って伝送線路の帯域不足が顕在化してきている。この伝送線路の帯域不足によって引き起こされる問題として符号間干渉がある。符号間干渉とは、０または１のビット値を示す隣接する信号同士が伝送中に干渉し合うことである。この符号間干渉によって信号の波形が劣化し、信号の受信側へ入力された入力信号からビット値を判定しにくくなる。
　この入力信号の波形の劣化を解決する方法として、波形等化が挙げられる。波形等化とは、符号間干渉による信号の波形の劣化に応じて信号の波形の一部を意図的に変える技術である。
　図１は、符号間干渉によって劣化した入力信号の一例を示す図である。
　図１に示すように、入力信号の波形の劣化には、メインタップよりも前にあるプリカーソル成分と、メインタップよりも後ろにあるポストカーソル成分とがある。
　ここで、ポストカーソル成分の影響を除去することができる判定帰還型等化器が例えば、非特許文献１に開示されている。判定帰還型等化では、入力信号の波形からその入力信号が示すビット値を判定する。そして、その判定の結果に基づき、次に受信側へ入力される入力信号から、既に受信した入力信号の波形の劣化の影響を除去する。
　そのため、判定帰還型等化では、既に判定されたポストカーソル成分を考慮してその後に入力される入力信号からそのポストカーソル成分の影響を除去することはできる。しかし、プリカーソル成分は、未だ判定されていないため、その後に入力される入力信号からそのプリカーソル成分の影響を除去することはできない。
　符号間干渉による信号の劣化を完全になくすためには、このプリカーソル成分の影響を除去する必要がある。プリカーソル成分の影響を除去するためには通常、信号を送信する送信側による波形等化が用いられる。送信側による波形等化では、送信する信号が予め分かっているため、プリカーソル成分を考慮した波形等化が可能となる。
　ここで、送信側による波形等化と受信側による波形等化とを組み合わせた技術が例えば、非特許文献２に開示されている。非特許文献２に開示されている技術では、送信側による波形等化と、受信側による判定帰還型等化とを組み合わせることで、ポストカーソル成分の影響とプリカーソル成分の影響との両方を除去することができる。その結果、符号間干渉による信号の劣化を完全になくすことができる。
Jihong　Ren　et　al,　"Precursor　ISI　Reduction　in　High-Speed　I/O,"　Symposium　on　VLSI　Circuits,　pp.　134-135　,　june　2007 Vladimir　Stojanovich　et　al,　"Adaptive　Equalization　and　Data　Recovery　in　a　Dual-Mode　(PAM2/4)Serial　Link　Transceiver,"　Symposium　on　VLSI　Circuits,　pp.　348-　351,　june　2004
　非特許文献２に開示されている技術のように送信側でプリカーソル成分の影響を除去する場合、入力信号の波形から計算された係数を、受信側から送信側へ帰還する必要がある。これは、入力信号の波形に基づいて送信側でプリカーソル成分の影響を除去するためである。
　この場合、この帰還に必要な回路や配線によって受信側の装置の規模が大きくなるとともに消費電力が増加するという問題点がある。
　本発明は、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる等化装置、等化方法及びプログラムを提供することを目的とする。
　上記目的を達成するために本発明の等化装置は、信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置であって、
　前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定し、該判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる。
　また、上記目的を達成するために本発明の等化方法は、信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置における等化方法であって、
　前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する判定処理と、
　前記判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる同期処理と、を有する。
　また、上記目的を達成するために本発明のプログラムは、信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置に、
　前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する判定機能と、
　前記判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる同期機能と、を実現させる。
　本発明によれば、等化装置は、入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する。そして判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、その連続する２つのビット値の前後のビット値がその連続する２つのビット値と異なる２ビット遷移信号を検出し、クロックの位相を検出された２ビット遷移信号の位相に同期させる。
　そのため、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
符号間干渉によって劣化した入力信号の一例を示す図である。 本発明の等化装置の第１の実施形態の構成の一例を示すブロック図である。 図２に示した判定部から出力された判定済信号の２ビット遷移信号及び１ビット遷移信号の一例を示す図である。 図２に示した判定部から出力された判定済信号の２ビット遷移信号及び１ビット遷移信号の他の例を示す図である。 図４に示した例においてプリカーソル成分による影響を除去する動作を説明するための図である。 図２に示した等化装置がプリカーソル成分による影響を除去する動作を説明するためのフローチャートである。 本発明の等化装置の第１の実施形態の構成の他の例を示すブロック図である。 本発明の等化装置の第２の実施形態の構成の一例を示すブロック図である。 本発明の等化装置の第２の実施形態の構成の他の例を示すブロック図である。
　以下に、本発明の実施の形態について図面を参照して説明する。
　（第１の実施形態）
　図２は、本発明の等化装置の第１の実施形態の構成の一例を示すブロック図である。
　本実施形態の等化装置１０は図２に示すように、等化部１１と、２ビット遷移パターンフィルタ１２－１を有する位相検出部１２と、位相タイミング決定部１３と、クロック出力部１４とを備えている。
　なお、本実施形態において等化部１１は、デュオバイナリ伝送方式に対応している。デュオバイナリ伝送方式とは、隣接する信号同士に限って符号間干渉を許容する伝送方式のことである。これにより、信号の送信側と受信側との間の信号の伝送に必要な周波数帯域を圧縮することができる。従って、低帯域伝送が可能となる。
　デュオバイナリ伝送方式では、信号の送信側は、送信するデータの隣接する例えば２ビットの変化に応じてデータを信号に変調し、変調された信号が受信側への入力信号となる。この入力信号は、隣接する２ビットのビット値の変化に応じて「０」または「１」または「２」の３値のいずれか示す。具体的には、隣接する２つのビットのビット値のいずれもが「０」である場合、受信側へ入力される入力信号は「０」となる。また、隣接する２つのビットのビット値の一方が「１」であり、他方が「０」である場合、入力信号は「１」となる。また、隣接するビットの２つのビット値のいずれもが「１」である場合、入力信号は「２」となる。
　等化部１１は、上述したような３値を示す信号の波形から０または１のビット値を判定し、判定した結果であり、複数のビットから構成される判定済信号を出力する判定部１１－１と、加算部１１－２とを備えている。
　加算部１１－２は、信号の送信側から送信された信号を入力信号として受信する。そして、受信した入力信号と、判定部１１－１から出力された判定済信号とを加算した加算信号を生成し、生成された加算信号を判定部１１－１へ出力する。
　判定部１１－１は、加算部１１－２から出力された加算信号を受け付ける。そして、受け付けた加算信号の波形から、その加算信号が示すビット値を判定する。なお、この判定は、クロック出力部１４から出力されたクロックに従って行われる。そして、判定部１１－１は、加算部１１－２及び位相検出部１２へ判定済信号を出力する。このように、判定部１１－１による判定の結果を加算部１１－２へフィードバックすることにより、ポストカーソル成分の影響は除去することができる。
　位相検出部１２は、等化部１１から出力された判定済信号を受け付け、２ビット遷移パターンフィルタ１２－１を用い、受け付けた判定済信号から２ビット遷移信号を検出する。なお、２ビット遷移信号とは、判定済信号のうち、連続する２つのビット値が同じであり、その連続する２つのビット値の前後のビット値がその連続する２つのビット値と異なる信号のことである。例えば、ビット列「０１１０」の「１１」の部分、または、ビット列「１００１」の「００」の部分が２ビット遷移信号となる。なお、後述する１ビット遷移信号とは、判定済信号のうち連続する２つのビットのビット値が異なる信号のことである。そして、位相検出部１２は、コモン電圧閾値における２ビット遷移信号の位相を示す位相情報を位相タイミング決定部１３へ出力する。なお、コモン電圧閾値は、差動信号における中央の電位である。
　位相タイミング決定部１３は、位相検出部１２から出力された位相情報を受け付け、受け付けた位相情報が示す位相に基づき、クロックを発生させるタイミングを決定する。具体的には、位相タイミング決定部１３は、受け付けた位相情報が示す位相よりもクロックの位相が遅れている場合、クロックの位相が進むようにクロックを発生させるタイミングを調整する。一方、位相情報が示す位相よりもクロックの位相が進んでいる場合には、クロックの位相が遅れるようにクロックを発生させるタイミングを調整する。そして、位相タイミング決定部１３は、決定されたタイミングを示すタイミング情報をクロック出力部１４へ出力する。
　クロック出力部１４は、位相タイミング決定部１３から出力されたタイミング情報を受け付け、受け付けたタイミング情報が示すタイミングでクロックを発生させ、発生させたクロックを等化部１１へ出力する。
　以下に、上記のように構成された等化装置１０においてプリカーソル成分による影響を除去する動作について説明する。
　プリカーソル成分による影響を除去する動作を説明する前に、まず、符号間干渉がない場合について説明する。
　図３は、図２に示した判定部１１－１から出力された判定済信号の２ビット遷移信号及び１ビット遷移信号の一例を示す図である。図３は、プリカーソル成分による影響がない場合を示している。
　本実施形態においては上述したように、デュオバイナリ伝送方式を用いているため、メインビットのサンプリングポイントは、サンプリングポイント１５１に示す位置となる。なお、メインビットとはビット値を判定する対象となっているビットのことである。
　プリカーソル成分による影響がない場合、図３に示すようにサンプリングポイント１５１において、１ビット遷移信号１０１－１と２ビット遷移信号１０１－２との立ち上がり部分が重なっている。このように、サンプリングポイント１５１において１ビット遷移信号１０１－１と２ビット遷移信号１０１－２との立ち上がり部分が重なっていることは、プリカーソル成分による影響がないことを示している。
　図４は、図２に示した判定部１１－１から出力された判定済信号の２ビット遷移信号及び１ビット遷移信号の他の例を示す図である。図４は、プリカーソル成分による影響がある場合を示している。
　プリカーソル成分による影響がある場合、図４に示すようにサンプリングポイント１５１において、１ビット遷移信号２０１－１と２ビット遷移信号２０１－２との立ち上がり部分が重なっていない。この場合、１ビット遷移信号２０１－１と２ビット遷移信号２０１－２との立ち上がり部分が重なる位置までサンプリングポイント１５１を移動させることができれば、プリカーソル成分による影響が除去されたことになる。
　図５は、図４に示した例においてプリカーソル成分による影響を除去する動作を説明するための図である。また、図６は、図２に示した等化装置１０がプリカーソル成分による影響を除去する動作を説明するためのフローチャートである。
　まず、加算部１１－２は、信号の送信側から送信された信号を入力信号として受信する。そして、受信した入力信号と、判定部１１－１から出力された判定済信号とを加算した加算信号を生成し、生成された加算信号を判定部１１－１へ出力する。
　判定部１１－１は、加算部１１－２から出力された加算信号を受け付ける。そして、クロック出力部１４から出力されたクロックに従い、受け付けた加算信号の波形から、その加算信号が示すビット値を判定する（ステップＳ１）。
　そして、判定部１１－１は、加算部１１－２及び位相検出部１２へ判定済信号を出力する。
　判定部１１－１から出力された判定済信号を受け付けた位相検出部１２は、２ビット遷移パターンフィルタ１２－１を用い、受け付けた判定済信号から２ビット遷移信号２０１－２を検出する（ステップＳ２）。
　次に、位相検出部１２は、検出された２ビット遷移信号２０１－２のコモン電圧閾値１５２－１における位相を示す位相情報を位相タイミング決定部１３へ出力する。
　位相検出部１２から出力された位相情報を受け付けた位相タイミング決定部１３は、受け付けた位相情報が示す位相に基づき、クロックを発生させるタイミングを決定する（ステップＳ３）。これにより、クロックの位相がクロック位相固定位置２５１－１に固定される。
　そして、位相タイミング決定部１３は、クロック位相固定位置２５１－１がクロックを発生させるタイミングであることを示すタイミング情報をクロック出力部１４へ出力する。
　位相タイミング決定部１３から出力されたタイミング情報を受け付けたクロック出力部１４は、受け付けたタイミング情報が示すタイミングでクロックを発生させる（ステップＳ４）。そして、クロック出力部は、発生させたクロックを等化部１１へ出力する。
　次に、クロック出力部１４から出力されたクロックの位相の変化に応じ、判定部１１－１における等化が最適化される（ステップＳ５）。
　そして、ステップＳ５における等化の最適化により、コモン電圧閾値１５２－１が修正される（ステップＳ６）。具体的には、クロック位相固定位置２５１－１における２ビット遷移信号２０１－２の電圧値と、１ビット遷移信号２０１－１の電圧値との中間値が修正後コモン電圧閾値１５２－２となる。
　そして、ステップＳ１の動作へ遷移し、判定部１１－１は、クロック出力部１４から出力されたクロックに従い、受け付けた加算信号の波形からその加算信号が示すビット値を判定する。
　ここで、上述したステップＳ６においてコモン電圧閾値１５２－１は、修正後コモン電圧閾値１５２－２へ修正されている。これにより、２ビット遷移信号２０１－２の修正後コモン電圧閾値１５２－２における位相は、コモン電圧閾値１５２－１における位相とは異なる位相となる。これに伴い、クロックの位相の固定位置も、修正後クロック位相固定位置２５１－２となる。これに伴い、修正後コモン電圧閾値１５２－２もまた修正される。
　このように、上述したステップＳ１～Ｓ６の動作を繰り返すことにより、クロックの位相が２ビット遷移信号の位相に近づいていく。つまり、クロックの位相と２ビット遷移信号の位相とが同期するようになる。これにより、１ビット遷移信号２０１－１と２ビット遷移信号２０１－２との立ち上がり部分とが重なり、プリカーソル成分による影響が除去されたこととなる。
　このように本実施形態において等化装置１０は、入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する。そして判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、その連続する２つのビット値の前後のビット値がその連続する２つのビット値と異なる２ビット遷移信号を検出し、クロックの位相を検出された２ビット遷移信号の位相に同期させる。
　そのため、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
　なお、本実施形態において等化部１１は、判定部及び加算部を１つずつ備えていたが、判定部及び加算部を複数備えたｎ相（ｎは自然数）の構成としてもよい。
　図７は、本発明の等化装置の第１の実施形態の構成例の他の例を示すブロック図である。図７に示す等化装置１１０は、図２に示した等化装置１０の回路構成を２相としたものである。
　図７に示すように等化部１１１が２つの判定部１１－１及び２つの加算部１１－２を備える場合、ポストカーソル成分の影響を２段階で除去する。この場合でもプリカーソル成分の影響を除去するための位相検出部１２、位相タイミング決定部１３及びクロック出力部１４の構成や動作は、図２に示した等化装置１０と同様である。そのため、ここでは説明を省略する。
　このように本実施形態において等化部をｎ相の構成としても、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
　（第２の実施形態）
　図８は、本発明の等化装置の第２の実施形態の構成の一例を示すブロック図である。
　第１の実施形態において等化装置は、デュオバイナリ伝送方式に対応した判定部１１－１を備えていた。本実施形態では、判定部１１－１の代わりに第１の判定部である判定部２１－１ａと、第２の判定部である判定部２１－１ｂとを備えている。また、選択部２１－３を備えている。
　判定部２１－１ａは、加算部２１－２から出力された加算信号を受け付ける。そして、受け付けた加算信号の波形からその加算信号が示すビット値をクロック出力部１４から出力されるクロックに従って判定する。この際、判定部２１－１ａは、入力信号に含まれる第一のポストカーソルに相当する電圧値分だけビット値を判定するための閾値を増加させた第１の電圧閾値を基準としてビット値を判定する。そして、判定部２１－１ａは、判定の結果であり、複数のビットから構成される第１の判定済信号を選択部２１－３へ出力する。
　判定部２１－１ｂは、加算部２１－２から出力された加算信号を受け付ける。そして、受け付けた加算信号の波形からその加算信号が示すビット値をクロック出力部１４から出力されるクロックに従って判定する。この際、判定部２１－１ｂは、入力信号に含まれる第一のポストカーソルに相当する電圧値分だけビット値を判定するための閾値を減少させた第２の電圧閾値を基準としてビット値を判定する。そして、判定部２１－１ｂは、判定の結果であり、複数のビットから構成される第２の判定済信号を選択部２１－３へ出力する。
　選択部２１－３は、判定部２１－１ａから出力された第１の判定済信号と、判定部２１－１ｂから出力された第２の判定済信号とを受け付ける。そして、受け付けた第１の判定済信号または第２の判定済信号をビット毎に選択する。このとき、どちらの信号のビットが選択されるかは、既に選択された１つ前のビットのビット値に基づいて決められる。そして、選択部２１－３は、選択されたビットのビット値を示す信号を判定済信号として加算部２１－２及び位相検出部１２へ出力する。
　このように本実施形態において等化部２１は、投機的実行を行う。投機的実行とは一般的には、コンピュータが実際にはその結果を破棄してしまうかもしれないコードを実行することをいう。本実施形態では、第１のポストカーソルに相当する電圧値分だけコモン電圧閾値を増減させた値を基準として入力信号が示すビット値を判定する。そして、結果として入力信号が正しく等化されている方を選択する。つまり、正しく等化されていない方の結果は破棄されることとなる。
　また、本実施形態において判定部２１－１ａ，２１－１ｂは、第１のポストカーソルに相当する電圧値分を考慮して判定を行っている。つまり、第１のポストカーソルの影響を含んだ信号が判定済信号として位相検出部１２へ出力される。従って、本実施形態においても上述した第１の実施形態と同様に、判定済信号に１ビット遷移信号と２ビット遷移信号とが含まれることとなる。
　そのため、位相検出部１２、位相タイミング決定部１３及びクロック出力部１４が上述した第１の実施形態と同様に動作することにより、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
　なお、本実施形態においても上述した第１の実施形態と同様に、等化部が判定部２１－１ａ，２１－１ｂ、加算部２１－２及び選択部２１－３を複数備えたｎ相（ｎは自然数）の構成としてもよい。
　図９は、本発明の等化装置の第２の実施形態の構成の他の例を示すブロック図である。図９に示す等化装置１２０は、図８に示した等化装置２０の回路構成を２相としたものである。
　図９に示すように等化部１２１が２つの判定部２１－１ａ，２１－１ｂ、２つの加算部２１－２及び２つの選択部２１－３を備える場合、ポストカーソル成分の影響を２段階で除去する。但し、この場合でもプリカーソル成分の影響を除去するための位相検出部１２、位相タイミング決定部１３及びクロック出力部１４の構成や動作は、図８に示した等化装置２０と同様である。そのため、ここでは説明を省略する。
　このように本実施形態において等化部をｎ相の構成としても、回路規模の増大や消費電力の増加を回避しつつ、信号の受信側へ入力される入力信号からプリカーソル成分の影響を除去することができる。
　なお、上述した第１の実施形態及び第２の実施形態では、等化部１１，１１１及び等化部２１，１２１は、デュオバイナリ伝送方式に対応し、３値を示す信号の波形からビット値を判定する場合について説明した。
　ここで、第１の実施形態における等化部１１，１１１は、２値を示す信号の波形からビット値を判定してもよい。この場合、判定部１１－１がビット値と波形遷移とを判定することにより、２ビット遷移信号を検出することができる。そして、検出された２ビット遷移信号の位相とクロックの位相とを同期させることにより、プリカーソルの影響を除去することができる。
　同様に、第２の実施形態における等化部２１，１２１は、２値を示す信号からビット値を判定してもよい。この場合、判定部２１－１ａ，２１－１ｂがビット値と波形遷移とを判定することにより、２ビット遷移信号を検出することができる。そして、検出された２ビット遷移信号の位相とクロックの位相とを同期させることにより、プリカーソルの影響を除去することができる。
　また、本発明においては、等化装置内の処理は上述の専用のハードウェアにより実現されるもの以外に、その機能を実現するためのプログラムを等化装置にて読取可能な記録媒体に記録し、この記録媒体に記録されたプログラムを等化装置に読み込ませ、実行するものであっても良い。等化装置にて読取可能な記録媒体とは、フレキシブルディスク、光磁気ディスク、ＤＶＤ、ＣＤなどの移設可能な記録媒体の他、等化装置に内蔵されたＨＤＤなどを指す。
　以上、実施例を参照して本願発明を説明したが、本願発明は上記実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２００９年６月２３日に出願された日本出願特願２００９－１４８６２９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
 
 
 

Claims (15)

  1. 　信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置であって、
    　前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定し、該判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる等化装置。
  2. 　請求項１に記載の等化装置において、
    　前記クロックを出力するクロック出力部と、
    　前記クロック出力部から出力された前記クロックに従い、前記入力信号の波形から当該入力信号が示すビット値を判定し、該判定した結果を前記判定済信号として出力する等化部と、
    　前記等化部から出力された判定済信号を受け付け、該受け付けた判定済信号から前記２ビット遷移信号を検出し、前記クロックの位相の変化に応じて変化する電圧閾値における前記検出された前記２ビット遷移信号の位相を示す位相情報を出力する位相検出部と、
    　前記位相検出部から出力された位相情報を受け付け、該受け付けた位相情報が示す位相に基づいて前記クロックを発生させるタイミングを決定し、該決定されたタイミングを示すタイミング情報を出力する位相タイミング決定部と、を有し、
    　前記クロック出力部は、前記位相タイミング決定部から出力されたタイミング情報が示すタイミングで前記クロックを発生させ、該発生させた前記クロックを出力する等化装置。
  3. 　請求項２に記載の等化装置において、
    　前記等化部は、
    　前記入力信号と前記判定済信号とを受け付け、該受け付けた前記入力信号と前記判定済信号とを加算した加算信号を出力する加算部と、
    　前記クロックに従い、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定した結果を前記判定済信号として出力する判定部と、を有する等化装置。
  4. 　請求項２に記載の等化装置において、
    　前記等化部は、
    　前記入力信号と前記判定済信号とを受け付け、該受け付けた前記入力信号と前記判定済信号とを加算した加算信号を出力する加算部と、
    　前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた第１の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を前記クロックに従って判定し、該判定の結果であり、複数のビットから構成される第１の判定済信号を出力する第１の判定部と、
    　前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた前記第１の電圧閾値とは異なる第２の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定の結果であり、複数のビットから構成される第２の判定済信号を出力する第２の判定部と、
    　前記第１の判定済信号または前記第２の判定済信号をビット毎に選択し、該選択されたビットのビット値を示す信号を前記判定済信号として出力する選択部と、を有する等化装置。
  5. 　請求項４に記載の等化装置において、
    　前記選択部は、前記選択の対象となるビットよりも前に選択したビットのビット値に基づき、前記第１の判定済信号または第２の判定済信号をビット毎に選択する等化装置。
  6. 　信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置における等化方法であって、
    　前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する判定処理と、
    　前記判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なる２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる同期処理と、を有する等化方法。
  7. 　請求項６に記載の等化方法において、
    　前記同期処理は、
    　前記判定済信号から前記２ビット遷移信号を検出する処理と、
    　前記クロックの位相の変化に応じて変化する電圧閾値における前記検出された前記２ビット遷移信号の位相に基づき、前記クロックを発生させるタイミングを決定する処理と、を含む等化方法。
  8. 　請求項７に記載の等化方法において、
    　前記判定処理は、
    　前記入力信号と前記判定済信号とを加算した加算信号を生成する処理と、
    　前記クロックに従い、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定した結果を前記判定済信号とする処理と、を含む等化方法。
  9. 　請求項７に記載の等化方法において、
    　前記判定処理は、
    　前記入力信号と前記判定済信号とを加算した加算信号を生成する処理と、
    　前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた第１の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を前記クロックに従って判定し、該判定の結果であり、複数のビットから構成される第１の判定済信号を生成する処理と、
    　前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた前記第１の電圧閾値とは異なる第２の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定の結果であり、複数のビットから構成される第２の判定済信号を生成する処理と、
    　前記第１の判定済信号または前記第２の判定済信号をビット毎に選択し、該選択されたビットのビット値を示す信号を前記判定済信号とする選択処理と、を含む等化方法。
  10. 　請求項９に記載の等化方法において、
    　前記選択処理は、前記選択の対象となるビットよりも前に選択したビットのビット値に基づき、前記第１の判定済信号または第２の判定済信号をビット毎に選択する処理である等化方法。
  11. 　信号の送信側から送信された信号を入力信号として受信し、該受信した入力信号の波形の劣化を等化する等化装置に、
    　前記入力信号の波形から、当該入力信号が示すビット値をクロックに従って判定する判定機能と、
    　前記判定の結果であり、複数のビットから構成される判定済信号から、連続する２つのビット値が同じであり、当該連続する２つのビット値の前後のビット値が当該連続する２つのビット値と異なるである２ビット遷移信号を検出し、前記クロックの位相を前記検出された２ビット遷移信号の位相に同期させる同期機能と、を実現させるためのプログラム。
  12. 　請求項１１に記載のプログラムにおいて、
    　前記同期機能は、
    　前記判定済信号から前記２ビット遷移信号を検出する機能と、
    　前記クロックの位相の変化に応じて変化する電圧閾値における前記検出された前記２ビット遷移信号の位相に基づき、前記クロックを発生させるタイミングを決定する機能と、を含むプログラム。
  13. 　請求項１２に記載のプログラムにおいて、
    　前記判定機能は、
    　前記入力信号と前記判定済信号とを加算した加算信号を生成する機能と、
    　前記クロックに従い、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定された結果を前記判定済信号とする機能と、を含むプログラム。
  14. 　請求項１２に記載のプログラムにおいて、
    　前記判定機能は、
    　前記入力信号と前記判定済信号とを加算した加算信号を生成する機能と、
    　前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた第１の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を前記クロックに従って判定し、該判定の結果であり、複数のビットから構成される第１の判定済信号を生成する機能と、
    　前記入力信号に含まれるポストカーソルによる当該入力信号の電圧値の変化に応じた前記第１の電圧閾値とは異なる第２の電圧閾値を基準とし、前記加算信号の波形から当該加算信号が示すビット値を判定し、該判定の結果であり、複数のビットから構成される第２の判定済信号を生成する機能と、
    　前記第１の判定済信号または前記第２の判定済信号をビット毎に選択し、該選択されたビットのビット値を示す信号を前記判定済信号とする選択機能と、を含むプログラム。
  15. 　請求項１４に記載のプログラムにおいて、
    　前記選択機能は、前記選択の対象となるビットよりも前に選択したビットのビット値に基づき、前記第１の判定済信号または第２の判定済信号をビット毎に選択する機能であるプログラム。
PCT/JP2010/059257 2009-06-23 2010-06-01 等化装置、等化方法及びプログラム WO2010150624A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011519716A JP5423793B2 (ja) 2009-06-23 2010-06-01 等化装置、等化方法及びプログラム
US13/378,632 US8638842B2 (en) 2009-06-23 2010-06-01 Equalization device, equalization method, and program

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009148629 2009-06-23
JP2009-148629 2009-06-23

Publications (1)

Publication Number Publication Date
WO2010150624A1 true WO2010150624A1 (ja) 2010-12-29

Family

ID=43386397

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/059257 WO2010150624A1 (ja) 2009-06-23 2010-06-01 等化装置、等化方法及びプログラム

Country Status (3)

Country Link
US (1) US8638842B2 (ja)
JP (1) JP5423793B2 (ja)
WO (1) WO2010150624A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015501589A (ja) * 2011-10-21 2015-01-15 日本テキサス・インスツルメンツ株式会社 推論的判定フィードバック等化を実行するための方法及び装置
US9166771B2 (en) 2013-10-25 2015-10-20 Fujitsu Limited Reception circuit

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6839354B2 (ja) * 2017-02-03 2021-03-10 富士通株式会社 Ｃｄｒ回路及び受信回路
US10432432B1 (en) * 2018-07-27 2019-10-01 Nxp B.V. Loss of signal detector with PVT compensation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198101A (ja) * 1991-09-03 1993-08-06 Matsushita Electric Ind Co Ltd タイミング再生装置とオートスライサ装置
JPH0845185A (ja) * 1994-08-02 1996-02-16 Canon Inc 情報再生装置
JPH09326170A (ja) * 1996-06-05 1997-12-16 Hitachi Ltd 磁気ディスク記録装置の等化フィルタ係数設定方法
JPH1027433A (ja) * 1996-07-09 1998-01-27 Matsushita Electric Ind Co Ltd ディジタル信号の復号装置
JPH10326457A (ja) * 1997-05-26 1998-12-08 Victor Co Of Japan Ltd 自動等化システム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4805197A (en) * 1986-12-18 1989-02-14 Lecroy Corporation Method and apparatus for recovering clock information from a received digital signal and for synchronizing that signal
JPH0767062B2 (ja) 1992-02-27 1995-07-19 日本電気株式会社 ディジタル信号記録再生装置用自動等化器
JP3293742B2 (ja) 1996-06-28 2002-06-17 日本電気株式会社 判定帰還型信号推定器
JP3070569B2 (ja) 1998-02-04 2000-07-31 日本電気株式会社 自動等化器及びこれに用いるサンプリングクロック生成方法並びに記録媒体

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198101A (ja) * 1991-09-03 1993-08-06 Matsushita Electric Ind Co Ltd タイミング再生装置とオートスライサ装置
JPH0845185A (ja) * 1994-08-02 1996-02-16 Canon Inc 情報再生装置
JPH09326170A (ja) * 1996-06-05 1997-12-16 Hitachi Ltd 磁気ディスク記録装置の等化フィルタ係数設定方法
JPH1027433A (ja) * 1996-07-09 1998-01-27 Matsushita Electric Ind Co Ltd ディジタル信号の復号装置
JPH10326457A (ja) * 1997-05-26 1998-12-08 Victor Co Of Japan Ltd 自動等化システム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KOICHI YAMAGUCHI ET AL.: "12Gb/s duobinary signaling with x2 oversampled edge equalization", IEICE TECHNICAL REPORT, vol. 105, no. 96, 20 May 2005 (2005-05-20), pages 13 - 18 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015501589A (ja) * 2011-10-21 2015-01-15 日本テキサス・インスツルメンツ株式会社 推論的判定フィードバック等化を実行するための方法及び装置
US9166771B2 (en) 2013-10-25 2015-10-20 Fujitsu Limited Reception circuit

Also Published As

Publication number Publication date
JP5423793B2 (ja) 2014-02-19
US8638842B2 (en) 2014-01-28
JPWO2010150624A1 (ja) 2012-12-10
US20120092049A1 (en) 2012-04-19

Similar Documents

Publication Publication Date Title
JP4331641B2 (ja) 等化回路を有する受信回路
JP4956840B2 (ja) 判定帰還等化装置及び方法
JP6912702B2 (ja) Ｃｄｒ回路及び受信回路
US9191244B2 (en) Equalizer and semiconductor device
US9143367B2 (en) Clock and data recovery architecture with adaptive digital phase skew
US9288087B2 (en) Data receiver circuit and method of adaptively controlling equalization coefficients using the same
JP4888393B2 (ja) クロック再生装置及び方法
JP5423793B2 (ja) 等化装置、等化方法及びプログラム
JP2021513280A (ja) 信号を処理する方法、システムおよび非一過性のコンピュータ読み取り可能記録媒体
JP5585583B2 (ja) クロック再生回路及びクロック再生方法
US11070349B1 (en) Clock and data recovery circuit and reception device having the same
KR102032370B1 (ko) 데이터 리커버리 회로 및 이를 이용한 적응적 이퀄라이제이션 계수 조절 방법
EP2237472B1 (en) Receiver with an isolated pulse detector
JP2014033347A (ja) アダプティブイコライザ、イコライザ調整方法、それを用いた半導体装置および情報ネットワーク装置
JP2013153313A (ja) 等化装置及び等化方法
JP5626215B2 (ja) 等化装置
EP1919121B1 (en) Determining oversampled data to be included in unit intervals
WO2012029597A1 (ja) クロック再生回路およびクロック再生方法
JP5369524B2 (ja) クロック・データ・リカバリ回路
JP6447142B2 (ja) 受信回路、受信装置および受信方法
JP2013165330A (ja) 通信システム，通信システムの受信機および送信機，および，通信方法
JPH05145452A (ja) 等化器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10791942

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13378632

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2011519716

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10791942

Country of ref document: EP

Kind code of ref document: A1