JP2014033347A - アダプティブイコライザ、イコライザ調整方法、それを用いた半導体装置および情報ネットワーク装置 - Google Patents

Abstract

【課題】
トレーニングパタンを用いることなく、自動調整可能な多タップに対応したアダプティブイコライザおよびその調整方法を提供する。
【解決手段】
受信したデータ信号を入力し、イコライザ量調整信号に基づいて波形整形を行い、データを出力する、多タップを備えた判定帰還型イコライザ１００と、前記判定帰還型イコライザの出力データから、予め決められたデータのパタンを検出するパタン検出部１４０と、位相の異なるクロックにより取得したデータを評価してイコライザ量調整信号を出力するイコライザ量調整部１５０とからなり、前記予め決められたデータのパタンの、異なる０と１との遷移における、前記イコライザ量調整信号に基づいて、前記判定帰還型イコライザの異なるタップを調整する。
【選択図】図１

Description

本発明は、高速データ伝送用受信回路の高域補償用のアダプティブイコライザおよびその調整方法に関する。

近年、サーバやルータなどの情報機器では装置間や回路基板間での高速データ伝送の要求が高まっており、伝送速度の向上とともに基板伝送損失が増加している。そのため、装置間や基板間の伝送用のＩＣにおいて、受信回路には高域補償回路（アナログイコライザ、判定帰還型イコライザ（ＤＦＥ： Decision Feedback Equalizer ）等）が必要である。

従来の高速データ伝送に用いる受信回路では、高域補償回路としてアナログイコライザのみを搭載している。イコライザの設定は、実装データに基づいて値を予め設定して行っており、実装のばらつき分の余裕を取った値の設定を行う。これに対して、近年伝送速度が向上しており、伝送損失の増大に伴い、アナログイコライザと多タップＤＦＥとを組み合わせて高域補償を行う必要がある。また、実装設計に対する誤差が大きくなること、電源電圧や温度などの回路特性が変化することなどが予測されるため、高域補償回路自身で自動的に最適化するアダプティブなイコライザ設定技術が必要となる。

図４（ａ）に、伝送システムの概略ブロック図を示す。送信回路１０内のプリエンファシス回路でプリエンファシスしたデジタル信号を伝送路２０で伝送する。伝送路２０により高域が減衰するため、受信回路３０内のイコライザ（ＤＦＥ）により高域の補償を行う。図４（ｂ）に、高速伝送の簡易ブロック図の一例を示す。高速伝送の受信回路３０では、受信信号を可変ゲインアンプＶＧＡ３１で増幅した後、アナログイコライザＥＱ３２と多タップＤＦＥ３３を組み合わせて高域補償を行い、リミットアンプＬＡ３４で増幅した後に、クロック・データ・リカバリＣＤＲ回路３５でクロック信号を取り出す。

高速伝送のためのイコライザ回路に関する技術として、特許文献１には、「タップ付き遅延回路を有し、入力信号に対してタップ係数込みの演算を行って等化出力信号を出力する等化フィルタ部と、前記等化フィルタ部のタップ係数を設定するタップ係数制御手段と、前記タップ係数を記憶するタップ係数記憶手段とを備えた波形等化器の波形等化方法であって、前記タップ係数記憶手段に記憶されたタップ係数を初期値に設定し、第１の時間に受信される既知信号を用い、前記等化フィルタ部のタップ係数のトレーニングを行い、該トレーニング終了時に前記トレーニング結果のタップ係数を前記タップ係数記憶手段に記憶する第１のステップと、前記タップ係数記憶手段に記憶された、前記トレーニング結果のタップ係数を用い、前記第１の時間に続く第２の時間、受信されるデータ信号のトラッキングを行う第２のステップとを有し、前記第１のステップおよび前記第２のステップを繰り返し行う波形等化方法。」と記載されている(請求項１参照）。

また、特許文献２には、「入力信号のレベル調整を行うイコライザの特性を調整するイコライザ調整方法であって、前記入力信号のデータ遷移に基づいて、第１のタイミングを選択し、前記入力信号の信号周期に基づき、前記第１のタイミングから一定時間前の第２のタイミングと、前記第１のタイミングから一定時間後の第３のタイミングとを選択し、前記第１のタイミングに基づき、前記入力信号をサンプリングし、前記サンプリングにより抽出したサンプリングデータから隣接するデータビットの値が互いに異なる連続する３ビットのデータを検出し、前記入力信号の受信波形が開口部を有するか否かを判定し、前記３ビットのデータを検出した場合、前記第１のタイミングでサンプリングした値と、前記第２のタイミングでサンプリングした値と、前記第３のタイミングでサンプリングした値と、前記開口部を有するか否かの判定とを参照して前記イコライザの特性の調整をするイコライザ調整方法。」と記載されている(請求項１参照）。

また、特許文献３には、「受信データに係る波形等化量を調整するためのデータを取得するデータ取得部と、取得した前記データのデータパタンを評価してＵｐ信号とＤｏｗｎ信号とを出力するデータパタン評価部と、前記Ｕｐ信号と前記Ｄｏｗｎ信号との数をカウントするＵｐ／Ｄｏｗｎ信号カウント部と、前記データ取得部で取得したデータの数をカウントして所定のカウント数を満たしているかを評価する取得データ数判定部と、カウントしたＵｐ信号の数とＤｏｗｎ信号の数との差分と所定の差分しきい値を比較して波形等化量調整信号を出力するＵｐ／Ｄｏｗｎ信号差分評価部とで構成される波形等化量調整回路。」と記載されている（請求項５参照）。

特開２００６−１４０９１０号公報 特開２０１１−１４９７３号公報 特開２０１０−９８５３２号公報

特許文献１には、トレーニングパタンとトレーニング期間を設けて等化フィルタの最適調整を行うことが記載されているが、データ信号中にトレーニング期間を設けてトレーニングパタンを入れる必要があるため、伝送するデータ量が少なくなること、また、伝送規格とは異なることから、適用が困難である。

特許文献２には、０１０パタンを検出し、０→１と１→０のエッジ間が１ＵＩとなるように閾値を変えて最適調整することが開示されているが、１タップのみ調整可能な構成であり、多タップには未対応である。また、検出パタン０１０以前のデータの符号間干渉（ＩＳＩ）の影響による収束のばらつきが大きくなってしまう。

特許文献３には、ランダムな信号パタンの０（又は１）連続ビット後の０→１（又は１→０）の推移点のＨｉｇｈ／Ｌｏｗによってイコライザの過不足を判別して、イコライザ量を最適調整することが記載されているが、１タップのみ調整可能な構成であり、多タップには未対応である。

本発明は、トレーニングパタンを用いることなく、自動調整可能な多タップに対応したアダプティブイコライザおよびその調整方法を提供することを目的とする。

上記課題を解決するために、本発明のアダプティブイコライザは、受信したデータ信号を入力し、イコライザ量調整信号に基づいて波形整形を行い、データを出力する、多タップを備えた判定帰還型イコライザと、前記判定帰還型イコライザの出力データから、予め決められたデータのパタンを検出するパタン検出部と、位相の異なるクロックにより取得したデータを評価してイコライザ量調整信号を出力するイコライザ量調整部とからなり、前記予め決められたデータのパタンの、異なる０と１との遷移における、前記イコライザ量調整信号に基づいて、前記判定帰還型イコライザの異なるタップを調整するようにしたことを特徴とするものである。

本発明のアダプティブイコライザにおいて、複数のイコライザ量調整部を備え、前記イコライザ量調整部は、それぞれ、予め決められたデータのパタンの、異なる０と１との遷移における、イコライザ量調整信号を出力するものでよい。

また、上記のアダプティブイコライザにおいて、予め決められたデータのパタンは、０の連続ビット後の０１の繰り返しパタン、または、１の連続ビット後の１０の繰り返しパタンでよい。

また、上記のアダプティブイコライザにおいて、０１の繰り返しパタンまたは１０の繰り返しパタンの、最初の０→１または１→０の推移点の値によって１タップ目の最適調整を、次の１→０または０→１の推移点の値によって２タップ目の最適調整を行うというように、順次各タップの最適調整を行うように構成したものでよい。

本発明のアダプティブイコライザにおいて、パタン検出部の異なる検出信号を選択するセレクタを備え、イコライザ量調整部は、前記セレクタで選択した異なる検出信号に応じて、順次、予め決められたデータのパタンの、異なる０と１との遷移における、イコライザ量調整信号を出力するものでよい。

また、上記のアダプティブイコライザにおいて、異なる検出信号は、０の連続ビット後の０１の繰り返しのパタンから、所定の長さのビットを順次シフトして選択したものでよい。

本発明のイコライザ調整方法は、受信したデータ信号を入力し、イコライザ量調整信号に基づいて波形整形を行い、データを出力する、多タップを備えた判定帰還型イコライザを用いたイコライザ調整方法であって、前記判定帰還型イコライザの出力データから、予め決められたデータのパタンを検出するステップと、前記予め決められたデータのパタンの、異なる０と１との遷移において、位相の異なるクロックにより取得したデータを評価してイコライザ量調整信号を出力するステップと、前記イコライザ量調整信号に基づいて、前記判定帰還型イコライザの異なるタップを調整するステップを備えるものである。

本発明のイコライザ調整方法において、イコライザ量調整信号を出力するステップは、並列して、前記予め決められたデータのパタンの、異なる０と１との遷移における、イコライザ量調整信号を出力するものでよい。

また、上記のイコライザ調整方法において、予め決められたデータのパタンは、０の連続ビット後の０１の繰り返しパタン、または、１の連続ビット後の１０の繰り返しパタンでよい。

本発明のイコライザ調整方法において、予め決められたデータのパタンから、順次、異なる検出信号を選択するステップと、前記異なる検出信号に応じて、順次、予め決められたデータのパタンの、異なる０と１との遷移における、イコライザ量調整信号を出力するステップを備えるものでよい。

また、上記のイコライザ調整方法において、異なる検出信号は、０の連続ビット後の０１の繰り返しのパタンから、所定の長さのビットを順次シフトして選択したものでよい。

本発明の半導体装置は、上記のアダプティブイコライザを受信用ＩＣに備えたものである。

また、本発明の情報ネットワーク装置は、上記のアダプティブイコライザを受信用ＩＣに備えた半導体装置を、レシーバに備えたものである。

本発明によれば、トレーニングパタンを用いることなく、自動調整可能な多タップに対応したアダプティブイコライザおよびその調整方法を提供することができる。

本発明の実施例１のアダプティブコライザを示すブロック図である。 本発明の実施例１のアダプティブイコライザの動作原理を示す図である。 本発明の実施例１のアダプティブイコライザの動作を示すフローチャートである。 伝送システムの概略構成を示すブロック図である。 本発明の実施例２のアダプティブイコライザを示すブロック図である。 本発明の実施例２のアダプティブイコライザの動作原理を示す図である。 本発明の実施例２のアダプティブイコライザの動作を示すフローチャートである。 本発明の実施例３の半導体装置を示す図である。 本発明の実施例４の情報ネットワーク装置を示す図である。 従来の波形等化量調整回路の動作原理を示す図である。 従来の波形等化量調整回路の構成を示すブロック図である。

本発明の実施の形態を説明する前に、本発明の前提となる特許文献３に記載の波形等化量調整回路および波形等化量調整方法について説明する。特許文献３記載の発明は、ランダムな信号パタンの０（または１）連続ビット後の０→１（または１→０）の推移点のＨｉｇｈ／Ｌｏｗによって、イコライザの過不足を判別して、最適に調整するものである。

図１０を用いて、動作原理を説明する。ここで、図１０（ａ）はイコライザが最適な場合の受信データ波形を、図１０（ｂ）はイコライザが不足の場合の受信データ波形を、図１０（ｃ）はイコライザが超過の場合の受信データ波形を示す。なお、図１０（ｄ）はＣＤＲによる再生クロック波形である。図１０において、受信データ波形の信号レベルが、閾値より大きい場合の符号を１（Ｈｉｇｈ）、小さい場合の符号を０（Ｌｏｗ）と表す。図において、実線は１０１のデータの波形を、点線は００１のデータの波形を表す。また、データＤ_ＮはデータＤ_０に対してＮクロック前のデータ（Ｎは１〜４程度）を、データＤ_−０．５はデータＤ_０に対して０．５クロック後のデータを、データＤ_−１はデータＤ_０に対して１クロック後のデータを表している。

イコライザが最適な図１０（ａ）の場合、ＣＤＲの再生クロック（ｄ）で取得したデータＤ_Ｎ、Ｄ_０、Ｄ_−１が１０１パタンおよび００１パタンのとき共に、再生クロックから半データシンボル分ずれたクロックで取得されたデータＤ_−０．５の信号レベルは、閾値付近にある。したがって、データＤ_−０．５の出現確率は、１と０が１：１となる。

イコライザが不足している図１０（ｂ）の場合、データＤ_Ｎ、Ｄ_０、Ｄ_−１が１０１パタンのとき、データＤ_−０．５の信号レベルは、閾値より大きいため、１の出現確率が０に比べて高い。これに対し、００１パタンのときは、データＤ_−０．５の信号レベルは、閾値より小さいため、０の出現確率が１に比べて高い。

イコライザが超過している図１０（ｃ）の場合、データＤ_Ｎ、Ｄ_０、Ｄ_−１が１０１パタンのとき、データＤ_−０．５の信号レベルは、閾値より小さいため、０の出現確率が１に比べて高い。これに対し、００１パタンのときは、データＤ_−０．５の信号レベルは、閾値より大きいため、１の出現確率が０に比べて高い。

このように、イコライザ量が最適時と、不足時と、超過時とで、データＤ_Ｎ、Ｄ_０、Ｄ_−１のデータパタンに対して、データＤ_−０．５の０／１符号の出現率が変化することから、この出現率の変化を利用してイコライザ量を最適に調整することができる。
なお、データパタンとしては、符号を反転した０１０パタンおよび１１０パタンでもよい。

図１１に、波形等化量調整回路１５０のブロック構成図を示す。図において、データ取得部１５１は、波形等化量を調整するために必要となるデータＤ_Ｎ、Ｄ_０、Ｄ_−１、Ｄ_−０．５を取得する。データパタン評価部１５２は、図１０の関係に基づいて、取得データを評価して波形等化量の過剰（強い）な場合にはＤｏｗｎ信号を、不足（弱い）な場合にはＵｐ信号を出力する。Ｕｐ／Ｄｏｗｎ信号カウント部１５４は、Ｕｐ信号およびＤｏｗｎ信号の数をカウントする。取得データカウント部１５６は、データ取得部１５１で取得したデータの数をカウントして、所定のカウント数を満たしているかを評価する。Ｕｐ／Ｄｏｗｎ信号差分評価部１５８は、カウントしたＵｐ信号とＤｏｗｎ信号の数の差分と所定のしきい値とを比較して、比較結果に応じた波形等化量調整信号を出力する。すなわち、Ｕｐ信号とＤｏｗｎ信号の差分がしきい値以上でかつＤｏｗｎ信号に比べてＵｐ信号が大きい場合は、波形等化量を増やす方向の波形等化量調整信号を出力する。Ｕｐ信号とＤｏｗｎ信号の差分がしきい値以上でかつＵｐ信号に比べてＤｏｗｎ信号が大きい場合は、波形等化量を減らす方向の波形等化量調整信号を出力する。Ｕｐ信号とＤｏｗｎ信号の差分がしきい値を超えていない場合は、波形等化量を維持する波形等化量調整信号を出力する。

波形等化量調整信号を、イコライザに出力することで波形等化量を最適化することができる。しかし、１タップのみ調整可能な構成であり、多タップには対応していない。

以下に、本発明の実施の形態を、図面を参照しつつ説明する。各図面において、同一の構成要素にはなるべく同一の番号を付し、繰り返しの説明は省略する。

図１〜３を用いて、本発明の実施例１のアダプティブイコライザおよびその調整方法を説明する。図１は、実施例１のアダプティブイコライザのブロック構成図を示し、図２は、実施例１のアダプティブイコライザの動作原理を示す。また、図３は、実施例１のアダプティブイコライザの調整方法のフローチャートを示す。

実施例１は、ランダムな信号パタン中の、０（または１）の連続ビット後の、０１（または１０）の繰り返しパタンを検出し、最初の０→１（または１→０）の推移点のＨｉｇｈ／Ｌｏｗによって１タップ目の最適調整を行い、２番目の１→０（または０→１）の推移点のＨｉｇｈ／Ｌｏｗによって２タップ目の最適調整を行い、３番目の０→１（または１→０）推移点のＨｉｇｈ／Ｌｏｗによって３タップ目の最適調整を行うようにしたものである。

図２に、本実施例の動作原理を示す。検出パタンは、先ず、０の連続ビットを有する。０の連続ビットの数は、前のデータの符号間干渉（ＩＳＩ： Inter-Symbol Interference ）の影響が無くなる数とする。そして、検出パタンは、０→１の推移、１→０の推移および０→１の推移を有している。それぞれの推移において、データクロックに対して半ビットずれたエッジクロックを用いて、しきい値Ｖ_ｒｅｆ’に対するＨｉｇｈまたはＬｏｗを検出する。

図１に、本実施例のアダプティブイコライザのブロック構成図を示す。図において、受信したデータ信号はＡＭＰ１１０で増幅してＤＦＥ１００に入力され、ＤＦＥの出力はクロック再生部（ＣＤＲ：Clock Data Recovery ）１２０に出力される。ＤＦＥ１００は、フリップフロップＦＦ１０２とＦＦ１０３とを備えており、データクロックとエッジクロックを用いて、しきい値Ｖ_ｒｅｆ’に対するデータ信号のＨｉｇｈまたはＬｏｗを検出する。ＦＦ１０２の出力データは、遅延回路を複数段接続したレベルシフタ１０５に入力され、順次所定のクロック期間遅延される。また、ＦＦ１０３の出力データは、同様に遅延回路を複数段接続したレベルシフタ１３０に入力され、順次所定のクロック期間遅延される。パタン検出部１４０は、レベルシフタ１０５の各出力が所定の検出パタン、例えば０００１０１と一致するかを検出する。レベルシフタ１０５の出力データとレベルシフタ１３０の出力データは、イコライザ量調整部１５０に供給される。イコライザ量調整部１５０は、データパタン評価部１５２、ｕｐ／ｄｏｗｎ信号カウンタ部１５４、取得データ数判定部１５６およびｕｐ／ｄｏｗｎ信号差分評価部１５８から構成されている。パタン検出部１４０が所定の検出パタンを検出した場合に、データパタン評価部１５２は両データの関係を評価して、イコライザ量が過剰な（強い）場合にはｄｏｗｎ信号を、不足（弱い）場合にはｕｐ信号を出力する。ｕｐ／ｄｏｗｎ信号カウンタ部１５４は、データパタン評価部１５２からのｕｐ信号およびｄｏｗｎ信号の数をカウントする。取得データ数判定部１５６は、取得したデータの数をカウントして、所定のカウント数を満たしているかを評価する。ｕｐ／ｄｏｗｎ信号差分評価部１５８は、ｕｐ／ｄｏｗｎ信号カウンタ部１５４でカウントしたｕｐ信号の数とｄｏｗｎ信号の数の差分を求めて、イコライザ量調整信号を出力する。なお、ｕｐ信号の数とｄｏｗｎ信号の数の差分としきい値とを比較して、イコライザ量調整信号を出力するようにしてもよい。本実施例では、イコライザ調整部１５０を３対備えており、データ信号の０→１の推移、１→０の推移および０→１の推移を順次評価する。

３つのイコライザ量調整信号は、重み係数制御部１６０に入力され、重み係数ｗ０，ｗ１，ｗ２を算出する。重み係数ｗ０，ｗ１，ｗ２は、ＤＦＥ１００の１番目のタップ、２番目のタップおよび３番目のタップに供給され、乗算器１０７において、レベルシフタ１０５で所定のクロック期間遅延されたデータに対して、それぞれ重み係数を乗算して、加算器１０８へ出力する。加算器１０８では、乗算器１０７からの信号に応じてしきい値Ｖ_ｒｅｆを修正し、修正したしきい値Ｖ_ｒｅｆ’をＦＦ１０３およびＦＦ１０２へ供給する。本実施例では、しきい値を変化させるようにしているが、データ信号のレベルを変化させるようにしても、同様である。

図３に、実施例１のアダプティブイコライザの調整方法のフローチャートを示す。

データ取得部で受信回路のデータを取得し、０００１０１パタン（または１１１０１０パタン）を検出する。パタン検出カウンタ部はカウント数Ｎを１つアップする。データパタン評価部で最初の０→１のエッジデータを検出し、Ｈｉｇｈ／Ｌｏｗによってｕｐ信号またはｄｏｗｎ信号を出力する（１ｔａｐ目のｕｐ／ｄｏｗｎ判別）。ｕｐ／ｄｏｗｎカウンタ部は、ｕｐ信号またはｄｏｗｎ信号の数をカウントする。取得データ数判定部は、取得データ数Ｎが所定のしきい値Ｍを越えたかを判定し、越えていない場合は、データの取得などを繰り返す。取得データ数Ｎが所定のしきい値Ｍを越えた場合には、ｕｐ／ｄｏｗｎ信号差分評価部で、ｕｐ信号とｄｏｗｎ信号の発生頻度を算出し、差がある場合には、発生頻度が多い方に対して１タップ目のイコライザ量を調整する。発生頻度が同じ場合には、イコライザ量はそのまま保持する。パタン検出カウンタ、ｕｐ／ｄｏｗｎカウンタ、差分評価部をリセットして、最初のパタン検出に戻る。

１タップ目の調整が終わると、１→０のエッジデータを検出して、同様に２タップ目の調整を行う。次に、２タップ目の調整が終わると、２番目の１→０のエッジデータを検出して、同様に３タップ目の調整を行う。

本実施例では、３タップ対応の例を示したが、検出パタンの数を増やすことにより、４タップ以上の場合にも同様に調整することができる。

本実施例によれば、トレーニングパタンを用いることなく、多タップのアダプティブイコライザおよびその自動調整方法を実現することができる。

図５〜７に、本発明の実施例２のアダプティブイコライザおよびその調整方法を示す。図５は、実施例２のアダプティブイコライザのブロック構成図を示し、図６は、実施例２のアダプティブイコライザの動作原理を示す。また、図７は、実施例２のアダプティブイコライザの調整方法のフローチャートを示す。

実施例２は、１タップ目のみのパタンを検出して１タップ目の調整後、２タップ目、３タップ目と順次調整していくことで、タップ数をどれだけ増やしてもデータパタン評価部，ｕｐ／ｄｏｗｎ信号カウンタ部，取得データ数判定部およびｕｐ／ｄｏｗｎ信号差分評価部を１組で実現できるように構成したものである。

図６に、本実施例の動作原理を示す。１タップ目の検出パタンは、先ず０の連続ビットを有し、その後０→１の推移を有するパタン、例えば０００１である。０の連続ビットの数は、前のデータの符号間干渉（ＩＳＩ：Inter-Symbol Interference ）の影響が無くなる数とする。そして、０→１の推移において、データクロックに対して半ビットずれたエッジクロックを用いて、しきい値Ｖ_ｒｅｆ’に対するＨｉｇｈまたはＬｏｗを検出することにより、１タップ目の調整信号を得る。

２タップ目の検出パタンは、０→１の推移後に１→０の推移を有するパタン、例えば００１０である。１→０の推移において、データクロックに対して半ビットずれたエッジクロックを用いて、しきい値Ｖ_ｒｅｆ’に対するＨｉｇｈまたはＬｏｗを検出することにより、２タップ目の調整信号を得る。

３タップ目の検出パタンは、１→０の推移後に０→１の推移を有するパタン、例えば０１０１である。０→１の推移において、データクロックに対して半ビットずれたエッジクロックを用いて、しきい値Ｖ_ｒｅｆ’に対するＨｉｇｈまたはＬｏｗを検出することにより、３タップ目の調整信号を得る。以下同様に、４タップ目以降の調整信号を得ることができる。

なお、２タップ目以降に関しては、前のタップは調整が完了しＩＳＩの影響が取り除かれているため、ＩＳＩによる調整の収束ばらつき軽減用の連続ビット数は削除可能である。例えば、２タップ目であれば連続ビット数を１ビット削除可能、３タップ目ならば連続ビット数を２ビット削除可能である。

図５に、本実施例のアダプティブイコライザのブロック構成図を示す。図において、ＦＦ１０２の出力データは、遅延回路を３段接続したレベルシフタ１０５に入力され、順次所定のクロック期間遅延される。また、ＦＦ１０３の出力データは、同様に遅延回路から成るレベルシフタ１３０に入力され、所定のクロック期間遅延される。パタン検出部１４０は、レベルシフタ１０５の各出力が所定の検出パタン、０００１、００１０および０１０１と一致するかを検出する。パタン検出部１４０からの０００１、００１０および０１０１データの検出信号はセレクタ１４５に供給され、セレクタで選択されてイコライザ量調整部１５０に供給される。セレクタ１４５は、ｕｐ／ｄｏｗｎ信号差分評価部１５８からの何番目のタップの調整を行っているかを示す信号により、制御される。すなわち、１番目のタップを調整する場合には０００１の検出信号を、２番目のタップを調整する場合には００１０の検出信号を、３番目のタップを調整する場合には０１０１の検出信号を選択して、イコライザ量調整部１５０に出力する。

レベルシフタ１０５の出力データとレベルシフタ１３０の出力データは、イコライザ量調整部１５０のデータパタン評価部１５２に供給される。パタン検出部１４０が所定の検出パタンを検出した場合に、データパタン評価部１５２は両データの関係を評価して、イコライザ量が過剰な（強い）場合にはｄｏｗｎ信号を、不足（弱い）場合にはｕｐ信号を出力する。そして、ｕｐ／ｄｏｗｎ信号カウンタ部１５４、取得データ数判定部１５６およびｕｐ／ｄｏｗｎ信号差分評価部１５８は、実施例１と同様に、イコライザ量調整信号を出力する。

本実施例では、セレクタ１４５でパタン検出部１４０の検出信号を順次選択することにより、１タップ目のイコライザ量調整信号、２タップ目のイコライザ量調整信号および３タップ目のイコライザ量調整信号を出力することができる。

図７に、実施例２のアダプティブイコライザの調整方法のフローチャートを示す。

データ取得部で受信回路のデータを取得し、１タップ目のパタン、例えば０００１パタンを検出したときのエッジデータのＨｉｇｈ／Ｌｏｗによって、ｕｐ信号またはｄｏｗｎ信号を出力する。ｕｐ／ｄｏｗｎ信号カウンタ部は、ｕｐ信号またはｄｏｗｎ信号の数をカウントする。ｕｐ／ｄｏｗｎ信号を受け取った取得データ数判定部のカウンタを１つアップし、カウンタのカウント数Ｎが所定のしきい値Ｍとなるまで、データの取得等を繰り返す。カウンタのカウント値が所定のしきい値となった時点のｕｐ信号とｄｏｗｎ信号の発生頻度をｕｐ／ｄｏｗｎ信号差分評価部で算出する。発生頻度に差がある場合には、ｕｐ信号またはｄｏｗｎ信号の発生頻度が多い方に対してイコライザの１タップ目を調整し、カウンタ、差分評価部をリセットして、この動作を繰り返す。ｕｐ信号とｄｏｗｎ信号の発生頻度が同じになったら、１タップ目の調整を終了して、２タップ目の調整Ｂを開始する。

２タップ目も１タップ目と同様に調整し、２タップ目の調整が終了すると、３タップ目の調整Ｃを開始する。３タップ目も１タップ目と同様に調整し、３タップ目の調整が終了すると、１タップ目の調整Ａに戻る。

本実施例では、３タップ対応の例を示したが、検出パタンの数を増やすことにより、４タップ以上の場合にも同様に調整することができる。

本実施例によれば、実施例１の効果に加えて、ＤＦＥのタップ数をどれだけ増やしてもイコライザ量調整部１５０を１組で実現することができ、多タップでの小面積かつ低消費電力のアダプティブイコライザを実現することができる。

図８に、本発明の実施例３の半導体装置を示す。実施例３は、受信用ＩＣ４０に本発明のアダプティブイコライザを組み込んだものである。

本実施例の受信用ＩＣ４０は、可変ゲインアンプＶＧＡ３１、アナログイコライザＥＱ３２、多タップＤＦＥ３３、リミットアンプＬＡ３４、クロック・データ・リカバリ回路ＣＤＲ３５、駆動アンプＤＲＶ４２および多タップＤＦＥにイコライザ量調整信号を供給する調整回路４１から構成されている。

本実施例によれば、半導体装置において、本発明のアダプティブイコライザを受信用ＩＣに搭載することで、トレーニングパタンを用いることなく、受信したデータのみで波形等化量を最適化することができる。

図９に、本発明の実施例４の情報ネットワーク装置５０を示す。実施例４は、例えばサーバ内の回路基板間の信号の伝送に、本発明のアダプティブイコライザを用いた受信用ＩＣを適用した例である。

回路基板１（５０１）のドライバ５０３からデータ信号を、信号伝送路５０５を通して回路基板２（５０２）伝送する。回路基板２（５０２）のレシーバ５０４には、本発明のアダプティブイコライザを組み込んだ、例えば実施例３の受信用ＩＣを搭載している。本発明のアダプティブイコライザにより、受信したデータ信号の波形等化量を最適化することができる。

本実施例によれば、サーバやルータなどの情報ネットワーク装置における回路基板間や装置間のデータ伝送において、トレーニングパタンを用いることなく、受信したデータのみで波形等化量を最適化することができ、高速のデータ伝送を実現することができる。

１０ 送信回路
２０ 伝送路
３０ 受信回路
３１ 可変ゲインアンプＶＧＡ
３２ アナログイコライザＥＱ
３３ 判定帰還型イコライザＤＦＥ
３４ リミットアンプＬＡ
３５ クロック再生部ＣＤＲ
４０ 受信用ＩＣ
４１ 調整回路
４２ 駆動アンプＤＶＲ
５０ 情報ネットワーク装置
５０１ 回路基板１
５０２ 回路基板２
５０３ ドライバ
５０４ レシーバ
５０５ 信号伝送路
１００ ＤＦＥ
１０２、１０３ フリップフロップＦＦ
１０５ レベルシフタ
１０７ 乗算器
１０８ 加算器
１１０ アンプ
１２０ クロック再生部ＣＤＲ
１３０ レベルシフタ
１４０ パタン検出部
１５０ イコライザ量調整部
１５２ データパタン評価部
１５４ ｕｐ／ｄｏｗｎカウンタ部
１５６ 取得データ数判定部
１５８ ｕｐ／ｄｏｗｎ信号差分評価部
１６０ 重み係数制御部

Claims (15)

1. 受信したデータ信号を入力し、イコライザ量調整信号に基づいて波形整形を行い、データを出力する、多タップを備えた判定帰還型イコライザと、
   前記判定帰還型イコライザの出力データから、予め決められたデータのパタンを検出するパタン検出部と、
   位相の異なるクロックにより取得したデータを評価してイコライザ量調整信号を出力するイコライザ量調整部とからなり、
   前記予め決められたデータのパタンの、異なる０と１との遷移における、前記イコライザ量調整信号に基づいて、前記判定帰還型イコライザの異なるタップを調整するようにしたことを特徴とするアダプティブイコライザ。
2. 請求項１に記載のアダプティブイコライザにおいて、
   複数のイコライザ量調整部を備え、
   前記イコライザ量調整部は、それぞれ、前記予め決められたデータのパタンの、異なる０と１との遷移における、イコライザ量調整信号を出力することを特徴とするアダプティブイコライザ。
3. 請求項２に記載のアダプティブイコライザにおいて、
   前記予め決められたデータのパタンは、０の連続ビット後の０１の繰り返しパタン、または、１の連続ビット後の１０の繰り返しパタンであることを特徴とするアダプティブイコライザ。
4. 請求項３に記載のアダプティブイコライザにおいて、
   前記０１の繰り返しパタンまたは１０の繰り返しパタンの、最初の０→１または１→０の推移点の値によって１タップ目の最適調整を、次の１→０または０→１の推移点の値によって２タップ目の最適調整を行うというように、順次各タップの最適調整を行うように構成したことを特徴とするアダプティブイコライザ。
5. 請求項１に記載のアダプティブイコライザにおいて、
   前記パタン検出部の異なる検出信号を選択するセレクタを備え、
   前記イコライザ量調整部は、前記セレクタで選択した異なる検出信号に応じて、順次、前記予め決められたデータのパタンの、異なる０と１との遷移における、イコライザ量調整信号を出力することを特徴とするアダプティブイコライザ。
6. 請求項５に記載のアダプティブイコライザにおいて、
   前記異なる検出信号は、０の連続ビット後の０１の繰り返しのパタンから、所定の長さのビットを順次シフトして選択したものであることを特徴とするアダプティブイコライザ。
7. 請求項１から６の何れか1つに記載のアダプティブイコライザにおいて、
   前記イコライザ量調整部は、位相の異なるクロックにより取得したデータを評価してイコライザ量が過剰な場合にはｄｏｗｎ信号を、不足の場合にはｕｐ信号を出力するデータパタン評価部と、ｕｐ信号とｄｏｗｎ信号の数をカウントするｕｐ／ｄｏｗｎ信号カウンタ部と、取得したデータの数をカウントして所定の数を満たしているかを判定する取得データ数判定部と、ｕｐ信号とｄｏｗｎ信号の数の差分に基づいてイコライザ量調整信号を出力するｕｐ／ｄｏｗｎ信号差分評価部を含むことを特徴とするアダプティブイコライザ。
8. 請求項１から６の何れか1つに記載のアダプティブイコライザにおいて、
   前記判定帰還型イコライザは、
   位相の異なるクロックで、それぞれデータ信号としきい値信号とを比較して、データを出力する複数のフリップフロップと、
   前記フリップフロップからのデータを順次所定の期間ずつ遅延するレベルシフタと、
   前記レベルシフタからのそれぞれの遅延データに、各タップに対応するイコライザ量調整信号に基づく重み係数を乗算する乗算器と、
   各タップに対応する乗算器からの信号に応じて前記しきい値信号または前記データ信号のレベルをシフトする加算器とを含むことを特徴とするアダプティブイコライザ。
9. 受信したデータ信号を入力し、イコライザ量調整信号に基づいて波形整形を行い、データを出力する、多タップを備えた判定帰還型イコライザを用いたイコライザ調整方法であって、
   前記判定帰還型イコライザの出力データから、予め決められたデータのパタンを検出するステップと、
   前記予め決められたデータのパタンの、異なる０と１との遷移において、位相の異なるクロックにより取得したデータを評価してイコライザ量調整信号を出力するステップと、
   前記イコライザ量調整信号に基づいて、前記判定帰還型イコライザの異なるタップを調整するステップを備えるイコライザ調整方法。
10. 請求項９に記載のイコライザ調整方法において、
    前記イコライザ量調整信号を出力するステップは、並列して、前記予め決められたデータのパタンの、異なる０と１との遷移における、イコライザ量調整信号を出力することを特徴とするイコライザ調整方法。
11. 請求項１０に記載のイコライザ調整方法において、
    前記予め決められたデータのパタンは、０の連続ビット後の０１の繰り返しパタン、または、１の連続ビット後の１０の繰り返しパタンであることを特徴とするイコライザ調整方法。
12. 請求項９に記載のイコライザ調整方法において、
    前記予め決められたデータのパタンから、順次、異なる検出信号を選択するステップと、
    前記異なる検出信号に応じて、順次、前記予め決められたデータのパタンの、異なる０と１との遷移における、イコライザ量調整信号を出力するステップを備えることを特徴とするイコライザ調整方法。
13. 請求項１２に記載のイコライザ調整方法において、
    前記異なる検出信号は、０の連続ビット後の０１の繰り返しのパタンから、所定の長さのビットを順次シフトして選択したものであることを特徴とするイコライザ調整方法。
14. 請求項１〜９の何れか１つに記載のアダプティブイコライザを、受信用ＩＣに備えた半導体装置。
15. 請求項１４に記載の半導体装置を、レシーバに備えた情報ネットワーク装置。

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