JP6171843B2 - 受信回路 - Google Patents
受信回路 Download PDFInfo
- Publication number
- JP6171843B2 JP6171843B2 JP2013222353A JP2013222353A JP6171843B2 JP 6171843 B2 JP6171843 B2 JP 6171843B2 JP 2013222353 A JP2013222353 A JP 2013222353A JP 2013222353 A JP2013222353 A JP 2013222353A JP 6171843 B2 JP6171843 B2 JP 6171843B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- threshold value
- data signal
- comparison result
- output data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0058—Detection of the synchronisation error by features other than the received signal transition detection of error based on equalizer tap values
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03878—Line equalisers; line build-out devices
- H04L25/03885—Line equalisers; line build-out devices adaptive
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
- H04L25/063—Setting decision thresholds using feedback techniques only
- H04L25/064—Subtraction of the threshold from the signal, which is then compared to a supplementary fixed threshold
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0029—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of received data signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
データ信号の受信回路ではサンプリングクロックに合わせたタイミングでデータ信号の振幅レベルを判定し、その判定結果に基づいてデータの再生が行われる。データレートが高速化すると、データ信号とサンプリングクロックとの間で生じた僅かな位相のずれがデータ検出精度に影響してしまう。そこで、こうした位相のずれを検出してデータ信号の位相にサンプリングクロックの位相を同期させるトラッキングCDR(Clock and Data Recovery)と呼ばれる技術が利用される。トラッキングCDRには、1ビットのデータに対して2回のサンプリングを行う2xトラッキングCDRと呼ばれる技術や、1ビットのデータに対して1回のサンプリングを行うボーレート(Baud rate)トラッキングCDRと呼ばれる技術がある。
(第1の実施の形態)
図1は、第1の実施の形態の受信回路の一例を示す図である。
比較部3は、等化処理部2の出力データ信号を、あるサンプリングタイミングで3つの閾値と比較し、その比較結果を出力する。比較部3は、3つの比較器3−1,3−2,3−3を有している。比較器3−1は、等化処理部2の出力データ信号を、DFE用の第1の閾値と比較して、その比較結果DNを出力する。比較器3−2は、等化処理部2の出力データ信号を、DFE用の第2の閾値と比較して、その比較結果DPを出力する。第1の実施の形態の受信回路1では、第2の閾値は、第1の閾値よりも大きい。比較器3−3は、等化処理部2の出力データ信号を、エラー検出用の閾値と比較して、その比較結果ERRを出力する。
選択部5は、比較結果DN,DPの何れかを、比較部3でのサンプリングタイミングの1つ前のサンプリングタイミングにおけるデータ判定結果に基づき選択し、データ判定結果Doを更新する。たとえば、1つ前のサンプリングタイミングでのデータ判定結果が0のときは、今回のサンプリングタイミングでは比較結果DNが選択され、1つ前のサンプリングタイミングでのデータ判定結果Doが1のときは、今回のサンプリングタイミングでは比較結果DPが選択される。
選択部5は、多重化された比較結果DP1,DP2,…,DPnか、比較結果DN1,DN2,…,DNnの何れかを選択するセレクタ11−1,11−2,…,11−nを有している。比較結果DP1〜DPn,DN1〜DNnは、nビットの並列データであり、1からnの順に時系列に並んでいる。
(受信回路1の動作例)
まず、調整部9は、エラー検出用の閾値を変化させ、等化処理部2の出力データ信号との比較結果ERRが0から1または1から0に切り替わるときの値から、等化処理部2の出力データ信号の振幅を検出する。
図3は、DFE用の2つの閾値の調整例を示す図である。
図3では、複数のデータパターンの等化処理部2の出力データ信号が、重ね合わされて示されている。横軸は時間であり、縦軸は出力データ信号の振幅レベルを示している。なお、出力データ信号の振幅は±1で規格化されている。
図3では、隣接ビットによるISI(Inter Symbol Interference)の影響で、データが0から1に遷移する時間が2UI程度となっている例が示されている。たとえば、1ビット前の判定データが0のときにおける位相方向(時間方向)のアイ開口の大きさは、図5の実線で示すように1.5UI程度となっている。データの判定精度を上げるため、サンプリング位相(サンプリングタイミング)Tsnは、このアイ開口の中央の位相となることが望ましい。
図4は、データ判定処理、位相検出処理及び位相調整処理の一例を説明する図である。
サンプリング位相が、前述したアイ開口の中央の位相となるサンプリング位相Tsnよりも、前のサンプリング位相Tsn1のとき、出力データ信号Da2のサンプル値Ds3は、閾値VDNより大きく閾値VDPより小さい。そのため、比較結果DNは1、比較結果DPは0となる。出力データ信号Da2では、サンプリング位相Tsn1の前のサンプリングタイミングでのデータ判定結果Doは1であるため、選択部5では、比較結果DPが選択され、データ判定結果Doが更新される。すなわち、サンプリング位相Tsn1では、出力データ信号Da1は0と判定される。
図5は、図4に示したような位相検出のアルゴリズムをまとめたものである。
Dn-1は、n−1ビット目のデータ判定結果、Dn+1はn+1ビット目のデータ判定結果を示している。DP_nは、nビット目の比較結果DPを示し、DN_nは、nビット目の比較結果DNを示している。
上記の位相検出アルゴリズムでは、3ビットの特定のデータパターンに基づき位相情報UP/DNを検出する例を示したが、これに限定されず、2ビットまたは4ビット以上のデータパターンに基づき位相情報UP/DNを検出するようにしてもよい。
これにより、位相調整部8によりサンプリングクロックCLKSの位相調整が行われる。図4に示したように、サンプリング位相Tsn1のときは、位相調整部8は、理想のサンプリング位相Tsnに近づくように、位相を遅らす調整を行う。サンプリング位相Tsn2のときは、位相調整部8は、理想のサンプリング位相Tsnに近づくように、位相を進める調整を行う。
その後、調整部9は、エラー検出用の閾値を、閾値VDP,VDNに基づいて設定し、等化処理部2の等化係数CEQを適応的(アダプティブ)に制御する。
図6には、図3、図4に示した閾値VDP,VDNの他に、エラー検出用の閾値VPP1,VPP2,VPN1,VPN2が示されている。
CEQn+1=CEQn+μERRnDn-1 (1)
式(1)で、CEQn+1は、n+1番目のサイクルにおける等化係数CEQであり、CEQnは、n番目のサイクルにおける等化係数CEQである。μは、エラー検出時に次のサイクルで等化係数CEQを増加させる量(ステップ幅)である。ERRnは、n番目のサイクルにおける比較結果ERRであり、Dn-1は、n−1番目のサイクルにおけるデータ判定結果である。なお、ERRnは、以下の式で表せる。
式(2)で、Ynは、n番目のサイクルにおける等化処理後のデータ判定前の振幅であり、dは前述した等化処理後の出力データ信号の振幅の期待値であり、Dnは、n番目のサイクルにおけるデータ判定結果である。ただし、上記のように本実施の形態では、ERRnは、閾値VPP1,VPP2,VPN1,VPN2との比較結果で表される0または1の値となり、式(2)の演算は行わない。
図7に示されている出力データ信号Da5,Da6,Da7,Da8は、サンプリング位相Tsnの直前のサンプリング位相で、データ判定結果が1となるものである。このような出力データ信号Da5,Da6,Da7,Da8に対して、閾値VDPに前述の期待値dを加算または減算した閾値VPP1,VPP2を用いてエラー検出が行われる。
図7の例では、エラー検出用の閾値が閾値VPP1に設定されているときは、出力データ信号Da5は、閾値VPP1よりも大きいので比較結果ERRは1となる。その他の出力データ信号Da6,Da7,Da8は、閾値VPP1よりも小さいので比較結果ERRは0となる。一方、エラー検出用の閾値が閾値VPP2に設定されているときは、出力データ信号Da5〜Da8は、閾値VPP2よりも大きいので比較結果ERRは全て1となる。したがって、トータルとして比較結果ERRが1となる確率が高くなっている。
図8の例では、エラー検出用の閾値が閾値VPP1に設定されているときは、出力データ信号Da5は、閾値VPP1よりも大きいので比較結果ERRは1となる。その他の出力データ信号Da6,Da7,Da8は、閾値VPP1よりも小さいので比較結果ERRは0となる。一方、エラー検出用の閾値が閾値VPP2に設定されているときは、出力データ信号Da8は、閾値VPP1よりも大きいので比較結果ERRは0となる。その他の出力データ信号Da5〜Da7は、閾値VPP1よりも大きいので比較結果ERRは1となる。したがって、トータルとして比較結果ERRが1となる確率と0となる確率が等しくなり収束する。
選択部5の出力信号(データ判定結果Do)は、0/1の信号であるため実際には波形を描画することができないが、説明のために、本実施の形態の受信回路1による投機型DFE処理結果をアナログ波形として示した。
また、等化処理部2の出力データ信号の振幅に応じて、DFE用の閾値VDP,VDNを設定し、閾値VDP,VDNに基づきエラー検出用の閾値を設定して、等化係数を適応的に調整するので、設定したサンプリング位相が適切な位置となるような波形を生成できる。
図10は、第2の実施の形態の受信回路の一例を示す図である。
図1に示した受信回路1と同様の要素については同一符号を付しており、説明を省略する。
図11では、複数のデータパターンの等化処理部2の出力データ信号が、重ね合わされて示されている。横軸は時間であり、縦軸は出力データ信号の振幅レベルを示している。なお、出力データ信号の振幅は±1の範囲で規格化されている。
Dn-2は、n−2ビット目のデータ判定結果、Dn-1は、n−1ビット目のデータ判定結果、Dn+1はn+1ビット目のデータ判定結果を示している。DPP_n,DPN_n,DNP_n,DNN_nは、nビット目の比較結果DPP,DPN,DNP,DNNを示している。
以上のように位相検出部6aで得られる位相情報UP/DNに基づいてフィルタ7にて生成される位相調整用コードPcodeにより、位相調整部8は位相調整を行う。
図13は、第2の実施の形態の受信回路における選択部の一例を示す図である。
上記のような2タップ投機型DFEに対応した第2の実施の形態の受信回路1aでも、第1の実施の形態と同様に、位相検出用の閾値と等化処理部2の出力データ信号とを比較する比較器を設けずともよいので、回路面積の増大を抑制できる。
図14は、第3の実施の形態の受信回路の一例を示す図である。
図1に示した受信回路1と同様の要素については同一符号を付し、説明を省略する。
また、本実施の形態の受信回路1bでは、DMX4bは、2ビットをnビットに逆多重化して出力する。DMX4bは、それぞれ1ビットである比較結果DN1,DN2の2ビットを逆多重化しnビットの比較結果DNとして出力し、それぞれ1ビットである比較結果DP1,DP2の2ビットを逆多重化しnビットの比較結果DPとして出力する。また、DMX4bは、それぞれ1ビットである比較結果ERR1,ERR2の2ビットを逆多重化しnビットの比較結果ERRとして出力する。
なお、受信回路1bは、2並列でインターリーブ動作を行う回路であったが、並列数に制限はなく、3並列以上としてもよい。
図15は、第4の実施の形態の受信回路の一例を示す図である。
図1に示した受信回路1と同様の要素については同一符号を付しており、説明を省略する。
減算器20bの出力は、比較器3−2に入力され、固定の閾値との比較結果DPが比較器3−2から出力される。
比較器3−1〜3−3から出力される比較結果DP,DN,ERRは、第1の実施の形態の受信回路1で得られるものと同様な値となる。そのため、その他の動作については、第1の実施の形態の受信回路1と同様であり、図15に示すような受信回路1cについても、第1の実施の形態の受信回路1と同様の効果が得られる。
2 等化処理部
3 比較部
3−1〜3−3 比較器
4 DMX
5 選択部
6 位相検出部
7 フィルタ
8 位相調整部
9 調整部
Claims (5)
- 入力データ信号に対して等化処理を行う等化処理部と、
第1のサンプリングタイミングで、前記等化処理部の出力データ信号を、第1の閾値、第2の閾値及び、第3の閾値と比較して、第1の比較結果、第2の比較結果及び第3の比較結果を出力する比較部と、
前記第1の比較結果または前記第2の比較結果の何れかを、前記第1のサンプリングタイミングの前の第2のサンプリングタイミングにおけるデータ判定結果に基づき選択し、前記データ判定結果を更新する選択部と、
前記選択部で選択されなかった前記第1の比較結果または前記第2の比較結果に基づき、位相情報を検出する位相検出部と、
前記位相検出部で検出された前記位相情報に基づき、サンプリングクロックの位相を調整する位相調整部と、
前記出力データ信号の振幅に基づき、前記第1の閾値及び前記第2の閾値を調整、または前記出力データ信号に対し第1の値を加算または減算し、前記第3の閾値を前記第1の閾値または前記第2の閾値に基づいて設定し、設定した前記第3の閾値による前記第3の比較結果に基づき、前記等化処理部での等化結果を検出し、検出した前記等化結果に基づき前記等化処理部の等化係数を調整する調整部と、
を有することを特徴とする受信回路。 - 前記位相検出部は、第1のデータパターンで変化する前記出力データ信号の前記第1のサンプリングタイミングにおける大きさが、前記第1の閾値または前記第2の閾値より大きいか否かで、前記サンプリングクロックの位相が、前記出力データ信号に対して遅れているか否かを検出する、ことを特徴とする請求項1に記載の受信回路。
- 前記調整部は、前記第1の閾値または前記第2の閾値に、前記出力データ信号の振幅の期待値を加算または減算することで前記第3の閾値を、異なるタイミングで複数設定し、前記第3の比較結果が、複数のデータパターンの前記出力データ信号の大きさが前記第3の閾値を超えたことを示す状態と、前記第3の閾値を超えていないことを示す状態との発生確率が等しくなるように前記等化係数を調整する、ことを特徴とする請求項1または2に記載の受信回路。
- 前記第1の閾値または前記第2の閾値は、前記第1のデータパターンで変化する前記出力データ信号とのクロスポイントが、複数のデータパターンの前記出力データ信号により形成されるアイ開口の中央の位相に位置するように値が調整される、ことを特徴とする請求項2または3に記載の受信回路。
- 前記第1の閾値または前記第2の閾値は前記出力データ信号の振幅の半分の大きさであり、
前記調整部は、前記出力データ信号の振幅に基づき前記第1の値を調整し、
前記比較部は、前記第1の値が加算または減算された前記出力データ信号を、前記第1の閾値及び前記第2の閾値と比較し、前記第1の比較結果及び第2の比較結果を出力する、
ことを特徴とする請求項1乃至3の何れか一項に記載の受信回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013222353A JP6171843B2 (ja) | 2013-10-25 | 2013-10-25 | 受信回路 |
US14/485,470 US9166771B2 (en) | 2013-10-25 | 2014-09-12 | Reception circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013222353A JP6171843B2 (ja) | 2013-10-25 | 2013-10-25 | 受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015084487A JP2015084487A (ja) | 2015-04-30 |
JP6171843B2 true JP6171843B2 (ja) | 2017-08-02 |
Family
ID=52995453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013222353A Active JP6171843B2 (ja) | 2013-10-25 | 2013-10-25 | 受信回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9166771B2 (ja) |
JP (1) | JP6171843B2 (ja) |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9077386B1 (en) | 2010-05-20 | 2015-07-07 | Kandou Labs, S.A. | Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication |
US9251873B1 (en) | 2010-05-20 | 2016-02-02 | Kandou Labs, S.A. | Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications |
US9288082B1 (en) | 2010-05-20 | 2016-03-15 | Kandou Labs, S.A. | Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences |
EP2979388B1 (en) | 2013-04-16 | 2020-02-12 | Kandou Labs, S.A. | Methods and systems for high bandwidth communications interface |
US9806761B1 (en) | 2014-01-31 | 2017-10-31 | Kandou Labs, S.A. | Methods and systems for reduction of nearest-neighbor crosstalk |
JP6317474B2 (ja) | 2014-02-02 | 2018-04-25 | カンドウ ラボズ ソシエテ アノニム | 制約isi比を用いる低電力チップ間通信の方法および装置 |
CN106105123B (zh) | 2014-02-28 | 2019-06-28 | 康杜实验室公司 | 用于发送时钟嵌入式向量信令码的方法和系统 |
CN106797352B (zh) | 2014-07-10 | 2020-04-07 | 康杜实验室公司 | 高信噪特性向量信令码 |
WO2016019384A1 (en) | 2014-08-01 | 2016-02-04 | Kandou Labs, S.A. | Orthogonal differential vector signaling codes with embedded clock |
US9674014B2 (en) | 2014-10-22 | 2017-06-06 | Kandou Labs, S.A. | Method and apparatus for high speed chip-to-chip communications |
JP6488863B2 (ja) * | 2015-05-07 | 2019-03-27 | 富士通株式会社 | 受信回路及び受信回路の制御方法 |
US9401800B1 (en) * | 2015-07-14 | 2016-07-26 | Global Unichip Corporation | Clock data recovery system for Serdes |
US10055372B2 (en) | 2015-11-25 | 2018-08-21 | Kandou Labs, S.A. | Orthogonal differential vector signaling codes with embedded clock |
JP6581894B2 (ja) * | 2015-12-17 | 2019-09-25 | 株式会社日立製作所 | 適応等化器 |
US10242749B2 (en) | 2016-04-22 | 2019-03-26 | Kandou Labs, S.A. | Calibration apparatus and method for sampler with adjustable high frequency gain |
WO2017185072A1 (en) | 2016-04-22 | 2017-10-26 | Kandou Labs, S.A. | High performance phase locked loop |
US10333741B2 (en) | 2016-04-28 | 2019-06-25 | Kandou Labs, S.A. | Vector signaling codes for densely-routed wire groups |
US10193716B2 (en) | 2016-04-28 | 2019-01-29 | Kandou Labs, S.A. | Clock data recovery with decision feedback equalization |
US10153591B2 (en) | 2016-04-28 | 2018-12-11 | Kandou Labs, S.A. | Skew-resistant multi-wire channel |
US9906358B1 (en) | 2016-08-31 | 2018-02-27 | Kandou Labs, S.A. | Lock detector for phase lock loop |
US10411922B2 (en) | 2016-09-16 | 2019-09-10 | Kandou Labs, S.A. | Data-driven phase detector element for phase locked loops |
US10200188B2 (en) | 2016-10-21 | 2019-02-05 | Kandou Labs, S.A. | Quadrature and duty cycle error correction in matrix phase lock loop |
US10372665B2 (en) | 2016-10-24 | 2019-08-06 | Kandou Labs, S.A. | Multiphase data receiver with distributed DFE |
JP6839354B2 (ja) | 2017-02-03 | 2021-03-10 | 富士通株式会社 | Cdr回路及び受信回路 |
CN115333530A (zh) | 2017-05-22 | 2022-11-11 | 康杜实验室公司 | 多模式数据驱动型时钟恢复方法和装置 |
US10326620B2 (en) | 2017-05-31 | 2019-06-18 | Kandou Labs, S.A. | Methods and systems for background calibration of multi-phase parallel receivers |
US10203226B1 (en) | 2017-08-11 | 2019-02-12 | Kandou Labs, S.A. | Phase interpolation circuit |
KR102403623B1 (ko) | 2017-08-18 | 2022-05-30 | 삼성전자주식회사 | 클록 신호들 사이의 스큐를 조절하도록 구성되는 전자 회로 |
US10347283B2 (en) | 2017-11-02 | 2019-07-09 | Kandou Labs, S.A. | Clock data recovery in multilane data receiver |
CN111713029B (zh) | 2017-12-07 | 2022-02-25 | 康杜实验室公司 | 眼图测量结果的判定反馈均衡校正 |
US10326623B1 (en) | 2017-12-08 | 2019-06-18 | Kandou Labs, S.A. | Methods and systems for providing multi-stage distributed decision feedback equalization |
US10554380B2 (en) | 2018-01-26 | 2020-02-04 | Kandou Labs, S.A. | Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation |
JP2019165316A (ja) | 2018-03-19 | 2019-09-26 | 東芝メモリ株式会社 | クロック・データ再生装置及び位相検出方法 |
KR102478782B1 (ko) | 2018-05-18 | 2022-12-20 | 삼성전자주식회사 | 시그마 레벨들간의 차이를 계산하는 아이 오프닝 측정 회로, 그것을 포함하는 수신기, 그리고 아이 오프닝을 측정하기 위한 방법 |
EP3807996B1 (en) | 2018-06-12 | 2022-07-06 | Kandou Labs SA | Low latency combined clock data recovery logic network and charge pump circuit |
US10958251B2 (en) | 2019-04-08 | 2021-03-23 | Kandou Labs, S.A. | Multiple adjacent slicewise layout of voltage-controlled oscillator |
US10574487B1 (en) | 2019-04-08 | 2020-02-25 | Kandou Labs, S.A. | Sampler offset calibration during operation |
US10721106B1 (en) | 2019-04-08 | 2020-07-21 | Kandou Labs, S.A. | Adaptive continuous time linear equalization and channel bandwidth control |
US10630272B1 (en) | 2019-04-08 | 2020-04-21 | Kandou Labs, S.A. | Measurement and correction of multiphase clock duty cycle and skew |
US10673443B1 (en) | 2019-04-08 | 2020-06-02 | Kandou Labs, S.A. | Multi-ring cross-coupled voltage-controlled oscillator |
JP2021048490A (ja) | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体集積回路及び受信装置 |
TWI727843B (zh) * | 2020-06-30 | 2021-05-11 | 瑞昱半導體股份有限公司 | 電子裝置之接收端及時脈回復操作之相位閥值的設定方法 |
US11463092B1 (en) | 2021-04-01 | 2022-10-04 | Kanou Labs Sa | Clock and data recovery lock detection circuit for verifying lock condition in presence of imbalanced early to late vote ratios |
US11563605B2 (en) | 2021-04-07 | 2023-01-24 | Kandou Labs SA | Horizontal centering of sampling point using multiple vertical voltage measurements |
US11496282B1 (en) | 2021-06-04 | 2022-11-08 | Kandou Labs, S.A. | Horizontal centering of sampling point using vertical vernier |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7308048B2 (en) * | 2004-03-09 | 2007-12-11 | Rambus Inc. | System and method for selecting optimal data transition types for clock and data recovery |
US7746969B2 (en) | 2006-03-28 | 2010-06-29 | Entropic Communications, Inc. | High definition multi-media interface |
US8074126B1 (en) * | 2006-06-07 | 2011-12-06 | Marvell International Ltd. | Non-intrusive eye monitor system |
US8300685B2 (en) * | 2006-08-25 | 2012-10-30 | Broadcom Corporation | Non-linear decision feedback equalizer |
US8743944B2 (en) * | 2006-09-14 | 2014-06-03 | Nec Corporation | Decision feedback equalizing method and equalizer |
JP2008301337A (ja) | 2007-06-01 | 2008-12-11 | Nec Electronics Corp | 入出力回路 |
US8243866B2 (en) * | 2008-03-05 | 2012-08-14 | Oracle America, Inc. | Analog baud rate clock and data recovery |
US8135100B2 (en) * | 2008-08-20 | 2012-03-13 | International Business Machines Corporation | Adaptive clock and equalization control systems and methods for data receivers in communications systems |
US8229020B2 (en) * | 2009-03-23 | 2012-07-24 | Oracle America, Inc. | Integrated equalization and CDR adaptation engine with single error monitor circuit |
WO2010150624A1 (ja) | 2009-06-23 | 2010-12-29 | 日本電気株式会社 | 等化装置、等化方法及びプログラム |
US8594262B2 (en) * | 2010-06-17 | 2013-11-26 | Transwitch Corporation | Apparatus and method thereof for clock and data recovery of N-PAM encoded signals using a conventional 2-PAM CDR circuit |
WO2012029597A1 (ja) * | 2010-09-01 | 2012-03-08 | 日本電気株式会社 | クロック再生回路およびクロック再生方法 |
US8879618B2 (en) * | 2010-09-13 | 2014-11-04 | Semtech Canada Corporation | Decision feedback equalizer and transceiver |
JP2012191509A (ja) | 2011-03-11 | 2012-10-04 | Toshiba Corp | ストレージ装置、電子機器及び周波数帯域補償レベル調整方法 |
US8693531B2 (en) * | 2011-10-21 | 2014-04-08 | Texas Instruments Incorporated | Method and apparatus for performing speculative decision feedback equalization |
JP2013153313A (ja) * | 2012-01-25 | 2013-08-08 | Nec Corp | 等化装置及び等化方法 |
US8929497B2 (en) * | 2012-03-16 | 2015-01-06 | Lsi Corporation | Dynamic deskew for bang-bang timing recovery in a communication system |
US8923382B2 (en) * | 2012-03-16 | 2014-12-30 | Lsi Corporation | Tap adaptation with a fully unrolled decision feedback equalizer |
US8908816B2 (en) * | 2012-12-19 | 2014-12-09 | Lsi Corporation | Receiver with distortion compensation circuit |
JP6032080B2 (ja) * | 2013-03-22 | 2016-11-24 | 富士通株式会社 | 受信回路及び受信回路の制御方法 |
US9025655B1 (en) * | 2013-10-17 | 2015-05-05 | Lsi Corporation | Transmitter training using receiver equalizer coefficients |
-
2013
- 2013-10-25 JP JP2013222353A patent/JP6171843B2/ja active Active
-
2014
- 2014-09-12 US US14/485,470 patent/US9166771B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015084487A (ja) | 2015-04-30 |
US9166771B2 (en) | 2015-10-20 |
US20150117579A1 (en) | 2015-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6171843B2 (ja) | 受信回路 | |
US9143367B2 (en) | Clock and data recovery architecture with adaptive digital phase skew | |
US8983014B2 (en) | Receiver circuit and semiconductor integrated circuit | |
JP6079388B2 (ja) | 受信回路及びその制御方法 | |
JP4930199B2 (ja) | 信号調整方法及びアダプティブイコライザ | |
JP4956840B2 (ja) | 判定帰還等化装置及び方法 | |
JP4791415B2 (ja) | 信号調整方法及び受信機 | |
JP4930196B2 (ja) | 信号調整方法及びアダプティブイコライザ | |
JP4861895B2 (ja) | 信号調整方法及びアダプティブイコライザ | |
JP4930198B2 (ja) | 信号調整方法及びアダプティブイコライザ | |
JP4930195B2 (ja) | 信号調整方法及びアダプティブイコライザ | |
JP4516443B2 (ja) | 適応等化回路 | |
US11070349B1 (en) | Clock and data recovery circuit and reception device having the same | |
US20130101011A1 (en) | Data receiver circuit and method of adaptively controlling equalization coefficients using the same | |
JP6700566B2 (ja) | 等化回路、受信回路、及び半導体集積回路 | |
US20060133471A1 (en) | Coefficient update circuit, adaptive equalizer including the coefficient update circuit, and coefficient update method of the adaptive equalizer | |
JP5817516B2 (ja) | 受信回路 | |
US9237046B2 (en) | Receiver circuit | |
US8867604B2 (en) | Crossing ISI cancellation | |
KR102032370B1 (ko) | 데이터 리커버리 회로 및 이를 이용한 적응적 이퀄라이제이션 계수 조절 방법 | |
JP2014033347A (ja) | アダプティブイコライザ、イコライザ調整方法、それを用いた半導体装置および情報ネットワーク装置 | |
JP5626215B2 (ja) | 等化装置 | |
JP4682257B2 (ja) | 受信装置 | |
JP5521891B2 (ja) | 受信回路 | |
JP5561093B2 (ja) | データ判定回路および受信装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160705 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170529 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170606 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170619 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6171843 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |