JP5561093B2 - データ判定回路および受信装置 - Google Patents
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Description
yn=xn−c1dn-1−c2dn-2−…−cmdn-m
yn=c0xn−c1dn-1
y1=1.25×0.6−0.25×(−1)=1
y2=1.25×(−0.6)−0.25×1=−1
yn=xn−c1dn-1−c2dn-2−…−cmdn-m
d'[4]=0、かつ、invd'[5]=out-1のとき、d'[5]を判定データとして出力
d'[4]=0、かつ、d'[5]=out-1、かつ、d'[3:1]<c1のとき、inv(d'[5])を判定データとして出力
d'[4]=0、かつ、d'[5]=out-1、かつ、d'[3:1]=c1のとき、(d'[5])xnor(d'[0])を判定データとして出力
c1(n)=c1(n-1)−μ(dn−yn)dn-1
c1(n)=c1(n-1)−μ(dn−yn)dn-1
c2(n)=c2(n-1)−μ(dn−yn)dn-2
c3(n)=c3(n-1)−μ(dn−yn)dn-3
………
cm(n)=cm(n-1)−μ(dn−yn)dn-m
(付記1)
パイプライン型A/D変換回路を有するデータ判定回路であって、
前記パイプライン型A/D変換回路は、該パイプライン型A/D変換回路における少なくとも上位2ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージの動作を停止する、ことを特徴とするデータ判定回路。
付記1に記載のデータ判定回路において、
前記パイプライン型A/D変換回路は、
入力信号をサンプリングして保持するサンプルホールド回路と、
少なくとも3段のパイプラインステージと、を有し、
前記少なくとも上位2ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、該最上位ビットパイプラインステージからの信号レベルを判定する上位2ビット目パイプラインステージを含む、ことを特徴とするデータ判定回路。
付記2に記載のデータ判定回路において、
前記パイプライン型A/D変換回路は、さらに、
前記各パイプラインステージから出力される判定結果を同期させるシフトレジスタを有し、
前記パイプライン型A/D変換回路における前記少なくとも上位2ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージから出力される判定結果を同期させるために使用する前記シフトレジスタにおける一部の回路の動作を停止する、ことを特徴とするデータ判定回路。
付記3に記載のデータ判定回路において、
前記シフトレジスタは、
前記各パイプラインステージから出力される判定結果を、当該各パイプラインステージの出力タイミングに応じて遅延させ、全てのパイプラインステージから出力される判定結果を同期させて出力する複数のフリップフロップ回路を有し、
前記パイプライン型A/D変換回路における少なくとも上位2ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージから出力される判定結果を遅延させる前記フリップフロップ回路の動作を停止する、ことを特徴とするデータ判定回路。
付記2〜4のいずれか1項に記載のデータ判定回路において、さらに、
前記パイプライン型A/D変換回路における少なくとも上位2ビットのパイプラインステージから出力される判定結果から等化計算を行う等化回路と、
該等化計算によって判定データの符号が入力データの符号に等しいかどうかを判断し、等しいと判断可能な場合には後段のパイプラインステージの動作を停止すると共に等化計算を行わずに入力データの符号を判定データとして出力し、また、等しいかどうか判断不可能な場合には入力データの等化計算を行った後にデータ判定を行う判定部と、を有することを特徴とするデータ判定回路。
付記5に記載のデータ判定回路において、
前記判定部は、
前記判定データの符号と前記入力データの符号が等しいかどうかの判断において、前記等化計算に用いる等化係数の絶対値の合計と、サンプリングデータの少なくとも上位2ビットにおける入力データの絶対値との大小関係を用いることを特徴とするデータ判定回路。
付記5に記載のデータ判定回路において、
前記判定部は、
前記シフトレジスタにおいて等化計算に必要な処理の一部を事前に行っておき、等化計算を行わずに論理判定のみでデータ判定を行うことを特徴とするデータ判定回路。
付記1〜7のいずれか1項に記載のデータ判定回路において、
前記下位ビットのパイプラインステージの動作を停止するのに用いる前記パイプラインステージから出力される判定結果のビット数の設定を可変にすることを特徴とするデータ判定回路。
データ判定回路と、該データ判定回路の出力の位相を検出して、前記パイプライン型A/D変換回路で使用するクロックを生成するクロックリカバリ回路と、を有する受信装置であって、
前記データ判定回路は、
パイプライン型A/D変換回路を有するデータ判定回路であって、
前記パイプライン型A/D変換回路は、該パイプライン型A/D変換回路における少なくとも上位2ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージの動作を停止する、ことを特徴とする受信装置。
付記9に記載の受信装置において、
前記パイプライン型A/D変換回路は、
入力信号をサンプリングして保持するサンプルホールド回路と、
少なくとも3段のパイプラインステージと、を有し、
前記少なくとも上位2ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、該最上位ビットパイプラインステージからの信号レベルを判定する上位2ビット目パイプラインステージを含む、ことを特徴とする受信装置。
2 4並列のA/D変換回路および1タップの判定帰還等化器(4並列ADC+DFE)
3,103 位相検出回路
4,104 フィルタ
5,105 位相調整回路
20〜23 ADC+DFE
41 加算器
42 判定器
102 データ判定回路
121 A/D変換回路
122 等化回路
123 判定部
201,601 サンプル/ホールド(S/H)回路
202,602 パイプラインステージ
203 シフトレジスタ
204 mタップ構成のDFE(判定帰還等化器)
204’ 1タップ構成のDFE
430,431,432,…43m、615 アンプ
600 判定部
603,603a,603b,603c 判定帰還等化器(DFE)
604,616,617 スイッチ
605 ビット調整部
606 加算器
607 リセット信号生成回路
611 NビットFF回路
612 加算器
613 判定器
614 セレクタ
618 適応ロジック回路
619 ビット数判定器
Claims (4)
- パイプライン型A/D変換回路を有するデータ判定回路であって、
前記パイプライン型A/D変換回路は、
入力信号をサンプリングして保持するサンプルホールド回路と、
少なくとも3段のパイプラインステージと、
前記各パイプラインステージから出力される判定結果を同期させるシフトレジスタと、を有し、
少なくとも上位2ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、前記最上位ビットパイプラインステージからの信号レベルを判定する上位2ビット目パイプラインステージを含み、
前記パイプライン型A/D変換回路における前記少なくとも上位2ビットのパイプラインステージから出力される判定結果に応じて、前記少なくとも上位2ビットよりも下位ビットのパイプラインステージの動作を停止すると共に、前記少なくとも上位2ビットよりも下位ビットのパイプラインステージから出力される判定結果を同期させるために使用する前記シフトレジスタにおける一部の回路の動作を停止する、ことを特徴とするデータ判定回路。 - 入力信号をサンプリングして保持するサンプルホールド回路、および、少なくとも3段のパイプラインステージを有するパイプライン型A/D変換回路と、
前記パイプライン型A/D変換回路における少なくとも上位2ビットのパイプラインステージから出力される判定結果から等化計算を行う等化回路と、
前記等化計算によって判定データの符号が入力データの符号に等しいかどうかを判断し、等しいと判断可能な場合には後段のパイプラインステージの動作を停止すると共に等化計算を行わずに入力データの符号を判定データとして出力し、また、等しいかどうか判断不可能な場合には入力データの等化計算を行った後にデータ判定を行う判定部と、を有し、
前記少なくとも上位2ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、前記最上位ビットパイプラインステージからの信号レベルを判定する上位2ビット目パイプラインステージを含み、
前記パイプライン型A/D変換回路における前記少なくとも上位2ビットのパイプラインステージから出力される判定結果に応じて、前記少なくとも上位2ビットよりも下位ビットのパイプラインステージの動作を停止する、ことを特徴とするデータ判定回路。 - データ判定回路と、前記データ判定回路の出力の位相を検出して、前記パイプライン型A/D変換回路で使用するクロックを生成するクロックリカバリ回路と、を有する受信装置であって、
前記データ判定回路は、
パイプライン型A/D変換回路を有するデータ判定回路であって、
前記パイプライン型A/D変換回路は、
入力信号をサンプリングして保持するサンプルホールド回路と、
少なくとも3段のパイプラインステージと、
前記各パイプラインステージから出力される判定結果を同期させるシフトレジスタと、を有し、
少なくとも上位2ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、前記最上位ビットパイプラインステージからの信号レベルを判定する上位2ビット目パイプラインステージを含み、
前記パイプライン型A/D変換回路における前記少なくとも上位2ビットのパイプラインステージから出力される判定結果に応じて、前記少なくとも上位2ビットよりも下位ビットのパイプラインステージの動作を停止すると共に、前記少なくとも上位2ビットよりも下位ビットのパイプラインステージから出力される判定結果を同期させるために使用する前記シフトレジスタにおける一部の回路の動作を停止する、ことを特徴とする受信装置。 - データ判定回路と、前記データ判定回路の出力の位相を検出して、前記パイプライン型A/D変換回路で使用するクロックを生成するクロックリカバリ回路と、を有する受信装置であって、
前記データ判定回路は、
入力信号をサンプリングして保持するサンプルホールド回路、および、少なくとも3段のパイプラインステージを有するパイプライン型A/D変換回路と、
前記パイプライン型A/D変換回路における少なくとも上位2ビットのパイプラインステージから出力される判定結果から等化計算を行う等化回路と、
前記等化計算によって判定データの符号が入力データの符号に等しいかどうかを判断し、等しいと判断可能な場合には後段のパイプラインステージの動作を停止すると共に等化計算を行わずに入力データの符号を判定データとして出力し、また、等しいかどうか判断不可能な場合には入力データの等化計算を行った後にデータ判定を行う判定部と、を有し、
前記少なくとも上位2ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、前記最上位ビットパイプラインステージからの信号レベルを判定する上位2ビット目パイプラインステージを含み、
前記パイプライン型A/D変換回路における前記少なくとも上位2ビットのパイプラインステージから出力される判定結果に応じて、前記少なくとも上位2ビットよりも下位ビットのパイプラインステージの動作を停止する、ことを特徴とする受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010232762A JP5561093B2 (ja) | 2010-10-15 | 2010-10-15 | データ判定回路および受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010232762A JP5561093B2 (ja) | 2010-10-15 | 2010-10-15 | データ判定回路および受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012089927A JP2012089927A (ja) | 2012-05-10 |
JP5561093B2 true JP5561093B2 (ja) | 2014-07-30 |
Family
ID=46261112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010232762A Expired - Fee Related JP5561093B2 (ja) | 2010-10-15 | 2010-10-15 | データ判定回路および受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5561093B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6597295B2 (ja) * | 2015-12-25 | 2019-10-30 | 富士通株式会社 | 受信器及びその制御方法 |
JP2020190642A (ja) | 2019-05-22 | 2020-11-26 | 旭化成エレクトロニクス株式会社 | Ancシステム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2522398B2 (ja) * | 1989-07-13 | 1996-08-07 | 日本電気株式会社 | 位相制御装置 |
JPH0685672A (ja) * | 1992-09-03 | 1994-03-25 | Hitachi Ltd | Ad変換器およびアナログ・ディジタル混在システム |
KR100564836B1 (ko) * | 1997-10-31 | 2006-03-30 | 톰슨 라이센싱 | 수신된 잔류 측파대 방식(vsb)으로 변조된 신호를 처리하기 위한 시스템에서 사용하기 위한 장치 및 방법 |
JP3850359B2 (ja) * | 2001-09-27 | 2006-11-29 | 松下電器産業株式会社 | A/d変換器、及びその制御方法 |
JP3851870B2 (ja) * | 2002-12-27 | 2006-11-29 | 株式会社東芝 | 可変分解能a/d変換器 |
JP4028856B2 (ja) * | 2004-04-28 | 2007-12-26 | 松下電器産業株式会社 | 受信装置、移動体通信端末及び通信システム |
JP2010166447A (ja) * | 2009-01-16 | 2010-07-29 | Sony Corp | Ad変換器および信号処理システム |
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2010
- 2010-10-15 JP JP2010232762A patent/JP5561093B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2012089927A (ja) | 2012-05-10 |
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