JP4682257B2 - 受信装置 - Google Patents

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Description

本発明は、複数のシンボルの連続であるシンボル系列を含むデジタルデータ信号を受信し、該デジタルデータ信号を所定のサンプルレートでデジタル値に変換する受信装置に関する。
近年、例えばメモリ、プロセッサ及びスイッチ用ＬＳＩ（Large Scale Integration）に代表されるように、コンピュータ又はその他の情報処理機器の部品の性能は大幅に向上してきた。システムの性能を更に向上させるためには、部品の性能を上げることに加えて、これらの部品又は要素の間の信号伝送速度の向上が必要となる。すなわち、毎秒ビット（ｂｉｔ／ｓ）で測定される伝送容量の増加及び伝送遅延の減少が必要とされる。例えば、サーバ用コンピュータの性能を向上させるためには、ＳＲＡＭ（Static Random Access Memory）及びＤＲＡＭ（Dynamic RAM）等のメモリとプロセッサとの間の信号伝送レートを高める必要がある。サーバ以外でも、通信基幹用装置等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。
このようなデータレート向上の需要に応えるため、多くの集積回路（ＩＣ）において、信号の入力及び／又は出力を行うための回路（Ｉ／Ｏ）のデータレートを数Ｇｂ／ｓから数１０Ｇｂ／ｓに増加させることが求められている。高性能の機器では、このように高いデータレートのＩ／Ｏポートを１個のＩＣに多数個集積化することも必要である。
Ｉ／Ｏでは、受信した信号の波形歪みを補正する処理及び信号を受信するために必要なクロックを復元する処理等を含む様々な信号処理が必要とされる。このような信号処理を行うための回路はアナログ回路で構成されることが一般的である。しかし、複数Ｉ／Ｏの集積化及び設計容易性のため、これらのアナログ回路をデジタル回路に置き換えることが望ましい。そこで、アナログ−デジタル変換器（ＡＤＣ）を設けることが提案されている。例えば、信号を受信する受信回路で、信号は、最初にＡＤＣによってアナログからデジタルへ変換された後、デジタル回路によって波形歪み補正及びクロック復元等の様々な処理を受ける。一般に、デジタル回路は、アナログ回路に比べて設計が容易であり、特性が安定しており、且つ消費電力が小さいことが知られている。
O.Agazzi等著、"A 90nm CMOS DSP MLSD Transceiver with Integrated AFE for Electronic Dispersion Compensation of Multi-mode Optical Fibers at 10Gb/s"、ISSCC Dig. of Tech. Papers、pp.232-233、609、2008年2月 M.Harwood等著、"A 12.5Gb/s SerDes in 65nm CMOS Using a Baud-Rate ADC with Digital Receiver Equalization and Clock Recovery"、ISSCC Dig. of Tech. Papers、pp.436-437、591、2007年2月
しかし、ＡＤＣが回路に占める面積は大きく、ＡＤＣを用いた場合は回路規模が大きくなるという問題がある。更に、デジタル回路は信号処理のビット数に応じて消費電力が大きくなるので、実際の使用においてはアナログ回路を用いた場合よりも電力が増大しうるという問題がある。
本発明は、上記の問題を鑑みなされたものであり、回路規模の低減及び消費電力の削減が可能な受信装置を提供することを目的とする。
一実施形態によれば、複数のシンボルの連続であるシンボル系列を含むデジタルデータ信号を受信し、該デジタルデータ信号を所定のサンプルレートでデジタル値に変換する受信装置であって、同じ値をとるシンボルの連続の中に異なる値をとる所定シンボルが含まれる特定シンボル系列が前記デジタルデータ信号に含まれるかどうかを判定する特定シンボル系列判定部と、前記デジタル値に基づいて前記シンボル系列の中でシンボルの値が切り替わるタイミングを検出する位相検出部と、該位相検出部で検出された前記シンボル値が切り替わるタイミングに基づいて所定の判定タイミングで前記シンボル系列のシンボルの夫々について当該シンボルの値を得るシンボル値判定部と、前記特定シンボル系列判定部によって前記デジタルデータ信号に前記特定シンボル系列が含まれることが検出される場合に、前記シンボル値判定部で得られた値に代えて、前記特定シンボル系列判定部から出力される前記所定シンボルの値を選択する選択部とを有する受信装置が提供される。
本開示のシステムによれば、回路規模の低減及び消費電力の削減が可能な受信装置を提供することが可能となる。
一実施形態に従うデータ判定回路の構成を表すブロック図である。 一実施形態に従うデータ判定回路で用いられる特定シンボル系列判定部の構成を表す概略図である。 図２の特定シンボル系列判定部に含まれる特定パルス列検出回路の構成を表す概略図である。 一実施形態に従うデータ判定回路で用いられる位相検出部の構成を表す概略図である。 図４の位相検出部に含まれるサブ位相検出器の構成を表す概略図である。 図５のサブ位相検出器に含まれる結合器の構成を表す概略図である。 一実施形態に従うデータ判定回路で用いられる判定タイミング生成部の位相フィルタの構成を表す概略図である。 一実施形態に従うデータ判定回路で用いられるシンボル値判定部の構成を表す概略図である。 一実施形態に従うデータ判定回路で用いられるデータ選択部の構成を表す概略図である。 一実施形態に従うデータ判定回路によるデータ判定動作の説明図である。 一実施形態に従うデータ判定回路によるデータ判定動作の説明図である。 一実施形態に従うデータ判定回路のジッタ耐性を示すグラフである。 実施例１に従う受信装置の構成を表すブロック図である。 実施例２に従う受信装置の構成を表すブロック図である。 実施例３に従う受信装置の構成を表すブロック図である。
アナログ−デジタル変換器（ＡＤＣ）を用いる受信装置における回路規模及び消費電力の問題を解消するためには、ＡＤＣの分解能を減らすこと及びデジタル信号処理のビット数を減らすことが有効である。しかし、実際には、装置性能を保つために、ＡＤＣの分解能を減らすこと及びデジタル信号処理のビット数を減らすことには限界がある。
受信装置は、複数のシンボルの連続であるシンボル系列を含むデジタルデータ信号を受信する。このデジタルデータ信号は、一般的に、ＮＲＺ（Non-Return to Zero）のバイナリ信号であって、０又は１で表されるシンボルの連続を有する。ＡＤＣは、離散タイミングにおける受信信号の値をデジタル値に変換する。受信信号は、必要ならばプリアンプ及び／又はイコライザを通った後、ＡＤＣに入力される。受信装置は、ＡＤＣから出力されるデジタル値に基づいてシンボル毎のデータ判定を行うためのデータ判定回路を更に有する。「データ判定」とは、デジタルデータ信号に含まれるシンボル系列のシンボルごとの状態、すなわち、各シンボルが０又は１のどちらの値をとるかを判定する処理をいう。シンボル毎のデータ判定に必要とされる回路は簡単であるため、高速Ｉ／Ｏでは広く採用されている。しかし、伝送チャネルの周波数特性及び／又はコネクタ若しくはビア等のインピーダンス不整合点での信号の反射等を含む様々な要因により、シンボル間干渉が発生することがある。これにより、シンボル毎のデータ判定が最適でない場合が生ずる。
本発明者は、ＡＤＣを用いる受信装置において、特定シンボル系列について、シンボル間干渉の影響によりシンボル毎のデータ判定における誤差が大きくなる現象を見出した。更に、本発明者は、このような特定シンボル系列については、シンボル毎のデータ判定に代えてシンボル系列でのデータ判定を行うことでデータ判定の精度が向上することに気付いた。ここで、「特定シンボル系列」とは、例えば"０００１０００"のように、同じ値をとるシンボルの連続の中に異なる値をとる単一シンボルが含まれるシンボル系列をいう。このような特定シンボル系列の中に含まれる単一シンボルを「孤立パルス」と呼ぶこととする。
以下記載される実施形態は、２×オーバーサンプリング、すなわち、データ伝送レートの２倍のサンプリングレートで入力をサンプリングする受信装置を例として記載される。この場合に、サンプリング位相は、単位シンボルのパルス幅ＵＩ（１つのシンボルに相当する位相）の半分である０．５ＵＩである。言い換えると、受信装置は、デジタルデータ信号を０．５ＵＩごとに分割して処理することができる。
図１は、一実施形態に従うデータ判定回路を示す。図１のデータ判定回路１０は、ＡＤＣ（図示せず。）を備える受信装置に組み込まれる。データ判定回路１０は、ＡＤＣの後段に配置されており、ＡＤＣから出力されるデジタル値を入力される。例えば、時間ｔｉ−１、ｔｉ（＝ｔｉ−１＋０．５ＵＩ）及びｔｉ＋１（＝ｔｉ−１＋１ＵＩ）（ｉは整数。）の各時点でデータ判定回路１０に入力される値を夫々ｄｉ−１、ｄｉ及びｄｉ＋１とする。この値は、符号付きの差動信号の形で入力される。データ判定回路１０は、入力されたデジタル値に基づいてシンボル系列についてデータ判定を行うことができる。このために、データ判定回路１０は、特定シンボル系列判定部２０と、位相検出部（ＰＤ）３０と、シンボル値判定部４０と、判定タイミング生成部５０と、データ選択部６０とを有する。
特定シンボル系列判定部２０は、データ判定回路１０へ入力されるデジタル値に基づいて、所定ビット長のシンボル系列について孤立パルスの有無を検出することによって、そのシンボル系列が特定シンボル系列であるかどうかを判定する。特定シンボル系列判定部２０は、孤立パルスを検出した場合に、更に、検出した孤立パルスのバイナリ値（０又は１の値）を出力する。
位相検出部３０は、データ判定回路１０へ入力されるデジタル値についてゼロクロス位置の瞬時値を検出することで、シンボル系列の中でシンボル値が１から０又は１から０に切り替わるタイミングを検出する。位相検出部３０は、シンボル値が切り替わるタイミングを表す信号Ｐｉｎｓｔを出力する。
シンボル値判定部４０は、位相検出部３０から出力される信号Ｐｉｎｓｔに基づいて所定のタイミングでシンボル毎のデータ判定を行い、判定されたシンボルの値を出力する。
判定タイミング生成部５０は、位相検出部３０から出力される信号Ｐｉｎｓｔを平滑化するようフィルタ処理し、平滑化された信号Ｐｉｎｓｔから、シンボル値判定部４０によるデータ判定のためのタイミングを得る。このため、判定タイミング生成部５０は、位相フィルタ５１０及び加算器５２０を有する。位相フィルタ５１０は、位相検出部３０から出力される信号Ｐｉｎｓｔを平滑化して、シンボル値が切り替わるタイミングの平均を表す信号Ｐａｖを生成することができる。加算器５２０は、位相フィルタ５１０で生成された平均信号Ｐａｖの位相を０．５ＵＩシフトさせて、データ判定のタイミングを表す信号Ｐｐｉｃｋを生成することができる。加算器５２０は、信号Ｐｐｉｃｋの位相が１を超えないよう平均信号Ｐａｖの位相を前又は後に０．５ＵＩシフトさせる。
データ選択部６０は、特定シンボル系列判定部２０による検出結果に応じて、特定シンボル系列判定部２０又はシンボル値判定部４０のどちらか一方よって出力されるバイナリ値を選択する。
図２は、図１のデータ判定回路１０で用いられる特定シンボル系列判定部２０を示す。特定シンボル系列判定部２０は、並列バイナリデータＤｎ（ｎ＝・・・−２，−１，０，１，２，・・・）を入力される。データＤｎは、受信装置に入力されるデジタル値ｄｎを所定の閾値でバイナリ値に変換した値である。例えば、時間ｔｉ−１、ｔｉ（＝ｔｉ−１＋０．５ＵＩ）及びｔｉ＋１（＝ｔｉ−１＋１ＵＩ）（ｉは整数。）の各時点で特定シンボル系列判定部２０に入力されるバイナリデータは参照符号Ｄｉ−１、Ｄｉ、Ｄｉ＋１によって表されるとする。
特定シンボル系列判定部２０は、連続する３つのバイナリデータＤｉ−１、Ｄｉ、Ｄｉ＋１が"０１０"又は"１０１"のいずれかのパルス列であることを検出する複数の特定パルス列検出器２１０ｍ（ｍ＝・・・−２，−１，０，１，２，・・・）を有する。明りょうさのため、図２には、第１、第２及び第３の特定パルス列検出器２１０１、２１０２、２１０３しか示されない。
第１の特定パルス列検出器２１０１には、連続する３つのデータＤｉ−２、Ｄｉ−１、Ｄｉが入力される。第２の特定パルス列検出器２１０２には、連続する３つのデータＤｉ−１、Ｄｉ、Ｄｉ＋１が入力される。第３の特定パルス列検出器２１０３には、連続する３つのデータＤｉ、Ｄｉ＋１、Ｄｉ＋２が入力される。このように、各特定パルス列検出器に入力される３つの連続するデータの組合せは、０．５ＵＩずつ位相がずれている。これより、３つの連続するバイナリデータでカバーされる位相範囲は、１シンボルでカバーされる１ＵＩ分の位相範囲に相当することが分かる。
ここで、図３を参照すると、第２の特定パルス列検出器２１０２の構成が示されている。第２の特定パルス列検出器２１０２は、第１及び第２のＡＮＤ回路２２０、２２２と、ＯＲ回路２２４と、第１乃至第３のＮＯＴ回路２３０、２３２、２３４とを有する。
第１のＡＮＤ回路２２０は、第１のＮＯＴ回路２３０によって反転されたｉ−１番目のデータＤｉ−１と、ｉ番目のデータＤｉと、第２のＮＯＴ回路２３２によって反転されたｉ＋１番目のデータＤｉ＋１とを入力される。第１のＡＮＤ回路２２０は、ｉ番目のデータＤｉのみが１である場合に１を出力する。
第２のＡＮＤ回路２２２は、ｉ−１番目のデータＤｉ−１と、第３のＮＯＴ回路２３４によって反転されたｉ番目のデータＤｉと、ｉ＋１番目のデータＤｉ＋１とを入力される。第２のＡＮＤ回路２２１は、ｉ番目のデータＤｉのみが０である場合に１を出力する。
ＯＲ回路２２４は、第１のＡＮＤ回路２２０及び第２のＡＮＤ回路２２２の夫々の出力のうち少なくとも一方が１である場合に１を出力する。
このような構成により、第２の特定パルス列検出器２１０２は、連続する３つのバイナリデータＤｉ−１、Ｄｉ、Ｄｉ＋１が"０１０"又は"１０１"のいずれかのパルス列であることを検出することができる。他の特定パルス列検出器２１０１、２１０３及び２１０ｍも、図３に表される第２の特定パルス列検出器２１０２と実質的に同じ構成を有しても良い。
再び図２を参照すると、例えば｛Ｄｉ−２；Ｄｉ−１；Ｄｉ；Ｄｉ＋１；Ｄｉ＋２｝＝｛００１００｝が特定シンボル系列判定部２０に入力されるとすると、第２の特定パルス列検出器２１０２は、パルス列"０１０"が入力されたことを検出し、"１"を出力する。すなわち、特定シンボル系列判定部２０は、第２の特定パルス列検出器２１０２から"１"を出力することで、５ビットのデータパルス列の中央３ビットに孤立パルスが含まれていることを後段の回路に知らせることができる。同様に、第１の特定パルス列検出器２１０１から"１"が出力される場合は、５ビットのデータパルス列の前縁３ビットに孤立パルスが含まれていることを意味する。また、第３の特定パルス列検出器２１０３から"１"が出力される場合は、５ビットのデータパルス列の後縁３ビットに孤立パルスが含まれていることを意味する。ここでは、第１、第２及び第３の特定パルス列検出器２１０１、２１０２、２１０３の夫々から出力される信号を夫々参照符号Ｆｐ、Ｍｐ及びＢｐによって表すこととする。
上述したように、３ビットの連続するバイナリデータでカバーされる位相範囲は、１シンボルでカバーされる１ＵＩ分の位相範囲に相当する。よって、特定シンボル系列判定部２０は、３ビットの連続するバイナリデータが"０１０"又は"１０１"のいずれかのパルス列であることを検出することで、１ビット分の孤立パルスを検出することができる。
更に、特定シンボル系列判定部２０は、第１、第２及び第３の特定パルス列検出器２１０１、２１０２、２１０３の夫々に入力される３つの連続するバイナリデータのうち中央に位置するデータＤｉ−１、Ｄｉ及びＤｉ＋１を出力する。これらのデータＤｉ−１、Ｄｉ及びＤｉ＋１は、第１、第２及び第３の特定パルス列検出器２１０１、２１０２、２１０３の夫々で特定のパルス列が検出される場合に「孤立パルスの中央値」に相当する。
図４は、図１のデータ判定回路１０で用いられる位相検出部３０を示す。位相検出部３０は、第１及び第２のサブ位相検出器３１０、３２０と、加算器３３０と、セレクタ３４０とを有する。
第１のサブ位相検出器３１０は、１ＵＩの期間に入力される３ビットのデジタル値ｄｉ−１、ｄｉ及びｄｉ＋１のうち最上位ビット値ｄｉ−１及び中間ビット値ｄｉに基づいてシンボル値の切り替わりの有無及びそのタイミングを検出する。第２のサブ位相検出器３２０は、３ビットのデジタル値ｄｉ−１、ｄｉ及びｄｉ＋１のうち中間ビット値ｄｉ及び最下位ビット値ｄｉ＋１に基づいてシンボル値の切り替わりの有無及びそのタイミングを検出する。
ここで、図５を参照すると、図４の位相検出部３０に含まれる各サブ位相検出器３１０又は３２０の構成が示されている。図５の構成は、最上位ビット値ｄｉ−１及び中間ビット値ｄｉに基づいて検出を行う第１のサブ位相検出器３１０を例として記載される。
第１のサブ位相検出器３１０は、結合器３１２と、シンボル切替タイミング符号器３１４とを有する。結合器３１２は、値ｄｉ−１、３ｄｉ−１＋ｄｉ、ｄｉ−１＋ｄｉ、ｄｉ−１＋３ｄｉ及びｄｉを出力するよう、乗算及び加減算により最上位ビット値ｄｉ−１及び中間ビット値ｄｉを結合する。シンボル切替タイミング符号器３１４は、結合器３１２から出力されるｄｉ−１、３ｄｉ−１＋ｄｉ、ｄｉ−１＋ｄｉ、ｄｉ−１＋３ｄｉ及びｄｉの各値に基づいて、最上位ビット値ｄｉ−１から中間ビット値ｄｉの間でシンボル値の切り替わりの有無及びそのタイミングを検出する。
図６は、図５の第１のサブ位相検出器３１０に含まれる結合器３１２を示す。結合器３１２は、第１及び第２の乗算器Ｍ１、Ｍ２と、第１乃至第４の加減算器Ａｄｄ１〜４とを有する。
第１の乗算器Ｍ１は、最上位ビット値ｄｉ−１に係数４を乗じる。第１の加減算器Ａｄｄ１は、最上位ビット値ｄｉ−１から中間ビット値ｄｉを減じて、値ｄｉ−１−ｄｉを生成する。第２の加減算器Ａｄｄ２は、第１の乗算器Ｍ１によって得られる値４ｄｉ−１から、第１の加減算器Ａｄｄ１によって得られる値ｄｉ−１−ｄｉを減じて、値３ｄｉ−１＋ｄｉを生成する。この値３ｄｉ−１＋ｄｉは、後段のシンボル切替タイミング符号器３１４に入力される。
第３の加減算器Ａｄｄ３は、最上位ビット値ｄｉ−１及び中間ビット値ｄｉを足し合わせて、値ｄｉ−１＋ｄｉを生成する。この値ｄｉ−１＋ｄｉも、後段のシンボル切替タイミング符号器３１４に入力される。
第２の乗算器Ｍ２は、中間ビット値ｄｉに係数４を乗じる。第４の加減算器Ａｄｄ４は、第２の乗算器Ｍ１によって得られる値４ｄｉ−１及び第１の加減算器Ａｄｄ１によって得られる値ｄｉ−１−ｄｉを足し合わせて、値ｄｉ−１＋３ｄｉを生成する。この値ｄｉ−１＋３ｄｉも、後段のシンボル切替タイミング符号器３１４に入力される。
結合器３１２は、更に、最上位ビット値ｄｉ−１及び中間ビット値ｄｉをそのまま出力する。これらの値ｄｉ−１及びｄｉも、後段のシンボル切替タイミング符号器３１４に入力される。
このようにして、結合器３１２からシンボル切替タイミング符号器３１４へは、５つの値ｄｉ−１、３ｄｉ−１＋ｄｉ、ｄｉ−１＋ｄｉ、ｄｉ−１＋３ｄｉ及びｄｉが供給される。
これらの値に基づき、シンボル切替タイミング符号器３１４は、下記の条件（１）〜（５）に従って、シンボル値の切り替わりの有無を表す１ビットのバイナリ信号ｔｒａｎ１及びその切り替わりのタイミングを表す２ビットのバイナリ信号ｕ１を出力する。
（１）ｄｉ−１又は３ｄｉ−１＋ｄｉのどちらか一方が０以上である場合は、ｔｉ−１からｔｉ−１＋（１／８）ＵＩの間にシンボル値が１から０又は０から１に切り替わったことを意味する。このとき、シンボル切替タイミング符号器３１４は、ｔｒａｎ１＝１及びｕ１＝００を出力する。
（２）３ｄｉ−１＋ｄｉ又はｄｉ−１＋ｄｉのどちらか一方が０以上である場合は、ｔｉ−１＋（１／８）ＵＩからｔｉ−１＋（１／４）ＵＩの間にシンボル値が１から０又は０から１に切り替わったことを意味する。このとき、シンボル切替タイミング符号器３１４は、ｔｒａｎ１＝１及びｕ１＝０１を出力する。
（３）ｄｉ−１＋ｄｉ又はｄｉ−１＋３ｄｉのどちらか一方が０以上である場合は、ｔｉ−１＋（１／４）ＵＩからｔｉ−１＋（３／８）ＵＩの間にシンボル値が１から０又は０から１に切り替わったことを意味する。このとき、シンボル切替タイミング符号器３１４は、ｔｒａｎ１＝１及びｕ１＝１０を出力する。
（４）ｄｉ−１＋３ｄｉ又はｄｉのどちらか一方が０以上である場合は、ｔｉ−１＋（３／８）ＵＩからｔｉ−１＋（１／２）ＵＩ（＝ｔｉ）の間にシンボル値が１から０又は０から１に切り替わったことを意味する。このとき、シンボル切替タイミング符号器３１４は、ｔｒａｎ１＝１及びｕ１＝１１を出力する。
（５）その他の場合、すなわち、ｄｉ−１、３ｄｉ−１＋ｄｉ、ｄｉ−１＋ｄｉ、ｄｉ−１＋３ｄｉ及びｄｉの全ての値が０以上又は０未満である場合は、ｔｉ−１からｔｉの間にシンボル値が１から０又は０から１に切り替わらないことを意味する。このとき、シンボル切替タイミング符号器３１４はｔｒａｎ１＝０を出力する。
第２のサブ位相検出器３２０も、図５及び図６を参照して記載される第１のサブ位相検出器３１０と実質的に同様の構成を有しても良い。第２のサブ位相検出器３２０は、１ＵＩの期間に入力される３ビットの値ｄｉ−１、ｄｉ及びｄｉ−１のうち中間ビット値ｄｉ及び最下位ビット値ｄｉ−１に基づいてシンボル値の切り替わりの有無及びそのタイミングを検出する。言い換えると、第２のサブ位相検出器３２０は、所定の１ＵＩの後半の０．５ＵＩの期間（ｔｉ〜ｔｉ−１）についてシンボル値の切り替わりの有無及びそのタイミングを検出する。
再び図４を参照すると、第１のサブ位相検出器３１０から出力されるシンボル切替タイミング表示信号ｕ１は、セレクタ３４０の第１の入力へ供給される。第２のサブ位相検出器３２０から出力されるシンボル切替タイミング表示信号ｕ２は、加算器３３０を通された後にセレクタ３４０の第２の入力へ供給される。加算器３３０は、バイナリ値"１００"をシンボル切替タイミング表示信号ｕ２に加える。これにより、加算器３３０を通った後のシンボル切替タイミング表示信号ｕ２０は、各場合について下記（６）から（９）のような値をとり、第１のサブ位相検出器３１０から出力されるシンボル切替タイミング表示信号ｕ１と区別され得る。
（６）ｔｉからｔｉ＋（１／８）ＵＩの間にシンボル値が１から０又は０から１に切り替わる場合に、ｕ２０＝１００である。
（７）ｔｉ＋（１／８）ＵＩからｔｉ＋（１／４）ＵＩの間にシンボル値が１から０又は０から１に切り替わる場合に、ｕ２０＝１０１である。
（８）ｔｉ＋（１／４）ＵＩからｔｉ＋（３／８）ＵＩの間にシンボル値が１から０又は０から１に切り替わる場合に、ｕ２０＝１１０である。
（９）ｔｉ＋（３／８）ＵＩからｔｉ＋（１／２）ＵＩ（＝ｔｉ＋１）の間にシンボル値が１から０又は０から１に切り替わる場合に、ｕ２０＝１１１である。
第１のサブ位相検出器３１０及び第２のサブ位相検出器３２０の夫々から出力されるシンボル切替有無表示信号ｔｒａｎ１及びｔｒａｎ２は、セレクタ３４０の制御端子へ供給される。ｔｒａｎ１が１である場合には、セレクタ３４０は、第１のサブ位相検出器３１０から供給されるシンボル切替タイミング表示信号ｕ１を選択して出力する。一方、ｔｒａｎ２が１である場合には、セレクタ３４０は、第２のサブ位相検出器３２０から加算器３３０を介して供給されるシンボル切替タイミング表示信号ｕ２０を選択して出力する。
このように、データが零地点（ゼロクロス点）を通過するかどうかによってシンボル値の切り替わり、すなわち、パルスエッジを検出することは、零交差法として知られている。零交差法において、１ＵＩの開始時点から零地点までの期間は「瞬時位相」又は「瞬時値」と呼ばれる。
図７は、図１のデータ判定回路１０で用いられる判定タイミング生成部５０の位相フィルタ５１０を示す。位相フィルタ５１０は、第１及び第２の増幅器５１０、５１２と、第１及び第２の積算器５１４、５１６とを有する。位相フィルタ５１０に入力されたシンボル切替タイミング表示信号Ｐｉｎｓｔは、第１の増幅器５１０によって利得Ｋ１で増幅される。第１の増幅器５１０の出力は、第２の増幅器５１２へ供給され、更に利得Ｋ２で増幅される。第１の増幅器５１０の出力は、更に、第２の積算器５１６へ供給される。第２の増幅器５１２の出力は第１の積算器５１４へ供給され、次いで、第１の積算器５１４の出力は第２の積算器５１６へ供給される。そして、第２の積算器５１３の出力が平均信号Ｐａｖとして供給される。このように、位相フィルタ５１０は、２つの積算器を用いた２次フィルタであっても良い。
図８は、図１のデータ判定回路１０で用いられるシンボル値判定部４０を示す。シンボル値判定部４０は、並列バイナリデータＤｎ（ｎ＝・・・−２，−１，０，１，２，・・・）を入力される。上述したように、データＤｎは、受信装置に入力されるデジタル値ｄｎを所定の閾値でバイナリ値に変換した値である。また、同様に、時間ｔｉ−１、ｔｉ（＝ｔｉ−１＋０．５ＵＩ）及びｔｉ＋１（＝ｔｉ−１＋１ＵＩ）（ｉは整数。）の各時点でシンボル値判定部４０に入力されるバイナリデータは参照符号Ｄｉ−１、Ｄｉ、Ｄｉ＋１によって表されるとする。
図８を参照すると、シンボル値判定部４０は、第１乃至第３のＸＯＲ回路４１０、４１２、４１４と、第１及び第２の比較器４２０、４２２と、ＡＮＤ回路４３０と、ＯＲ回路４３２と、第１乃至第３のセレクタ４４０、４４２、４４４とを有する。
第１のＸＯＲ回路４１０は、データＤｉ−１及びＤｉを入力され、Ｄｉ−１又はＤｉのどちらか一方が１であって且つ他方が０である場合に１を出力する。第２のＸＯＲ回路４１２は、データＤｉ及びＤｉ＋１を入力され、Ｄｉ又はＤｉ＋１のどちらか一方が１であって且つ他方が０である場合に１を出力する。第３のＸＯＲ回路４１４は、第１のＸＯＲ回路４１０及び第２のＸＯＲ回路４１２の夫々の出力を入力され、第１のＸＯＲ回路４１０又は第２のＸＯＲ回路４１２のどちらか一方の出力が１であって且つ他方の出力が０である場合に１を出力する。
第１の比較器４２０は、位相検出部３０から出力される信号Ｐｉｎｓｔ及び判定タイミング生成部５０から出力される信号Ｐｐｉｃｋを入力される。第１の比較器４２０は、Ｐｉｎｓｔ＞Ｐｐｉｃｋである場合に１を出力する。Ｐｉｎｓｔ＞Ｐｐｉｃｋである場合とは、原則として、所定の１ＵＩの期間においてシンボル値の切り替わりのタイミングがデータ判定を行うべきタイミングより後であること意味する。
第２の比較器４２２は、所定のバイナリ値＝"１００"及び判定タイミング生成部５０から出力される信号Ｐｐｉｃｋを入力される。第２の比較器４２２は、Ｐｐｉｃｋ＜"１００"である場合に１を出力する。バイナリ値"１００"は、１ＵＩの期間における０．５ＵＩの時点に相当する。第２の比較器４２２は、データ判定タイミングが所定の１ＵＩの期間（ｔｉ−１〜ｔｉ＋１）において前半の０．５ＵＩの期間（ｔｉ−１〜ｔｉ）又は後半の０．５ＵＩの期間（ｔｉ〜ｔｉ＋１）のどちらの範囲にあるかを判断する。
ＡＮＤ回路４３０は、第３のＸＯＲ回路４１４及び比較器４２０の夫々の出力を入力され、第３のＸＯＲ回路４１４及び比較器４２０のいずれの出力も１である場合に１を出力する。
ＯＲ回路４３２は、第３のＸＯＲ回路４１４及び比較器４２０の夫々の出力を入力される。ただし、第３のＸＯＲ回路４１４の出力は反転されて入力される。よって、ＯＲ回路４３２は、第３のＸＯＲ回路４１４の出力が１であって且つ比較器４２０の出力が０である場合を除いて１を出力する。
第１のセレクタ４４０は、ＡＮＤ回路４３０の出力に応答して、データＤｉ−１又はＤｉのどちらかを選択して出力する。第２のセレクタ４４２は、ＯＲ回路４３２の出力に応答して、データＤｉ又はＤｉ＋１のどちらかを選択して出力する。第３のセレクタ４４４は、第２の比較器４２２の出力に応答して、第１のセレクタ４４０又は第２のセレクタ４４２のどちらかの出力を選択して出力する。
例えば｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛１；０；０｝である場合に、第１のＸＯＲ回路４１０は１を出力し、第２のＸＯＲ回路４１２は０を出力する。従って、第３のＸＯＲ回路４１４は１を出力する。ここで、｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛１；０；０｝である場合とは、所定の１ＵＩの期間において前半の０．５ＵＩの範囲内にシンボル値の切り替わりのタイミングが存在することを意味する。この場合に、位相検出部３０は、図４乃至６を参照して記載されたように、Ｐｉｎｓｔ＝００、０１、１０又は１１を出力する。一方、判定タイミング生成部５０は、図１を参照して記載されたように、データ判定のタイミングを表す信号Ｐｐｉｃｋ（＞Ｐａｖ≒Ｐｉｎｓｔ）を出力する。よって、第１の比較器４２０は０を出力し、従って、ＡＮＤ回路４３０は０を出力し、ＮＯＲ回路４３２は０を出力する。第１のセレクタ４４０は、ＡＮＤ回路４３０の出力が０である場合にデータＤｉを選択する。第２のセレクタ４４２は、ＮＯＲ回路４３２の出力が０である場合にデータＤｉ＋１を選択する。また、この場合に、第２の比較器４２２は０を出力する。第３のセレクタ４４４は、第２の比較器４２２の出力が０である場合に第２のセレクタ４４２の出力、すなわち、この場合にデータＤｉ＋１を選択する。
また、例えば｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛０；０；１｝である場合に、第１のＸＯＲ回路４１０は０を出力し、第２のＸＯＲ回路４１２は１を出力する。従って、第３のＸＯＲ回路４１４は１を出力する。ここで、｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛０；０；１｝である場合とは、所定の１ＵＩの期間において後半の０．５ＵＩの範囲内にシンボル値の切り替わりのタイミングが存在することを意味する。この場合に、位相検出部３０は、図４乃至６を参照して記載されたように、Ｐｉｎｓｔ＝１００、１０１、１１０又は１１１を出力する。一方、判定タイミング生成部５０は、図１を参照して記載されたように、データ判定のタイミングを表す信号Ｐｐｉｃｋ（＜Ｐａｖ≒Ｐｉｎｓｔ）を出力する。よって、第１の比較器４２０は１を出力し、従って、ＡＮＤ回路４３０は１を出力し、ＮＯＲ回路４３２は１を出力する。第１のセレクタ４４０は、ＡＮＤ回路４３０の出力が１である場合にデータＤｉ−１を選択する。第２のセレクタ４４２は、ＮＯＲ回路４３２の出力が１である場合にデータＤｉを選択する。また、この場合に、第２の比較器４２２は１を出力する。第３のセレクタ４４４は、第２の比較器４２２の出力が１である場合に第１のセレクタ４４０の出力、すなわち、この場合にデータＤｉ−１を選択する。
また、例えば｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛１；１；１｝である場合に、第１のＸＯＲ回路４１０は０を出力し、第２のＸＯＲ回路４１２は０を出力する。従って、第３のＸＯＲ回路４１４は０を出力する。ここで、｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛１；１；１｝である場合とは、所定の１ＵＩの期間においてシンボル値の切り替わりが発生しないことを意味する。この場合に、第１の比較器４２０の出力とは無関係に、ＡＮＤ回路４３０は０を出力し、ＯＲ回路４３２は１を出力する。よって、第１のセレクタ４４０及び第２のセレクタ４４２はいずれもデータＤｉを選択する。従って、第３のセレクタ４４４は、第２の比較器４２２の出力とは無関係にデータＤｉを出力する。
また、例えば｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛０；１；０｝である場合に、第１のＸＯＲ回路４１０は１を出力し、第２のＸＯＲ回路４１２は１を出力する。従って、第３のＸＯＲ回路４１４は０を出力する。ここで、｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛０；１；０｝である場合とは、所定の１ＵＩの期間において前半の０．５ＵＩ及び後半の０．５ＵＩのいずれの範囲にもシンボル値の切り替わりのタイミングが存在することを意味する。この場合に、第１の比較器４２０の出力とは無関係に、ＡＮＤ回路４３０は０を出力し、ＯＲ回路４３２は１を出力する。よって、第１のセレクタ４４０及び第２のセレクタ４４２はいずれもデータＤｉを選択する。従って、第３のセレクタ４４４は、第２の比較器４２２の出力とは無関係にデータＤｉを出力する。
このような構成により、シンボル値判定部４０は、シンボル系列のシンボル毎に、そのシンボルに相当するパルスの中央でシンボルの値を読むことができる。シンボル値判定部４０は、読み取ったシンボルの値を表す信号ＳｅｌＤを出力する。
図９は、図１のデータ判定回路１０で用いられるデータ選択部６０を示す。データ選択部６０は、第１のＯＲ回路６１０と、ＮＯＲ回路６１２と、セレクタ６２０と、比較器６３０と、ＮＯＴ回路６４０とを有する。セレクタ６２０は、特定シンボル系列判定部２０又はシンボル値判定部４０のどちらか一方から出力されるバイナリ値を選択する。このため、セレクタ６２０は、第１乃至第４のＡＮＤ回路６２１、６２２、６２３、６２４と、第２のＯＲ回路６２５とを有する。
第１のＯＲ回路６１０は、図２の特定シンボル系列判定部２０で用いられる第１及び第３の特定パルス列検出器２１０１、２１０３の各出力信号Ｆｐ及びＢｐを入力される。第１のＯＲ回路６１０は、信号Ｆｐ及びＢｐのいずれも０である場合を除いて１を出力する。
第２のＮＯＲ回路６１２は、図２の特定シンボル系列判定部２０で用いられる第１、第２及び第３の特定パルス列検出器２１０１、２１０２、２１０３の各出力信号Ｆｐ、Ｍｐ及びＢｐを入力される。第２のＮＯＲ回路６１２は、信号Ｆｐ、Ｍｐ及びＢｐのいずれも０である場合にのみ１を出力する。
比較器６３０は、判定タイミング生成部５０から出力されるタイミング信号Ｐｐｉｃｋが所定のバイナリ値＝"１００"以上であるかどうかを判断し、Ｐｐｉｃｋ≧"１００"である場合に１を出力する。上述したように、信号Ｐｐｉｃｋは、シンボルごとのデータ判定が行われるタイミング、すなわち、シンボルの中央の位相を表す。バイナリ値"１００"は、１ＵＩの期間における０．５ＵＩの時点に相当する。従って、第２の比較器４２２によって、データ判定は、所定の１ＵＩの期間（ｔｉ−１〜ｔｉ＋１）において前半の０．５ＵＩの期間（ｔｉ−１〜ｔｉ）又は後半の０．５ＵＩの期間（ｔｉ〜ｔｉ＋１）のどちらで行われ得るかが判断される。
第１のＡＮＤ回路６２１は、第１のＯＲ回路６１０の出力と、ＮＯＴ回路６４０によって反転された比較器６３０の出力と、特定シンボル系列判定部２０から出力されるパルス中央値、すなわち、データＤｉ−１とを入力される。第１のＡＮＤ回路６２１は、入力される全ての信号が１である場合にのみ１を出力する。
第２のＡＮＤ回路６２２は、図２の特定シンボル系列判定部２０で用いられる第２の特定パルス列検出器２１０２の出力信号Ｍｐと、特定シンボル系列判定部２０から出力されるパルス中央値、すなわち、データＤｉとを入力される。第２のＡＮＤ回路６２２は、入力される全ての信号が１である場合にのみ１を出力する。
第３のＡＮＤ回路６２３は、第１のＯＲ回路６１０の出力と、比較器６３０の出力と、特定シンボル系列判定部２０から出力されるパルス中央値、すなわち、データＤｉ＋１とを入力される。第３のＡＮＤ回路６２３は、入力される全ての信号が１である場合にのみ１を出力する。
第４のＡＮＤ回路６２４は、ＮＯＲ回路６１２の出力と、図８のシンボル値判定部４０の出力信号ＳｅｌＤとを入力される。第４のＡＮＤ回路６２４は、入力される全ての信号が１である場合にのみ１を出力する。
第２のＯＲ回路６２５は、第１乃至第４のＡＮＤ回路６２１、６２２、６２３、６２４の夫々の出力を入力される。第２のＯＲ回路６２５は、第１乃至第４のＡＮＤ回路６２１、６２２、６２３、６２４のいずれの出力も０である場合を除いて１を出力する。
例えば、特定シンボル系列判定部２０で孤立パルスが検出されなかった場合を考える。この場合に、特定シンボル系列判定部２０の第１、第２及び第３の特定パルス列検出器２１０１、２１０２、２１０３の夫々から出力される信号Ｆｐ、Ｍｐ及びＢｐはいずれも０である。よって、第１のＯＲ回路６１０は０を出力し、従って、第１のＡＮＤ回路６２１及び第３のＡＮＤ回路６２３はいずれも０を出力する。また、第２のＡＮＤ回路６２２も０を出力する。この場合に、ＮＯＲ回路６１２は１を出力するから、第４のＡＮＤ回路６２４の出力、ひいては第２のＯＲ回路６２５の出力は、シンボル値判定部４０から出力される信号ＳｅｌＤによって決まる。具体的に、第２のＯＲ回路６２５は、信号ＳｅｌＤが１である場合に１を出力し、信号ＳｅｌＤが０である場合に０を出力する。このように、セレクタ６２０は、シンボル値判定部４０によるシンボル毎のデータ判定よって得られた値ＳｅｌＤを選択するように動作する。
また、例えば、データ判定回路１０へ"００１００"のパルス列で表されるバイナリデータが入力される場合を考える。この場合に、特定シンボル系列判定部２０は、５ビットのデータパルス列の中央３ビットに孤立パルスが含まれていることを知らせるべく、第２の特定パルス列検出器２１０２からＭｐ＝１を出力する。また、特定シンボル系列判定部２０から出力されるデータは｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛０；１；０｝である。よって、第２のＡＮＤ回路６２２は１を出力する。一方、第１及び第３の特定パルス列検出器２１０１、２１０３の各出力信号Ｆｐ及びＢｐは０である。よって、第１のＯＲ回路６１０は０を出力し、従って、第１のＡＮＤ回路６２１及び第３のＡＮＤ回路６２３はいずれも０を出力する。更に、このとき、ＮＯＲ回路６１２は０を出力し、従って、第４のＡＮＤ回路６２４は、シンボル値判定部４０からのデータ出力ＳｅｌＤとは無関係に０を出力する。結果として、第２のＯＲ回路６２５は１を出力する。このように、セレクタ６２０は、特定シンボル系列判定部２０によって検出される孤立パルスに相当するシンボルの値Ｄｉを選択するように動作する。
また、例えば、データ判定回路１０へ"０１０００" のパルス列で表されるバイナリデータが入力される場合を考える。この場合に、特定シンボル系列判定部２０は、５ビットのデータパルス列の前縁３ビットに孤立パルスが含まれていることを知らせるべく、第１の特定パルス列検出器２１０１からＦｐ＝１を出力する。よって、第１のＯＲ回路６１０は１を出力する。また、特定シンボル系列判定部２０から出力されるデータは｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛１；０；０｝である。よって、第１のＡＮＤ回路６２１は、比較器６３０の出力が０であるならば１を出力する。比較器６３０の出力が０である場合とは、データ判定のタイミングが所定の１ＵＩの期間（ｔｉ−１〜ｔｉ＋１）において前半の０．５ＵＩ（ｔｉ−１〜ｔｉ）の範囲内にあることを意味する。また、このとき、第２のＡＮＤ回路６２２は、第２の特定パルス列検出器２１０２の出力信号Ｍｐが０であって且つ時間ｔｉでデータ判定回路１０に入力されるデータＤｉが０であるから、０を出力する。更に、第３のＡＮＤ回路６２３は、時間ｔｉ＋１でデータ判定回路１０に入力されるデータＤｉ＋１が０であるから、０を出力する。更に、このとき、ＮＯＲ回路６１２は０を出力し、従って、第４のＡＮＤ回路６２４は、シンボル値判定部４０からのデータ出力ＳｅｌＤとは無関係に０を出力する。結果として、第２のＯＲ回路６２５は１を出力する。このように、セレクタ６２０は、特定シンボル系列判定部２０によって検出される孤立パルスに相当するシンボルの値Ｄｉ−１を選択するように動作する。
また、例えば、データ判定回路１０へ"０００１０" のパルス列で表されるバイナリデータが入力される場合を考える。この場合に、特定シンボル系列判定部２０は、５ビットのデータパルス列の後縁３ビットに孤立パルスが含まれていることを知らせるべく、第３の特定パルス列検出器２１０３からＢｐ＝１を出力する。よって、第１のＯＲ回路６１０は１を出力する。また、特定シンボル系列判定部２０から出力されるデータは｛Ｄｉ−１；Ｄｉ；Ｄｉ＋１｝＝｛０；０；１｝である。よって、第３のＡＮＤ回路６２３は、比較器６３０の出力が１であるならば１を出力する。比較器６３０の出力が１である場合とは、データ判定のタイミングが所定の１ＵＩの期間（ｔｉ−１〜ｔｉ＋１）において後半の０．５ＵＩ（ｔｉ〜ｔｉ＋１）の範囲内にあることを意味する。また、このとき、第１のＡＮＤ回路６２１は、時間ｔｉ−１でデータ判定回路１０に入力されるデータＤｉ−１が０であるから、０を出力する。更に、第２のＡＮＤ回路６２２は、第２の特定パルス列検出器２１０２の出力信号Ｍｐが０であって且つ時間ｔｉでデータ判定回路１０に入力されるデータＤｉが０であるから、０を出力する。更に、このとき、ＮＯＲ回路６１２は０を出力し、従って、第４のＡＮＤ回路６２４は、シンボル値判定部４０からのデータ出力ＳｅｌＤとは無関係に０を出力する。結果として、第２のＯＲ回路６２５は１を出力する。このように、セレクタ６２０は、特定シンボル系列判定部２０によって検出される孤立パルスに相当するシンボルの値Ｄｉ＋１を選択するように動作する。
このような構成により、データ選択部６０は、特定シンボル系列判定部２０による検出結果に応じて、特定シンボル系列判定部２０又はシンボル値判定部４０のどちらか一方によって出力される値を選択することができる。具体的に、特定シンボル系列判定部２０によってシンボル系列に孤立パルスが含まれることが検出される場合は、データ判定回路１０は、特定シンボル系列判定部２０で所定長さのシンボル系列についてのデータ判定によって得られた値Ｄｉ−１、Ｄｉ又はＤｉ＋１を、判定したシンボル値ＯＵＴとして出力する。一方、シンボル系列に孤立パルスが含まれない場合は、データ判定回路１０は、シンボル値判定部４０でシンボル毎のデータ判定によって得られた値ＳｅｌＤを、判定したシンボル値ＯＵＴとして出力する。
以上説明してきた実施形態に従うデータ判定回路の動作について図１０Ａ及び図１０Ｂを参照して更に説明する。
図１０Ａは、シンボル系列に孤立パルスが含まれていない場合のデータ判定動作を表す。例えば、所定の１ＵＩの期間ｔｉ−１〜ｔｉ＋１で前半の０．５ＵＩの期間ｔｉ−１〜ｔｉにシンボル切替タイミングがある場合（ａ）を考える。このとき、シンボル切替が起こる時間をｔａとする。この場合に、データ判定タイミングｔｐｉｃｋがｔｉ−１からｔａの間にあるならば、データ判定回路はｔｉ−１の時点に得られる値Ｄｉ−１を出力する。あるいは、ｔａ＜ｔｐｉｃｋ＜ｔｉであるならば、データ判定回路はｔｉの時点に得られる値Ｄｉを出力する。あるいは、ｔｉ＜ｔｐｉｃｋ＜ｔｉ＋１であるならば、データ判定回路はｔｉ＋１の時点に得られる値Ｄｉ＋１を出力する。
また、例えば、所定の１ＵＩの期間ｔｉ−１〜ｔｉ＋１で後半の０．５ＵＩの期間ｔｉ〜ｔｉ＋１にシンボル切替タイミングがある場合（ｂ）を考える。このとき、シンボル切替が起こる時間をｔｂとする。この場合に、ｔｉ−１＜ｔｐｉｃｋ＜ｔｉであるならば、データ判定回路はｔｉ−１の時点に得られる値Ｄｉ−１を出力する。あるいは、ｔｉ＜ｔｐｉｃｋ＜ｔａであるならば、データ判定回路はｔｉの時点に得られる値Ｄｉを出力する。あるいは、ｔa＜ｔｐｉｃｋ＜ｔｉ＋１であるならば、データ判定回路はｔｉ＋１の時点に得られる値Ｄｉ＋１を出力する。
また、例えば、所定の１ＵＩの期間ｔｉ−１〜ｔｉ＋１にシンボル切替が起こらない場合（ｃ）は、データ判定回路はｔｉの時点に得られる値Ｄｉを出力する。
また、例えば、所定の１ＵＩの期間ｔｉ−１〜ｔｉ＋１で前半の０．５ＵＩの期間ｔｉ−１〜ｔｉ及び後半の０．５ＵＩの期間ｔｉ〜ｔｉ＋１のいずれの期間においてもシンボル切替が起こる場合（ｄ）は、データ判定回路はｔｉの時点に得られる値Ｄｉを出力する。
一方、図１０Bは、シンボル系列に孤立パルスが含まれている場合のデータ判定動作を表す。例えば、特定シンボル系列判定部２０が５ビットのデータパルス列の中央３ビットに孤立パルスが含まれていること検出する場合（ａ）は、データ判定回路は中央３ビットの真ん中の値、すなわち、ｔｉの時点に得られる値Ｄｉを出力する。
次いで、例えば、特定シンボル系列判定部２０が５ビットのデータパルス列の前縁又は後縁の３ビットに孤立パルスが含まれていることを検出する場合（ｂ）及び（ｃ）を考える。これらの場合に、ｔｉ−１≦ｔｐｉｃｋ＜ｔｉであるならば、データ判定回路は前縁３ビットの真ん中の値、すなわち、ｔｉ−１の時点に得られる値Ｄｉ−１を出力する。あるいは、ｔｉ≦ｔｐｉｃｋ＜ｔｉ−１であるならば、データ判定回路は後縁３ビットの真ん中の値、すなわち、ｔｉ＋１の時点に得られる値Ｄｉ＋１を出力する。
図１１は、シンボル毎のデータ判定に加えてシンボル系列でのデータ判定が行われることによってデータ判定の精度がどの程度向上するのかを表すグラフである。図１１で、横軸はジッタ周波数（単位Ｈｚ）を表し、縦軸はジッタ量（単位ＵＩｐｐ）を表す。
曲線Ｃ１は、本実施形態に従うデータ判定回路１０においてシンボル毎のデータ判定に加えてシンボル系列でのデータ判定が行われる場合、すなわち、特定シンボル系列判定部２０が用いられる場合のジッタ周波数対ジッタ量の関係を表す。一方、曲線Ｃ２は、データ判定回路１０においてシンボル毎のデータ判定しか行われない場合、すなわち、特定シンボル系列判定部２０が用いられない場合のジッタ周波数対ジッタ量の関係を表す。図１１から明らかなように、曲線Ｃ１で示されるシンボル毎のデータ判定に加えてシンボル系列でのデータ判定が行われる場合の方が、ジッタ耐性が改善されている。
以上より、シンボル毎のデータ判定に加えてシンボル系列でのデータ判定を行うことで、データ判定の精度を保ちながら、ＡＤＣの分解能を下げることが可能となる。ＡＤＣの消費電力及び面積は、必要なビット数が減ると指数関数的に減少することが知られている。従って、ＡＤＣの分解能が下がることで、ＡＤＣの使用に伴う受信装置全体の回路規模及び消費電力の増大を防ぐことが可能である。
以下、種々の実施形態に従うデータ判定回路が実際に受信装置に組み込まれて使用される具体的な実施例を記載する。
図１２は、実施例１に従う受信装置を示す。図１２の受信装置１００は、ＡＤＣ１２０と、デマルチプレクサ１３０と、データ判定回路１４０とを有する。
受信装置は、複数のシンボルの連続であるシンボル系列を含むデジタルデータ信号を受信する。例えば、デジタルデータ信号は、伝送レート５Ｇｂ／ｓで伝送されるＮＲＺ（Non-Return to Zero）のバイナリ信号であっても良い。ＡＤＣ１２０は、例えば４ビットのアナログ−デジタル変換器であって、受信されたデジタルデータ信号を１０Ｇサンプル／ｓのサンプルレートでデジタル量に変換する。デマルチプレクサ１３０は、ＡＤＣ１２０から出力されるデジタル値を、例えば、６２５ＭＨｚのクロック周波数で１６分割して、１６ビット幅の並列バイナリデータに変換する。この並列デジタルデータはデータ判定回路１４０に入力される。本実施例で、データ判定回路１４０は、位相検出部１４２と、判定タイミング生成部１４４と、特定シンボル系列判定部１４６と、シンボル値判定部１４８とを有する。
位相検出部１４２は、図４乃至６を参照して上述された位相検出部３０と実質的に同じ構成を有して良く、入力されるデジタルデータに基づいて、零交差法によってシンボル系列の中でシンボル値が１から０又は１から０に切り替わるタイミングを検出する。位相検出部１４２は、シンボル値の切り替わりのタイミングを表す信号Ｐｉｎｓｔを出力する。
判定タイミング生成部１４４は、図７を参照して上述された判定タイミング生成部５０と実質的に同じ構成を有して良く、位相検出部３０から出力される信号Ｐｉｎｓｔを平滑化して、平滑化された信号Ｐｉｎｓｔから、データ判定のためのタイミングを得る。判定タイミング生成部１４４は、位相検出部１４２から出力される信号Ｐｉｎｓｔを位相フィルタに通して平滑化することによって、シンボル値が切り替わるタイミングの平均を表す信号Ｐａｖを生成する。判定タイミング生成部１４４は、更に、この平均信号Ｐａｖの位相を０．５ＵＩシフトすることによって、データ判定のタイミングを表す信号Ｐｐｉｃｋを生成する。
特定シンボル系列判定部１４６は、所定ビット長のシンボル系列が、孤立パルスを含む特定シンボル系列であるかどうかを判断する。例えば、特定シンボル系列判定部１４６は、データ判定を行う対象のシンボルにその前の２つ及びその後の１つのシンボルを加えた４ビットのシンボル系列について、それが"００１０"又は"１１０１"のいずれかのシンボルパターンを有するかどうかを判断する。
具体的に、特定シンボル系列判定部１４６は、判定タイミング生成部１４４から出力される信号Ｐｐｉｃｋが表す判定タイミングに応じて、ＡＤＣ１２０からデマルチプレクサ１３０を介して入力される並列バイナリデータについて偶数又は奇数のデータ列を選択する。ここで、「偶数又は奇数のデータ列」とは、並列バイナリデータにおいて偶数番目又は奇数番目のデータが中央に位置する３つのデータの組の連続をいう。上述したように、伝送デジタルデータ信号は、伝送レートの２倍のサンプルレートでサンプリングされる。従って、並列バイナリデータにおいて、偶数番目又は奇数番目のデータが中央に位置する３つのデータの組がカバーする位相範囲は、単位シンボルのビット幅に相当する１ＵＩ分の位相範囲を有する。特定シンボル系列判定部１４６は、信号Ｐｐｉｃｋが表す判定タイミングに近い方のデータ列（偶数データ列又は奇数データ列）を選択する。特定シンボル系列判定部１４６は、選択したデータ列の各データの組が所定のパルスパターンを有するものであるかどうかを判断する。このような判断のために、特定シンボル系列判定部１４６は、例えば、図２及び図３を参照して上述された特定パルス列検出器２１０ｍのようにＡＮＤ回路及びＯＲ回路を含む論理回路の組み合わせを有しても良い。これにより、特定シンボル系列判定部１４６は、シンボル系列が"００１０"又は"１１０１"のいずれかのシンボルパターンを有するかどうかを判断することができる。
特定シンボル系列判定部１４６は、シンボル系列が"００１０"又は"１１０１"である場合に、そのシンボル系列が特定シンボル系列であると判断し、その旨をシンボル値判定部１４８に通知する。特定シンボル系列判定部１４６は、更に、対象のシンボル、すなわち、この場合には上位３ビット目のシンボルの値を出力する。
シンボル値判定部１４８は、原則的には、図８を参照して上述されたシンボル値判定部４０と同じ構成を有する。しかし、このシンボル値判定部１４８は、特定シンボル系列判定部１４６に応じて、シンボル毎のデータ判定によって得られた値に代えて、特定シンボル系列判定部１４６から出力されたシンボルの値を出力する点で、図８のシンボル値判定部と相違する。そのために、シンボル値判定部１４８は、図９を参照して上述されたデータ選択部６０を有しても良い。代替的に、シンボル値判定部１４８は、単純に、シンボル毎のデータ判定によって得られた値に特定シンボル系列判定部１４６から出力されたシンボルの値を上書きしても良い。
このように、データ判定回路は、直接的に特定シンボル系列及び孤立パルスに相当するシンボルの値を検出するよう構成されても良い。
図１３は、実施例２に従う受信装置の構成を表すブロック図である。図１３の受信装置２００は、図１乃至図９を参照して上述されたデータ判定回路１０を有する点で、実施例１として図１２に表された受信装置１００と相違する。
データ判定回路１０は、図２のように構成される特定シンボル系列判定部２０を用いて、ＡＤＣ１２０からデマルチプレクサ１３０を介して入力される並列バイナリデータに"０１０"又は"１０１"のいずれかのパルス列が含まれるかどうかを判断する。特定シンボル系列判定部２０は、０．５ＵＩずつ位相がずれた３つの連続するデータの組の夫々について、それらが"０１０"又は"１０１"のいずれかのパルス列であるかどうかを判断する。３ビットの連続するバイナリデータでカバーされる位相範囲は、１シンボルでカバーされる位相範囲に相当する。よって、特定シンボル系列判定部２０は、３ビットの連続するバイナリデータが"０１０"又は"１０１"のいずれかのパルス列であることを検出することで、１ビット分の孤立パルスを検出することができる。このように、特定シンボル系列判定部２０は、実施例１のデータ判定回路１４０で用いられる特定シンボル系列判定部１４６とは異なり、判定タイミング生成部５０で生成される判定タイミング表示信号Ｐｐｉｃｋを必要としない。
データ判定回路１０は、実施例１のデータ判定回路１４０とは異なり、シンボル値判定部４０の後段にデータ選択部６０を更に有する。データ選択部６０は、図９を参照して上述されたように、特定シンボル系列判定部２０で孤立パルスが検出された場合には、検出された孤立パルスの中央値を選択して出力する。一方、孤立パルスが検出されなかった場合は、データ選択部６０は、シンボル値判定部４０でのシンボル毎のデータ判定によって得られた値を選択して出力する。
データ判定回路１０は、実施例１のデータ判定回路１４０と比較して、特定シンボル系列を検出するために判定タイミングを必要としないために、回路が簡単であるという利点がある。また、特定シンボル系列判定部２０及びシンボル値判定部４０は夫々独立に動作し、データ判定回路１０はそれらの出力を選択部６０で選択するのみであるから、データ判定の遅延が小さいという利点ある。
図１４は、実施例３に従う受信装置の構成を表すブロック図である。図１４の受信装置３００は、特定シンボル系列判定部７０が、受信装置３００で受信されるデジタルデータ信号から直接に孤立パルスを検出する点で、実施例２として図１３に表された受信装置２００と相違する。受信装置３００のその他の構成は、実施例２の受信装置２００と同じであるからここでは詳述しない。
特定シンボル系列判定部７０は、カスケード接続されている２つのアナログ微分回路７１０及び７２０と、その出力に接続されている特定シンボル検出部７３０とを有する。アナログ微分回路７１０及び７２０は夫々、例えば、差動対に容量デジェネレーション（degeneration）を用いたことにより微分特性を有する差動増幅回路であっても良い。このようなアナログ微分回路７１０及び７２０の２段接続は、"０１０"又は"１０１"のシンボルパターンを有するシンボル系列が入力されると、"０１０"の場合には負のパルスを発生し、一方、"１０１"の場合には正のパルスを発生する。特定シンボル検出部７３０は、アナログ微分回路７１０及び７２０の２段接続で発生するパルスが所定の閾値を超える場合に特定のシンボルパターン"０１０"又は"１０１"のいずれかがあったと判断し、その旨をデータ選択部６０に通知する。このとき、特定シンボル検出部７３０は、更に、アナログ微分回路７１０及び７２０の２段接続で発生するパルスの正負に応じて、孤立パルスに相当するシンボルパターンの中央にあるシンボルの値として０又は１を出力する。
このような特定シンボル系列判定部７０の動作は、実施例２のデータ判定回路１０で用いられる特定シンボル系列判定部２０の動作と実質的に同じである。しかし、特定シンボル系列判定部７０の検出性能はＡＤＣ１２０の分解能によらないため、ＡＤＣの分解能を低くすることによるハードウェアの削減が可能となる。
実施例１乃至３を含む上記実施形態は、例えばチップ間の通信、コネクタを介するボード間の通信、ケーブルを介するキャビネット間の通信又は光による通信等を含む、信号レートが数Ｇｂ／ｓから数１０Ｇｂ／ｓである高速シリアル通信の分野で適用され得る。また、実施形態は、低速シリアル信号を高速パラレル信号へと多重化することが可能なＳｅｒＤｅｓ（Serializer／Deserialiser）チップ又は通信若しくはサーバ用のスイッチ機能を備えた集積回路（ＩＣ）チップ等のＩＣ自体で適用され得る。更に、実施形態は、このようなＩＣを用いた多種多様な製品で適用され得る。
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
例えば、上記実施形態は、実施例１乃至３も含め、データ伝送レートの２倍のサンプリングレートで入力をサンプリングする受信装置を例として記載された。しかし、実際には、受信装置のサンプリングレートは、最低限のサンプリング性能を確保することが可能である限り、どのような値であっても良い。例えば、データ伝送レートの４倍のサンプリングレートで入力をサンプリングする受信装置では、１ＵＩの間に５つの連続するデータがデータ判定回路に入力される。この場合に、図面に表されているデータ判定回路の構成は適宜変更され得る。
実施例１乃至３を含む上記実施形態に関し、更に以下の付記を開示する。
（付記１）
複数のシンボルの連続であるシンボル系列を含むデジタルデータ信号を受信し、該デジタルデータ信号を所定のサンプルレートでデジタル値に変換する受信装置であって、
同じ値をとるシンボルの連続の中に異なる値をとる所定シンボルが含まれる特定シンボル系列が前記デジタルデータ信号に含まれるかどうかを判定する特定シンボル系列判定部と、
前記デジタル値に基づいて前記シンボル系列の中でシンボルの値が切り替わるタイミングを検出する位相検出部と、
該位相検出部で検出された前記シンボル値が切り替わるタイミングに基づいて所定の判定タイミングで前記シンボル系列のシンボルの夫々について当該シンボルの値を得るシンボル値判定部と、
前記特定シンボル系列判定部によって前記デジタルデータ信号に前記特定シンボル系列が含まれることが検出される場合に、前記シンボル値判定部で得られた値に代えて、前記特定シンボル系列判定部から出力される前記所定シンボルの値を選択する選択部と
を有する受信装置。
（付記２）
前記特定シンボル系列判定部は、前記デジタル値を所定の閾値でスライスして得られるバイナリ値が３つ連続して成る組の中央の値が前後の値と異なる場合に前記特定シンボル系列が前記デジタルデータ信号に含まれると判断し、当該組の前記中央の値を前記所定シンボルの値として前記選択部に供給する、付記１記載の受信装置。
（付記３）
前記特定シンボル系列判定部は、前記デジタル値を所定の閾値でスライスして得られるバイナリ値が３つ連続して成る組の中央の値が前後の値と異なるかどうかを検出する検出器を有し、
前記検出器は、ＡＮＤ回路及びＯＲ回路を含む論理回路の組み合わせを有する、付記２記載の受信装置。
（付記４）
前記特定シンボル系列判定部は、対象のシンボルが所定の位置にあるシンボル系列について該シンボル系列が所定の値を有するかどうかを判断することによって前記特定シンボル系列が前記デジタルデータ信号に含まれるかどうかを判定し、該特定シンボルが前記デジタルデータ信号に含まれる場合に前記対象のシンボルの値を前記所定シンボルの値として前記選択部に供給する、付記１記載の受信装置。
（付記５）
前記特定シンボル系列判定部は、対象のシンボルが所定の位置にあるシンボル系列について該シンボル系列が所定の値を有するかどうかを判断するために、前記所定の判定タイミングに基づいて、前記デジタル値を所定の閾値でスライスして得られるバイナリ値の連続で偶数番目の値が中央にある３つの連続するバイナリ値の組の連続である偶数データ列又は奇数番目の値が中央にある３つの連続するバイナリ値の組の連続である奇数データ列のいずれかを用いる、付記４記載の受信装置。
（付記６）
前記特定シンボル系列判定部は、所定のパターンで値を有する３つの連続するシンボルの組が受信されたことを検出することによって前記特定シンボル系列が前記デジタルデータ信号に含まれるかどうかを判定し、該特定シンボルが前記デジタルデータ信号に含まれる場合に前記３つの連続するシンボルの組の中央にあるシンボルの値を前記所定シンボルの値として前記選択部に供給する、付記１記載の受信装置。
（付記７）
前記特定シンボル系列判定部は、
前記所定のパターンで値を有する３つの連続するシンボルの組が受信される場合に正又は負のパルスを出力する微分器と、
該微分器から出力される前記パルスの大きさが所定の閾値を超える場合に、前記３つの連続するシンボルの組の中央にあるシンボルが前記所定シンボルであると判断する特定シンボル検出部と
を有する、付記６記載の受信装置。
（付記８）
前記微分器は、２つの微分特性の差動増幅回路を有する、付記７記載の受信装置。
（付記９）
前記位相検出部は、サンプリング期間に等しい所定期間で前記デジタル値が零交差を有するかどうかを検出し、該零交差がある場合に該零交差が起こる時点を前記所定期間の開始時点に対する相対値として求めるサブ位相検出器を有する、付記１乃至８のうちいずれか１つに記載の受信装置。
（付記１０）
前記位相検出部は、単位シンボル周期を前記サンプリング期間に分割した各期間について前記デジタル値の零交差の有無及び該零交差の前記相対値を求めるために、前記シンボル周期／前記サンプリング期間の数の前記サブ位相検出器を有する、付記９記載の受信装置。
（付記１１）
前記シンボル値判定部は、前記所定の判定タイミングに対する前記位相検出部で検出された前記シンボル値が切り替わるタイミングの位置と、単位シンボル周期に対する前記所定の判定タイミングの位置とに基づいて、前記シンボルの夫々について、前記デジタル値を所定の閾値でスライスして得られるバイナリ値から当該シンボルの値を選択する、付記１乃至１０のうちいずれか１つに記載の受信装置。
（付記１２）
前記位相検出部で検出された前記シンボル値が切り替わるタイミングの平均を求め、該平均を単位シンボル周期の半周期だけ前又は後ろにシフトさせることによって、前記所定の判定タイミングを生成する判定タイミング生成部を更に有する、付記１乃至１１のうちいずれか１つに記載の受信装置。
（付記１３）
前記判定タイミング生成部は、前記位相検出部で検出された前記シンボル値が切り替わるタイミングの平均を求めるために位相フィルタを用いる、付記１２記載の受信装置。
１０，１４０，１５０ データ判定回路
１００，２００，３００ 受信装置
１２０ アナログ−デジタル変換器（ＡＤＣ）
１３０ デマルチプレクサ
１４２，３０ 位相検出部
１４４，５０ 判定タイミング生成部
１４６，２０，７０ 特定シンボル系列判定部
１４８，４０ シンボル値判定部
２１０ 特定パルス列検出器
３１０，３２０ サブ位相検出器
６０ データ選択部

Claims (9)

  1. 複数のシンボルの連続であるシンボル系列を含むデジタルデータ信号を受信し、該デジタルデータ信号を所定のサンプルレートでデジタル値に変換する受信装置であって、
    同じ値をとるシンボルの連続の中に異なる値をとる所定シンボルが含まれる特定シンボル系列が前記デジタルデータ信号に含まれるかどうかを判定する特定シンボル系列判定部と、
    前記デジタル値に基づいて前記シンボル系列の中でシンボルの値が切り替わるタイミングを検出する位相検出部と、
    該位相検出部で検出された前記シンボル値が切り替わるタイミングに基づいて所定の判定タイミングで前記シンボル系列のシンボルの夫々について当該シンボルの値を得るシンボル値判定部と、
    前記特定シンボル系列判定部によって前記デジタルデータ信号に前記特定シンボル系列が含まれることが検出される場合に、前記シンボル値判定部で得られた値に代えて、前記特定シンボル系列判定部から出力される前記所定シンボルの値を選択する選択部と
    を有する受信装置。
  2. 前記特定シンボル系列判定部は、前記デジタル値を所定の閾値でスライスして得られるバイナリ値が３つ連続して成る組の中央の値が前後の値と異なる場合に前記特定シンボル系列が前記デジタルデータ信号に含まれると判断し、当該組の前記中央の値を前記所定シンボルの値として前記選択部に供給する、請求項１記載の受信装置。
  3. 前記特定シンボル系列判定部は、前記デジタル値を所定の閾値でスライスして得られるバイナリ値が３つ連続して成る組の中央の値が前後の値と異なるかどうかを検出する検出器を有し、
    前記検出器は、ＡＮＤ回路及びＯＲ回路を含む論理回路の組み合わせを有する、請求項２記載の受信装置。
  4. 前記特定シンボル系列判定部は、対象のシンボルが所定の位置にあるシンボル系列について該シンボル系列が所定の値を有するかどうかを判断することによって前記特定シンボル系列が前記デジタルデータ信号に含まれるかどうかを判定し、該特定シンボルが前記デジタルデータ信号に含まれる場合に前記対象のシンボルの値を前記所定シンボルの値として前記選択部に供給する、請求項１記載の受信装置。
  5. 前記特定シンボル系列判定部は、所定のパターンで値を有する３つの連続するシンボルの組が受信されたことを検出することによって前記特定シンボル系列が前記デジタルデータ信号に含まれるかどうかを判定し、該特定シンボルが前記デジタルデータ信号に含まれる場合に前記３つの連続するシンボルの組の中央にあるシンボルの値を前記所定シンボルの値として前記選択部に供給する、請求項１記載の受信装置。
  6. 前記特定シンボル系列判定部は、
    前記所定のパターンで値を有する３つの連続するシンボルの組が受信される場合に正又は負のパルスを出力する微分器と、
    該微分器から出力される前記パルスの大きさが所定の閾値を超える場合に、前記３つの連続するシンボルの組の中央にあるシンボルが前記所定シンボルであると判断する特定シンボル検出部と
    を有する、請求項５記載の受信装置。
  7. 前記位相検出部は、サンプリング期間に等しい所定期間で前記デジタル値が零交差を有するかどうかを検出し、該零交差がある場合に該零交差が起こる時点を前記所定期間の開始時点に対する相対値として求めるサブ位相検出器を有する、請求項１乃至６のうちいずれか一項に記載の受信装置。
  8. 前記シンボル値判定部は、前記所定の判定タイミングに対する前記位相検出部で検出された前記シンボル値が切り替わるタイミングの位置と、単位シンボル周期に対する前記所定の判定タイミングの位置とに基づいて、前記シンボルの夫々について、前記デジタル値を所定の閾値でスライスして得られるバイナリ値から当該シンボルの値を選択する、請求項１乃至７のうちいずれか一項に記載の受信装置。
  9. 前記位相検出部で検出された前記シンボル値が切り替わるタイミングの平均を求め、該平均を単位シンボル周期の半周期だけ前又は後ろにシフトさせることによって、前記所定の判定タイミングを生成する判定タイミング生成部を更に有する、請求項１乃至８のうちいずれか一項に記載の受信装置。
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