KR20210142336A - 클럭 및 데이터 복구 회로 및 이를 구비하는 수신 장치 - Google Patents

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KR20210142336A
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Abstract

본 발명은 클럭 및 데이터 복구 회로 및 이를 구비하는 수신 장치를 개시한다. 클럭 및 데이터 복구 회로는 입력신호를 등화하여 등화 입력신호를 발생하는 등화기, 등화 입력신호와 결정 피드백 등화 신호를 감산하여 샘플링 입력신호를 발생하는 감산기, 제1 샘플링 클럭신호에 응답하여 샘플링 입력신호에 대응하는 제1 디지털 데이터를 발생하고, 제1 샘플링 클럭신호와 소정 시간 차를 가지는 제2 샘플링 클럭신호에 응답하여 샘플링 입력신호에 대응하는 제2 디지털 데이터를 발생하고, 제1 샘플링 클럭신호에 응답하여 샘플링 입력신호와 기준 데이터 레벨을 비교하여 제1 에러 데이터를 발생하고, 제2 샘플링 클럭신호에 응답하여 샘플링 입력신호와 기준 데이터 레벨을 비교하여 제2 에러 데이터를 발생하고, 제1 디지털 데이터의 이전 제1 디지털 데이터에 결정 피드백 등화 계수를 곱하여 결정 피드백 등화 신호를 발생하는 결정 피드백 등화부; 코드 값에 따라 제1 샘플링 클럭신호 및 제2 샘플링 클럭신호를 발생하는 클럭신호 발생기; 및 제1 디지털 데이터, 제2 디지털 데이터, 제1 에러 데이터 및 제2 에러 데이터에 기초하여 기준 데이터 레벨 또는 코드 값을 변경하는 제어부를 포함할 수 있다.

Description

클럭 및 데이터 복구 회로 및 이를 구비하는 수신 장치{CLOCK AND DATA RECOVERY CIRCUIT AND RECEPTION DEVICE HAVING THE SAME}
본 개시에 따른 실시예들은 클럭 및 데이터 복구 회로 및 이를 구비하는 수신 장치에 관한 것이다.
송신 장치로부터 전송되는 데이터는 채널을 통하여 수신 장치로 전송되는 동안 지연 및 왜곡이 발생할 수 있으며, 이에 따라, 수신 장치로 디지털 데이터가 아니라 아날로그 신호가 입력될 수 있다.
클럭 및 데이터 복구(CDR: clock and data recovery) 회로는 수신 장치에 포함되어, 송신 장치로부터 전송되는 아날로그 신호를 수신하여 디지털 데이터를 복구하기 위한 최적의 시점에서 샘플링 클럭신호를 발생하여 복구 데이터를 생성할 수 있다. 최적의 시점은 아날로그 신호의 아이 오프닝(eye opening)이 가장 큰 시점일 수 있다.
그러나, 클럭 및 데이터 복구 회로는 아날로그 신호의 인접한 심볼들 사이의 간섭(ISI: intersymbol interference), 예를 들면, 프리-커서(pre-cursor) 간섭으로 인해 아이 오프닝이 가장 큰 시점에서 샘플링 클럭신호를 발생하는 것이 용이하지 않다.
본 개시에 따른 실시예들의 과제는 프리-커서 간섭을 고려하여 최적의 시점에서 샘플링 클럭신호를 발생하여 복구 데이터를 발생할 수 있는 클럭 및 데이터 복구 회로 및 이를 구비하는 수신 장치를 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 클럭 및 데이터 복구 회로는 입력신호를 등화하여 등화 입력신호를 발생하는 등화기; 상기 등화 입력신호와 결정 피드백 등화 신호를 감산하여 샘플링 입력신호를 발생하는 감산기; 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호에 대응하는 제1 디지털 데이터를 발생하고, 상기 제1 샘플링 클럭신호와 소정 시간 차를 가지는 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호에 대응하는 제2 디지털 데이터를 발생하고, 상기 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 기준 데이터 레벨을 비교하여 제1 에러 데이터를 발생하고, 상기 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 상기 기준 데이터 레벨을 비교하여 제2 에러 데이터를 발생하고, 상기 제1 디지털 데이터의 이전 제1 디지털 데이터에 결정 피드백 등화 계수를 곱하여 상기 결정 피드백 등화 신호를 발생하는 결정 피드백 등화부; 코드 값에 따라 상기 제1 샘플링 클럭신호 및 상기 제2 샘플링 클럭신호를 발생하는 클럭신호 발생기; 및 상기 제1 디지털 데이터, 상기 제2 디지털 데이터, 상기 제1 에러 데이터 및 상기 제2 에러 데이터에 기초하여 상기 기준 데이터 레벨 또는 상기 코드 값을 변경하는 제어부를 포함할 수 있다.
본 개시에 따른 실시예들의 클럭 및 데이터 복구 회로는 입력신호를 등화하여 등화 입력신호를 발생하는 등화기; 상기 등화 입력신호와 결정 피드백 등화 신호를 감산하여 샘플링 입력신호를 발생하는 감산기; 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호에 대응하는 제1 디지털 데이터를 발생하고, 상기 제1 샘플링 클럭신호와 소정 시간 차를 가지는 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호에 대응하는 제2 디지털 데이터를 발생하고, 상기 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 기준 데이터 레벨을 비교하여 제1 에러 데이터를 발생하고, 상기 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 상기 기준 데이터 레벨을 비교하여 제2 에러 데이터를 발생하고, 상기 제1 디지털 데이터의 이전 제1 디지털 데이터에 결정 피드백 등화 계수를 곱하여 상기 결정 피드백 등화 신호를 발생하는 결정 피드백 등화부; 코드 값에 따라 상기 제1 샘플링 클럭신호 및 상기 제2 샘플링 클럭신호를 발생하는 클럭신호 발생기; 및 상기 제1 디지털 데이터, 상기 제2 디지털 데이터, 상기 제1 에러 데이터 및 상기 제2 에러 데이터에 기초하여 상기 기준 데이터 레벨, 상기 코드 값, 또는 상기 결정 피드백 등화 계수를 변경하는 제어부를 포함할 수 있다.
본 개시에 따른 실시예들의 수신 장치는 입력신호를 수신하여 복구 데이터를 발생하는 클럭 및 데이터 복구 회로를 포함하는 수신 장치를 포함하고, 상기 클럭 및 데이터 복구 회로는 상기 입력신호를 등화하여 등화 입력신호를 발생하는 등화기; 상기 등화 입력신호와 결정 피드백 등화 신호를 감산하여 샘플링 입력신호를 발생하는 감산기; 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호에 대응하는 제1 디지털 데이터를 발생하고, 상기 제1 샘플링 클럭신호와 소정 시간 차를 가지는 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호에 대응하는 제2 디지털 데이터를 발생하고, 상기 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 기준 데이터 레벨을 비교하여 제1 에러 데이터를 발생하고, 상기 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 상기 기준 데이터 레벨을 비교하여 제2 에러 데이터를 발생하고, 상기 제1 디지털 데이터의 이전 제1 디지털 데이터에 결정 피드백 등화 계수를 곱하여 상기 결정 피드백 등화 신호를 발생하는 결정 피드백 등화부; 코드 값에 따라 상기 제1 샘플링 클럭신호 및 상기 제2 샘플링 클럭신호를 발생하는 클럭신호 발생기; 및 상기 제1 디지털 데이터, 상기 제2 디지털 데이터, 상기 제1 에러 데이터 및 상기 제2 에러 데이터에 기초하여 상기 기준 데이터 레벨 또는 상기 코드 값을 변경하는 제어부를 포함할 수 있다.
본 개시에 따른 실시예들의 클럭 및 데이터 복구 회로는 프리-커서 간섭을 고려한 최적의 시점에서 샘플링 클럭신호를 발생하여 복구된 데이터를 발생할 수 있다.
또한, 본 개시에 따른 실시예들의 클럭 및 데이터 복구 회로는 2개의 시점에서 획득된 2개의 디지털 데이터 및 2개의 에러 데이터의 제1 디지털 값 및/또는 제2 디지털 값을 이용하여 기준 데이터 레벨 및 샘플링 클럭신호의 위상을 조절하기 때문에 구성이 간략화될 수 있다.
이에 따라, 클럭 및 데이터 복구 회로 및 이를 포함하는 수신 장치의 동작의 신뢰성이 개선될 수 있다.
도 1은 본 개시에 따른 실시예의 송수신 시스템을 나타내는 블록도이다.
도 2는 본 개시에 따른 실시예의 수신 장치로부터 전송되는 데이터 및 송신 장치에 수신되는 입력신호들의 파형을 나타내는 도면이다.
도 3은 본 개시에 따른 실시예의 클럭 및 데이터 복구 회로의 구성을 나타내는 블록도이다.
도 4는 본 개시에 따른 실시예의 위상 조절기, 결정 피드백 등화 계수 조절기, 및 기준 데이터 레벨 조절기의 동작을 설명하기 위한 표이다.
도 5는 본 개시에 따른 실시예의 피드백 필터의 구성을 나타내는 도면이다.
도 6은 본 개시에 따른 실시예의 피드백 필터의 동작을 설명하기 위한 파형도이다.
도 7은 본 개시에 따른 실시예의 클럭신호 발생기의 구성을 나타내는 도면이다.
도 8은 본 개시에 따른 실시예의 클럭신호 발생기의 동작을 설명하기 위한 동작 타이밍도이다.
도 9a 내지 도 9c 및 도 10a 내지 도 10c는 본 개시에 따른 실시예의 제어부의 동작을 설명하기 위한 동작 타이밍도들이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 클럭 및 데이터 복구 회로 및 이를 구비하는 수신 장치를 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 송수신 시스템을 나타내는 블록도로서, 송수신 시스템(1000)은 수신 장치(200) 및 송신 장치(300)를 포함하고, 수신 장치(100)는 클럭 및 데이터 복구 회로(CDRC)(100)를 포함할 수 있다.
도 1을 참조하면, 수신 장치(200)는 클럭신호(CK) 및 데이터(DQ)를 전송하고, 기준 클럭신호(RCK) 및 데이터(DQ)를 수신할 수 있다. 송신 장치(300)는 기준 클럭신호(RCK) 및 데이터(DQ)를 전송할 수 있다.
클럭 및 데이터 복구 회로(100)는 기준 클럭신호(RCLK) 및 데이터(DQ)를 수신하여 데이터(DQ)를 복구하기 위한 최적의 시점에서 샘플링 클럭신호를 발생하여 복구 데이터(RDATA)를 발생할 수 있다.
도 1에서, 기준 클럭신호(RCLK)는 전송되지 않을 수 있다.
실시예로서, 송신 장치(300)는 반도체 메모리 장치이고, 수신 장치(200)는 제어 장치, 예를 들면, 중앙 처리 장치(CPU: central processing unit), 그래픽 처리 장치(GPU: graphic processing unit) 등일 수 있다.
도 2는 본 개시에 따른 실시예의 송신 장치(300)로부터 전송되는 데이터(A, B) 및 수신 장치(200)에 수신되는 입력신호들(A', B')의 파형을 나타내는 도면으로, 송신 장치(300)가 논-리턴 투 제로(NRZ: non-return to zero) 방식으로 포지티브 데이터(A)(“1”의 디지털 데이터(A))와 네거티브 데이터(B)(“0”의 디지털 데이터(B))를 1 단위 간격(1UI: unit interval) 으로 각각 전송하는 경우에 수신 장치(200)에 수신되는 아날로그 입력신호들(A', B')의 파형을 나타내는 것이다. 도 2에서, 데이터(A, B) 및 입력신호들(A', B') 각각은 도시된 것과 달리 차동 데이터 쌍 및 차동 입력 쌍 일 수 있다. 또한, 도 2에서, a는 입력신호(A')의 메인-커서(main-cursor)를 b는 입력신호(A')의 프리-커서를, b'는 입력신호(B')의 프리-커서(pre-cursor)를 각각 나타내는 것으로, 입력신호들(A', B')의 각각의 프리-커서의 개수가 1개인 파형을 나타내는 것이다.
도 2를 참조하면, 네거티브 데이터(B)를 고려하지 않고 포지티브 데이터(A)에 대응하는 입력신호(A') 만 고려하면, 시점(t0)에서 최고 아이 높이(h0)를 가질 수 있다. 그러나, 네거티브 데이터(B)에 대응하는 입력신호(B')가 중첩되어, 즉, 입력신호(A')로 도시된 심볼과 입력신호(B')으로 도시된 심볼 간 프리-커서 간섭(ISI)으로 인해서, 시점(t0)에서 입력신호(A')의 아이 높이가 h0에서 d1 만큼 감소되어 h0'으로 되고, 제1 시점(t1)에서 입력신호(A')의 아이 높이가 h1에서 d2 만큼 감소되어 h1'으로 변경될 수 있다. 즉, 입력신호(A')와 출력신호(B')을 더하여 얻어질 수 있는 곡선(C')의 아이 높이(h1')가 입력신호(A')의 최대 아이 높이가 될 수 있으며, 입력신호(A')의 아이 오프닝이 시점(t0)이 아니라 제1 시점(t1)에서 최대가 될 수 있다.
도 1 및 도 2를 참조하면, 클럭 및 데이터 복구 회로(100)는 기준 클럭신호(RCK) 및 데이터(DQ)를 수신하여 아이 오프닝이 최대가 되는 최적의 시점인 제1 시점(t1)을 추적하기 위한 추적 동작을 수행할 수 있다. 추적 동작은 파워-업 시에 초기화 동작 시에 수행될 수 있으며, 정상 동작 시에도 온도 또는 노이즈 등의 변화에 대응하기 위하여 계속적으로 동작할 수 있다.
도 3은 본 개시에 따른 실시예의 클럭 및 데이터 복구 회로(100)의 구성을 나타내는 블록도로서, 클럭 및 데이터 복구 회로(100)는 등화기(EQ)(10), 감산기(SUB)(12), 결정 피드백 등화부(14), 제어부(16), 및 클럭신호 발생기(CKGEN)(18)를 포함할 수 있다. 결정 피드백 등화부(14)는 제1 데이터 샘플러(DSAM)(14-20), 제2 데이터 샘플러(DSAM)(14-22), 제1 에러 샘플러(ESAM)(14-24), 제2 에러 샘플러(ESAM)(14-26), 및 피드백 필터(FIL)(14-28)를 포함할 수 있다. 제어부(16)는 위상 조절기(PD ADJ)(16-20), 결정 피드백 등화 계수 조절기(DFEW ADJ)(16-22), 및 기준 데이터 레벨 조절기(RDL ADJ)(16-24)를 포함할 수 있다.
도 3에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
등화기(10)는 데이터(DQ)에 대응하는 입력신호, 예를 들면, 차동 입력 쌍(INP, INN)을 등화하여 등화 입력신호, 예를 들면, 등화 입력신호 쌍(IP, IN)을 발생할 수 있다. 예를 들면, 등화기(10)는 일반적으로 공지된 연속 시간 선형 등화기(CTLE: continuous time linear equalizer)일 수 있다.
감산기(12)는 등화 입력신호, 예를 들면, 등화 입력신호 쌍(IP, IN)과 결정 피드백 등화 신호(EP)를 감산하여 샘플링 입력신호, 예를 들면, 샘플링 입력신호 쌍(OP, ON)을 발생할 수 있다.
결정 피드백 등화부(14)는 제1 샘플링 클럭신호(LCK)에 응답하여 샘플링 입력신호, 예를 들면, 샘플링 입력신호 쌍(OP, ON)에 대응하는 제1 디지털 데이터(LD)를 발생하고, 제1 샘플링 클럭신호(LCK)와 소정 시간 차를 가지는 제2 샘플링 클럭신호(RCK)에 응답하여 샘플링 입력신호에 대응하는 제2 디지털 데이터(RD)를 발생하고, 제1 샘플링 클럭신호(LCK)에 응답하여 샘플링 입력신호와 기준 데이터 레벨(RDL)을 비교하여 제1 에러 데이터(LDE)를 발생하고, 제2 샘플링 클럭신호(RCK)에 응답하여 샘플링 입력신호와 기준 데이터 레벨(RDL)을 비교하여 제2 에러 데이터(RDE)를 발생하고, 제1 디지털 데이터(LD)의 이전 제1 디지털 데이터에 결정 피드백 등화 계수, 예를 들면, n개의 등화 계수들(w1 ~ wn)을 곱하여 결정 피드백 등화 신호를 발생할 수 있다.
제1 데이터 샘플러(14-20)는 제1 샘플링 클럭신호(LCK)에 응답하여 샘플링 입력신호, 예를 들면, 샘플링 입력신호 쌍(OP, ON)의 차를 증폭하여 제1 디지털 데이터(LD)를 발생할 수 있다. 즉, 제1 데이터 샘플러(14-20)는 샘플링 입력신호가 기준 전압, 예를 들면, 0V 보다 높으면 "1"의 제1 디지털 데이터(LD)를 발생하고, 낮으면 "0"의 제1 디지털 데이터(LD)를 발생할 수 있다.
제2 데이터 샘플러(14-22)는 제2 샘플링 클럭신호(RCK)에 응답하여 샘플링 입력신호, 예를 들면, 샘플링 입력신호 쌍(OP, ON)의 차를 증폭하여 제2 디지털 데이터(RD)를 발생할 수 있다. 즉, 제2 데이터 샘플러(14-22)는 샘플링 입력신호가 기준 전압, 예를 들면, 0V 보다 높으면 "1"의 제2 디지털 데이터(RD)를 발생하고, 낮으면 "0"의 제2 디지털 데이터(RD)를 발생할 수 있다. 제2 샘플링 클럭신호(RCK)는 제1 샘플링 클럭신호(LCK)와 소정 시간 차이를 가지고 발생될 수 있다.
제1 에러 샘플러(14-24)는 제1 샘플링 클럭신호(LCK)에 응답하여 샘플링 입력신호, 예를 들면, 샘플링 입력신호 쌍(OP, ON)과 기준 데이터 레벨(RDL)을 비교하여 제1 에러 데이터(LDE)를 발생할 수 있다. 즉, 제1 에러 샘플러(14-24)는 샘플링 입력신호(OP)가 기준 데이터 레벨(RDL) 보다 높으면 "1"의 제1 에러 데이터(LDE)를 발생하고, 샘플링 입력신호(OP)가 기준 데이터 레벨(RDL) 보다 낮으면 "0"의 제1 에러 데이터(LDE)를 발생할 수 있다.
제2 에러 샘플러(14-26)는 제2 샘플링 클럭신호(RCK)에 응답하여 샘플링 입력신호, 예를 들면, 샘플링 입력신호 쌍(OP, ON)과 기준 데이터 레벨(RDL)을 비교하여 제2 에러 데이터(RDE)를 발생할 수 있다. 즉, 제2 에러 샘플러(14-26)는 샘플링 입력신호(OP 또는 ON)가 기준 데이터 레벨(RDL) 보다 높으면 "1"의 제2 에러 데이터(RDE)를 발생하고, 샘플링 입력신호(OP 또는 ON)가 기준 데이터 레벨(RDL) 보다 낮으면 "0"의 제2 에러 데이터(RDE)를 발생할 수 있다.
피드백 필터(14-28)는 제1 디지털 데이터(LD)의 이전 제1 디지털 데이터, 예를 들면, 제1 번째 내지 제n 번째 이전 제1 디지털 데이터에 결정 피드백 등화 계수, 예를 들면, n개의 등화 계수들(w1 ~ wn) 각각을 곱하여 얻어진 n개의 신호들을 가산하여 결정 피드백 등화 신호(EP)를 발생할 수 있다.
제어부(16)는 제1 디지털 데이터(LD), 제2 디지털 데이터(RD), 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)에 기초하여 기준 데이터 레벨(RDL), 코드 값(code), 또는 결정 피드백 등화 계수, 예를 들면, n개의 등화 계수들(w1 ~ wn)을 변경할 수 있다.
위상 조절기(16-20)는 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 서로 상이하면 코드 값(code)을 변경할 수 있다.
결정 피드백 등화 계수 조절기(16-22)는 제1 디지털 데이터(LD) 및 제2 디지털 데이터(RD)가 동일하고, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 동일하면 결정 피드백 등화 계수, 예를 들면, n개의 등화 계수들(w1 ~ wn)을 변경할 수 있다.
기준 데이터 레벨 조절기(16-24)는 제1 디지털 데이터(LD) 및 제2 디지털 데이터(RD)가 동일하고, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 동일하면 기준 데이터 레벨(RDL)을 변경할 수 있다.
도 4는 본 개시에 따른 실시예의 위상 검출기(16-20), 결정 피드백 등화 계수 조절기(16-22), 및 기준 데이터 레벨 조절기(16-24)의 동작을 설명하기 위한 표이다.
도 4를 참조하면, 위상 조절기(16-20)는 제1 디지털 데이터(LD) 및 제2 데이터(RD)와 무관하게 제1 에러 데이터(LDE)가 제2 에러 데이터(RDE) 보다 크면, 코드 값(code)을 제1 값 만큼 감소하여 제1 샘플링 클럭신호(LCK) 및 제2 샘플링 클럭신호(RCK)의 위상을 업(UP)하고, 제1 에러 데이터(LDE)가 제2 에러 데이터(RDE) 보다 작으면, 코드 값(code)을 제2 값 만큼 증가하여 제1 샘플링 클럭신호(LCK) 및 제2 샘플링 클럭신호(RCK)의 위상을 다운(DN)할 수 있다. 제1 값 및 제2 값은 서로 동일한 값일 수 있다.
결정 피드백 등화 계수 조절기(16-22)는 제1 디지털 데이터(LD), 제2 디지털 데이터(RD), 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "0"또는 "1"이거나, 제1 디지털 데이터(LD) 및 제2 디지털 데이터(RD)가 모두 "0"이고, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "1"이거나, 제1 디지털 데이터(LD) 및 제2 디지털 데이터(RD)가 모두 "1"이고, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "0"이면, 결정 피드백 등화 계수, 예를 들면, n개의 등화 계수들(w1 ~ wn)을 변경(update)할 수 있다. n개의 등화 계수들(w1 ~ wn)은 제1 번째 이전 제1 디지털 데이터 내지 제n 번째 이전 제1 디지털 데이터 각각의 등화 계수들이다. 예를 들면, 결정 피드백 등화 계수 조절기(16-22)는 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "1"이고 제1 번째 이전 제1 디지털 데이터 내지 및 제n 번째 제1 디지털 데이터 각각이 "1"이거나, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "0"이고 제1 번째 이전 제1 디지털 데이터 내지 제n 번째 제1 디지털 데이터 각각이 "0"이면, n개의 등화 계수들(w1 ~ wn) 각각을 증가하고, 반면에, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "1"이고 제1 번째 이전 제1 디지털 데이터 내지 및 제n 번째 제1 디지털 데이터 각각이 "0"이거나, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "0"이고 제1 번째 이전 제1 디지털 데이터 내지 제n 번째 제1 디지털 데이터 각각이 "1"이면, n개의 등화 계수들(w1 ~ wn) 각각을 감소할 수 있다.
기준 데이터 레벨 조절기(16-24)는 제1 디지털 데이터(LD), 제2 디지털 데이터(RD), 제1 에러 데이터(LDE), 및 제2 에러 데이터(RDE)가 모두"0"이거나, 제1 디지털 데이터(LD) 및 제2 디지털 데이터(RD)가 모두 "1"이고, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "0"이면 기준 데이터 레벨(RDL)을 감소하고, 제1 디지털 데이터(LD), 제2 디지털 데이터(RD), 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "1"이거나, 제1 디지털 데이터(LD) 및 제2 디지털 데이터(RD)가 모두 "0"이고, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "1"이면 기준 데이터 레벨(RDL)을 증가할 수 있다. 기준 데이터 레벨 조절기(16-24)는 기준 데이터 레벨(RDL)을 증가할 때 제1 레벨, 예를 들면, 소정 단위 레벨(ds) 만큼 증가하고, 기준 데이터 레벨(RDL)을 감소할 때 제2 레벨, 예를 들면, α(=2(n+1)-1)×ds 만큼 감소할 수 있다. 예를 들면, 입력신호(INP)의 프리-커서의 개수가 0인 경우에, 기준 데이터 레벨(RDL)을 제1 레벨, 예를 들면, ds 만큼 증가하고, 제2 레벨, 예를 들면, ds 만큼 감소하고, 입력신호(INP)의 프리-커서의 개수가 1인 경우에, 기준 데이터 레벨(RDL)을 제1 레벨, 예를 들면, ds 만큼 증가하고, 제2 레벨, 예를 들면, 3×ds 만큼 감소하고, 입력신호(INP)의 프리-커서의 개수가 2인 경우에, 기준 데이터 레벨(RDL)을 제1 레벨, 예를 들면, ds 만큼 증가하고, 제2 레벨, 예를 들면, 7×ds 만큼 감소할 수 있다.
도 4에서, 제1 디지털 데이터(LD), 제2 디지털 데이터(RD), 제1 에러 데이터(LDE), 및 제2 에러 데이터(RDE)가 "0100"또는 "1011"이면, 제어부(16)는 코드 값(code), 기준 데이터 레벨(RDL), 또는 n개의 등화 계수들(w1 ~ wn)을 변경하지 않을 수 있다.
도 5는 본 개시에 따른 실시예의 피드백 필터(14-28)의 구성을 나타내는 도면으로, 피드백 필터(14-28)는 제1 내지 제4 지연기들(DL1 ~ DL4), 제1 내지 제4 곱셈기들(M1 ~ M4), 및 가산기(SUM)를 포함할 수 있다.
도 6은 본 개시에 따른 실시예의 피드백 필터(14-28)의 동작을 설명하기 위한 파형도로서, 예를 들면, 도 1에 도시된 송신 장치(300)로부터 "010000"의 데이터(DQ)가 전송될 때 발생되는 등화 입력신호(IP)가 4개의 포스트-커서들(c1 ~ c4)을 가지고, 제1 디지털 데이터(LD)가 "010000"이고, 4개의 등화 계수들(wl ~ w4)이 w1 > w2 > w3 > w4으로 설정된 경우에 제1 내지 제4 곱셈기들(M1 ~ M4) 발생되는 4개의 신호들(w1×(LD-1), w2×(LD-2), w3×(LD-3), w4×(LD-4))의 파형들을 도시한 것이다.
도 5 및 도 6을 참조하여, 도 5에 도시된 구성들 각각의 동작을 설명하면 다음과 같다.
제1 지연기(DL1)은 "1"의 제1 디지털 데이터(LD)(미도시)를 소정 시간, 예를 들면, 1UI 만큼 지연하여 제1 번째 이전 제1 디지털 데이터(LD-1)를 발생할 수 있다.
제1 곱셈기(M1)는 "1"의 제1 번째 이전 제1 디지털 데이터(LD-1)와 등화 계수(w1)를 곱하여 신호(w1×(LD-1))를 발생할 수 있다. 즉, 신호(w1×(LD-1))는 등화 계수(w1)에 해당하는 크기를 가지는 신호일 수 있다.
제2 지연기(DL2)은 "1"의 제1 번째 이전 데이터(LD-1)를 소정 시간, 예를 들면, 1UI 만큼 지연하여 제2 번째 이전 데이터(LD-2)를 발생할 수 있다.
제2 곱셈기(M2)는 "1"의 제2 번째 이전 데이터(LD-2)와 등화 계수(w2)를 곱하여 신호(w2×(LD-2))를 발생할 수 있다. 즉, 신호(w2×(LD-2))는 등화 계수(w2)에 해당하는 크기를 가지는 신호일 수 있다.
제3 지연기(DL3)은 "1"의 제2 번째 이전 데이터(LD-2)를 소정 시간, 예를 들면, 1UI 만큼 지연하여 제3 번째 이전 데이터(LD-3)를 발생할 수 있다.
제3 곱셈기(M3)는 "1"의 제3 번째 이전 데이터(LD-3)와 등화 계수(w3)를 곱하여 신호(w3×(LD-3))를 발생할 수 있다. 즉, 신호(w3×(LD-3))는 등화 계수(w3)에 해당하는 크기를 가지는 신호일 수 있다.
제4 지연기(DL4)은 "1"의 제3 번째 이전 데이터(LD-4)를 소정 시간, 예를 들면, 1UI 만큼 지연하여 제4 번째 이전 데이터(LD-4)를 발생할 수 있다.
제4 곱셈기(M4)는 "1"의 제4 번째 이전 데이터(LD-4)와 등화 계수(w4)를 곱하여 신호(w4×(LD-4))를 발생할 수 있다. 즉, 신호(w4×(LD-4))는 등화 계수(w4)에 해당하는 크기를 가지는 신호일 수 있다.
가산기(SUM)는 신호들(w1×(LD-1), w2×(LD-2), w3×(LD-3), w4×(LD-4))을 가산하여 결정 피드백 등화 신호(EP)를 발생할 수 있다.
제1 내지 제4 지연기들(DL1 ~ DL4) 각각은 제1 샘플링 클럭신호(LCK)에 응답하여 동작하는 플립플롭일 수 있다.
도 3에 도시된 감산기(12)는 등화 입력신호(IP)로부터 결정 피드백 등화 신호(EP)를 감산하여 샘플링 입력신호(OP)를 발생할 수 있다. 도 5에 도시된 피드백 필터(14-28)에 의해서 등화 입력신호(IP)의 4개의 포스트-커서(post-cursor)들이 소정 레벨(rdl)로 감소될 수 있다. 소정 레벨(rdl)은 0V 또는 기준 데이터 레벨(RDL)일 수 있다. 도 5에 도시된 피드백 필터(14-28)의 지연기들의 수를 증가하여 구성할수록 포스트-커서 간섭이 충분하게 제거될 수 있으며, 프리-커서 간섭 또한 효과적으로 제거될 수 있다.
도 5 및 도 6을 참조하면, 도 3의 결정 피드백 등화 계수 조절기(16-22)는 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "1"인 경우에 제1 번째 이전 제1 디지털 데이터(LD-1) 내지 제4 번째 이전 제1 디지털 데이터(LD-4) 각각이 "1"이므로 4개의 등화 계수들(w1 ~ w4) 각각을 증가하고, 제1 에러 데이터(LDE) 및 제2 에러 데이터(RDE)가 모두 "0"인 경우에 제1 번째 이전 제1 디지털 데이터(LD-1) 내지 제4 번째 이전 제1 디지털 데이터(LD-4) 각각이 "1"이므로 4개의 등화 계수들(w1 ~ w4) 각각을 감소할 수 있다.
도 7은 본 개시에 따른 실시예의 클럭신호 발생기(18)의 구성을 나타내는 도면이고, 도 8은 클럭신호 발생기(18)의 동작을 설명하기 위한 동작 타이밍도이다. 클럭신호 발생기(18)는 분주기(18-20) 및 위상 분할기(18-22)를 포함할 수 있다.
도 7 및 도 8을 참조하면, 분주기(18-20)는 기준 클럭신호(RCLK)를 분주하여 기준 클럭신호(RCLK)의 1/2의 주파수를 가지는 분주 클럭신호(RCLK/2)를 발생할 수 있다. 위상 분할기(18-22)는 분주 클럭신호(RCLK/2)의 위상을 분할하여 복수개의 분할된 클럭신호들, 예를 들면, 8개의 분할된 클럭신호들을 생성하고, 코드 값(code), 예를 들면, 3비트 코드 값(code)에 응답하여 8개의 분할된 클럭신호들 중 하나를 선택하여 제1 샘플링 클럭신호(LCK)를 발생하고, 제1 샘플링 클럭신호(LCK)로부터 소정 시간 지연된 제2 샘플링 클럭신호(RCK)를 발생할 수 있다. 위상 분할기(18-22)는 16개의 분할된 클럭신호들을 생성하고, 이들 중 2개의 클럭신호들을 제1 샘플링 클럭신호(LCK) 및 제2 샘플링 클럭신호(RCK)로 발생하도록 구성될 수도 있다.
도 9a 내지 도 9c는 본 개시에 따른 실시예의 제어부(16)의 동작을 설명하기 위한 동작 타이밍도들로서, 제1 시점(t1') 및 제2 시점(t2')에서 입력신호(OP)의 제1 레벨(1dl)이 제2 레벨(2dl) 보다 작고, 기준 데이터 레벨(RDL)이 RDLa, RDLb, 또는 RDLc인 경우의 제어부(16)의 추적 동작을 설명하기 위한 동작 타이밍도들이다. 도 9a 내지 도 9c에서, 입력신호(OP)는 포스트-커서 간섭이 제거되지 않은 신호일 수 있다.
도 1 내지 도 9a를 참조하여 기준 데이터 레벨(RDL)이 RDLa인 경우의 동작을 다음과 같다.
제1 데이터 샘플러(14-20)는 제1 샘플링 클럭신호(LCK)에 응답하여 제1 레벨(1dl)에 대응하는 "1"의 제1 디지털 데이터(LD)를 발생하고, 제1 에러 샘플러(14-24)는 제1 샘플링 클럭신호(LCK)에 응답하여 제1 레벨(1dl)이 RDLa 보다 작으므로 "0"의 제1 에러 데이터(LDE)를 발생할 수 있다. 제2 데이터 샘플러(14-22)는 제2 샘플링 클럭신호(RCLK)에 응답하여 제2 레벨(2dl)에 대응하는 "1"의 제2 디지털 데이터(RD)를 발생하고, 제2 에러 샘플러(14-26)는 제2 샘플링 클럭신호(RCK)에 응답하여 제2 레벨(2dl)이 RDLa 보다 작으므로 "0"의 제2 에러 데이터(RDE)를 발생할 수 있다. 이 경우, 제어부(16)는 기준 데이터 레벨(RDL)을 RDLa로부터 제2 레벨(α×ds) 만큼 감소(DN)할 수 있다. 추가적으로, 제어부(16)는 결정 피드백 등화 계수를 변경할 수 있다.
도 1 내지 도 9b를 참조하여 기준 데이터 레벨(RDL)이 RDLb인 경우의 동작은 다음과 같다.
제1 데이터 샘플러(14-20)는 "1"의 제1 디지털 데이터(LD)를 발생하고, 제1 에러 샘플러(14-24)는 "0"의 제1 에러 데이터(LDE)를 발생할 수 있다. 제2 데이터 샘플러(14-22)는 "1"의 제2 디지털 데이터(RD)를 발생하고, 제2 에러 샘플러(14-26)는 제2 샘플링 클럭신호(RCK)에 응답하여 제2 레벨(2dl)이 RDLb 보다 크므로 "1"의 제2 에러 데이터(RDE)를 발생할 수 있다. 이 경우, 제어부(16)는 코드 값(code)을 증가하여 제1 샘플링 클럭신호(LCK) 및 제2 샘플링 클럭신호(RCK)의 위상을 감소(DN)할 수 있다.
도 1 내지 도 9c를 참조하여 기준 데이터 레벨(RDL)이 RDLc인 경우의 동작은 다음과 같다.
제1 데이터 샘플러(14-20)는 "1"의 제1 디지털 데이터(LD)를 발생하고, 제1 에러 샘플러(14-24)는 "1"의 제1 에러 데이터(LDE)를 발생할 수 있다. 제2 데이터 샘플러(14-22)는 "1"의 제2 디지털 데이터(RD)를 발생하고, 제2 에러 샘플러(14-26)는 "1"의 제2 에러 데이터(RDE)를 발생할 수 있다. 이 경우, 제어부(16)는 기준 데이터 레벨(RDL)을 RDLc로부터 제1 레벨(ds) 만큼 증가(UP)할 수 있다. 또한, 제어부(16)는 결정 피드백 등화 계수를 변경할 수 있다.
도 10a 내지 도 10c는 본 개시에 따른 실시예의 제어부(16)의 동작을 설명하기 위한 동작 타이밍도들로서, 제1 시점(t1") 및 제2 시점(t2")에서 입력신호(OP)가 제1 레벨(1dl')이 제2 레벨(2dl')보다 크고, 기준 데이터 레벨(RDL)이 RDLa', RDLb' 또는 RDLc'인 경우의 제어부(16)의 동작을 설명하기 위한 동작 타이밍도들이다. 도 10a 내지 도 10c에서, 입력신호(OP)는 포스트-커서 간섭이 제거되지 않은 신호일 수 있다.
도 1 내지 도 8 및 도 10a를 참조하여 기준 데이터 레벨(RDL)이 RDLa'인 경우의 동작을 다음과 같다.
제1 데이터 샘플러(14-20)는 "1"의 제1 디지털 데이터(LD)를 발생하고, 제1 에러 샘플러(14-24)는 "0"의 제1 에러 데이터(LDE)를 발생할 수 있다. 제2 데이터 샘플러(14-22)는 "1"의 제2 디지털 데이터(RD)를 발생하고, 제2 에러 샘플러(14-26)는 "0"의 제2 에러 데이터(RDE)를 발생할 수 있다. 이 경우, 제어부(16)는 기준 데이터 레벨(RDL)을 RDLa'로부터 제2 레벨(α×ds) 만큼 감소(DN)할 수 있다. 추가적으로, 제어부(16)는 결정 피드백 등화 계수를 변경할 수 있다.
도 1 내지 도 8 및 도 10b를 참조하여 기준 데이터 레벨(RDL)이 RDLb'인 경우의 동작은 다음과 같다.
제1 데이터 샘플러(14-20)는 "1"의 제1 디지털 데이터(LD)를 발생하고, 제1 에러 샘플러(14-24)는 "1"의 제1 에러 데이터(LDE)를 발생할 수 있다. 제2 데이터 샘플러(14-22)는 "1"의 제2 디지털 데이터(RD)를 발생하고, 제2 에러 샘플러(14-26)는 "0"의 제2 에러 데이터(RDE)를 발생할 수 있다. 이 경우, 제어부(16)는 코드 값(code)을 감소하여 제1 샘플링 클럭신호(LCK) 및 제2 샘플링 클럭신호(RCK)의 위상을 증가(UP)할 수 있다.
도 1 내지 도 8 및 도 10c를 참조하여 기준 데이터 레벨(RDL)이 RDLc'인 경우의 동작은 다음과 같다.
제1 데이터 샘플러(14-20)는 "1"의 제1 디지털 데이터(LD)를 발생하고, 제1 에러 샘플러(14-24)는 "1"의 제1 에러 데이터(LDE)를 발생할 수 있다. 제2 데이터 샘플러(14-22)는 "1"의 제2 디지털 데이터(RD)를 발생하고, 제2 에러 샘플러(14-26)는 "1"의 제2 에러 데이터(RDE)를 발생할 수 있다. 이 경우, 제어부(16)는 기준 데이터 레벨(RDL)을 RDLc'로부터 제1 레벨(ds) 만큼 증가(UP)할 수 있다. 추가적으로, 제어부(16)는 결정 피드백 등화 계수를 변경할 수 있다.
본 실시예에 따르면, 제어부(16)는 제1 디지털 데이터(LD), 제2 디지털 데이터(RD), 제1 에러 데이터(LDE), 및 제2 디지털 데이터(RDE)의 제1 디지털 값 및/또는 제2 디지털 값을 이용하여 코드 값(code), 기준 데이터 레벨(RDL), 또는 결정 피드백 등화 계수를 조절하여 입력신호(IN)의 프리-커서 간섭을 고려한 아이 오프닝이 최대가 되는 최적의 시점에서 제1 샘플링 클럭신호(LCK)를 발생할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1000: 송수신 시스템 100: 클럭 및 데이터 복구 회로
200: 수신 장치 300: 송신 장치
10: 등화기 12: 감산기
14: 결정 피드백 등화부 16: 제어부
18: 클럭신호 발생기 14-20: 제1 데이터 샘플러
14-22: 제2 데이터 샘플러 14-24: 제1 에러 샘플러
14-26: 제2 에러 샘플러 14-28: 피드백 필터
16-20: 위상 조절기 16-22: 결정 피드백 등화 계수 조절기
16-24: 기준 데이터 레벨 조절기

Claims (10)

  1. 입력신호를 등화하여 등화 입력신호를 발생하는 등화기;
    상기 등화 입력신호와 결정 피드백 등화 신호를 감산하여 샘플링 입력신호를 발생하는 감산기;
    제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호에 대응하는 제1 디지털 데이터를 발생하고, 상기 제1 샘플링 클럭신호와 소정 시간 차를 가지는 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호에 대응하는 제2 디지털 데이터를 발생하고, 상기 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 기준 데이터 레벨을 비교하여 제1 에러 데이터를 발생하고, 상기 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 상기 기준 데이터 레벨을 비교하여 제2 에러 데이터를 발생하고, 상기 제1 디지털 데이터의 이전 제1 디지털 데이터에 결정 피드백 등화 계수를 곱하여 상기 결정 피드백 등화 신호를 발생하는 결정 피드백 등화부;
    코드 값에 따라 상기 제1 샘플링 클럭신호 및 상기 제2 샘플링 클럭신호를 발생하는 클럭신호 발생기; 및
    상기 제1 디지털 데이터, 상기 제2 디지털 데이터, 상기 제1 에러 데이터 및 상기 제2 에러 데이터에 기초하여 상기 기준 데이터 레벨 또는 상기 코드 값을 변경하는 제어부를 포함하는 클럭 및 데이터 복구 회로.
  2. 제1 항에 있어서, 상기 결정 피드백 등화부는
    상기 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호의 레벨을 판단하여 제1 디지털 데이터를 발생하는 제1 데이터 샘플러;
    상기 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호의 레벨을 판단하여 제2 디지털 데이터를 발생하는 제2 데이터 샘플러;
    상기 제1 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 상기 기준 데이터 레벨을 비교하여 제1 에러 데이터를 발생하는 제3 에러 샘플러;
    상기 제2 샘플링 클럭신호에 응답하여 상기 샘플링 입력신호와 상기 기준 데이터 레벨을 비교하여 제2 에러 데이터를 발생하는 제4 에러 샘플러; 및
    상기 이전 제1 디지털 데이터에 상기 결정 피드백 등화 계수를 곱하여 상기 결정 피드백 등화 신호를 발생하는 피드백 필터를 포함하는 클럭 및 데이터 복구 회로.
  3. 제1 항에 있어서, 상기 클럭신호 발생기는
    기준 클럭신호를 분주하여 분주된 클럭신호를 발생하는 분주기; 및
    상기 분주된 클럭신호를 이용하여 복수개의 위상 분할된 클럭신호들을 발생하고, 상기 코드 값에 따라 상기 복수개의 위상 분할된 클럭신호들 중 하나를 상기 제1 샘플링 클럭신호로 발생하고, 다른 하나를 상기 제2 샘플링 클럭신호로 발생하는 클럭 및 데이터 복구 회로.
  4. 제2 항에 있어서, 상기 제어부는
    상기 제1 에러 데이터 및 상기 제2 에러 데이터가 서로 상이하면 상기 코드 값을 변경하는 위상 조절기; 및
    상기 제1 디지털 데이터 및 상기 제2 디지털 데이터가 동일하고, 상기 제1 에러 데이터 및 상기 제2 에러 데이터가 동일하면 상기 기준 데이터 레벨을 변경하는 기준 데이터 레벨 조절기를 포함하는 클럭 및 데이터 복구 회로.
  5. 제4 항에 있어서, 상기 위상 조절기는
    상기 제1 에러 데이터가 상기 제2 에러 데이터 보다 크면, 상기 코드 값을 제1 값 만큼 감소하고, 상기 제1 에러 데이터가 상기 제2 에러 데이터 보다 작으면, 상기 코드 값을 제2 값 만큼 증가하고, 상기 제1 값과 상기 제2 값이 동일한 클럭 및 데이터 복구 회로.
  6. 제4 항에 있어서, 상기 기준 데이터 레벨 조절기는
    상기 제1 디지털 데이터, 상기 제2 디지털 데이터, 제1 에러 데이터 및 상기 제2 에러 데이터가 모두 상기 제1 디지털 값이거나, 상기 제1 디지털 데이터 및 상기 제2 디지털 데이터가 모두 제2 디지털 값이고, 상기 제1 에러 데이터 및 상기 제2 에러 데이터가 모두 상기 제1 디지털 값이면 상기 기준 데이터 레벨을 제1 소정 레벨 만큼 감소하고, 상기 제1 디지털 데이터, 상기 제2 디지털 데이터, 상기 제1 에러 데이터 및 상기 제2 에러 데이터가 모두 상기 제2 디지털 값이거나, 상기 제1 디지털 데이터 및 상기 제2 디지털 데이터가 모두 상기 제1 디지털 값이고, 제1 에러 데이터 및 상기 제2 에러 데이터가 모두 상기 제2 디지털 값이면 상기 기준 데이터 레벨을 제2 소정 레벨 만큼 증가하는 기준 데이터 레벨 조절기를 포함하는 클럭 및 데이터 복구 회로.
  7. 제6 항에 있어서, 상기 제1 소정 레벨과 상기 제2 소정 레벨은 2n+1-1:1의 가중치를 가지고, 상기 n은 프리-커서(pre-cursor)의 갯수인 클럭 및 데이터 복구 회로.
  8. 제4 항에 있어서, 상기 제어부는
    상기 제1 디지털 데이터 및 상기 제2 디지털 데이터가 동일하고, 상기 제1 에러 데이터 및 상기 제2 에러 데이터가 동일하면 상기 결정 피드백 등화 계수를 변경하는 결정 피드백 등화 계수 조절기를 추가적으로 포함하는 클럭 및 데이터 복구 회로.
  9. 제8 항에 있어서, 상기 이전 제1 디지털 데이터가 n개이고, 상기 결정 피드백 등화 계수가 n개인 경우,
    상기 피드백 필터는
    상기 제1 디지털 데이터를 지연하여 제1 번째 내지 제n 번쩨 이전 제1 디지털 데이터를 발생하는 직렬 연결된 n개의 지연기들;
    상기 제1 번째 내지 상기 제n 번째 이전 제1 디지털 데이터에 상기 n개의 결정 피드백 등화 계수의 해당 계수를 곱하여 발생되는 n개의 신호들을 가산하여 상기 결정 피드백 등화 데이터를 발생하는 곱셈 및 가산기를 포함하는 클럭 및 데이터 복구 회로.
  10. 제8 항에 있어서, 상기 결정 피드백 등화 계수 조절기는
    상기 제1 디지털 데이터, 상기 제2 디지털 데이터, 상기 제1 에러 데이터 및 상기 제2 에러 데이터가 모두 상기 제1 디지털 값 또는 상기 제2 디지털 값이거나, 상기 제1 디지털 데이터 및 상기 제2 디지털 데이터가 모두 상기 제1 디지털 값이고, 상기 제1 에러 데이터 및 상기 제2 에러 데이터가 모두 상기 제2 디지털 값이거나, 상기 제1 디지털 데이터 및 상기 제2 디지털 데이터가 모두 상기 제2 디지털 값이고, 상기 제1 에러 데이터 및 상기 제2 에러 데이터가 모두 상기 제1 디지털 값이면 상기 결정 피드백 등화 계수를 변경하는 클럭 및 데이터 복구 회로.
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