JP5353878B2 - 波形等化回路および波形等化方法 - Google Patents
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Description
本願は、日本国特許出願:特願2008−61211号(2008年3月11日出願)及び特願2008−238845号(2008年9月18日出願)の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は、波形等化回路および波形等化方法に関する。
しかしながら、特許文献1に記載の技術には以下のような問題点が存在する。即ち、特許文献1に記載の判定帰還等化回路では、あるクロックタイミングにてサンプラで検出した判定信号を、次のビットをサンプラが検出するまでに、次のビットの信号波形へ加減算しなければならない。特に、第1ポストタップのISIを除去する場合には、サンプラ前の小振幅アナログ信号波形からデジタル判定およびその帰還をしなければならないため、通信の高速化に限界がある。この問題は、デュオバイナリ波形への判定帰還においても同様に存在する。
101 判定帰還等化部
102 クロック位相調整部
103 デュオバイナリデコーダ
111 信号判定回路
112 信号判定回路
113 判定帰還データ保持回路
114 ゲイン段
115 デュオバイナリ判定帰還加算器
121 2値信号判定回路
122 2値信号判定回路
123 クロック再生回路(CDR)
131 帰還等化された信号
132 センタータイミングクロック
133 エッジタイミングクロック
134 低参照電位
135 中参照電位
136 高参照電位
141 3値判定結果
142 3値判定結果
201 アイ開口領域
311 レジスタ群
312 判定帰還等化クロック
321 判定帰還データ対群
701 差動入力信号対
702 加算信号差動出力対
703 コモンモード負帰還部
1401 送信回路
1402 伝送路
1403 受信回路
1411 プリエンファシス機構
1420 波形等化タップ係数最適化回路
1501 判定帰還等化部
1502 デュオバイナリデコーダ
1503 入力信号
1504 デュオバイナリ判定帰還加算器
1505 デュオバイナリ波形
1506 高参照電位
1507 低参照電位
1508 エッジタイミングクロック
1509 符号判定回路
1510 符号判定回路
1511 OUTLB
1512 OUTL
1513 OUTHB
1514 OUTH
1515 第3ポストタップ以降判定帰還データ保持回路
1516 判定帰還データ対
1517 ゲイン段
1518 ゲイン段
1519 第2ポストタップ専用加算器
1520 第3ポストタップ以降の加算器
1521 3値信号判定器
1522 判定帰還データ対
1523 判定帰還データ対
1601 クロック
1603 差動入力
1604 差動入力
1605 参照電位
1606 参照電位
1607 差動出力
1608 差動出力
1701 差動データ入力
1702 SUMOUT
1703 SUMOUTB
第1の視点において、エッジタイミングクロックで3値を判定可能な信号検出回路を備えたデュオバイナリ波形への波形等化回路が提供される。
また、エッジタイミングクロックで零閾値の位相を検出する機構を備えるデュオバイナリ信号への波形等化回路が提供される。
また、シンボルレートに対してオーバーサンプリングすることによりエッジタイミングクロックでの0閾値の位相を検出することを特徴とするデュオバイナリ信号への波形等化回路が提供される。
また、第2以降のポストタップ符号間干渉を判定帰還等化する回路を備えた、第1ポストタップの符号間干渉を等化するデュオバイナリ波形への波形等化回路が提供される。
また、エッジタイミングクロックとセンタータイミングクロックで検出した2値判定データ、または、これらをデマルチプレクスしたデータ群を入力とするx2オーバーサンプリングクロック再生回路(CDR)を搭載することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
また、判定帰還等化において判定帰還時間制限が最短の帰還パスのみを他の帰還パスと独立に帰還することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
また、第2ポストタップの符号間干渉を判定帰還等化するための判定帰還データパスを第3以降のポストタップの符号間干渉を判定帰還等化するためのデータパス群と独立に備えるデュオバイナリ波形への波形等化回路が提供される。
また、入力信号レベルが3値信号検出回路の高閾値レベルより高い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号差動対の正入力に+1,負入力に-1を帰還し、低閾値レベルより低い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に-1,負入力に+1を帰還し、高閾値と低閾値間の信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に+1,負入力に+1を帰還することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
第2の視点において、第2ポストタップ以降の符号間干渉について受信側で判定帰還等化する等化方法が提供される。また、プリタップの符号間干渉について送信側でプリエンファシスすることにより等化する等化方法が提供される。
第3の視点において、デュオバイナリ信号のプリタップについて、送信回路のプリエンファシスにより等化し、デュオバイナリ信号の第1ポストタップについて、判定帰還等化回路による等化を行わずに、クロック位相調整回路により等化し、デュオバイナリ信号の第2ポストタップ以降に、判定帰還等化回路による等化を行うデータ伝送システムが提供される。また、波形等化タップ係数制御回路による調整ループの時定数よりクロック位相調整回路による調整ループの時定数が大きいデータ伝送システムが提供される。
本発明を実施するための形態について以下、図面を参照しながら詳細に説明する。
(構成の説明)
図1は、本発明の第1の実施の形態に係る波形等化回路の構成を示す図である。本発明の一つの実施の形態に係る波形等化回路は、デュオバイナリ等化回路を構成する。101は判定帰還等化部、102はクロック位相調整部、103はデュオバイナリデコーダ、100は入力信号である。
図8に一般的な位相比較回路の一例を示す。データとエッジ、そのエッジと次のデータの排他的論理和(EXOR)演算を行うことで、再生クロック位相が入力データに対して進んでいるか、または、遅れているかを検出する。
次に、図11以降の図を用いて、本実施の形態の動作の一例として、送信回路で0…010…0という単一ビットを送信した場合の応答波形からデュオバイナリ波形への波形等化を説明する。
図14は、本発明の第2の実施の形態に係る波形等化回路の構成を示す図である。本実施の形態に係る波形等化回路は、プリエンファシス機構1411を含む送信回路1401と伝送路1402と受信回路1403と波形等化タップ係数最適化回路1420で構成される。受信回路1403は第1の実施の形態で示したブロック以外にタップ係数最適化回路に必要なデマルチプレクスしたデータおよびレベルエラー信号を出力する機構をもつ。
第3の実施形態として、最も帰還時間制限の短い帰還パスのみ単独に帰還することを特徴とし、最も帰還時間制限の短い帰還パスの負荷を改善した装置構成について説明する。本実施形態では第1の実施形態にあるように第2ポストタップが、この最も帰還時間制限の短い帰還パスに対応するため、これを例とした実施形態を示す。したがって、第2ポストタップに限ったことではない。また、以下差動信号において便宜的に高電位を1、低電位を0と表記する。
Claims (15)
- 受信回路のクロック位相を制御し、信号検出タイミングを変化させることで第1ポストタップの符号間干渉を制御してデュオバイナリ信号へ等化するクロック位相調整回路と、
受信信号と、前記クロック位相調整回路により検出タイミングが変化させられた検出信号と、を入力し、第2以降のポストタップ符号間干渉を判定帰還等化する判定帰還等化回路と、
を備え、
前記クロック位相調整回路は、前記判定帰還等化回路により判定帰還等化された信号を入力することを特徴とするデュオバイナリ信号への波形等化回路。 - エッジタイミングクロックで3値を判定可能な信号検出回路をさらに備えることを特徴とする請求項1に記載のデュオバイナリ波形への波形等化回路。
- エッジタイミングクロックで零閾値の位相を検出する機構をさらに備えることを特徴とする請求項1または2に記載のデュオバイナリ信号への波形等化回路。
- シンボルレートに対してオーバーサンプリングすることにより前記エッジタイミングクロックでの前記零閾値の位相を検出することを特徴とする請求項3に記載のデュオバイナリ信号への波形等化回路。
- 第1の信号を受信し、エッジタイミングクロックで3値を判定する第1の信号検出回路と、
前記第1の信号を受信し、前記エッジタイミングクロックで2値を判定する第2の信号検出回路と、
前記第1の信号を受信し、センタータイミングクロックで2値を判定する第3の信号検出回路と、
を備え、
前記クロック位相調整回路は、前記第2の信号検出回路及び前記第3の信号検出回路の前記2値判定結果に基づいて前記クロック位相の制御と前記信号検出タイミングを変化させ、
前記判定帰還等化回路は、前記第1の信号検出回路の前記3値判定結果に基づいて前記判定帰還等化を行うことを特徴とする請求項1記載のデュオバイナリ波形への波形等化回路。 - エッジタイミングクロックとセンタータイミングクロックで検出した2値判定データ、または、これらをデマルチプレクスしたデータ群を入力とするx2オーバーサンプリングクロック再生回路(CDR)を搭載することを特徴とする請求項2から5のいずれか1項に記載のデュオバイナリ波形への波形等化回路。
- 判定帰還等化において判定帰還時間制限が最短の帰還パスのみを他の帰還パスと独立に帰還することを特徴とする請求項1乃至6いずれか1項記載のデュオバイナリ波形への波形等化回路。
- 第2ポストタップの符号間干渉を判定帰還等化するための判定帰還データパスを第3以降のポストタップの符号間干渉を判定帰還等化するためのデータパス群と独立に備える請求項1乃至7いずれか1項記載のデュオバイナリ波形への波形等化回路。
- 入力信号レベルが3値信号検出回路の高閾値レベルより高い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号差動対の正入力に+1,負入力に0を帰還し、低閾値レベルより低い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に0,負入力に+1を帰還し、高閾値と低閾値間の信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に+1,負入力に+1を帰還することを特徴とする請求項1乃至8のいずれか1項に記載のデュオバイナリ波形への波形等化回路。
- 受信回路のクロック位相を制御し、信号検出タイミングを変化させることで第1ポストタップの符号間干渉を制御してデュオバイナリ信号へ等化し、
受信信号と、前記信号検出タイミングが変化させられた検出信号に基づき、第2ポストタップ以降の符号間干渉について受信側で判定帰還等化し、
前記クロック位相は、前記判定帰還等化された信号に基づき制御されることを特徴とする波形等化方法。 - プリタップの符号間干渉について送信側でプリエンファシスすることにより等化する請求項10記載の波形等化方法。
- デュオバイナリ信号をプリエンファシスして伝送路に出力する送信回路と、
前記伝送路から受信した信号の位相を判定し取り込むクロックの位相を制御し、信号検出タイミングを変化させることで第1ポストタップの符号間干渉を制御してデュオバイナリ信号へ等化するクロック位相調整回路と、前記伝送路から受信した信号と、前記クロック位相調整回路により検出タイミングが変化させられた検出信号と、を入力し、第2以降のポストタップ符号間干渉を判定帰還等化する判定帰還等化回路とを備え、前記クロック位相調整回路は、前記判定帰還等化回路により判定帰還等化された信号を入力する受信回路と、
前記受信回路の受信結果に基づいて、前記送信回路がプリエンファシスするタップと、前記判定帰還等化回路の帰還等化係数を制御する波形等化タップ係数制御回路と、
を備えたデータ伝送システム。 - 前記デュオバイナリ信号のプリタップについて、前記送信回路のプリエンファシスにより等化し、
前記デュオバイナリ信号の第1ポストタップについて、前記判定帰還等化回路による等化を行わずに、前記クロック位相調整回路により等化し、
前記デュオバイナリ信号の第2ポストタップ以降に、前記判定帰還等化回路による等化を行う請求項12記載のデータ伝送システム。 - 前記波形等化タップ係数制御回路による調整ループの時定数より前記クロック位相調整回路による調整ループの時定数が大きい請求項12記載のデータ伝送システム。
- 前記波形等化タップ係数制御回路による調整ループの時定数より前記クロック位相調整回路による調整ループの時定数が大きい請求項14記載のデータ伝送システム。
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