JPWO2009113462A1 - 波形等化回路および波形等化方法 - Google Patents

Abstract

本発明により、大容量通信、高速通信を実現しうる波形等化回路が提供される。入力信号１００を帰還等化する判定帰還等化部１０１と、判定帰還等化部１０１により等化された信号１３１を、所定電位を閾値として判定した信号に基づいてクロック位相を調整するクロック位相調整部１０２と、判定帰還等化部１０１により等化された信号を、クロック位相調整部１０２により調整されたクロックに基づいて所定電位を閾値として判定された信号を、デュオバイナリ信号へ符号化するためのデュオバイナリデコーダ１０３と、を備え、等化された信号１３１は、デュオバイナリデコーダ１０３により符号化されたデュオバイナリ信号を、入力信号１００と加算して生成される（図１）。

Description

（関連出願についての記載）
本願は、日本国特許出願：特願２００８−６１２１１号（２００８年３月１１日出願）及び特願２００８−２３８８４５号（２００８年９月１８日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は、波形等化回路および波形等化方法に関する。

近年のデジタル技術の発展、高速インターネットの普及に伴い、パーソナルコンピュータを始めとして大容量のデジタルデータ処理を必要とする民生機器やそれらのデータ通信処理用ルータ・サーバ等の高性能化が求められている。これに伴いチップ間通信Ｉ／Ｏのバンド幅の大容量化がさらに推し進められており、低コストで大容量が通信可能な有線通信技術が求められている。特に、１０ギガビット以上のチップ間有線通信においては、通信用伝送基板、ケーブルの表皮効果や誘電損失による波形減衰、波形歪みが非常に大きく、高速な波形等化技術が必要になっている。

特許文献１には、２値伝送における判定帰還信号がフルレート（１ビット時間）の判定帰還等化（ＤＦＥ）技術が公開されている。受信した信号が１である場合に、サンプラが判定したデジタル信号からＤＡＣで所定のゲインを乗じた信号をサンプラ前の加算器へ帰還し、次ビットの信号波形と加減算して、後続に発生する符号間干渉（ＩＳＩ）を除去する構成となっている。その結果、高速シリアルリンクで特に顕著に発生するＩＳＩを除去することができる。

特開２００５−０２０７５０

上記特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明によって与えられたものである。
しかしながら、特許文献１に記載の技術には以下のような問題点が存在する。即ち、特許文献１に記載の判定帰還等化回路では、あるクロックタイミングにてサンプラで検出した判定信号を、次のビットをサンプラが検出するまでに、次のビットの信号波形へ加減算しなければならない。特に、第１ポストタップのＩＳＩを除去する場合には、サンプラ前の小振幅アナログ信号波形からデジタル判定およびその帰還をしなければならないため、通信の高速化に限界がある。この問題は、デュオバイナリ波形への判定帰還においても同様に存在する。

従って、本発明の目的は、かかる波形等化回路の問題点を克服し、大容量通信、高速通信を実現しうる波形等化回路及び波形等化方法を提供することにある。

上記目的を達成するため、本発明の第１の視点において、受信回路のクロック位相を制御し、信号検出タイミングを変化させることで第１ポストタップの符号間干渉を制御してデュオバイナリ信号へ等化することを特徴とする波形等化回路が提供される。

第２の視点において、受信回路のクロック位相を制御し、信号検出タイミングを変化させることで第１ポストタップの符号間干渉を制御してデュオバイナリ信号へ等化することを特徴とする波形等化方法が提供される。

第３の視点において、デュオバイナリ信号をプリエンファシスして伝送路に出力する送信回路と、前記伝送路から受信した信号を帰還等化する判定帰還等化回路と、前記伝送路から受信した信号の位相を判定し取り込むクロックの位相を調整することにより等化するクロック位相調整回路と、を備える受信回路と、前記受信回路の受信結果に基づいて、前記送信回路がプリエンファシスするタップと、前記判定帰還等化部の帰還等化計数を制御する波形等化タップ係数制御回路と、を備えたデータ伝送システムが提供される。

本発明によれば、大容量通信、高速通信を実現しうる波形等化回路及び波形等化方法とすることができる。

本発明の第１の実施の形態における波形等化回路の一例を示す図である。 本発明の第１の実施の形態におけるデュオバイナリ信号波形の一例を示す図である。 本発明の第１の実施の形態における波形帰還等化部の一例を示す図である。 本発明の第１の実施の形態におけるデュオバイナリ信号判定回路の一例を示す図である。 本発明の第１の実施の形態におけるレジスタの一例を示す図である。 本発明の第１の実施の形態におけるデュオバイナリ判定帰還等化方法の一例を示す図である。 本発明の第１の実施の形態におけるデュオバイナリ判定帰還加算器の一例を示す図である。 本発明の第１の実施の形態における位相検出回路の一例を示す図である。 本発明の第１の実施の形態におけるクロック・データ再生回路の位相検出の一例を示す図である。 本発明の第１の実施の形態におけるデュオバイナリプリコーダおよびデコーダの一例を示す図である。 本発明の第１の実施の形態におけるデュオバイナリ信号のアイパタンと単一ビット応答の一例を示す図である。 本発明の第１の実施の形態における波形等化前の単一ビット応答の一例を示す図である。 本発明の第１の実施の形態における波形等化前の単一ビット応答の一例を示す図である。 本発明の第２の実施の形態における波形等化回路の一例を示す図である。 本発明の第２の実施の形態における波形等化前の単一ビット応答の一例を示す図である。 本発明の第３の実施の形態における波形等化回路の一例を示す図である。 本発明の第３の実施の形態における信号判定器の一例を示す図である。 本発明の第３の実施の形態におけるデュオバイナリ判定帰還加算器の一例を示す図である。

符号の説明

１００ 入力信号
１０１ 判定帰還等化部
１０２ クロック位相調整部
１０３ デュオバイナリデコーダ
１１１ 信号判定回路
１１２ 信号判定回路
１１３ 判定帰還データ保持回路
１１４ ゲイン段
１１５ デュオバイナリ判定帰還加算器
１２１ ２値信号判定回路
１２２ ２値信号判定回路
１２３ クロック再生回路（ＣＤＲ）
１３１ 帰還等化された信号
１３２ センタータイミングクロック
１３３ エッジタイミングクロック
１３４ 低参照電位
１３５ 中参照電位
１３６ 高参照電位
１４１ ３値判定結果
１４２ ３値判定結果
２０１ アイ開口領域
３１１ レジスタ群
３１２ 判定帰還等化クロック
３２１ 判定帰還データ対群
７０１ 差動入力信号対
７０２ 加算信号差動出力対
７０３ コモンモード負帰還部
１４０１ 送信回路
１４０２ 伝送路
１４０３ 受信回路
１４１１ プリエンファシス機構
１４２０ 波形等化タップ係数最適化回路
１５０１ 判定帰還等化部
１５０２ デュオバイナリでコーダ
１５０３ 入力信号
１５０４ デュオバイナリ判定帰還加算器
１５０５ デュオバイナリ波形
１５０６ 高参照電位
１５０７ 低参照電位
１５０８ エッジタイミングクロック
１５０９ 符号判定回路
１５１０ 符号判定回路
１５１１ OUTLB
１５１２ OUTL
１５１３ OUTHB
１５１４ OUTH
１５１５ 第３ポストタップ以降判定帰還データ保持回路
１５１６ 判定帰還データ対
１５１７ ゲイン段
１５１８ ゲイン段
１５１９ 第２ポストタップ専用加算器
１５２０ 第３ポストタップ以降の加算器
１５２１ ３値信号判定器
１５２２ 判定帰還データ対
１５２３ 判定帰還データ対
１６０１ クロック
１６０３ 差動入力
１６０４ 差動入力
１６０５ 参照電位
１６０６ 参照電位
１６０７ 差動出力
１６０８ 差動出力
１７０１ 差動データ入力
１７０２ SUMOUT
１７０３ SUMOUTB

本発明の各視点の下に以下の好ましい形態が可能である。
第１の視点において、エッジタイミングクロックで３値を判定可能な信号検出回路を備えたデュオバイナリ波形への波形等化回路が提供される。
また、エッジタイミングクロックで零閾値の位相を検出する機構を備えるデュオバイナリ信号への波形等化回路が提供される。
また、シンボルレートに対してオーバーサンプリングすることによりエッジタイミングクロックでの０閾値の位相を検出することを特徴とするデュオバイナリ信号への波形等化回路が提供される。
また、第２以降のポストタップ符号間干渉を判定帰還等化する回路を備えた、第１ポストタップの符号間干渉を等化するデュオバイナリ波形への波形等化回路が提供される。
また、エッジタイミングクロックとセンタータイミングクロックで検出した２値判定データ、または、これらをデマルチプレクスしたデータ群を入力とするｘ２オーバーサンプリングクロック再生回路（ＣＤＲ）を搭載することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
また、判定帰還等化において判定帰還時間制限が最短の帰還パスのみを他の帰還パスと独立に帰還することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
また、第２ポストタップの符号間干渉を判定帰還等化するための判定帰還データパスを第３以降のポストタップの符号間干渉を判定帰還等化するためのデータパス群と独立に備えるデュオバイナリ波形への波形等化回路が提供される。
また、入力信号レベルが３値信号検出回路の高閾値レベルより高い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号差動対の正入力に+1,負入力に-1を帰還し、低閾値レベルより低い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に-1,負入力に+1を帰還し、高閾値と低閾値間の信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に+1,負入力に+1を帰還することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
第２の視点において、第２ポストタップ以降の符号間干渉について受信側で判定帰還等化する等化方法が提供される。また、プリタップの符号間干渉について送信側でプリエンファシスすることにより等化する等化方法が提供される。
第３の視点において、デュオバイナリ信号のブリタップについて、送信回路のブリエンファシスにより等化し、デュオバイナリ信号の第１ポストタップについて、判定帰還等化回路による等化を行わずに、クロック位相調整回路により等化し、デュオバイナリ信号の第２ポストタップ以降に、判定等化回路による等化を行うデータ伝送システムが提供される。また、波形等化タップ係数制御回路による調整ループの時定数よりクロック位相調整回路による調整ループの時定数が大きいデータ伝送システムが提供される。
本発明を実施するための形態について以下、図面を参照しながら詳細に説明する。

［第１の実施の形態］
（構成の説明）
図１は、本発明の第１の実施の形態に係る波形等化回路の構成を示す図である。本発明の一つの実施の形態に係る波形等化回路は、デュオバイナリ等化回路を構成する。１０１は判定帰還等化部、１０２はクロック位相調整部、１０３はデュオバイナリデコーダ、１００は入力信号である。

判定帰還等化部１０１は、エッジタイミングで３値を判定する２つの信号判定回路１１１、１１２、その判定結果を判定帰還等化するためのデータを保持する第２ポストタップ以降判定帰還データ保持回路１１３、ゲイン段１１４、デュオバイナリ判定帰還加算器１１５からなる。

クロック位相調整部１０２は、センタータイミングクロック１３２で２値を判定可能な信号判定回路１２２とエッジタイミングクロック１３３で２値を判定可能な信号判定回路１２１、上記２つの信号判定回路の出力からクロックの位相を調整するクロック再生回路（ＣＤＲ）１２３からなる。

入力信号１００は、判定帰還等化部１０１に入力され、第２ポストタップ以降判定帰還等化された信号１３１が判定帰還等化部１０１の３値信号判定回路１１１、１１２、およびクロック位相調整部１０２の２値信号判定回路１２１，１２２に入力される。

次に、図２を用いて、デュオバイナリ信号波形および、本発明の実施の形態に利用するクロックタイミング、参照電位、判定データの定義を示す。

デュオバイナリ信号は、図２のアイ開口領域２０１がデータアイパタンとなり、高参照電位１３６(refH)と低参照電位１３４(refL)の間がデータ１、それ以外の高参照電位１３６(refH)より高電位な領域と低参照電位１３４(refL)より低電位な領域はデータ０となるよう、送信回路で２値信号からデュオバイナリ波形へ符号化するのが一般的である。そのため、２値伝送ではセンタークロックタイミング１３２がデータ判定タイミングであるのに対し、デュオバイナリ伝送ではエッジクロック１３３のタイミングがデータ判定タイミングとなる。

３値信号検出回路１１１は、高参照電位１３６(refH)を閾値として信号を判定し、その出力を判定帰還データFBHとする。３値判定用信号検出回路１１２は、低参照電位１３４(refL)を閾値として信号を判定し、その出力を判定帰還データFBLとする。図２に示すように、閾値より高い電位の場合、判定データは１とし、閾値より低い電位の場合、判定データは０とする。

２つの３値信号検出回路１１１、１１２のうち、信号判定回路１１１には高参照電位１３６(refH)が、信号判定回路１１２には低参照電位１３４(refL)が入力される。２つの２値信号検出回路１２１、１２２には中参照電位１３５(refM)が入力される。

なお、本実施の形態は、シングルエンド構成でも差動構成でも同じ効果が得られる。特に、２値信号検出回路１２１、１２２を差動構成にする場合、中参照電位１３５(refM)を利用した場合と同じ判定結果が差動信号の判定のみで得ることができ、中参照電位１３５(refM)を省略することができる。同様に３値信号検出回路１１１では、差動入力信号に対して低参照電位１３４(refL)を判定閾値として利用でき、信号検出回路１１２では、差動入力信号に対して高参照電位１３６(refH)を判定閾値として利用することができる。

次に、図３を用いて、判定帰還等化部１０１の構成要素について以下、詳細を説明する。

デュオバイナリ信号への判定帰還等化するために、デュオバイナリデコーダ１０３に入力する前の３値判定結果１４１、１４２を、判定帰還等化(DFE)のタップ数(n)分、レジスタ群３１１にデータ保持する。レジスタ３１１群を駆動するDFEクロック３１２は、一般的にエッジタイミングクロック１３３であるが、帰還タイミングを調整するために位相をずらしてもよい。保持された判定帰還データ対群（３２１_１、３２１_２、・・・３２１_N）は、ゲイン段１１４で判定帰還等化（ＤＦＥ）の各タップ係数に相当するゲイン倍だけ乗算され、デュオバイナリ判定帰還加算器１１５に帰還され、入力信号１００がデュオバイナリ波形に等化される。

図４に３値判定用差動信号検出回路１１１、１１２の一例を示す。一般的なフリップフロップ型の信号検出回路を示したが、リジェネレーティブラッチ型のサンプリングラッチや、オフセット発生増幅回路と、一般的なフリップフロップやサンプリングラッチを組み合わせた回路等、データを正しく判定できる回路であればよい。

図５にレジスタ群３１１の一例を示す。これに限ることなくデータをラッチできる回路であればよい。

図６を用いて、デュオバイナリ判定帰還加算器１１５の詳細を説明する。３値判定データが図６中のデータレベルＤ＝＋１、Ｄ＝０、Ｄ＝−１とする場合の各判定帰還動作について説明する。判定結果が高参照電位１３６(refH)以上の電位、つまりＤ＝＋１の場合は、そのタップに対応する加算器がゲイン段でゲイン倍された電圧を減算する。また、判定結果が低参照電位１３４(refL)以下の電位、つまりＤ＝−１の場合は、そのタップに対応する加算器がゲイン段でゲイン倍された電圧を加算する。最後に、３値判定が低参照電位１３３(refL)と高参照電位１３６(refH)の間と判定された場合は、その判定帰還タップに対応する加算器は加算動作をしない（０を加算する）。

図７に、このデュオバイナリ信号への判定帰還等化動作の差動構成の一例を示す。第kタップ目（ｋは２からｎの整数）の高参照電位１３６(refH)を閾値とした３値判定用信号検出回路１１１の差動判定帰還信号対FBHk、FBHkB、および低参照電位１３２(refL)を閾値とした３値判定用信号検出回路１１２の差動判定帰還信号対FBLk、FBLkBを、対応する第kポストタップ用ISI補正部へ帰還する。各々の信号検出回路１１１，１１２の判定値FBHk（FBHkB）とFBLk（FBLkB）の論理積(AND）に対応して、加算信号差動出力対７０２への加算動作を行う。ここで図７の例では、図１、３のゲイン段１１４に相当する動作は各ポストタップ用ISI補正部の電流源の電流量（I1,I2m…,In）の比の、各タップゲインの比への制御で実現している。また、図には示していないが、制御タップの係数が負である場合には帰還する差動対を交換して入力するスイッチ回路を設け、それを切り替えることで実現できる。本実施の形態では、デュオバイナリ判定帰還加算器１１５の差動出力対７０２の同相電位（コモンモード電位）を制御するために、コモンモード負帰還部７０３を搭載する一例を示している。またデュオバイナリ判定帰還加算器１１５は特に本実施の形態の形である必要はなく、２つの３値判定信号検出回路１１１，１１２の論理積（ＡＮＤ）結果を各タップ係数相当のゲイン倍し、その結果を入力信号に加減算できる構成であればよい。

次に、クロック位相調整部１０２の構成の詳細について以下、説明する。第１ポストタップＩＳＩをデュオバイナリ波形に等化するために、本発明ではエッジタイミングクロックのメインタップタイミングと、第１ポストタップタイミングでの信号波形が双方０閾値となるようにクロック位相を制御する。（ここでの０閾値とは図２の中参照電位（refM）に対応する。また、図１１の下図を参照）そのためには、０閾値でのエッジタイミングクロック１３３の位相検出機構と、その検出結果からエッジタイミングクロックをメインタップと第１ポストタップの電位が０閾値となるように制御する機構があればよい。

本発明のデュオバイナリの第１ポストタップのＩＳＩ等化とは目的は異なるが、一般的に２値伝送の受信回路で用いられている２倍のオーバーサンプリング型クロック・データ再生回路（ＣＤＲ）を本構成に組み込むことで上記動作を実施できる。一般的な２倍のオーバーサンプリングＣＤＲは、クロック再生に必要なエッジ（データ遷移）検出機構、つまり上記３値判定の０閾値でのエッジタイミングクロックの位相検出機構を備えている。
図８に一般的な位相比較回路の一例を示す。データとエッジ、そのエッジと次のデータの論理和（ＥＸＯＲ）演算を行うことで、再生クロック位相が入力データに対して進んでいるか、または、遅れているかを検出する。

図９は、図８の位相検出回路の位相検出動作例である。１：２デマルチプレクスされたセンタータイミングの２値判定データとエッジタイミングの２値判定データ群を検出順に２つずつ排他的論理和（ＥＸＯＲ）ロジックに入力する回路を利用する。データが0→1へ遷移する際のエッジのタイミングが(1)の信号状態では排他的論理和の結果、up信号=0、down信号=1となりクロック位相がデータに対して進んでいることを検出する。このup/down信号をもとにクロックがdown側にシフトするようにCDRロジック８１０が制御する。反対に(2)の信号状態ではup信号=1、down信号=0となりクロック位相がデータに対して遅れていることを検出する。このup/down信号をもとにクロック位相がup側にシフトするようにCDRロジック８１０が制御する。また(3)のようにデータが0→0と遷移しない場合にはup信号=down信号=0となりクロック位相は調整されない。上記動作はデータ遷移が０から１ではなく１から０への遷移でもＥＸＯＲ動作により同等の位相検出が可能である。

上記動作より、本実施の形態のCDRが、エッジタイミングクロック位相を図８の０閾値へ制御するという目的動作ができる。また、同時にデュオバイナリ信号のアイ中心位相であるエッジタイミングにエッジタイミングクロックを制御することができる。

ただし、本発明においてデュオバイナリ信号が図６に示す−１レベルから＋１レベルへのレベル遷移の際に必ずシンボルレートで０レベルを経由するという特徴を持つことから、０閾値での位相検出はオーバーサンプリングＣＤＲを利用せずにシンボルレートのＣＤＲを利用しても問題ない。

図１０は、デュオバイナリプリコーダおよびデコーダの一例である。デュオバイナリ通信では、エラー伝搬を防ぐために一般的に送信する際にプリコーダ回路が送信データを符号化する。この符号化の復号およびデュオバイナリ判定結果を２値データへ変換するロジックが必要である。上記プリコーダでは自データと１ビット前のデータとの排他的論理和(EXOR)演算する。その結果、デュオバイナリ波形において高参照電位１３６(refH)と低参照電位１３４(refL)の間がデータ１、外側がデータ０となる。従って、受信側ではデュオバイナリ波形をエッジタイミングクロックで３値判定し、その判定結果をEXOR演算することで２値データへ変換することができる。

（動作の説明）
次に、図１１以降の図を用いて、本実施の形態の動作の一例として、送信回路で０…０１０…０という単一ビットを送信した場合の応答波形からデュオバイナリ波形への波形等化を説明する。

図１１はデュオバイナリ信号のアイパタンおよび単一ビット応答を示した図である。ビット周期の単一ビットをデュオバイナリ波形へ等化すると、図１１下図のようになる。３値判定後レベルを−１、０、＋１とする場合、デュオバイナリ波形での単一ビット応答は−１，０，０，−１となる。デュオバイナリ信号の３値判定は前述したようにエッジタイミングクロックで判定され、プリタップ、メインタップ、第１ポストタップ、第２ポストタップを図１１のように定義する。

従って、本発明におけるデュオバイナリ波形等化では、単一ビット応答のデータ判定タイミングでのレベルの関係が、メインタップ電位＝第１ポストタップの電位、プリタップの電位＝第２以降のポストタップの電位へ制御することが目的となる。

本定義のもと、図１２は波形等化前の単一ビット応答を、図１３には波形等化後の単一ビット応答を示し、等化すべきデータ判定タイミングであるエッジタイミングクロックを縦の実線で、×２オーバーサンプリングＣＤＲのクロック位相調整に必要なセンタータイミングクロックを縦の破線で示している。本発明では第２以降のポストタップはＤＦＥ制御し、プリタップは送信側のプリエンファシスで制御するものとし、以下提案する実施例で第１ポストタップとメインタップの電位がクロック制御にて等しくなることを示す。

図１２の未等化状態から、第２以降ポストタップをＤＦＥ制御し、プリタップをプリエンファシス制御することで、エッジクロックタイミングでの波形が図１１の−１レベル相当の電位へ波形等化される。本提案手法では、第１ポストタップはプリタップ制御による影響を多少受けるのみで、第１ポストタップの電位は判定帰還等化(ＤＦＥ)では直接制御されない。そこでその代替手段として、メインタップの電位と第１ポストタップの電位を等しくする位相へエッジクロック位相をクロック位相調整部で制御する。

図１２の未等化状態の波形を例に等化動作を説明する。本状態でのメインタップの前後のセンタークロックタイミングでの波形（１）、（３）と、メインタップであるエッジクロックタイミングでの波形（２）の各々の２値判定結果は、（１）は０、（２）は０、（３）は１と判定される。同様に、第１ポストタップ前後のセンタークロックタイミングの波形（３）、（５）と第１ポストタップであるエッジクロックタイミングの波形（４）の各々の２値判定結果は、（３）は１、（４）は１、（５）は０と判定される。従って、この状態は図９の（１）の状態であり、クロック位相調整部のｘ２オーバーサンプリングＣＤＲがクロック位相をdown方向へ進める。この動作の結果、同様の位相調整処理を繰り返すことで図１３の状態までクロック位相がdownして平衡状態となる。この動作と同時にプリエンファシス動作、DFE動作によりプリタップと第２ポストタップ以降のＩＳＩは等化動作がなされている。

以上の動作の結果、クロック制御を利用することで単一ビット応答の３値判定が、プリタップ＝−１、メインタップ＝０、第１ポストタップ＝０、第２以降ポストタップ＝−１となる単一ビット応答波形が得られ、デュオバイナリ信号へ波形等化できる。

以上説明したように、本実施の形態によれば、第１ポストタップの波形等化制御を一般的な判定帰還等化やプリエンファシス等化を利用することなく制御することができる。その理由は、デュオバイナリ信号の３値判定回路以外に、クロック位相調整回路を利用するため、０閾値での位相を検出するための２値判定回路を同時に搭載し、エッジタイミングクロックの位相調整により信号検出タイミングを変化させることで、第１ポストタップとメインタップの電位を等しくすることができるためである。このことにより、これまでの課題であった第１ポストタップの判定帰還遅延時間の制限がなくなり、さらなる高速化を実現することができる。

［第２の実施の形態］
図１４は、本発明の第２の実施の形態に係る波形等化回路の構成を示す図である。本実施の形態に係る波形等化回路は、プリエンファシス機構１４１１を含む送信回路１４０１と伝送路１４０２と受信回路１４０３と波形等化タップ係数最適化回路１４２０で構成される。受信回路１４０３は第１の実施の形態で示したブロック以外にタップ係数最適化回路に必要なデマルチプレクスしたデータおよびレベルエラー信号を出力する機構をもつ。

本実施の形態に係る波形等化回路では、波形等化タップ係数最適化回路１４２０を含む係数制御に利用する帰還ループと、クロック位相を調整する制御ループ（CDR）の２つの帰還ループが存在する。特に、プリエンファシスのタップ係数制御ループとCDR帰還ループが互いに干渉し、最適な波形等化がされない場合がある。以下、この干渉の問題点と回避方法について述べる。

送信回路では一般的に電源電圧等で最大振幅が規定されてしまうため、単一ビットを送信したい場合に、プリタップに振り分ける振幅とメインタップの振幅の合計値が単一ビット応答の最大振幅になるように波形等化する必要がある。そのためプリタップのISI除去用の波形等化係数が増えるとメインタップの出力振幅が減少し、受信回路の受信信号振幅が減少する。

図１５を利用して２つのループ制御の干渉について説明する。図１５の太実線のシングルビット応答を第１の実施の形態の動作に従って、この状態からクロック位相制御によりクロックを遅らせる(図の右方向)と、相対的にデータ位相が進む（図の左方向）。クロックを遅らせた前後の波形をクロックタイミングを合わせて図１５に示す。実線が制御前を、波線が制御後を示す。その結果、プリタップ（１）のＩＳＩ量が増加するため、プリエンファシスのタップ係数制御により、プリタップ係数の絶対値が増加するとともにメインタップ係数が減少する。この減少したメインタップ電位と第１ポストタップの電位が等しくなるようにさらにCDR制御ループがクロック位相を調整するという動作が繰り返される。従って、受信振幅がループ制御の干渉により過剰に減少してしまう可能性がある。

そこで、本提案のデュオバイナリ波形への波形等化ではプリエンファシスの制御ループの時定数に対して、CDRのクロック位相調整ループの時定数を大きくすることで、実用上問題ない程度まで干渉による影響を小さくすることができ、振幅の減少を避けることができる。

時定数を調整する方法は各ループのカウンタ数を調整して、CDRの時定数を増加させる方法である。これは図８のCDRロジック８１０内のカウンタと、図１４の波形等化タップ係数最適化回路１４２０内のカウンタを調整することで実現できる。

また、上記ループ干渉は、プリタップの符号間干渉（ISI）がある場合にCDRループ制御と干渉する。そのためプリタップの符号間干渉の小さいデータパタンでCDRループを制御することで、干渉の影響を減少できる。また、一般的に波形等化タップ係数最適化回路１４２０では入力データの自己相関が高い場合にタップ係数の調整を休止する仕組みを利用している。そのため、ランダム性の高いデータ時のみにしか最適化制御ループが稼働しない。このCDR１２３と波形等化タップ係数最適化回路１４２０の特徴を利用することで、ループの干渉を回避することが可能になる。

つまり、タップ係数の最適化時の入力データパタンで制御ループを選択することである。一例として、トグルパタン（０１の繰り返し）と、ランダムまたは疑似ランダムパタンによる制御ループの選択について説明する。

トグルパタンはビット周期で交互にデータが変化するため、信号が含んでいる周波数成分による伝送特性の差を原因とする符号間干渉（ISI）はほとんど生じない。そのため、プリエンファシスのタップ係数最適化制御ループはほとんど動作せず、CDRループのみの制御が行われる。また、本発明における波形等化では第１ポストタップはプリエンファシスでも判定帰還等化(DFE)でも制御しないため、第１ポストタップの符号間干渉が小さい状態でCDRの制御を行うことが望ましい。

また、ランダムパタンでは、符号間干渉が大きいため、プリエンファシスのタップ係数最適化制御ループでは高頻度で係数が更新され、一方、CDRループは符号間干渉によるばらつきがランダムであるためCDRロジックにおけるローパスフィルタまたはカウンタによりCDRによる位相制御はほとんど行われない。その結果、ランダムパタンとトグルパタンを混在させたデータパタンを波形等化タップ係数の最適化調整時に利用することで、上記の干渉を防ぐことができる。

以上説明したように、本実施の形態によれば、送信回路のプリエンファシスのみによる波形等化に比べて信号判定前のアイ開口を拡大することができる。その理由は、近年のプリエンファシス機構は１ビットに与えられる最大振幅を各タップへ分散して全体の振幅下げることで波形等化を実現しているが、特に大きな等化量が必要な第１ポストタップにおいて、本発明は電圧方向の制御無しでクロック制御にて等化できるため、受信信号のアイ開口を拡大することができるためである。このため、高速シリアル通信において送信回路で問題となっているプリエンファシスのタップデータ発生回路の低減につながり、回路面積を低減することができる。

さらに、本発明の第１および第２の実施の形態によれば、受信回路の電力を削減することができる。その理由は、従来の課題であった第１ポストタップの判定帰還等化部に要していた高速帰還ループ用の信号判定回路や増幅器電力の増大を、受信回路に必須であるクロック再生回路を利用することで実現したため、高速専用回路が不要となり、高速専用回路における消費電力を削減できるためである。

[第３の実施形態]
第３の実施形態として、最も帰還時間制限の短い帰還パスのみ単独に帰還することを特徴とし、最も帰還時間制限の短い帰還パスの負荷を改善した装置構成について説明する。本実施形態では第１の実施形態にあるように第２ポストタップが、この最も帰還時間制限の短い帰還パスに対応するため、これを例とした実施形態を示す。したがって、第２ポストタップに限ったことではない。また、以下差動信号において便宜的に高電位を1、低電位を0と表記する。

図１６に差動構成の実施形態を示す。本実施形態は判定帰還等化部1501、デュオバイナリデコーダ1502、差動の入力信号1503から構成される。判定帰還等化部1501は、エッジタイミングで３値を判定する２つの信号判定回路1509、1510、その判定結果を判定帰還等化するためのデータを保持する第3ポストタップ以降の判定帰還データ保持回路1515、ゲイン段1517、1518、デュオバイナリ判定帰還加算器1504からなる。デュオバイナリ判定帰還加算器1504は第２ポストタップ専用加算器1519、第３ポストタップ以降の加算器1520からなる。

入力信号1503は、判定帰還等化部1501のデュオバイナリ判定帰還加算器1504にて判定帰還信号と加算され、デュオバイナリ波形1505に等化される。このデュオバイナリ波形1505が信号判定回路1509、1510に並列に入力される。

信号判定回路1509、1510の一般的に利用されているサンプリングラッチの実施例を図１７に示す。このサンプリングラッチは差動入力を判定し、差動出力振幅を電源電位とグランド電位へラッチする回路である。この回路はプリチャージ型のラッチであるので出力にデータを保持するラッチを接続することが一般的である。

３値信号判定器1521は高参照電位1506(refH)と低参照電位1507(refL)を閾値とする二つの信号判定回路1509、1510から構成される。信号判定回路1509はデュオバイナリ波形1505を、高参照電位 1506を閾値として判定し、その結果を差動で出力する（OUTH 1514とOUTHB 1513）。信号判定回路1510はデュオバイナリ波形1505を、低参照電位 1507を閾値として判定し、その結果を差動で出力する（OUTL 1512とOUTLB 1511）。OUTL 1512とOUTHB 1513はゲイン段1518に入力され、OUTLB 1511とOUTH 1514は第３ポストタップ以降判定帰還データ保持回路1515に入力される。ゲイン段1518の出力は第２ポストタップ専用加算器1519に入力される。

ゲイン段1517、1518とデュオバイナリ判定帰還加算器1504は一般的に図１８に示す差動回路構成で実現出来る。ゲイン段1518と第２ポストタップ専用加算器1519は第２ポストタップ用ISI補正部1704の回路構成に対応している。ゲイン段1517と第３ポストタップ以降の加算器1520は第３ポストタップ用ISI補正部1705と第nポストタップ用ISI補正部1706に対応している。OUTL1512は図18の第２ポストタップの加算器の入力FB2+と接続され、OUTHB1513は第２ポストタップの加算器の入力FB2-と接続される。

３値判定データが図6中のデータレベルＤ＝＋１、Ｄ＝０、Ｄ＝−１それぞれの場合の第２ポストタップ専用デュオバイナリ判定帰還加算器1519の動作について図17を用いて説明する。D＝＋１と判定した場合は、FB2+に１、FB2-に0が入力され、I2に対応する電圧がSUMOUT1702に加算される。同様に、D＝-１と判定した場合は、FB2+に0、FB2-に1が入力され、I2に対応する電圧がSUMOUTB1703に加算される。D＝０判定された場合は、FB2+に1、FB2-に1が入力され、I2の半分に対応した電圧がSUMOUT1702とSUMOUTB1703の双方に加算される。その結果、コモン電位を変動させずにSUMOUT1702とSUMOUTB1703はデュオバイナリ波形に等化される。

図１８の下段に記載した表は、３値判定データに対する加算器の動作を説明したものである。

本実施形態では、差動出力の一方を第２ポストタップのみ単独に帰還することで、第２ポストタップでの負荷が低減するとともに、デュオバイナリ加算器入力のトランジスタの段数も削減でき、高速化による遅延時間増加の問題が解消され、高速に帰還することが出来る。また、D=0の時の制御を差動で同じ電流を引き抜くことで等化後のデュオバイナリ波形のコモン電位変動を抑制することが出来る。

以上、本発明を上記実施の形態に即して説明したが、本発明は、上記実施の形態の構成のみに限られるものではなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。

本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

第３の視点において、デュオバイナリ信号をプリエンファシスして伝送路に出力する送信回路と、前記伝送路から受信した信号を帰還等化する判定帰還等化回路と、前記伝送路から受信した信号の位相を判定し取り込むクロックの位相を調整することにより等化するクロック位相調整回路と、を備える受信回路と、前記受信回路の受信結果に基づいて、前記送信回路がプリエンファシスするタップと、前記判定帰還等化回路の帰還等化計数を制御する波形等化タップ係数制御回路と、を備えたデータ伝送システムが提供される。

１００ 入力信号
１０１ 判定帰還等化部
１０２ クロック位相調整部
１０３ デュオバイナリデコーダ
１１１ 信号判定回路
１１２ 信号判定回路
１１３ 判定帰還データ保持回路
１１４ ゲイン段
１１５ デュオバイナリ判定帰還加算器
１２１ ２値信号判定回路
１２２ ２値信号判定回路
１２３ クロック再生回路（ＣＤＲ）
１３１ 帰還等化された信号
１３２ センタータイミングクロック
１３３ エッジタイミングクロック
１３４ 低参照電位
１３５ 中参照電位
１３６ 高参照電位
１４１ ３値判定結果
１４２ ３値判定結果
２０１ アイ開口領域
３１１ レジスタ群
３１２ 判定帰還等化クロック
３２１ 判定帰還データ対群
７０１ 差動入力信号対
７０２ 加算信号差動出力対
７０３ コモンモード負帰還部
１４０１ 送信回路
１４０２ 伝送路
１４０３ 受信回路
１４１１ プリエンファシス機構
１４２０ 波形等化タップ係数最適化回路
１５０１ 判定帰還等化部
１５０２ デュオバイナリデコーダ
１５０３ 入力信号
１５０４ デュオバイナリ判定帰還加算器
１５０５ デュオバイナリ波形
１５０６ 高参照電位
１５０７ 低参照電位
１５０８ エッジタイミングクロック
１５０９ 符号判定回路
１５１０ 符号判定回路
１５１１ OUTLB
１５１２ OUTL
１５１３ OUTHB
１５１４ OUTH
１５１５ 第３ポストタップ以降判定帰還データ保持回路
１５１６ 判定帰還データ対
１５１７ ゲイン段
１５１８ ゲイン段
１５１９ 第２ポストタップ専用加算器
１５２０ 第３ポストタップ以降の加算器
１５２１ ３値信号判定器
１５２２ 判定帰還データ対
１５２３ 判定帰還データ対
１６０１ クロック
１６０３ 差動入力
１６０４ 差動入力
１６０５ 参照電位
１６０６ 参照電位
１６０７ 差動出力
１６０８ 差動出力
１７０１ 差動データ入力
１７０２ SUMOUT
１７０３ SUMOUTB

本発明の各視点の下に以下の好ましい形態が可能である。
第１の視点において、エッジタイミングクロックで３値を判定可能な信号検出回路を備えたデュオバイナリ波形への波形等化回路が提供される。
また、エッジタイミングクロックで零閾値の位相を検出する機構を備えるデュオバイナリ信号への波形等化回路が提供される。
また、シンボルレートに対してオーバーサンプリングすることによりエッジタイミングクロックでの０閾値の位相を検出することを特徴とするデュオバイナリ信号への波形等化回路が提供される。
また、第２以降のポストタップ符号間干渉を判定帰還等化する回路を備えた、第１ポストタップの符号間干渉を等化するデュオバイナリ波形への波形等化回路が提供される。
また、エッジタイミングクロックとセンタータイミングクロックで検出した２値判定データ、または、これらをデマルチプレクスしたデータ群を入力とするｘ２オーバーサンプリングクロック再生回路（ＣＤＲ）を搭載することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
また、判定帰還等化において判定帰還時間制限が最短の帰還パスのみを他の帰還パスと独立に帰還することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
また、第２ポストタップの符号間干渉を判定帰還等化するための判定帰還データパスを第３以降のポストタップの符号間干渉を判定帰還等化するためのデータパス群と独立に備えるデュオバイナリ波形への波形等化回路が提供される。
また、入力信号レベルが３値信号検出回路の高閾値レベルより高い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号差動対の正入力に+1,負入力に-1を帰還し、低閾値レベルより低い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に-1,負入力に+1を帰還し、高閾値と低閾値間の信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に+1,負入力に+1を帰還することを特徴とするデュオバイナリ波形への波形等化回路が提供される。
第２の視点において、第２ポストタップ以降の符号間干渉について受信側で判定帰還等化する等化方法が提供される。また、プリタップの符号間干渉について送信側でプリエンファシスすることにより等化する等化方法が提供される。
第３の視点において、デュオバイナリ信号のプリタップについて、送信回路のプリエンファシスにより等化し、デュオバイナリ信号の第１ポストタップについて、判定帰還等化回路による等化を行わずに、クロック位相調整回路により等化し、デュオバイナリ信号の第２ポストタップ以降に、判定帰還等化回路による等化を行うデータ伝送システムが提供される。また、波形等化タップ係数制御回路による調整ループの時定数よりクロック位相調整回路による調整ループの時定数が大きいデータ伝送システムが提供される。
本発明を実施するための形態について以下、図面を参照しながら詳細に説明する。

判定帰還等化部１０１は、エッジタイミングで３値を判定する２つの信号判定回路（信号検出回路）１１１、１１２、その判定結果を判定帰還等化するためのデータを保持する第２ポストタップ以降判定帰還データ保持回路１１３、ゲイン段１１４、デュオバイナリ判定帰還加算器１１５からなる。

３値信号判定回路１１１は、高参照電位１３６(refH)を閾値として信号を判定し、その出力を判定帰還データFBHとする。３値判定用信号検出回路１１２は、低参照電位１３４(refL)を閾値として信号を判定し、その出力を判定帰還データFBLとする。図２に示すように、閾値より高い電位の場合、判定データは１とし、閾値より低い電位の場合、判定データは０とする。

２つの３値信号判定回路１１１、１１２のうち、信号判定回路１１１には高参照電位１３６(refH)が、信号判定回路１１２には低参照電位１３４(refL)が入力される。２つの２値信号検出回路１２１、１２２には中参照電位１３５(refM)が入力される。

なお、本実施の形態は、シングルエンド構成でも差動構成でも同じ効果が得られる。特に、２値信号検出回路１２１、１２２を差動構成にする場合、中参照電位１３５(refM)を利用した場合と同じ判定結果が差動信号の判定のみで得ることができ、中参照電位１３５(refM)を省略することができる。同様に３値信号判定回路１１１では、差動入力信号に対して低参照電位１３４(refL)を判定閾値として利用でき、信号検出回路１１２では、差動入力信号に対して高参照電位１３６(refH)を判定閾値として利用することができる。

図７に、このデュオバイナリ信号への判定帰還等化動作の差動構成の一例を示す。第kタップ目（ｋは２からｎの整数）の高参照電位１３６(refH)を閾値とした３値判定用信号検出回路１１１の差動判定帰還信号対FBHk、FBHkB、および低参照電位１３２(refL)を閾値とした３値判定用信号検出回路１１２の差動判定帰還信号対FBLk、FBLkBを、対応する第kポストタップ用ISI補正部へ帰還する。各々の信号判定回路１１１，１１２の判定値FBHk（FBHkB）とFBLk（FBLkB）の論理積(AND）に対応して、加算信号差動出力対７０２への加算動作を行う。ここで図７の例では、図１、３のゲイン段１１４に相当する動作は各ポストタップ用ISI補正部の電流源の電流量（I1,I2m…,In）の比の、各タップゲインの比への制御で実現している。また、図には示していないが、制御タップの係数が負である場合には帰還する差動対を交換して入力するスイッチ回路を設け、それを切り替えることで実現できる。本実施の形態では、デュオバイナリ判定帰還加算器１１５の差動出力対７０２の同相電位（コモンモード電位）を制御するために、コモンモード負帰還部７０３を搭載する一例を示している。またデュオバイナリ判定帰還加算器１１５は特に本実施の形態の形である必要はなく、２つの３値判定信号検出回路１１１，１１２の論理積（ＡＮＤ）結果を各タップ係数相当のゲイン倍し、その結果を入力信号に加減算できる構成であればよい。

本発明のデュオバイナリの第１ポストタップのＩＳＩ等化とは目的は異なるが、一般的に２値伝送の受信回路で用いられている２倍のオーバーサンプリング型クロック・データ再生回路（ＣＤＲ）を本構成に組み込むことで上記動作を実施できる。一般的な２倍のオーバーサンプリングＣＤＲは、クロック再生に必要なエッジ（データ遷移）検出機構、つまり上記３値判定の０閾値でのエッジタイミングクロックの位相検出機構を備えている。
図８に一般的な位相比較回路の一例を示す。データとエッジ、そのエッジと次のデータの排他的論理和（ＥＸＯＲ）演算を行うことで、再生クロック位相が入力データに対して進んでいるか、または、遅れているかを検出する。

図１５を利用して２つのループ制御の干渉について説明する。図１５の太実線のシングルビット応答を第１の実施の形態の動作に従って、この状態からクロック位相制御によりクロックを遅らせる(図の右方向)と、相対的にデータ位相が進む（図の左方向）。クロックを遅らせた前後の波形をクロックタイミングを合わせて図１５に示す。実線が制御前を、破線が制御後を示す。その結果、プリタップ（１）のＩＳＩ量が増加するため、プリエンファシスのタップ係数制御により、プリタップ係数の絶対値が増加するとともにメインタップ係数が減少する。この減少したメインタップ電位と第１ポストタップの電位が等しくなるようにさらにCDR制御ループがクロック位相を調整するという動作が繰り返される。従って、受信振幅がループ制御の干渉により過剰に減少してしまう可能性がある。

３値判定データが図6中のデータレベルＤ＝＋１、Ｄ＝０、Ｄ＝−１それぞれの場合の第２ポストタップ専用デュオバイナリ判定帰還加算器1519の動作について図18を用いて説明する。D＝＋１と判定した場合は、FB2+に１、FB2-に0が入力され、I2に対応する電圧がSUMOUT1702に加算される。同様に、D＝-１と判定した場合は、FB2+に0、FB2-に1が入力され、I2に対応する電圧がSUMOUTB1703に加算される。D＝０判定された場合は、FB2+に1、FB2-に1が入力され、I2の半分に対応した電圧がSUMOUT1702とSUMOUTB1703の双方に加算される。その結果、コモン電位を変動させずにSUMOUT1702とSUMOUTB1703はデュオバイナリ波形に等化される。

Claims (15)

1. 受信回路のクロック位相を制御し、信号検出タイミングを変化させることで第１ポストタップの符号間干渉を制御してデュオバイナリ信号へ等化することを特徴とする波形等化回路。
2. エッジタイミングクロックで３値を判定可能な信号検出回路を備えることを特徴とする請求項１に記載のデュオバイナリ波形への波形等化回路。
3. エッジタイミングクロックで零閾値の位相を検出する機構を備えることを特徴とする請求項１または２に記載のデュオバイナリ信号への波形等化回路。
4. シンボルレートに対してオーバーサンプリングすることによりエッジタイミングクロックでの０閾値の位相を検出することを特徴とする請求項３に記載のデュオバイナリ信号への波形等化回路。
5. 第２以降のポストタップ符号間干渉を判定帰還等化する回路を備えた、第１ポストタップの符号間干渉を等化する請求項２から４のいずれか１項に記載のデュオバイナリ波形への波形等化回路。
6. エッジタイミングクロックとセンタータイミングクロックで検出した２値判定データ、または、これらをデマルチプレクスしたデータ群を入力とするｘ２オーバーサンプリングクロック再生回路（ＣＤＲ）を搭載することを特徴とする請求項２から５のいずれか1項に記載のデュオバイナリ波形への波形等化回路。
7. 判定帰還等化において判定帰還時間制限が最短の帰還パスのみを他の帰還パスと独立に帰還することを特徴とする請求項５に記載のデュオバイナリ波形への波形等化回路。
8. 第２ポストタップの符号間干渉を判定帰還等化するための判定帰還データパスを第３以降のポストタップの符号間干渉を判定帰還等化するためのデータパス群と独立に備える請求項５または７に記載のデュオバイナリ波形への波形等化回路。
9. 入力信号レベルが３値信号検出回路の高閾値レベルより高い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号差動対の正入力に＋１,負入力に−１を帰還し、低閾値レベルより低い信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に−１,負入力に＋１を帰還し、高閾値と低閾値間の信号の場合、デュオバイナリ判定帰還加算器の判定帰還信号用差動対の正入力に＋１,負入力に−１を帰還することを特徴とする請求項５、７、８のいずれか１項に記載のデュオバイナリ波形への波形等化回路。
10. 受信回路のクロック位相を制御し、信号検出タイミングを変化させることで第１ポストタップの符号間干渉を制御してデュオバイナリ信号へ等化することを特徴とする波形等化方法。
11. 第２ポストタップ以降の符号間干渉について受信側で判定帰還等化する請求項１０記載の波形等化方法。
12. プリタップの符号間干渉について送信側でプリエンファシスすることにより等化する請求項１０記載の波形等化方法。
13. デュオバイナリ信号をプリエンファシスして伝送路に出力する送信回路と、
    前記伝送路から受信した信号を帰還等化する判定帰還等化回路と、前記伝送路から受信した信号の位相を判定し取り込むクロックの位相を調整することにより等化するクロック位相調整回路と、を備える受信回路と、
    前記受信回路の受信結果に基づいて、前記送信回路がプリエンファシスするタップと、前記判定帰還等化部の帰還等化計数を制御する波形等化タップ係数制御回路と、
    を備えたデータ伝送システム。
14. 前記デュオバイナリ信号のブリタップについて、前記送信回路のブリエンファシスにより等化し、
    前記デュオバイナリ信号の第１ポストタップについて、前記判定帰還等化回路による等化を行わずに、前記クロック位相調整回路により等化し、
    前記デュオバイナリ信号の第２ポストタップ以降に、前記判定等化回路による等化を行う請求項１３記載のデータ伝送システム。
15. 前記波形等化タップ係数制御回路による調整ループの時定数より前記クロック位相調整回路による調整ループの時定数が大きい請求項１３記載のデータ伝送システム。

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