JP4956840B2 - 判定帰還等化装置及び方法 - Google Patents
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Description
d2+α・d1
という偶加算後信号が得られる。
偶データサンプリングクロックと偶エッジサンプリングクロックとDFE入力信号とを入力とする、ハーフレートDFE等化機能を有する偶データ受信部と、を備え、前記奇データ受信部及び前記偶データ受信部の各々が、
ハーフレートDFE等化信号でのデータ検出手段とエッジ検出手段、及び、
非ハーフレートDFE等化信号でのエッジ検出手段と、
を有し、さらに、
前記検出手段による、サンプリングデータ群を入力とし、連続する3ビットのデータ検出パタンが、110又は001データパタンと、101又は010データパタンを検出し、
前記検出結果をもとに、
110又は001パタン検出時に、ハーフレートDFE等化信号でのエッジデータを選択し、101又は010データパタン検出時に、非ハーフレートDFE等化信号でのエッジデータを選択する手段を含むパタンフィルタを有する判定帰還型等化器が提供される。
奇データサンプリングパスで、データd1、d3、d5、d7、・・・からなるデータ列、
偶データサンプリングパスで、データd2、d4、d6、d8、・・・からなるデータ列
を交互にサンプリングしている。
dfe.even(d6)=d6・w0+d5・w1+d4・w2+d3・w3+d2・w4+d1・w5 ・・・(I)
dfe.odd(d6)=d6・w0+d4・w1+d3・w2+d2・w3+d1・w4+d0・w5 ・・・(II)
w0:メインタップビット(d6)用DFEタップ係数、
w1:後続第1ビット(d5)のDFEタップ係数、
w2:後続第2ビット(d4)のDFEタップ係数、
・・・、
wn:後続第nビット用のDFEタップ係数
をそれぞれ示している。
dfe.full(d6)=d6・w0+d5・w1+d4・w2+d3・w3+d2・w4+d1・w5 ・・・(III)
(a) d4=d5、d3=d4、d2=d3、d1=d2、d0=d1、d(−1)=d0
(b) w1=w2=w3=・・・w5=0
である。
d1=d2=d3=d4=d5・・・
となる。
”0→0→1”、又は、
”1→1→0”
のパタンである場合のみの遷移を、CDRのエッジデータとして利用することで、フルレートDFEと同様のエッジタイミングを検出することができる。ただし、上記議論では、”0”と”1”の2値信号の伝送を想定している。
(1)110/001パタンのエッジデータには、ハーフレートDFE等化後波形のサンプリング結果を利用し、
(2)101/010パタンのエッジデータには、非DFE等化波形のサンプリング結果を利用することで、ハーフレートDFEの利用時にも、フルレート時と同様のクロック再生が可能となる。
奇データタイミングクロックをclk0、
奇エッジタイミングクロックをclk90(clk0から90度位相シフト)、
偶データタイミングクロックをclk180(clk0から180度位相シフト)、
偶エッジタイミングクロックをclk270(clk0から270度位相シフト)
とする。
それぞれ、ハーフレートDFE等化後波形を、データタイミングとエッジタイミングでサンプリングする機構と、
非ハーフレートDFE等化波形をエッジタイミングでサンプリングする機構と、
を備える。
・クロックclk0でハーフレートDFE等化波形をデータタイミングでサンプリングし、データ判定データ711として出力し、
・クロックclk90でハーフレートDFE等化波形及び非ハーフレートDFE等化波形の双方をエッジタイミングでサンプリングし、エッジ判定データは712、713として出力する。
・clk180でハーフレートDFE等化波形をデータタイミングでサンプリングし、データ判定データ721として出力し、
・clk270でハーフレートDFE等化波形及び非ハーフレートDFE等化波形の双方をエッジタイミングでサンプリングし、エッジ判定データは722、723として出力する。奇データ受信部710では、偶データ受信部720でのDFE等化波形処理結果727(後述するように、例えば奇数段目のタップゲイン出力)と、奇データ受信部710でのDFE等化波形処理結果(後述するように、例えば偶数段目のタップゲイン出力)を合成して判定帰還信号を生成している。偶データ受信部720では、奇データ受信部710でのDFE等化波形処理結果726(後述するように、例えば奇数段目のタップゲイン出力)と、奇データ受信部710でのDFE等化波形処理結果(後述するように、例えば偶段目のタップゲイン出力)を合成して、判定帰還信号を生成している。
奇偶の各エッジタイミングでサンプリングされた、2種類のエッジ判定データ712、713、及び、722、723)は、
奇偶の各データタイミングでサンプリングされたデータ判定データ711、721から得られる、連続する3ビットのデータパタンに応じて、一方が選択され、選択されたエッジ判定データ714、724、及び、データ判定データ715、725は、CDRの位相比較器740へ出力され、CDRのクロックリカバリ動作に利用される。
奇エッジと偶データの排他的論理和(EXOR)演算、
偶データと偶エッジの排他的論理和(EXOR)演算、
偶エッジと奇データの排他的論理和(EXOR)演算
を行うことで、再生クロックの位相を調整する。
up信号=1、
down信号=0
となり、クロック位相がup側にシフトするようにCDRロジック750が制御する。
up信号=0、
down信号=1、
となり、クロック位相がdown側にシフトするように、CDRロジック750が制御する。
up信号=down信号=0
となりクロック位相は調整されない。
目的とするデータ遷移である、
001/110パタンの2ビット目、3ビット目の遷移01/10、及び、
101/010パタンの2ビット目と3ビット目の遷移01/10は、
パタンフィルタ730内でデータ列をフィルタリングする必要がなく、
前半が00/11か01/10かを判定すればよい。この結果、パタンフィルタが簡素化できる。
001/110パタン検出は、前半2ビット(00/11)の排他的論理和の結果が0、
101/010パタンの検出は、前半2ビット(01/10)の排他的論理和の結果が1
となる。
奇データ判定データ711、
偶データ判定データ721、
ハーフレートDFE後の奇エッジ判定データ712、及び
偶エッジ判定データ722、
非ハーフレートDFE波形の奇エッジ判定データ713、
偶エッジ判定データ723
が入力される。
1の場合、セレクタ1832は、奇ハーフレートDFE後エッジ判定データ712を選択し、
0の場合、セレクタ1832は、奇非ハーフレートDFEエッジ判定データ713を選択する。
1の場合、セレクタ1833は、偶ハーフレートDFE後エッジ判定データ722を選択し、
0の場合、セレクタ1833は、偶非ハーフレートDFE後エッジ判定データ723を選択する。
111 奇DFE加算器
112 加算後信号
113 奇データサンプリング部
114 奇サンプリングデータ
115 ラッチ
116 奇判定帰還信号
117 タップゲイン
118 奇ハーフレートクロック
121 偶DFE加算器
122 加算後信号
123 偶数データサンプリング部
124 偶サンプリングデータ
125 ラッチ
126 偶判定帰還信号
127 タップゲイン
128 偶ハーフレートクロック
151〜154 EXOR
700 入力信号
710 奇データ受信部
711、721 データ判定データ
712、713、722、723 エッジ判定データ
714、724 エッジ判定データ
715、725 データ判定データ
720 偶データ受信部
726、727 タップゲイン出力
730 パタンフィルタ
740 位相比較器
750 デマルチプレクサ(DEMUX)
900 DFE等化波形処理部
902 ハーフレートDEF等化部
912 データサンプリング部
913、923、933 ラッチ
914 加算器
915 タップゲイン
917 ハーフレートDFE等化信号
922、932 サンプリング部
942 振幅誤差サンプリング部
948 誤差判定参照電位
1201 差動入力
1202 マスターラッチ
1203 スレーブラッチ
1205、1206 差動クロックぺア
1221、1222 差動対トランジスタ
1223 トランジスタ
1225、1226 差動対トランジス
1229 1230 トランジスタ
1310、1312 可変電流源
1311、1313 電流量制御信号
1320、1321 差動対
1322、1323 差動対
1320、1323、1321、1322 トランジスタ
1401 差動入力
1402 コモンモード負帰還
1404 差動出力
1411、1412、1413 電流源
1431、1432、1433 電流制御信号
1441、1442、1443 判定帰還信号
1810 フリップフロップ
1811 フリップフロップ
1820 奇データ(D1)
1821 偶データ(D2)
1822 奇データ(D3)
1823 偶データ(D4)
1824 奇エッジデータ
1825 偶エッジデータ
1830 EXOR
1831 EXOR
1832 セレクタ
1833 セレクタ
Claims (10)
- 奇データサンプリングクロックと奇エッジサンプリングクロックとDFE入力信号とを入力とする、ハーフレートDFE等化機能を有する奇データ受信部と、
偶データサンプリングクロックと偶エッジサンプリングクロックと前記DFE入力信号とを入力とする、ハーフレートDFE等化機能を有する偶データ受信部と、
を備え、
前記奇データ受信部及び前記偶データ受信部の各々が、
ハーフレートDFE等化信号でのデータ検出手段とエッジ検出手段と、
を有し、
前記検出手段によるサンプリングデータ群を入力とし、前記データ検出手段で検出された連続する3ビットのデータパタンが、110又は001のデータパタンを検出し、
前記検出結果をもとに、110又は001のデータパタンの検出時のみに、ハーフレートDFE等化信号でのエッジデータを選択し、選択したエッジデータを位相比較器に出力するパタンフィルタと、
を有する、ことを特徴とする判定帰還型等化装置。 - 奇データサンプリングクロックと奇エッジサンプリングクロックとDFE入力信号とを入力とする、ハーフレートDFE等化機能を有する、奇データ受信部と、
偶データサンプリングクロックと偶エッジサンプリングクロックとDFE入力信号とを入力とする、ハーフレートDFE等化機能を有する、偶データ受信部と、
前記奇データ受信部及び前記偶データ受信部の各々が、
ハーフレートDFE等化信号でのデータ検出手段とエッジ検出手段、及び、
フルレートDFE等化信号でのエッジ検出手段と、
を有し、さらに、
前記検出手段による、サンプリングデータ群を入力とし、連続する3ビットのデータ検出パタンが、110又は001データパタンと、101又は010データパタンを検出し、
前記検出結果をもとに、
110又は001パタン検出時に、ハーフレートDFE等化信号でのエッジデータを選択し、101又は010のデータパタン検出時に、フルレートDFE等化信号でのエッジデータを選択し、選択したエッジデータを位相比較器に出力するパタンフィルタを有することを特徴とする判定帰還型等化装置。 - 前記奇データ受信部は、前記奇データ受信部での判定帰還信号と前記偶データ受信部での判定帰還信号とを用いて前記ハーフレートDFE等化機能を実現し、
前記偶データ受信部は、前記偶データ受信部での判定帰還信号と、前記奇データ受信部での判定帰還信号とを用いて前記ハーフレートDFE等化機能を実現する、ことを特徴とする請求項1又は2記載の判定帰還型等化装置。 - 前記パタンフィルタが、ハーフレートDFE等化信号の検出した連続するデータ列の排他的論理和演算手段と、
前記排他的論理和演算結果により、ハーフレートDFE等化信号のエッジ検出結果と、 フルレートDFE等化信号のエッジ検出結果を選択する手段を有する、ことを特徴とする請求項1乃至3のいずれか1項に記載の判定帰還型等化装置。 - 前記データ検出手段及び前記エッジ検出手段のオフセットをキャンセルする手段を備えることを特徴とする請求項1乃至3のいずれか1項に記載の判定帰還型等化装置。
- 前記奇データ受信部と前記偶データ受信部のいずれか一方又は両方が、ハーフレートDFE等化信号でのデータ検出手段と並列に、サンプリング閾値を調整可能な振幅誤差サンプリング手段を有する、ことを特徴とする請求項1に記載の判定帰還型等化装置。
- 入力信号を入力する奇データ受信部及び偶データ受信部と、
前記奇データ受信部及び前記偶データ受信部でサンプリングデータを入力とするパタンフィルタと、
を備え、
前記奇データ受信部は、奇データタイミングクロックでハーフレートDFE等化波形をサンプリングし、奇エッジタイミングクロックにてハーフレートDFE等化波形及びフルレートDFE等化波形の双方をサンプリングし、
前記偶データ受信部は、偶データタイミングクロックでハーフレートDFE等化波形をサンプリングし、偶エッジタイミングクロックにてハーフレートDFE等化波形及びフルレートDFE等化波形の双方をサンプリングし、
前記パタンフィルタにおいて、奇偶の各エッジタイミングでサンプリングされたエッジ判定データは、奇偶の各データタイミングでサンプリングされたデータ判定データから得られる、連続する3ビットのデータパタンの値に応じて、ハーフレートDFE等化波形及びフルレートDFE等化波形の一方が選択され、
前記パタンフィルタは、連続する3ビットのデータパタンが、110又は001のデータパタンの時、ハーフレートDFE等化信号でのエッジデータを選択し、選択したエッジデータを位相比較器に出力する、ことを特徴とする判定帰還型等化装置。 - 入力信号を入力する奇データ受信部及び偶データ受信部と、
前記奇データ受信部及び前記偶データ受信部でサンプリングデータを入力とするパタンフィルタと、
を備え、
前記奇データ受信部は、奇データタイミングクロックでハーフレートDFE等化波形をサンプリングし、奇エッジタイミングクロックにてハーフレートDFE等化波形及びフルレートDFE等化波形の双方をサンプリングし、
前記偶データ受信部は、偶データタイミングクロックでハーフレートDFE等化波形をサンプリングし、偶エッジタイミングクロックにてハーフレートDFE等化波形及びフルレートDFE等化波形の双方をサンプリングし、
前記パタンフィルタにおいて、奇偶の各エッジタイミングでサンプリングされたエッジ判定データは、奇偶の各データタイミングでサンプリングされたデータ判定データから得られる、連続する3ビットのデータパタンの値に応じて、ハーフレートDFE等化波形及びフルレートDFE等化波形の一方が選択され、
前記パタンフィルタは、連続する3ビットのデータパタンが、110又は001データパタンと、101又は010データパタンを検出し、
110又は001データパタンを検出時に、ハーフレートDFE等化信号でのエッジデータを選択し、101又は010データパタンを検出時に、フルレートDFE等化信号でのエッジデータを選択し、選択したエッジデータを位相比較器に出力する、ことを特徴とする判定帰還型等化装置。 - 前記奇データ受信部と前記偶データ受信部の各々は、
入力信号を入力するDFE等化波形処理部と非DFE等化波形処理部を備え、
前記DFE等化波形処理部は、
前記入力信号と判定帰還信号を加算しDFE等化信号を出力するDFE加算器と、
前記DFE等化信号を前記奇又は偶データタイミングクロックでサンプリングするデータサンプリング部と、
前記DFE等化信号を前記奇又は偶エッジタイミングクロックでサンプリングするエッジサンプリング部と、
を備え、
前記データサンプリング部でサンプリングされたデータ判定データは、ラッチ群及びタップゲイン群により判定帰還信号として負帰還されて前記DFE加算器でDFE等化処理に用いられるとともに、前記ラッチ群を通過後、データ判定データとして、前記パタンフィルタへ出力され、
前記エッジサンプリング部でサンプリングされたエッジ判定データは、前記ラッチ群により遅延調整され、奇又は偶ハーフレートDFE後エッジ判定データとして、前記パタンフィルタへ出力され、
前記非DFE等化波形処理部においては、
前記入力信号を、前記DFE等化波形処理部の前記DFE加算器の遅延に相当する量を遅延調整部で遅延させ、前記DFE等化波形処理部の前記エッジサンプリング部のサンプリングと同タイミングクロックで非DFE等化波形のエッジ判定データをサンプリングするエッジサンプリング部を備え、
前記エッジサンプリング部の出力は、ラッチ群にて遅延調整され、前記パタンフィルタへ出力される、ことを特徴とする請求項7又は8記載の判定帰還型等化装置。 - 前記奇データ受信部の前記DFE等化波形処理部の前記DFE加算器には、前記奇データ受信部の所定段目のタップゲイン群の出力と、前記偶データ受信部の所定段目のタップゲイン群の出力とを合成してなる判定帰還信号が負帰還され、
前記偶データ受信部の前記DFE等化波形処理部の前記DFE加算器には、前記偶データ受信部の所定段目のタップゲイン群の出力と、前記奇データ受信部の所定段目のタップゲイン群の出力とを合成してなる判定帰還信号が負帰還される、ことを特徴とする請求項7乃至9のいずれか1項に記載の判定帰還型等化装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008066222A JP4956840B2 (ja) | 2008-03-14 | 2008-03-14 | 判定帰還等化装置及び方法 |
EP09155188.7A EP2101455A3 (en) | 2008-03-14 | 2009-03-13 | Apparatus and Method for Decision Feedback Equalization |
US12/404,714 US8325792B2 (en) | 2008-03-14 | 2009-03-16 | Apparatus and method for decision feedback equalization |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008066222A JP4956840B2 (ja) | 2008-03-14 | 2008-03-14 | 判定帰還等化装置及び方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009225018A JP2009225018A (ja) | 2009-10-01 |
JP4956840B2 true JP4956840B2 (ja) | 2012-06-20 |
Family
ID=40756408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008066222A Active JP4956840B2 (ja) | 2008-03-14 | 2008-03-14 | 判定帰還等化装置及び方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8325792B2 (ja) |
EP (1) | EP2101455A3 (ja) |
JP (1) | JP4956840B2 (ja) |
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2008
- 2008-03-14 JP JP2008066222A patent/JP4956840B2/ja active Active
-
2009
- 2009-03-13 EP EP09155188.7A patent/EP2101455A3/en not_active Withdrawn
- 2009-03-16 US US12/404,714 patent/US8325792B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8325792B2 (en) | 2012-12-04 |
US20090232196A1 (en) | 2009-09-17 |
EP2101455A3 (en) | 2017-05-31 |
EP2101455A2 (en) | 2009-09-16 |
JP2009225018A (ja) | 2009-10-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100514 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110909 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110920 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111121 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120302 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150330 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |