CN105282065B - 用于提供高速串行数据链路的最优dfe的方法和系统 - Google Patents

Abstract

提供了用于提供高速串行数据链路的最优DFE的方法和系统。用于在诸如示波器之类的测试和测量仪器中使用的计算上高效的方法和相关的系统通过识别针对基于峰‑峰的准则的最优DFE抽头值来优化在高速串行数据链路中使用的DFE的性能。被优化的DFE遵守在PCIE 3.0规范中阐述的模型DFE的行为。

Description

用于提供高速串行数据链路的最优DFE的方法和系统

相关申请

本申请涉及并且要求2014年7月18日提交的美国临时申请号62/026,408以及2011年12月15日提交的共同未决、普通转让的美国非临时专利申请号13/326,753（其要求2011年3月8日提交的临时申请号61/450,542的优先权权益）的优先权权益并且通过引用将前面引用的申请中的每一个合并于此，如同在本文中完整地阐述一样。本申请还涉及被转让给与本申请相同的受让人、2009年4月14日提交的第8,374,231号美国专利，并且通过引用将第8,374,231号美国专利的内容合并于此，如同在本文中完整地阐述一样。在第8,374,231号美国专利中的任何公开内容与本说明书的公开内容冲突或者看起来与之冲突的限度内，本说明书的公开内容应当优先并且管控任何这样的冲突的解决。

背景技术

一般而言，通信系统由发射信号的发射装置（例如，发射机）、通过其发射信号的“介质”以及用于接收被发射信号的接收装置（例如，接收机）构成。如本领域中已知的，介质可以采取很多物理形式中的任一个，诸如铜导线、同轴电缆或者在无线传输情况下的空气。与“介质”同义使用的词是“传输信道”或者简称“信道”。图1描绘了一般化的通信系统1。如所示的，发射装置（缩写为“Tx”）2通过有线信道3将包含信息的模拟波形信号发射到接收装置4（缩写为“Rx”）。如本领域中还已知的，可以以从几千比特每秒到许多千兆比特每秒（缩写为“Gb/s”）范围的变化的速度通过信道3发射模拟波形信号。

所谓高速、串行数据链路系统牵涉以6Gb/s以及更高的速度的信号传输。以这样的速度，通常在接收装置或信道的接收端处需要“均衡”技术来校正在信号传递通过信道3时由于常常被称为信道损耗、反射、串扰以及噪声（举几个例子）的物理现象的原因而引起的信号降级。一般地，均衡牵涉移除或“过滤”掉信号的导致该信号降级的不期望分量、由前面讨论的现象所添加的分量以及其他。

在高速、串行数据链路行业中，已经颁布了管控要应用的均衡测量类型的标准。一个这样的标准是由SAS-2标准委员会所颁布的标准。该标准牵涉使用所谓“训练序列”的均衡方法。一般而言，训练序列被用来调节均衡滤波器，使得其可以正确地从所接收的模拟波形信号的数字化样本中移除不期望的信号分量。通常，训练序列从所接收的信号的数字化样本（例如，比特）中导出。

然而，确定与给定模拟波形信号的数字化样本相关联的训练序列并非小事一桩。前面提到的第8,374,231号美国专利阐述了用于在高速、串行数据链路系统中使用实时或采样示波器确定信号的训练序列的各种的方法和系统（被称为“均衡仿真器”）。然而，在如此确定的训练序列可以被用来从信号中移除降级之前，其必须与所接收的模拟波形信号的重采样的、数字化样本对齐。第8,374,231号美国专利公开了用于这么做的技术。

实际上，训练序列的使用识别出原始模拟波形信号的必须被移除或者以其他方式被调节来校正信号降级效果的那些分量。剩下的就是实际上移除或调节这样的分量一个适当的、估计的量。为了这么做，要求附加的均衡或滤波。

一种熟知的用于移除信号降级、尤其是由于信道插入损耗和反射或者来自串扰和其它源的噪声的原因引起的符号间干扰（ISI）所导致的那些的技术是非线性决策反馈均衡器（DFE）。如本领域中已知的，DFE使用用于所谓“抽头系数”或反馈系数的合适值来有效地移除信号降级。抽头系数的值可以部分地从所确定的训练序列中来导出。在DFE中寻找用于“抽头系数”的合适值的过程被称为均衡器适配过程。DFE的抽头系数值可以被适配成导致不同信号降级的不同信道上的不同值。在图2中示出如在快速PCI或者快速外围部件互连3.0规范（有时被简称为“PCIE 3.0”）中阐述的模型DFE的行为。已经依照图2中所示的模型DFE实现来确定抽头系数的一种形式的DFE使用所谓的“穷尽搜索”过程。然而，发明人已经发现，这种形式的DFE并不产生精确的结果并且在计算上是低效的，因为其要求分析许多数据点。

因此，本发明的一个目的是提供更精确且在计算上高效的方法和系统以便优化在高速串行数据链路中使用的DFE的性能。

本发明的另一个目的是提供通过识别最优DFE抽头值来优化在高速串行数据链路中使用的DFE的性能的方法和系统。

本发明的又一个目的是提供通过识别最优DFE抽头值来优化在高速串行数据链路中使用的DFE的性能的方法和系统，其中被优化的DFE还遵守在PCIE 3.0中阐述的模型DFE的行为。

根据与所附权利要求相结合来阅读、与相关联的图一起接下来的本文，本发明所提供的其他目的及其相关的优点将是清楚明白的。

发明内容

本发明提供寻找针对基于峰-峰准则的最优DFE抽头值的显式DFE适配方法和相关的系统。

本发明的实施例可以包括用于优化高速数据链路的均衡的方法和系统，包括：处理器，可操作来执行存储的指令以用于：生成从采样输入信号中导出的最小和最大电压阵列输入值；基于与单位间隔的指定水平位置相关联的所生成的电压阵列输入值和反馈系数值生成表示多个眼高度的最小和最大电压阵列输出值；基于所生成的电压阵列输出值识别表示最大眼高度的最大电压值；基于所识别的最大电压值识别一个或多个最优反馈系数值；以及基于该一个或多个识别的最优反馈系数值生成非线性、均衡的输出信号。所述系统和方法可以更特别地包括或利用性能示波器，诸如实时示波器或采样示波器。

被优化的数据链路可以是至少6千兆比特每秒的高速串行数据信号。

在本发明的附加实施例中，所述方法和系统包括在DFE适配过程之前从输入信号中生成连续、线性均衡的信号。在本发明的又另一实施例中，提供了一种用于优化高速数据链路的均衡的性能示波器，其包括：用户接口，用于激活用于至少6千兆比特每秒的高速串行数据信号的DFE适配过程，并且用于指示DFE适配过程何时完成，该DFE适配过程基于与单位间隔的指定水平位置相关联的所识别的最大电压值识别一个或多个最优反馈系数值；以及显示器，用于显示该用户接口。

本发明的实施例还可以包括用于优化高速数据链路的均衡的方法和系统，包括被配置成接收输入波形的输入以及被配置成对于具有n个反馈系数的多反馈系数决策反馈均衡器（DFE）对输入波形施行DFE适配的处理器，其中n大于1。该处理器可操作来执行所存储的指令，包括测量与用于输入波形的n+1个比特图案的单位间隔的指定水平位置相关联的最小和最大电压输出，使用所测量的n+1个比特图案的最小和最大电压输出用公式表示线性等式，通过求解该线性等式来确定最优n个反馈系数，以及基于所确定的最优n个反馈系数来模拟DFE以确定均衡的输入波形。

附图说明

图1是高速、串行数据链路系统的表示。

图2是依照PCIE 3.0标准的基于接收机的模型DFE的行为的表示。

图3描绘了由PCIE 3.0规范指定的眼高度测量。

图4描绘了依照本发明的一个实施例的2-比特序列组合。

图5描绘了使用根据本发明的一个实施例的示波器的测量设置。

图6描绘了根据本发明的一个实施例的示波器的功能框图。

图7描绘了作为依照本发明的一个实施例的DFE反馈系数的函数的最小和最大比特电压的表示。

图8描绘了作为依照本发明的一个实施例的DFE反馈系数的函数的眼高度的表示。

图9描绘了概述根据本发明的实施例的最优DFE过程的流程图。

图10A和10B描绘了在依照本发明的一个实施例的DFE之前和之后两者的直方图。

图11描绘了作为用于激活根据本发明的一个实施例的最优DFE过程的示波器的一部分的用户接口。

图12是具有多个反馈系数的基于接收机的模型DFE的行为的表示。

图13描绘了概述根据本发明的实施例的最优DFE过程的另一个流程图。

图14A描绘了在DFE过程之前的眼图，并且图14B描绘了在DFE过程之后的眼图。

具体实施方式

依照本发明，给出了利用显式适配方法而非穷尽搜索方法来基于以峰-峰为基础的准则识别最优DFE抽头或反馈系数的DFE的示例性实施例。显式适配方法提供闭合形式的解决方案（即，直接地而非迭代地计算最优抽头系数值）。这样的DFE遵守在PCIE 3.0规范中定义的模型DFE的行为。

返回参考图2，基于接收机的模型DFE从连续线性均衡器（CTLE）中提取模拟输出信号x _k ，并且输出均衡的模拟信号y _k 和数字信号y ^* _k ，其中：

（1）

（2）

并且其中，y _k 可以被建模为DFE的加总的差分输出电压，y ^* _k 被建模为决策函数输出电压，x _k 被建模为DFE差分输入电压，d₁被建模为抽头或反馈系数，以及k被建模为UI中的样本索引。PCIE 3.0规范要求DFE适配方法识别用于反馈系数d₁的最优值，使得最大化如显示在例如示波器上的信号的眼高度V _eye 和眼宽度。V _eye 是根据在单位间隔（UI）的通常在如图3中图示的UI中心附近的指定水平位置处评估的比特0的最大值和比特1的最小值测量的。

依照本发明的实施例，提供了DFE适配方法和系统，其识别与在UI的一个特定水平位置处测量的最大眼高度相关联的最优抽头系数值。在本发明的附加实施例中，一旦找到与最大眼高度相关联的最优抽头系数值，方法和系统就可以搜索这些抽头系数值附近的邻居以识别将最大化眼区域的最优值。

如本领域中已知的，眼高度的最大化使用基于峰-峰的准则。PCIE 3.0指定d₁在范围[-30mV,30mV]之间。之前简要提到的已知的穷尽搜索方法分析遍及该范围（被称为“允许的系数空间”）的数据点。为了确保精确度，用来分析所有数据点的步长大小是小的，这意味着穷尽搜索方法必须检查大量数据点。这耗费时间。结果，穷尽搜索方法为了精确性牺牲了计算速度。对于一些应用而言，在计算速度方面的牺牲是不可接受的。例如，测试一些设备等要求高速计算和吞吐量，这转化成高速、计算上高效的DFE适配。出于前面阐述的理由，穷尽搜索方法被本发明人发现是不足的。

回溯一下，如之前简要指出的，DFE使用训练序列，该训练序列有时可以也被称为“决策比特”序列。由于这一点，DFE可以被表征为使用“关于先前比特的决策”来确定系数反馈值。如本领域中已知的，依照PCIE 3.0，当识别了最优抽头值时，这些抽头值保持不变，除非信道或发射机被改变。因此，依照本发明的实施例，一旦最优抽头值被识别，它们就可以被用来识别模拟波形输入信号（或其数字化版本的比特）的需要被调节来计及信号降级的所有分量。例如，在图2中所示的模型DFE中，输出y _k 由输入x _k 和被表示为y ^* _k-1 的关于先前比特的决策确定。之前提到的第8,374,231号美国专利阐述了用于使用诸如采样示波器或实时示波器之类的性能示波器识别或确定用于输入信号x _k 的被表示为y ^* _k 的决策比特或训练序列的方法和系统。出于当前的目的，假定已经识别或确定了决策比特或训练序列y ^* _k 。依照本发明的一个实施例，输入信号可以根据所识别的序列而与诸如由图4中的点6-9所表示的组合之类的四个2-比特组合之一相关联。然后这些组合可以被用来生成如例如在图4中所示的移位眼图并且将其显示在性能示波器上。

参考图5，描绘了包括根据本发明的一个实施例的用于在高速串行数据链路中优化DFE的元件的系统400（诸如示波器）的简化图示。应当理解的是，本文中讨论的所有方法和过程以及在之前提到的第8,374,231号美国专利中阐述的那些可以使用包括与图5中所示的示波器基本上类似的元件的示波器来实现。在本发明的实施例中，系统400可以包括性能示波器，诸如实时示波器或采样示波器。

系统400可以例如采取由Tektronix公司设计和开发的一个或多个示波器的形式。示波器400可以包括用于将一个或多个附属设备440（诸如由Tektronix公司设计和开发的差分探针）连接到示波器400的多个附属接口420。附属接口420可以将电压功率从示波器400提供到在图5中示出的示例性实施例中包括差分探针440的附属设备。附属接口还可以在示波器400和探针440之间提供双向通信。探针440可以经由SMA同轴电缆480耦合到被测设备（DUT）460，诸如耦合到充当高速串行数据链路系统中的信道的SAS 6 G电缆500的测试装备。

探针440可以包括连接到示波器的控制盒和由信号电缆耦合到控制盒的探针头。可以使用探针触点将探针440耦合到测试装备460。

示波器400可以包括显示设备520，显示设备520可以包括用于显示由示波器400处理的来自DUT 460的信号的图形用户接口。一般地，示波器400可以包括前面板控件540，诸如用于控制示波器的设置的可旋转把手、按钮等等。替换地，前面板控件可以被图形地生成并且在显示部分520上呈现为所谓的“软键”以便由示波器400的用户访问。

应当注意的是，尽管在图5中描绘的信道500由电缆500表示，但是信道500可以采取其他介质的形式，诸如铜导线、同轴电缆或这可以被仿真。不管怎样，信道500包括降级输入到DUT 460中的信号的损害。这些损害必须由示波器400依照本发明的实施例来移除和/或调节。替换地，可以移除DUT 460并且示波器400可以直接连接到信道500（实际的信道或仿真的信道）。

从另一视角来看，应当理解的是，在本发明的一个实施例中，示波器400是图1中描绘的接收装置或接收机16的示例。在供替换的实施例中，示波器400也可以被放置在图1中所示的信道14之前，以实际上测试例如发射装置或发射机12的性能。不管那种情况，示波器400可以使用实际或仿真的信道500而连接到信道14或发射装置12。

现在参考图6，示出了根据本发明的一个实施例的示波器的代表性框图。更特别地，所示的是图5中描绘的示波器400的框图。示波器400可以具有耦合到附属接口420的分离的信号信道600，所述分离的信号信道600中的二者都被表示在图6中。每一个信号信道600可以具有分离的获取装置620，所述分离的获取装置620可以包括例如用于至少从DUT460或信道500接收模拟波形输入信号并且将所接收的信号转换成数字化样本的已知的电子电路和/或设备。耦合到信号信道600的模拟波形输入信号中的每一个也可以耦合到触发电路640。获取装置620和触发电路640可以经由系统总线680耦合到可编程处理装置660。系统总线680还可以耦合到存储器装置700，该存储器装置700可以例如采取RAM、ROM和/或高速缓冲存储器的形式。RAM存储器可操作来存储易失性数据，诸如由获取装置620生成的模拟波形输入信号的数字化样本。系统总线680还可以耦合到用于控制图5中所示的显示部分520的显示电路720、一个或多个大容量存储单元740（诸如从适当的大容量存储介质读取和/或向其写入的硬盘驱动器、CD ROM驱动器、磁带驱动器、软盘驱动器等等）以及前面板控件540。应当理解的是，在示波器400中可以包括任何数目的信号信道600，每一个信道具有分离的获取装置620。

用于实现根据本发明的实施例的均衡方法并且用于以其他方式控制示波器400的可执行指令可以被存储在存储器装置700、更特别地例如ROM并且从其来访问。替换地，所述可执行指令可以被存储在在一些实施例中可以被包括在存储器装置700内的大容量存储单元740的大容量介质并且从其来访问。处理装置660可以被实现为例如一个或多个可编程微处理器，诸如由英特尔公司设计和开发的那些。处理装置660还可以使用多个可编程控制器和/或一个或多个可编程数字信号处理器来实现。在又另一个实施例中，当使用多个控制器来实现处理装置660时，一个可以用来控制模拟波形输入信号的获取和处理，而第二个可以控制示波器400的其他操作。示波器400可以使用由微软公司设计和开发的被存储在一个或多个处理器或控制器660以及相关联的存储器装置700内并被访问的Windows.RTM操作系统（诸如Windows^®XP.RTM）来控制。

显示电路720可以包括用于从处理装置660接收用于控制显示部分520的指令的显示控制器（未示出），并且也可以从例如作为处理装置660的一部分的数字信号处理器接收用于由显示部分520显示的数据。总线控制器（未示出）也可以被包括在处理装置660内或者被单独地包括在示波器400内用于监视接口420和探针440。总线控制器也可以控制探针440和处理器装置660之间经由通信总线760的通信。总线760可以包括提供双向通信的I²C总线、IEEE 1494总线、USB总线等等。

电源780可以从处理装置660接收用于控制经由电压线800到探针440和附属接口420的电功率的控制信号。

继续返回参考图4，如之前提到的，本发明的实施例针对最大化在UI的一个特定水平位置（诸如图4中所示的点5）处测量的眼高度的DFE适配方法和系统。特别地，在本发明的一个实施例中，处理装置660可以包括可编程数字信号处理器（简称为“处理器”），其例如可操作来访问和执行存储在存储器装置700内的指令和相关联的数据以便通过最大化在UI的一个特定水平位置处测量的眼高度来优化高速串行数据链路中的DFE。这样的可执行存储指令和数据可以由处理器660用来选择UI的指定水平位置。更详细地，处理器660还可以可操作来访问存储在存储器装置700内的指令和数据以便识别与所指定的水平UI值相关联的一个或多个电压并且此后用于从所识别的电压生成最小和最大电压阵列输入值（x值）。

依照本发明的一个实施例，可以如下导出眼高度优化问题：

其中，｛y _bitxx ｝表示对于由“xx”指定的比特图案中的最后比特在UI中心处测量的电压阵列。例如，y _bit01 代表对于具有0的先前比特的所有1比特测量的电压。注意根据等式（1）和等式（2），等式（3）中的项可以写为：

其中

应当注意的是，等式（5）中的值

是使用输入信号x测量的。因此，在本发明的一个实施例中，处理器660可以可操作来访问和执行来自存储器装置700的存储指令和来自存储器装置700的数据以生成从采样输入信号（前面的值x _k ）导出的最小和最大电压阵列输入值（前面的值x）。

还应当注意的是，采样输入信号可以已经或可以尚未从CTLE输出。如果不牵涉CTLE，则输入信号可以从信道或信号源输出。

等式（4）中定义的变量是d₁的线性函数。依照本发明的实施例，它们可以被表示为图7中的较细的直线。

等式（3）中定义的所有1比特的最小值和所有0比特的最大值可以写为如下分段线性函数（图7中的较粗的线）：

。

因此，在本发明的一个实施例中，处理器660可以可操作来访问和执行来自存储器装置700的存储指令和数据以基于所生成的与单位间隔的指定水平位置相关联的电压阵列输入值（前面的x）和反馈系数值（d₁）来生成表示多个眼高度的最小和最大电压阵列输出值（前面的y）。

如图8中所示，等式（3）中阐述的眼高度V _eye 然后可以基于图7和等式（6）作为d₁的函数导出。在本发明的一个实施例中，这可以使用可操作来访问和执行存储在存储器装置700内用于基于所生成的电压阵列输出值识别表示最大眼高度的最大电压值的指令和数据的处理器660来实现。

依照本发明的一个实施例，图8中所示的眼高度函数V _eye 可以表示为显式的分段d函数：

其中，

。

在考虑对d₁的限制的情况下d₁的最优值可以基于分段线性函数（7）来显式地计算。依照本发明的一个实施例，这可以使用可操作来访问和执行来自存储器装置700的指令和数据以便基于所识别的最大电压值而识别一个或多个最优反馈系数值的处理器660来实现。

一旦识别出最优反馈系数值，依照本发明的一个实施例，处理器660就可以进一步可操作来访问和执行来自存储器装置700的存储指令和数据以便基于一个或多个所识别的最优反馈系数值来生成非线性的均衡输出信号（y _k ）。总之，然后可以说处理器660通过基于所识别的最大电压值识别一个或多个最优反馈系数值实际上完成了DFE适配过程，其中所识别的最大电压值由于UI与在识别该最大电压值时牵涉的步长之间的关系的原因而与UI的指定水平位置相关联。

图9描绘了概述前面阐述的根据本发明的实施例的优化DFE的方法的流程图。如图9中所示，示例性方法可以包括以下各项中的一个或多个：

在步骤901、902中，如果尚未识别出一个比特序列，则从输入信号的数字化样本中识别比特序列；

在步骤903、904中，如果要求CTLE，则从输入信号生成连续线性均衡的信号。

此后，在步骤905中，生成从采样输入信号导出的最小和最大电压阵列输入值；

在步骤906中，基于与单位间隔的指定水平位置相关联的所生成的电压阵列输入值和反馈系数值生成表示多个眼高度的最小和最大电压阵列输出值；

在步骤907中，识别与指定的水平单位间隔值相关联的一个或多个电压；并且从所识别的电压生成最小和最大电压阵列输入值；

在步骤908中，基于所生成的电压阵列输出值识别表示最大眼高度的最大电压值；

在步骤909中，基于所识别的最大电压值识别一个或多个最优反馈系数值；以及

在步骤910中，基于一个或多个所识别的最优反馈系数值生成非线性的均衡输出信号。

为了进一步说明本发明的构思，给出以下示例。像是系统400的实时示波器使用获取装置620获取8Gb/s PCIE 3.0模拟输入波形信号x并将其转换成数字信号样本。数字化信号样本然后可以被存储在存储器装置700中。一旦数字信号样本被存储，处理器660就可以可操作来访问存储器装置700中的可执行指令和存储的数字化样本来完成对样本的后置处理。例如，处理器660可以可操作来访问存储器装置700中的所存储的输入信号的数字化信号样本和可执行指令以便通过例如使用在第8,374,231号美国专利中阐述的过程来识别训练或比特序列。此后，后置处理还可以包括使用作为处理器660的一部分的DFE适配模块来完成DFE适配。

应当理解的是，用于实现这样的过程的指令和数据可以被存储在存储器装置700中。处理器660可以可选地访问来自存储器装置700的可执行指令和数据（例如，波形x的数字化信号样本）以在DFE适配过程之前使用处理器660内的可选CTLE模块生成连续线性均衡的信号。

依照本发明的一个实施例，处理器660可以可操作来处理所识别的训练或比特序列以生成均衡抽头，所述均衡抽头可以被用来过滤或均衡来自信道500的模拟输入波形信号以便移除由信号损耗、反射、串扰、噪声和ISI所导致的降级。

更详细地，例如处理器660可以进一步可操作来访问来自存储器装置700的可执行指令和数据以便识别用于等式（5）中定义的比特的最小和最大电压，例如：

。

处理器660然后可以访问存储器装置700中的可执行指令和数据以用于实现从这些测量中导出的在等式（7）和（8）中定义的显式分段线性函数。例如，如果[-30mV,30mV]是d₁的限制，则处理器660（例如，DFE适配模块）可以可操作来访问存储器装置700中的可执行指令和数据以便生成 V _eye =134.0mV的最优眼高度电压。

基于该眼高度电压，处理器660（再次地，例如，作为处理器660的一部分的DFE适配模块）可以此后可操作来访问存储器装置700中的可执行指令和数据以便计算例如如具有范围[29.1mV,30mV]中的值的d₁。

应当注意的是，相比之下，如果未完成DFE均衡，则眼高度为V _eye =75.7mV。

图10A和B描绘了如显示在诸如系统400之类的示波器上的分别在DFE之前和之后在UI中心处的垂直直方图。如这些图中所示，DFE适配使得眼张开更宽。

转到图11，描绘了可以是性能示波器的一部分用于激活根据本发明的一个实施例的最优DFE过程的用户接口900。例如，用户接口900可以是显示部分520的一部分。依照本发明的一个实施例，激活图标920可以显示在接口900上，其在用鼠标进行点击、用手指进行触摸或者以其他方式进行激活时开始执行前面描述的用于至少6千兆比特每秒的高速串行数据信号的（多个）DFE适配过程的过程。可以选择（例如，点击、触摸）保存图标1102来将DFE适配过程的结果保存在例如存储器装置700中。用户接口900还可以包括图标1103，其可以被显示用于指示前面描述的DFE适配过程（例如，总之基于与UI的指定水平位置相关联的所识别的最大电压值来识别一个或多个最优反馈系数值的DFE适配过程）何时被完成。应当理解的是，图标920、1102和1103的位置仅用于说明性目的并且其位置可以变更而不改变其功能或者本发明的范围。另外，尽管被示出为三个分离的图标，但是图标920、1102和/或1103中的一个或多个可以组合成少至一个图标（例如，取决于其功能以某个速率闪烁或者取决于其功能使用不同颜色的一个图标）或者可以被进一步分离成附加的图标。

应当注意的是，可以对前面描述的本发明的实施例的细节做出变型而不偏离其基本的原理。例如，可以将前面描述的DFE适配过程应用到单个和多个抽头DFE两者。前面描述的用于选择单位间隔的水平位置和用于从输入信号生成CTLE信号的方法和部件同样地适用于下面讨论的使用多反馈系数DFE的方法。

如快速PCI或快速外围部件互连4.0规范（有时被简称为“PCIE 4.0”）中阐述的模型DFE的行为将反馈系数或抽头值的数目从一个增加到两个。然而，下面描述的实施例可以与任何数目的反馈系数一起使用。图12描绘了具有“n”个反馈系数的DFE模型。

随着使用两个反馈系数值的增加，前面的等式（1）和（2）被重写为：

。

如果利用多于两个反馈系数值，诸如n个反馈系数值，则前面的等式（9）可以被写为：

。

利用等式（9）和（10）中所示的两反馈系数DFE，DFE输出y _k 基于输入信号x _k 和关于先前比特y ^* _k-1 和y ^* _k-2 的决策来确定。如前面相对于一反馈系数DFE讨论的，第8,374,231号美国专利教导了寻找用于诸如采样示波器和性能实时示波器之类的性能示波器上的输入信号x _k 的决策比特序列y ^* _k 。出于当前的目的，假定已经识别或确定了决策比特或训练序列y ^* _k 。输入信号波形x _k 可以被标记为根据｛x _bit111 ｝，｛x _bit011 ｝，｛x _bit101 ｝，｛x _bit001 ｝，｛x _bit110 ｝，｛x _bit010 ｝，｛x _bit100 ｝，｛x _bit000 ｝的比特序列的八个3-比特组合中的一个。

PCIE 4.0规范要求DFE适配方法识别用于反馈系数d ₁ 和d ₂ 的最优值，使得最大化如显示在例如示波器上的信号的眼高度V _eye 乘以眼宽度（也被称为眼区域）。V _eye 是根据在单位间隔（UI）的通常在如前面讨论的且在图3中图示的UI中心附近的指定水平位置处评估的比特0的最大值和比特1的最小值测量的。

依照本发明的一个实施例，对于两反馈系数DFE的眼高度优化问题可以被导出如下：

其中，｛y _bitxxx ｝表示对于由“xxx”指定的比特图案中的最后比特在UI中心处测量的电压阵列。例如，y _bit001 代表对于具有00的先前比特的所有1比特测量的电压。可以定义以下变量：

。

等式（13）中的

基于输入信号x _k 来测量。等式（14）可以使用具有等式（13）中定义的变量的等式（12）的项来写：

。

可以将等式（12）转换成线性规划问题或等式来施行优化。等式（15）示出了标准形式的线性规划：

。

其中，f、z、b、lb和ub为向量，并且A为矩阵。

然后可以通过遵循下面的方法将等式（12）转换成（15）的线性格式。首先，令

。

四个比特图案bit111、bit011、bit101、bit001全部具有为一的最后比特，而四个比特图案bit110、bit010、bit100、bit000全部具有为零的最后比特。将从四个比特图案bit111、bit011、bit101、bit001中的每一个中的最小值减去四个比特图案bit110、bit010、bit100、bit000中的每一个中的最大值。这些减法结果应当大于或等于来自等式（12）的V _eye 。例如，考虑bit111和bit110，来自等式（5）的不等式为

。

使用前面的等式（14）、（15）和（16），可以将等式（17）重写为

。

然后可以将等式（18）写为如等式（19）中所示：

。

类似地，可以将bit111和bit000组合用公式表示为：

。

对于比特1图案的最小值和比特0图案的最大值的全部4x4=16个组合进行这个处理。然后，A和b可以被定义为：

。

最大化V _eye 的垂直眼开度的目标等同于最小化-V _eye 。所以（15）中的目标向量f为

。

可以将对于反馈系数值的值的限制放入等式（15）中：

。

其中，K是大的数，例如1.0E6。对于PCIE 4.0，反馈系数限制为：

。

等式（21）、（22）和（23）将DFE优化问题完全构建成用于等式（12）的标准线性规划问题格式。诸如Matlab^®之类的高效线性规划求解程序被用来寻找最优DFE反馈系数值d ₁ 和d ₂ 。

对于前面的两反馈系数DFE优化问题，等式（21）中的项表示16个不等式。然而，这16个不等式中的许多可以被检测为平凡条件（trivial condition），所以实际的计算复杂度较低。

如前面讨论的，基于两反馈系数DFE场景来导出等式（12）、（21）、（22）和（23）。然而，同一概念可以用于任何多反馈系数DFE情况，诸如用于三反馈系数情况或四反馈系数情况。对于n反馈系数DFE，以比特1结束的n+1比特图案的最小值和以比特0结束的n+1比特图案的最大值的组合将总计为4ⁿ个。如早前所述，实际的计算复杂度较低，因为不等式中的许多可以被检测为平凡条件。

图13描绘了概述前面阐述的根据本发明的实施例优化DFE的方法的流程图。最初，在1300中获取波形，并且如果在1302中获取到的话，则然后在1304中施行CTLE。在1306中，施行时钟恢复并且从输入信号的数字化样本识别比特序列。

然后在1308中根据比特速率重采样波形，并且在1310中找到UI的中心。实时示波器通常以通常不与信号比特速率同步的固定采样速率来采样波形。然后，在1312中，测量如等式（13）中阐述的n+1比特图案的最小值和最大值。然后在1314中使用等式（12）、（21）、（22）和（23）来构建线性规划问题。在1316中求解该线性规划问题来寻找最优DFE 反馈系数和最大垂直眼开度V _eye 。在1316中进行DFE适配之后，在1318中可以利用固定反馈系数来模拟DFE以得到均衡的波形y _k 。

使用线性函数而非如现有技术中进行的穷尽搜索，允许DFE的高效得多且精确的优化。线性规划求解程序可以求解大规模线性规划问题。因此，对于具有多反馈系数值的DFE，线性规划变得甚至更加有用，因为穷尽搜索随着反馈系数的数目增加而指数增长。

为了进一步说明本发明的构思，给出以下示例。像是系统400的实时示波器使用获取装置620获取并转换11.6Gb/s的高速模拟输入波形。数字化信号样本然后可以被存储在存储器装置700中。一旦数字信号样本被存储，处理器660就可以可操作来访问存储器装置700中的可执行指令和所存储的数字化样本以完成对样本的后置处理。例如，处理器660可以可操作来访问存储器装置700中的所存储的输入信号的数字化样本和可执行指令以通过例如使用在前面讨论的第8,374,231号美国专利中阐述的过程来识别训练或比特序列。此后，后置处理可以进一步包括使用作为处理器660的一部分的DFE适配模块来完成DFE适配。

如前面相对于一反馈系数DFE适配讨论的，处理器660可以可操作来处理所识别的训练或比特序列以生成可以被用来过滤或均衡来自信道500的模拟输入波形信号以移除由信道损耗、反射、串扰和噪声导致的降级的均衡反馈系数。

在CTLE模拟之后，将11.6Gb/s的高速波形x馈送到处理器660的DFE适配模块中。在没有DFE的情况下，波形的眼高度为V _eye =7.8mV。

DFE适配模块在时钟恢复之后得出比特序列。最开始，考虑一反馈系数DFE。等式（5）中定义的比特上的最小和最大电压的测量为：

。

使用前面相对于一反馈系数描述的等式，该一反馈系数的范围为：

1抽头DFE范围=[16.7mV 16.2mV]

利用该一反馈系数的最优眼高度为V _eye =40.2mV。

对于两反馈系数，（13）中定义的最小和最大电压的测量为：

注意

。

在用公式表示线性规划问题之后，使用前面描述的等式，并且运行Matlab^®的优化工具函数linprog来求解线性规划问题，最优两反馈系数值为d ₁ =16.9mV，d ₂ =2.5mV。

利用两反馈系数DFE的最优眼高度为V _eye =43.92mV。这与一反馈系数DFE相比导致垂直眼开度的大约10%的增加。

图14A描绘了在DFE适配过程之前的眼开度，而图14B描绘了在DFE适配过程之后的眼开度。

应当注意的是，可以对本发明的前面描述的实施例的细节做出变型而不偏离其基本的原理。本发明的范围因此应当主要由所附权利要求来确定。

Claims (13)

1.一种用于优化高速数据链路的均衡的系统，其特征在于包括：

输入，被配置成接收输入波形；

处理器，被配置成对于具有n个反馈系数的多反馈系数决策反馈均衡器（DFE）对所述输入波形施行DFE适配，其中n大于1，所述处理器被配置成执行所存储的指令，包括：

测量与用于所述输入波形的n+1个比特图案的单位间隔的指定水平位置相关联的最小和最大电压输出；

使用所测量的最小和最大电压输出确定最优n个反馈系数；以及

基于所确定的最优n个反馈系数生成非线性的均衡的输出信号，

其中所述最优n个反馈系数通过下式来确定：

，

其中f、z、b、lb和ub为向量，并且A为矩阵，其中f、z、b和A中的每个使用以下各项中的至少一个来确定：眼高度、所述n个反馈系数以及所述n+1个比特图案的最大和最小电压输出，并且lb和ub使用所述n个反馈系数值的最大和最小值以及常数来确定。

2.如权利要求1所述的系统，其中所述系统包括性能示波器。

3.如权利要求1所述的系统，其中所述处理器还被配置成执行用于选择所述单位间隔的指定水平位置的所存储的指令。

4.如权利要求1所述的系统，其中所述输入波形包括高速串行数据信号。

5.如权利要求1所述的系统，其中所述处理器还被配置成执行用于从所述输入波形生成连续的、线性均衡的信号的所存储的指令。

6.如权利要求1所述的系统，其中所述处理器还被配置成执行用于识别与所指定的水平单位间隔值相关联的一个或多个电压并且从所识别的电压生成最小和最大电压输入值的所存储的指令。

7.如权利要求1所述的系统，还包括：

用户接口，用于激活决策反馈均衡（DFE），并且用于指示DFE何时完成；以及

显示器，用于显示所述用户接口。

8.一种用于优化高速数据链路的均衡的方法，其特征在于包括：

通过具有n个反馈系数的多反馈系数DFE接收要被处理的输入波形，其中n大于1；

测量与用于所述输入波形的n+1个比特图案的单位间隔的指定水平位置相关联的最小和最大电压输出；

使用所测量的最小和最大电压输出确定最优n个反馈系数；以及

基于所确定的最优n个反馈系数生成非线性的均衡的输出信号，

其中所述最优n个反馈系数通过下式来确定：

，

其中f、z、b、lb和ub为向量，并且A为矩阵，其中f、z、b和A中的每个使用以下各项中的至少一个来确定：眼高度、所述n个反馈系数以及所述n+1个比特图案的最大和最小电压输出，并且lb和ub使用所述n个反馈系数值的最大和最小值以及常数来确定。

9.如权利要求8所述的方法，其中，所述方法使用性能示波器来实现。

10.如权利要求8所述的方法，还包括选择所述单位间隔的指定水平位置。

11.如权利要求8所述的方法，其中所述输入波形包括高速串行数据信号。

12.如权利要求9所述的方法，还包括从所述输入波形生成连续的、线性均衡的信号。

13.如权利要求9所述的方法，还包括：

识别与所指定的水平单位间隔值相关联的一个或多个电压；以及

从所识别的电压生成最小和最大电压输入值。

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