JP2019169827A - イコライザ回路及びイコライザ回路の制御方法 - Google Patents

Abstract

【課題】イコライザ回路のインパルス応答特性を改善する。【解決手段】一実施形態のイコライザ回路は、第１クロック信号に基づいて、第１信号のデジタル値を示す第２信号を生成する判定回路と、上記第１クロック信号に基づいて、立ち上がりの時定数よりも立ち下がりの時定数が大きい第２クロック信号を生成するクロック生成回路と、上記第２クロック信号に基づいて、上記第２信号を上記第１信号にフィードバックした第３信号を生成するフィードバック回路と、を含む非線形等化器を備える。【選択図】図１０

Description

実施形態は、イコライザ回路及びイコライザ回路の制御方法に関する。

伝送路の伝送特性による損失を補償するためのイコライザ回路が知られている。

特開２０１７−１７５６８ 特開２０１６−２５６６２ 特開２０１５−２１１２７０

イコライザ回路のインパルス応答特性を改善する。

実施形態のイコライザ回路は、第１クロック信号に基づいて、第１信号のデジタル値を示す第２信号を生成する判定回路と、上記第１クロック信号に基づいて、立ち上がりの時定数よりも立ち下がりの時定数が大きい第２クロック信号を生成するクロック生成回路と、上記第２クロック信号に基づいて、上記第２信号を上記第１信号にフィードバックした第３信号を生成するフィードバック回路と、を含む非線形等化器を備える。

第１実施形態に係るイコライザ回路を含む伝送システムの機能構成を説明するためのブロック図。 第１実施形態に係る伝送路の伝送特性とイコライザ回路の波形等化特性との関係を説明するためのダイアグラム。 第１実施形態に係るイコライザ回路の機能構成を説明するためのブロック図。 第１実施形態に係るイコライザ回路のＣＴＬＥ回路の回路構成を説明するための回路図。 第１実施形態に係るイコライザ回路のＣＴＬＥ回路の機能構成を説明するためのダイアグラム。 第１実施形態に係るイコライザ回路のＤＦＥ回路の機能構成を説明するためのブロック図。 第１実施形態に係るイコライザ回路のＤＦＥ回路の機能構成を説明するためのブロック図。 第１実施形態に係るイコライザ回路のＤＦＥ回路の回路構成を説明するための回路図。 第１実施形態に係るイコライザ回路のＤＦＥクロック生成回路の回路構成を説明するための回路図。 第１実施形態に係るイコライザ回路のＤＦＥクロック生成回路の動作を説明するための回路図。 第１実施形態に係るイコライザ回路のＤＦＥ回路の動作を説明するための回路図。 第１実施形態に係るイコライザ回路の応答特性を説明するためのダイアグラム。 第１実施形態に係るイコライザ回路による効果を説明するためのダイアグラム。 第２実施形態に係るイコライザ回路の機能構成を説明するためのブロック図。 第２実施形態に係るイコライザ回路のＤＦＥ回路の回路構成を説明するための回路図。 第２実施形態に係るイコライザ回路のＤＦＥクロック生成回路の回路構成を説明するための回路図。 第２実施形態に係るイコライザ回路における制御動作を説明するためのフローチャート。 第２実施形態に係るイコライザ回路における等化信号生成動作を説明するためのフローチャート。 第２実施形態に係るイコライザ回路におけるタップ係数信号の更新動作を説明するためのテーブル。 第２実施形態に係るイコライザ回路におけるタップ係数信号の更新動作を説明するためのダイアグラム。 第２実施形態に係るイコライザ回路におけるタップ係数信号の更新動作を説明するためのダイアグラム。 第２実施形態に係るイコライザ回路における時定数信号の更新動作を説明するためのテーブル。 第２実施形態に係るイコライザ回路における時定数信号の更新動作を説明するためのダイアグラム。 第２実施形態に係るイコライザ回路における時定数信号の更新動作を説明するためのダイアグラム。 第１変形例に係るイコライザ回路のＤＦＥクロック生成回路の回路構成を説明するための回路図。 第２変形例に係るイコライザ回路のＤＦＥクロック生成回路の回路構成を説明するための回路図。 第３変形例に係るイコライザ回路のＤＦＥクロック生成回路の回路構成を説明するための回路図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

また、以下の説明において、信号名の先頭に“／”が付された信号は、反転信号であることを示す。

１． 第１実施形態
第１実施形態に係るイコライザ回路について説明する。

１．１ 構成について
まず、第１実施形態に係るイコライザ回路の構成について説明する。

１．１．１ 伝送システムの構成について
図１は、第１実施形態に係るイコライザ回路を含む伝送システムの機能構成の一例を示すブロック図である。伝送システム１は、例えば、プリント基板上に設けられた複数の回路から構成され、高速シリアル通信を用いて種々のデータを一方の回路から他方の回路へ伝送する。

図１に示すように、伝送システム１は、送信回路２、伝送路４、及び受信回路６を備えている。送信回路２及び受信回路６は、伝送路４を介して高速シリアル通信を実現する。

送信回路２は、伝送路４を介して受信回路６へ向けて送信信号ＴＲを送信する機能構成を有する。送信信号ＴＲ及び／ＴＲは、例えば、“０”と“１”とが識別可能なデジタル値を連続した複数の時刻（区分）の各々において有するパルス信号である。送信回路２は、当該パルス信号によって符号化された情報を伝送路４を介して受信回路６へ伝送する。

伝送路４は、送信信号ＴＲ及び／ＴＲを受信回路６へ伝送するための物理的又は空間的な伝送媒体であり、例えば、送信回路２と受信回路６との間を接続する配線である。伝送路４は、当該伝送媒体の物理構造や材質に応じて種々の伝送特性を有し得る。伝送特性とは、例えば、特定の周波数帯域における利得の損失を伴う周波数特性を含む。送信信号ＴＲ及び／ＴＲは、伝送路４の伝送特性に応じた損失を受けて受信信号ＲＣＶ及び／ＲＣＶへ変換され、受信回路６へ入力される。

受信回路６は、受信信号ＲＣＶ及び／ＲＣＶを受信し、当該受信信号ＲＣＶ及び／ＲＣＶに基づいて、送信信号ＴＲ及び／ＴＲに含まれる情報を復号する。しかしながら、受信回路６は、受信信号ＲＣＶ及び／ＲＣＶの波形が伝送路４によって送信信号ＴＲ及び／ＴＲの波形と大きく異なる形状となった場合、正しく情報を復号できない場合がある。このような場合においても送信信号ＴＲ及び／ＴＲに含まれる情報を正しく復号するために、受信回路６は、イコライザ回路１０を含む。

イコライザ回路１０は、伝送路４の伝送特性によって或る周波数帯域に生じた損失を補償する機能構成を有する。

図２は、第１実施形態に係る伝送システムにおける伝送路による損失と、イコライザ回路による補償との関係を説明するためのダイアグラムである。図２では、伝送路４の伝送特性Ｌ１と、イコライザ回路１０の補償特性（以下、波形等化特性とも言う）Ｌ２と、伝送路４の伝送特性及びイコライザ回路１０の波形等化特性との合成特性Ｌ３と、がそれぞれ特性Ｌ１、Ｌ２、及びＬ３として示される。

図２に示すように、伝送路４の伝送特性Ｌ１は、例えば、高周波成分を減衰させるローパスフィルタとしての特性を有する。これにより、送信信号ＴＲ及び／ＴＲは、伝送路４を介することによって高周波成分が失われた受信信号ＲＣＶ及び／ＲＣＶに変換される。このため、送信信号ＴＲ及び／ＴＲとしてエッジが先鋭なパルス信号が送信された場合においても、受信信号ＲＣＶ及び／ＲＣＶは、エッジが鈍った波形となり得る。したがって、受信信号ＲＣＶ及び／ＲＣＶは、本来個別のデータを有する隣接する区分の間で、波形が重複してしまう符号間干渉（ＩＳＩ：Inter Symbol Interfere）が発生しやすくなる。

これに対し、イコライザ回路１０の波形等化特性Ｌ２は、高周波数帯域の利得が高くなるように設定される。このため、合成特性Ｌ３は、伝送特性Ｌ１に対して遮断周波数が延びる。すなわち、イコライザ回路１０による損失の補償を受けた信号は、イコライザ回路１０による損失の補償を受けない受信信号ＲＣＶ及び／ＲＣＶよりも、送信信号ＴＲ及び／ＴＲに含まれる情報を復号可能な形状の波形に等化される。

１．１．２ イコライザ回路の構成について
次に、第１実施形態に係るイコライザ回路の構成例について説明する。

図３は、第１実施形態に係るイコライザ回路の機能構成の一例を説明するためのブロック図である。図３に示すように、イコライザ回路１０は、ＣＴＬＥ回路１１、ＤＦＥ回路１２、及びサンプラ回路１３を備えている。

ＣＴＬＥ回路１１は、例えば、連続時間線形等化器（Continuous Time Linear Equalizer）を含む。ＣＴＬＥ回路１１は、受信信号ＲＣＶ及び／ＲＣＶを受けると、当該受信信号ＲＣＶ及び／ＲＣＶの高周波数帯域の利得を増幅する（ブーストする）線形等化処理を行う機能構成を有する。ＣＴＬＥ回路１１は、例えば、所定のブースト量に応じて受信信号ＲＣＶ及び／ＲＣＶの高周波数帯域をブーストし、等化信号ＥＱ１及び／ＥＱ１を生成する。ＣＴＬＥ回路１１は、等化信号ＥＱ１及び／ＥＱ１をＤＦＥ回路１２に送信する。

ＤＦＥ回路１２は、例えば、判定帰還型等化器（Decision Feedback Equalizer）を含む、非線形等化器である。ＤＦＥ回路１２は、クロック信号ＣＬＫに基づいて、入力信号が有するデジタル値が現在から過去にわたる複数の区分において“０”であるか“１”であるかを判定し、当該判定結果に基づく判定信号を生成する。そして、ＤＦＥ回路１２は、例えば、所定のタップ係数Ｗｋに基づいて、判定信号を入力信号にフィードバックする非線形等化処理を行う機能構成を有する。クロック信号ＣＬＫは、例えば、所定の方法で予め決定される。タップ係数Ｗｋは、入力信号において、基準時刻からｋ区間だけ過去に相当する部分が有するデジタル値に対応する。なお、ｋは、１以上ｎ以下の整数である（ｎは、任意の自然数）。

具体的には、ＤＦＥ回路１２は、判定信号にタップ係数Ｗｋを乗じて生成されるフィードバック信号を等化信号ＥＱ１及び／ＥＱ１に合成し、等化信号ＥＱ２及び／ＥＱ２を生成する。ＤＦＥ回路１２は、等化信号ＥＱ２及び／ＥＱ２をサンプラ回路１３に送信する。

サンプラ回路１３は、ＣＴＬＥ回路１１及びＤＦＥ回路１２によって補償された等化信号ＥＱ２及び／ＥＱ２内に含まれるデータを判定し、サンプリング結果Ｄｓを生成する。これにより、イコライザ回路１０は、送信信号ＴＲ及び／ＴＲに含まれていたと思われるデータとして、サンプリング結果Ｄｓを読み出すことができる。サンプラ回路１３は、例えば、等化信号ＥＱ２及び／ＥＱ２の振幅の中間値（例えば、０Ｖ）を参照電圧として用い、等化信号ＥＱ２及び／ＥＱ２が参照電圧より大きいか否かに応じて、等化信号ＥＱ２及び／ＥＱ２内に含まれるデータを判定し得る。

１．１．３ ＣＴＬＥ回路の構成について
次に、ＣＴＬＥ回路１１の構成について説明する。

図４は、第１実施形態に係るイコライザ回路のＣＴＬＥ回路の回路構成の一例を説明するための回路図である。

図４に示すように、ＣＴＬＥ回路１１は、抵抗Ｒ１、Ｒ２、及びＲ３、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、及びＴｒ４、並びにキャパシタＣ１、Ｃ２、及びＣ３を備えている。トランジスタＴｒ１〜Ｔｒ４は、例えば、Ｎ型トランジスタである。

トランジスタＴｒ１は、受信信号ＲＣＶが供給されるゲートと、ノードＮ１に接続された第１端と、ノードＮ２に接続された第２端と、を含む。抵抗Ｒ１は、電圧ＶＤＤが供給される第１端と、ノードＮ１に接続された第２端と、を含む。ノードＮ１は、等化信号／ＥＱ１が出力されるノードである。電圧ＶＤＤは、例えば、電源電圧であり、ＣＴＬＥ回路１１を駆動するための電圧である。トランジスタＴｒ２は、ノードＮ２に接続された第１端と、電圧ＶＳＳが供給される第２端と、信号ＳＩＧが供給されるゲートと、を含む。電圧ＶＳＳは、例えば、接地電圧（例えば、０Ｖ）であり、電圧ＶＤＤより小さい。信号ＳＩＧは、例えば、ＣＴＬＥ回路１１の動作を開始させるための信号である。

トランジスタＴｒ３は、受信信号／ＲＣＶが供給されるゲートと、ノードＮ３に接続された第１端と、ノードＮ４に接続された第２端と、を含む。抵抗Ｒ２は、電圧ＶＤＤが供給される第１端と、ノードＮ３に接続された第２端と、を含む。ノードＮ３は、等化信号ＥＱ１が出力されるノードである。トランジスタＴｒ４は、ノードＮ４に接続された第１端と、電圧ＶＳＳが供給される第２端と、信号ＳＩＧが供給されるゲートと、を含む。

キャパシタＣ１は、ノードＮ２に接続された第１端と、ノードＮ４に接続された第２端と、を含む。抵抗Ｒ３は、ノードＮ２に接続された第１端と、ノードＮ４に接続された第２端と、を含む。ノードＮ２とノードＮ４との間で、キャパシタＣ１と抵抗Ｒ３とは並列接続されている。

キャパシタＣ２は、ノードＮ１に接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。キャパシタＣ３は、ノードＮ３に接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。

以上のように構成することにより、ノードＮ１及びＮ３から、それぞれ等化信号／ＥＱ１及びＥＱ１が出力される。

図５は、第１実施形態に係るイコライザ回路のＣＴＬＥ回路の等化特性を説明するためのダイアグラムである。

図５に示すように、ＣＴＬＥ回路１１は、受信信号ＲＣＶの高周波数帯域の利得を低周波数帯域よりも増幅させることによって、等化信号ＥＱ１を生成する。ブースト量Ｂは、例えば、ＣＴＬＥ回路１１の等化特性における低周波数帯域の利得と高周波数帯域の利得との差として定義される。ＣＴＬＥ回路１１は、制御回路１５から指示されるブースト量Ｂに応じてその等化特性を適応的に調整可能に構成される。これにより、ＣＴＬＥ回路１１は、受信信号ＲＣＶ（つまり、伝送路４の伝送特性）に応じて、最適な等化特性に設定されることが出来る。

なお、ＣＴＬＥ回路１１は、受信信号ＲＣＶの高周波数帯域を直接的に増幅する。このため、増幅された高周波数帯域に含まれる雑音成分が同時に増幅され得る。したがって、当該増幅された雑音成分を除去するために、後述するＤＦＥ回路１２と併用されることが好ましい。

１．１．４ ＤＦＥ回路の構成について
次に、ＤＦＥ回路１２の構成について説明する。

１．１．４．１ ＤＦＥ回路の機能構成について
まず、第１実施形態に係るイコライザ回路のＤＦＥ回路の機能構成について説明する。

図６は、第１実施形態に係るイコライザ回路のＤＦＥ回路の機能構成の一例を説明するためのブロック図である。図６に示すように、ＤＦＥ回路１２は、加算器１２１、判定回路１２２、複数のフリップフロップ回路１２３（１２３−１、１２３−２、…、１２３−ｎ）、及び複数のバッファ回路１２４（１２４−１、１２４−２、…、１２４−ｎ）を備えている。

加算器１２１は、等化信号ＥＱ１及び／ＥＱ１に、複数のバッファ回路１２４の各々からのフィードバック信号を加算し、得られた信号を判定回路１２２に送信する。なお、加算器１２１は、フィードバックにより得られた信号を等化信号ＥＱ２及び／ＥＱ２としてＤＦＥ回路１２の外部に出力し得る。

判定回路１２２は、加算器１２１から信号を受けると、当該信号に含まれるデータが現在から過去にわたる複数の区分において“０”であるか“１”であるかを判定し、当該判定結果に応じた判定信号ＤＡＴを生成する。なお、信号が判定される区分は、判定回路１２２に別途入力されるクロック信号ＣＬＫに基づいて決定される。判定回路１２２は、当該生成された判定信号ＤＡＴを複数のフリップフロップ回路１２３に送信する。

複数のフリップフロップ回路１２３の各々は、ＤＦＥクロック生成回路１２５によって生成されたクロック信号ＤＦＥＣＬＫ又は／ＤＦＥＣＬＫに基づき、判定信号ＤＡＴ内の対応する区分におけるデジタル値を保持する。具体的には、例えば、複数のフリップフロップ回路１２３−１、１２３−２、…、１２３−ｎの各々はそれぞれ、基準時刻から１区分、２区分、…、ｎ区分過去の時刻のデジタル値を保持する。複数のフリップフロップ回路１２３−１、１２３−２、…、１２３−ｎの各々はそれぞれ、保持したデジタル値を、複数のバッファ回路１２４−１、１２４−２、…、１２４−ｎに出力し、保持させる。

複数のバッファ回路１２４−１、１２４−２、…、１２４−ｎの各々にはそれぞれ、対応するタップ係数Ｗ１、Ｗ２、…Ｗｎが設定される。複数のバッファ回路１２４−１、１２４−２、…、１２４−ｎの各々はそれぞれ、保持するデジタル値に対して複数のタップ係数Ｗ１、Ｗ２、…、Ｗｎを乗算したものを反転させた信号をフィードバック信号として生成し、加算器１２１に送信する。

なお、以下の説明では、基準時刻からｋ区間だけ過去に相当する判定信号ＤＡＴと、タップ係数Ｗｋと、に基づいて入力信号にフィードバックされる信号を、ｋ番目のタップ（ｋ^ｔｈタップ）のフィードバック信号と言う。例えば、１区間だけ過去に相当する判定信号ＤＡＴと、タップ係数Ｗ１と、に応じて生成されたフィードバック信号は、１番目のタップ（１^ｓｔタップ）のフィードバック信号と言う。

このように、等化信号ＥＱ１及び／ＥＱ１に１番目のタップからｎ番目のタップまでのフィードバック信号が合成されることにより、符号間干渉が低減された等化信号ＥＱ２及び／ＥＱ２を生成することが出来る。なお、フィードバック信号は、判定信号ＤＡＴに基づいて生成されるため、雑音が増幅されない。このため、ＤＦＥ回路１２は、ＣＴＬＥ回路１１よりも雑音の影響を低減することが出来る。

ＤＦＥクロック生成回路１２５は、クロック信号ＣＬＫに基づき、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成し、フリップフロップ回路１２３に送出する。ＤＦＥクロック生成回路１２５の詳細については、後述する。

図７は、第１実施形態に係るイコライザ回路のＤＦＥ回路の機能構成の他の一例を説明するための更なるブロック図である。図７では、図６において示された加算器１２１、フリップフロップ回路１２３、及びバッファ回路１２４が、入力回路１３１及びフィードバック回路１３２として示される。

図７に示すように、入力回路１３１は、等化信号ＥＱ１及び／ＥＱ１が供給される入力端と、ノードＮ０及び／Ｎ０に接続された出力端と、を含む。入力回路１３１は、ノードＮ０及び／Ｎ０にそれぞれ等化信号ＥＱ１及び／ＥＱ１に相当する信号を供給する機能を有する。

フィードバック回路１３２は、判定信号ＤＡＴ（ＤＡＴ９０、／ＤＡＴ９０、ＤＡＴ２７０、及び／ＤＡＴ２７０）が供給される第１入力端と、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫが供給される第２入力端と、ノードＮ０及び／Ｎ０に接続された出力端と、を含む。フィードバック回路１３２は、ノードＮ０及び／Ｎ０に１番目〜ｎ番目のタップのフィードバック信号を供給する機能を有する。

ノードＮ０及び／Ｎ０は、入力回路１３１及びフィードバック回路１３２からそれぞれ供給される各種信号が足し合わされ、それぞれ等化信号ＥＱ２及び／ＥＱ２を出力する。

クロック信号ＣＬＫは、例えば、クロック信号ＣＬＫ９０及びＣＬＫ２７０を含む。なお、クロック信号ＣＬＫの後に付される数字は、基準となるクロック信号ＣＬＫ（クロック信号ＣＬＫ０とも言う。）から位相がその数字だけ遅れた信号であることを示す。すなわち、クロック信号ＣＬＫ９０及びＣＬＫ２７０はそれぞれ、クロック信号ＣＬＫ０（図示せず）から位相が９０度、及び２７０度遅れた信号である。同様に、例えば、クロック信号ＣＬＫ１８０（図示せず）は、クロック信号ＣＬＫ０から位相が１８０度遅れた信号である。

ＤＦＥクロック生成回路１２５は、クロック信号ＣＬＫ９０及びＣＬＫ２７０を受けると、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成する。生成されたクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫは、フィードバック回路１３２に供給される。

判定回路１２２は、判定回路１２２＿１及び１２２＿２を含む。判定回路１２２＿１は、ノードＮ０及び／Ｎ０から供給される入力信号と、クロック信号ＣＬＫ９０及びＣＬＫ２７０と、に基づいて判定信号ＤＡＴ９０及び／ＤＡＴ９０を生成し、フィードバック回路１３２に供給する。判定回路１２２＿２は、ノードＮ０及び／Ｎ０から供給される入力信号と、クロック信号ＣＬＫ９０及びＣＬＫ２７０と、に基づいて判定信号ＤＡＴ２７０及び／ＤＡＴ２７０を生成し、フィードバック回路１３２に供給する。判定信号ＤＡＴ９０及び／ＤＡＴ９０は、例えば、時系列に並ぶ１ビットデータのうちの偶数番目のデータに対応し、判定信号ＤＡＴ２７０及び／ＤＡＴ２７０は、例えば、時系列に並ぶ１ビットデータのうちの奇数番目のデータに対応する。すなわち、判定回路１２２＿１及び１２２＿２はそれぞれ、時系列に並ぶ１ビットデータのうちの偶数番目のデータ、及び奇数番目のデータを判定する機能を有する。

１．１．４．２ ＤＦＥ回路の回路構成について
次に、第１実施形態に係るイコライザ回路の回路構成について説明する。

図８は、第１実施形態に係るイコライザ回路のＤＦＥ回路の回路構成の一例を説明するための回路図である。図８は、図７において示されたＤＦＥ回路１２のうち、入力回路１３１及びフィードバック回路１３２に対応する回路の一例が示される。

図８に示すように、入力回路１３１は、抵抗Ｒ４及びＲ５、トランジスタＴｒ５及びＴｒ６、並びに定電流源Ｉ１を含む。フィードバック回路１３２は、トランジスタＴｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７、及びＴｒ１８、並びに定電流源Ｉ２及びＩ３を含む。トランジスタＴｒ５〜Ｔｒ１８は、例えば、Ｎ型トランジスタである。入力回路１３１及び１３２は、ノードＮ０及び／Ｎ０を介して接続される。

なお、図８の例では、フィードバック回路１３２は、簡単のため、図６において示されたフリップフロップ回路１２３及びバッファ回路１２４のうち、タップＷ１に対応する部分（フリップフロップ回路１２３−１及びバッファ回路１２４−１）のみが示される。図８では図示されていないが、他のタップＷ２、Ｗ３、…、Ｗｎに対応する部分の各々は、トランジスタＴｒ７〜Ｔｒ１８、並びに定電流源Ｉ２及びＩ３を含むフィードバック回路１３２の構成をノードＮ０及び／Ｎ０に並列に接続することによって実現される。

トランジスタＴｒ５は、等化信号ＥＱ１が供給されるゲートと、ノード／Ｎ０に接続された第１端と、ノードＮ５に接続された第２端と、を含む。抵抗Ｒ４は、電源ＶＤＤが供給される第１端と、ノード／Ｎ０に接続された第２端と、を含む。トランジスタＴｒ６は、等化信号／ＥＱ１が供給されるゲートと、ノードＮ０に接続された第１端と、ノードＮ５に接続された第２端と、を含む。抵抗Ｒ５は、電源ＶＤＤが供給される第１端と、ノードＮ０に接続された第２端と、を含む。定電流源Ｉ１は、ノードＮ５に接続された入力端と、電源ＶＳＳが供給される出力端と、を含む。

トランジスタＴｒ７は、ノードＮ０に接続された第１端と、ノードＮ６に接続された第２端と、クロック信号ＤＦＥＣＬＫが供給されるゲートと、を含む。トランジスタＴｒ８は、ノード／Ｎ０に接続された第１端と、ノードＮ７に接続された第２端と、クロック信号ＤＦＥＣＬＫが供給されるゲートと、を含む。トランジスタＴｒ９は、電圧ＶＤＤが供給される第１端と、ノードＮ６に接続された第２端と、クロック信号／ＤＦＥＣＬＫが供給されるゲートと、を含む。トランジスタＴｒ１０は、電圧ＶＤＤが供給される第１端と、ノードＮ７に接続された第２端と、クロック信号／ＤＦＥＣＬＫが供給されるゲートと、を含む。

トランジスタＴｒ１１は、ノードＮ６に接続された第１端と、ノードＮ８に接続された第２端と、判定信号ＤＡＴ９０が供給されるゲートと、を含む。トランジスタＴｒ１２は、ノードＮ７に接続された第１端と、ノードＮ８に接続された第２端と、判定信号／ＤＡＴ９０が供給されるゲートと、を含む。定電流源Ｉ２は、ノードＮ８に接続された入力端と、電圧ＶＳＳが供給された出力端と、を含む。すなわち、定電流源Ｉ２は、トランジスタＴｒ７及びＴｒ１１、又はトランジスタＴｒ８及びＴｒ１２に所定の量の電流を供給するように設定される。これにより、定電流源Ｉ２は、トランジスタＴｒ７及びＴｒ１１を介する経路を通じてノードＮ０の電圧をプルダウンし、トランジスタＴｒ８及びＴｒ１２を介する経路を通じてノード／Ｎ０の電圧をプルダウンすることができる。すなわち、定電流源Ｉ２は、ノードＮ０及び／Ｎ０に対してそれぞれ判定信号ＤＡＴ９０及び／ＤＡＴ９０のレベルをフィードバックする際のタップ係数Ｗ１を設定し得る。

以上のように構成することにより、トランジスタＴｒ７〜Ｔｒ１２、及び定電流源Ｉ２は、時系列に並ぶ複数の１ビットデータのうちの偶数番目のデータに対して１番目のタップのフィードバック信号をフィードバックすることができる。

トランジスタＴｒ１３は、ノード／Ｎ０に接続された第１端と、ノードＮ９に接続された第２端と、クロック信号／ＤＦＥＣＬＫが供給されるゲートと、を含む。トランジスタＴｒ１４は、ノードＮ０に接続された第１端と、ノードＮ１０に接続された第２端と、クロック信号／ＤＦＥＣＬＫが供給されるゲートと、を含む。トランジスタＴｒ１５は、電圧ＶＤＤが供給される第１端と、ノードＮ９に接続された第２端と、クロック信号ＤＦＥＣＬＫが供給されるゲートと、を含む。トランジスタＴｒ１６は、電圧ＶＤＤが供給される第１端と、ノードＮ１０に接続された第２端と、クロック信号ＤＦＥＣＬＫが供給されるゲートと、を含む。

トランジスタＴｒ１７は、ノードＮ９に接続された第１端と、ノードＮ１１に接続された第２端と、判定信号／ＤＡＴ２７０が供給されるゲートと、を含む。トランジスタＴｒ１８は、ノードＮ１０に接続された第１端と、ノードＮ１１に接続された第２端と、判定信号ＤＡＴ２７０が供給されるゲートと、を含む。定電流源Ｉ３は、ノードＮ１１に接続された入力端と、電圧ＶＳＳが供給された出力端と、を含む。すなわち、定電流源Ｉ３は、トランジスタＴｒ１３及びＴｒ１７、又はトランジスタＴｒ１４及びＴｒ１８に所定の量の電流を供給するように設定される。これにより、定電流源Ｉ３は、トランジスタＴｒ１３及びＴｒ１７を介する経路を通じてノード／Ｎ０の電圧をプルダウンし、トランジスタＴｒ１４及びＴｒ１８を介する経路を通じてノードＮ０の電圧をプルダウンすることができる。すなわち、定電流源Ｉ３は、ノードＮ０及び／Ｎ０に対してそれぞれ判定信号ＤＡＴ２７０及び／ＤＡＴ２７０のレベルをフィードバックする際のタップ係数Ｗ１を設定し得る。

以上のように構成することにより、トランジスタＴｒ１３〜Ｔｒ１８、及び定電流源Ｉ３は、時系列に並ぶ複数の１ビットデータのうちの奇数番目のデータに対して１番目のタップのフィードバック信号をフィードバックすることができる。

以上のように構成することにより、入力回路１３１及びフィードバック回路１３２は、ノードＮ０及び／Ｎ０から、それぞれ等化信号ＥＱ２及び／ＥＱ２を出力することができる。

１．１．５ ＤＦＥクロック生成回路の構成について
次に、第１実施形態に係るイコライザ回路のＤＦＥクロック生成回路の構成について説明する。

図９は、第１実施形態に係るイコライザ回路のＤＦＥクロック生成回路の回路構成の一例を説明するための回路図である。具体的には、図９（Ａ）及び図９（Ｂ）はそれぞれ、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成するための回路図の一例が示される。

図９（Ａ）に示すように、ＤＦＥクロック生成回路１２５のうちのクロック信号ＤＦＥＣＬＫを生成する部分は、論理回路ＯＲ１、トランジスタＴｒ１９及びＴｒ２０、並びに定電流源Ｉ４を含む。トランジスタＴｒ１９は例えば、Ｐ型トランジスタであり、トランジスタＴｒ２０は例えば、Ｎ型トランジスタである。

論理回路ＯＲ１は、論理積回路であり、クロック信号ＣＬＫ２７０及びＣＬＫ２７０＿Ｄが入力されると、当該クロック信号ＣＬＫ２７０及びＣＬＫ２７０＿Ｄの論理積結果であるクロック信号ＣＬＫ２７０＿ＯＲを出力する。クロック信号ＣＬＫ２７０＿Ｄは、クロック信号ＣＬＫ２７０から所定の位相だけ遅れた信号である。トランジスタＴｒ１９は、電圧ＶＤＤが供給される第１端と、ノードＮ１２に接続された第２端と、クロック信号ＣＬＫ２７０＿ＯＲが供給されるゲートと、を含む。トランジスタＴｒ２０は、ノードＮ１２に接続された第１端と、定電流源Ｉ４の入力端に接続された第２端と、クロック信号ＣＬＫ２７０＿ＯＲが供給されるゲートと、を含む。定電流源Ｉ４は、電圧ＶＳＳが供給される出力端を含む。すなわち、定電流源Ｉ４は、トランジスタＴｒ２０に所定の量の電流を供給するように設定される。

以上のように構成されることにより、ＤＦＥクロック生成回路１２５は、クロック信号ＣＬＫ２７０に基づき、ノードＮ１２からクロック信号ＤＦＥＣＬＫを出力することができる。

図９（Ｂ）に示すように、ＤＦＥクロック生成回路１２５のうちのクロック信号／ＤＦＥＣＬＫを生成する部分は、論理回路ＯＲ２、トランジスタＴｒ２１及びＴｒ２２、並びに定電流源Ｉ５を含む。トランジスタＴｒ２１は例えば、Ｐ型トランジスタであり、トランジスタＴｒ２２は例えば、Ｎ型トランジスタである。

論理回路ＯＲ２は、論理積回路であり、クロック信号ＣＬＫ９０及びＣＬＫ９０＿Ｄが入力されると、当該クロック信号ＣＬＫ９０及びＣＬＫ９０＿Ｄの論理積結果であるクロック信号ＣＬＫ９０＿ＯＲを出力する。クロック信号ＣＬＫ９０＿Ｄは、クロック信号ＣＬＫ９０から所定の位相だけ遅れた信号である。トランジスタＴｒ２１は、電圧ＶＤＤが供給される第１端と、ノードＮ１３に接続された第２端と、クロック信号ＣＬＫ９０＿ＯＲが供給されるゲートと、を含む。トランジスタＴｒ２２は、ノードＮ１３に接続された第１端と、定電流源Ｉ５の入力端に接続された第２端と、クロック信号ＣＬＫ９０＿ＯＲが供給されるゲートと、を含む。定電流源Ｉ５は、電圧ＶＳＳが供給される出力端を含む。すなわち、定電流源Ｉ５は、トランジスタＴｒ２２に所定の量の電流を供給するように設定される。

以上のように構成されることにより、ＤＦＥクロック生成回路１２５は、クロック信号ＣＬＫ９０に基づき、ノードＮ１３からクロック信号／ＤＦＥＣＬＫを出力することができる。

１．２ 動作について
次に、第１実施形態に係るイコライザ回路の動作について説明する。

１．２．１ ＤＦＥクロック生成回路の動作について
まず、第１実施形態に係るイコライザ回路のＤＦＥクロック生成回路の動作について説明する。

図１０は、第１実施形態に係るイコライザ回路のＤＦＥクロック生成回路の動作の一例を説明するためのタイミングチャートである。図１０では、ＤＦＥクロック生成回路１２５で生成されるクロック信号のうち、クロック信号ＤＦＥＣＬＫについての入出力信号の関係が一例として示される。なお、クロック信号／ＤＦＥＣＬＫについての入出力信号の関係は、クロック信号ＤＦＥＣＬＫについての入出力信号の関係と論理は反転しているが同等であるため、その説明を省略する。

図１０に示すように、論理回路ＯＲ１には、クロック信号ＣＬＫ２７０及びＣＬＫ２７０＿Ｄが入力される。クロック信号ＣＬＫ２７０は、時刻ｔ１において“Ｈ（High）”レベルとなり、時刻ｔ２において“Ｌ（Low）”レベルとなり、時刻ｔ３において“Ｈ”レベルとなり、時刻ｔ４において“Ｌ”レベルとなる。このように、クロック信号ＣＬＫ２７０は、一定の期間Ｔ（＝（ｔ２−ｔ１）＝（ｔ３−ｔ２）＝（ｔ４−ｔ３））でレベルが切替わる。クロック信号ＣＬＫ２７０＿Ｄは、クロック信号ＣＬＫ２７０から所定の遅れＤ（＝（ｔ１ｄ−ｔ１）＝（ｔ２ｄ−ｔ２）＝（ｔ３ｄ−ｔ３）＝（ｔ４ｄ−ｔ４））だけ位相が遅れてレベルが切替わる。

論理回路ＯＲ１は、クロック信号ＣＬＫ２７０及びＣＬＫ２７０＿Ｄの論理積結果を、クロック信号ＣＬＫ２７０＿ＯＲとして出力する。すなわち、クロック信号ＣＬＫ２７０＿ＯＲは、時刻ｔ１において“Ｈ”レベルとなり、時刻ｔ２ｄにおいて“Ｌ”レベルとなり、時刻ｔ３において“Ｈ”レベルとなり、時刻ｔ４ｄにおいて“Ｌ”レベルとなる。

トランジスタＴｒ１９及びＴｒ２０は、インバータとして機能し、クロック信号ＤＦＥＣＬＫを出力する。すなわち、クロック信号ＤＦＥＣＬＫは、クロック信号ＣＬＫ２７０＿ＯＲが“Ｈ”レベルから“Ｌ”レベルに切替わる際（例えば、時刻ｔ２ｄ）に、“Ｌ”レベルから“Ｈ”レベルへ切替わる。また、クロック信号ＤＦＥＣＬＫは、クロック信号ＣＬＫ２７０＿ＯＲが“Ｌ”レベルから“Ｈ”レベルに切替わる際（例えば、時刻ｔ３）に、“Ｈ”レベルから“Ｌ”レベルに切替わる。

なお、電圧ＶＤＤとノードＮ１２との間には、トランジスタＴｒ１９のみが接続されている。これにより、時刻ｔ２ｄにおいて、クロック信号ＤＦＥＣＬＫは、“Ｌ”レベルから“Ｈ”レベルに速やかに切替わることができる。このため、クロック信号ＤＦＥＣＬＫのエッジの立ち上がりＲＥｄｆｅは、クロック信号ＣＬＫ２７０＿ＯＲのエッジの立ち上がりＲＥｃｌｋと同等の時定数を有する。一方、電圧ＶＳＳとノードＮ１２との間には、トランジスタＴｒ２０に加え、定電流源Ｉ４が接続されている。これにより、時刻ｔ３において、クロック信号ＤＦＥＣＬＫが“Ｈ”レベルから“Ｌ”レベルに切替わる速さは、定電流源Ｉ４により律速される。このため、クロック信号ＤＦＥＣＬＫのエッジの立ち下がりＦＥｄｆｅは、クロック信号ＣＬＫ２７０＿ＯＲのエッジの立ち下がりＦＥｃｌｋよりも大きい時定数を有するように設定される。

なお、クロック信号ＤＦＥＣＬＫは、上述の通り、クロック信号ＣＬＫ２７０＿ＯＲの反転信号であるため、“Ｈ”レベルを維持する期間がクロック信号ＣＬＫ２７０の場合（すなわち、期間Ｔ）よりも短い。より具体的には、例えば、クロック信号ＤＦＥＣＬＫは、時刻ｔ２ｄにおいて“Ｌ”レベルから“Ｈ”レベルに立ち上がった後、期間（Ｔ−Ｄ）だけ“Ｈ”レベルを維持した後、時刻ｔ３において“Ｈ”レベルから“Ｌ”レベルに立ち下がり始める。クロック信号ＤＦＥＣＬＫのパルス波形のうち、期間Ｔの後半（すなわち、時刻ｔ３から時刻ｔ３ｄまでの間）は、大きな時定数によって緩やかに減衰していく形状となる。これは、クロック信号ＣＬＫ２７０が期間Ｔの全体にわたって“Ｈ”レベルを維持する点と異なる。

１．２．２ ＤＦＥ回路の動作について
次に、第１実施形態に係るイコライザ回路のＤＦＥ回路の動作について説明する。

図１１は、第１実施形態に係るイコライザ回路のＤＦＥ回路の動作の一例を説明するためのタイミングチャートである。図１１の例では、ＤＦＥ回路１２において、等化信号ＥＱ１に対して、１区分過去のデジタル値がフィードバックされ、等化信号ＥＱ２が生成される例が示される。

図１１に示すように、等化信号ＥＱ１及びＥＱ２には、例えば、期間Ｔ毎に１ビットのデータが含まれて（符号化されて）いる。図１１の例では、等化信号ＥＱ１及びＥＱ２には、同一のデータ列（すなわち、時系列に並ぶ複数の１ビットのデータＡ０、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、…の列）が含まれている場合が示される。また、図１１の例では、等化信号ＥＱ１及びＥＱ２が同一の時間軸上に示される。より具体的には、例えば、等化信号ＥＱ１及びＥＱ２は、いずれも時刻ＴｂにおいてデータＡ２が開始し、時刻ＴｄにおいてデータＡ２が終了している。すなわち、時刻Ｔｂ及びＴｄは、データＡ２に対応する波形のエッジ部分に相当する。また、時刻Ｔａ及び時刻Ｔｃはそれぞれ、データＡ１及びＡ２に対応する期間の中間時刻に相当する。すなわち、時刻Ｔａ及びＴｃはそれぞれ、データＡ１及びＡ２のデータを判定する際にサンプラ回路１３によってサンプリングされる時刻に相当する。

ＤＦＥ回路１２には、クロック信号ＣＬＫ（ＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、及びＣＬＫ２７０）が入力される。クロック信号ＣＬＫ０は、等化信号ＥＱ１に同期しており、クロック信号ＣＬＫ９０、ＣＬＫ１８０、及びＣＬＫ２７０はそれぞれ、クロック信号ＣＬＫ０に対して位相が９０度、１８０度、及び２７０度ずつ遅れた（すなわち、間隔Ｔ／２、Ｔ、及び３Ｔ／２ずつ遅れた）クロック信号として入力される。

また、判定回路１２２＿１は、等化信号ＥＱ１に含まれるデータのうち、クロック信号ＣＬＫ０に同期するタイミングを０として偶数番目のデータＡ０、Ａ２、Ａ４、…に対応する部分を判定し、判定信号ＤＡＴ９０を出力する。なお、クロック信号ＤＦＥＣＬＫ及び判定信号ＤＡＴ９０は、例えば、同一のクロック信号ＣＬＫ０に同期して生成される。このため、フィードバック回路１３２には、判定回路１２２＿１（図７参照）から判定信号ＤＡＴ９０が入力されるタイミングに応じて、活性化されたクロック信号ＤＦＥＣＬＫが入力される。

フィードバック回路１３２は、偶数番目のデータＡ０、Ａ２、Ａ４、…に対応する判定信号ＤＡＴ９０が“Ｈ”レベルの場合、図８に示すように、トランジスタＴｒ７、Ｔｒ１１を介してノードＮ０の電圧をプルダウンする。一方、フィードバック回路１３２は、判定信号／ＤＡＴ９０が“Ｈ”レベルの場合、トランジスタＴｒ８、及びＴｒ１２を介してノード／Ｎ０の電圧をプルダウンする。ノードＮ０及び／Ｎ０がプルダウンされる量は、定電流源Ｉ２によって調整される。

なお、前述したように、フィードバック回路１３２によって、等化信号ＥＱ２に１区分過去の時刻の判定信号がフィードバックされる。このため、データＡ０に対応する判定信号ＤＡＴ９０及び／ＤＡＴ９０が入力されるタイミングは、ノードＮ０及び／Ｎ０からデータＡ１に対応する等化信号ＥＱ２及び／ＥＱ２が出力されるタイミングに、同期する。このため、データＡ１に対応する等化信号ＥＱ２及び／ＥＱ２は、データＡ０に対応する判定信号ＤＡＴ９０及び／ＤＡＴ９０が、定電流源Ｉ２によって設定されたタップ係数Ｗ１に応じたフィードバックを受けた値として出力される。

同様に、判定回路１２２＿２は、等化信号ＥＱ１に含まれるデータのうち、クロック信号ＣＬＫ０に同期するタイミングを０として奇数番目のデータＡ１、Ａ３、Ａ５、…に対応する部分を判定し、判定信号ＤＡＴ２７０を出力する。なお、クロック信号／ＤＦＥＣＬＫ及び判定信号ＤＡＴ２７０は、例えば、同一のクロック信号ＣＬＫ０に同期して生成される。このため、フィードバック回路１３２には、判定回路１２２＿２（図７参照）から判定信号ＤＡＴ２７０が入力されるタイミングに応じて、活性化されたクロック信号／ＤＦＥＣＬＫが入力される。

フィードバック回路１３２は、奇数番目のデータＡ１、Ａ３、Ａ５、…に対応する判定信号ＤＡＴ２７０が“Ｈ”レベルの場合、図８に示すように、トランジスタＴｒ１４、Ｔｒ１８を介してノードＮ０の電圧をプルダウンする。一方、フィードバック回路１３２は、判定信号／ＤＡＴ２７０が“Ｈ”レベルの場合、トランジスタＴｒ１３、及びＴｒ１７を介してノード／Ｎ０の電圧をプルダウンする。ノードＮ０及び／Ｎ０がプルダウンされる量は、定電流源Ｉ３によって調整される。

なお、前述したように、フィードバック回路１３２によって、等化信号ＥＱ２に１区分過去の時刻の判定信号がフィードバックされる。このため、データＡ１に対応する判定信号ＤＡＴ２７０及び／ＤＡＴ２７０が入力されるタイミングは、ノードＮ０及び／Ｎ０からデータＡ２に対応する等化信号ＥＱ２及び／ＥＱ２が出力されるタイミングに、同期する。このため、データＡ２に対応する等化信号ＥＱ２及び／ＥＱ２は、データＡ１に対応する判定信号ＤＡＴ２７０及び／ＤＡＴ２７０が、定電流源Ｉ３によって設定されたタップ係数Ｗ１に応じたフィードバックを受けた値として出力される。

サンプラ回路１３は、上述の動作によって生成された等化信号ＥＱ２及び／ＥＱ２内に含まれるデータを判定する。上述の通り、サンプラ回路１３は、例えば、データＡ１及びＡ２に対応する等化信号ＥＱ２をそれぞれ時刻Ｔａ及びＴｃでサンプリングし、各々のサンプリング結果Ｄｓを生成する。

以上のように動作することにより、本実施形態にかかるイコライザ回路１０は、入力された受信信号ＲＣＶに基づき、サンプリング結果Ｄｓを出力することができる。

１．２．３ 回路の応答特性について
次に、第１実施形態に係るイコライザ回路の応答特性について説明する。

図１２は、第１実施形態に係るイコライザ回路の応答特性を説明するためのダイアグラムである。図１２では、横軸に時間、縦軸に電圧を取った場合の、イコライザ回路１０に入力される各種信号のインパルス応答が示される。より具体的には、図１２（Ａ）では、送信回路２からインパルス信号が送信される場合の送信信号ＴＲの波形の一例が示される。図１２（Ｂ）では、図１２（Ａ）に示されたインパルス波形が伝送路４を通過した後の受信信号ＲＣＶの波形の一例が示される。図１２（Ｃ）では、図１２（Ｂ）に示された受信信号ＲＣＶがＣＴＬＥ回路１１によって補償された後の等化信号ＥＱ１の波形の一例が示される。図１２（Ｄ）では、図１２（Ｃ）に示された等化信号ＥＱ１がＤＦＥ回路１２によって補償された後の等化信号ＥＱ２の波形の一例が示される。

図１２（Ａ）に示すように、送信回路２は、インパルス信号としての信号Ｌ＿ＴＲを、伝送路４を介して受信回路６に送信する。

続いて、図１２（Ｂ）に示すように、伝送路４は、信号Ｌ＿ＴＲを、信号Ｌ＿ＴＲのうちの高周波数帯域における利得を損失させた信号Ｌ＿ＲＣＶに変換する。このため、信号Ｌ＿ＲＣＶは、インパルスの立ち下がり部分の時定数が大きな形状に変換される。受信回路６は、インパルス信号の代わりに、信号Ｌ＿ＲＣＶを受信する。

続いて、図１２（Ｃ）に示すように、イコライザ回路１０内のＣＴＬＥ回路１１は、信号Ｌ＿ＲＣＶの高周波数帯域を増幅し、等化信号ＥＱ１としての信号Ｌ＿ＥＱ１を生成する。信号Ｌ＿ＥＱ１は、信号Ｌ＿ＲＣＶよりもインパルスの立ち下がり部分が急峻な形状に変換される。しかしながら、ＣＴＬＥ回路１１は、信号Ｌ＿ＲＣＶの高周波数帯域に含まれる雑音も含めて増幅するため、信号Ｌ＿ＥＱ１には、増幅された雑音が含まれ得る。このため、信号Ｌ＿ＥＱ１は、ＣＴＬＥ回路１１による信号増幅量を出来るだけ抑えるように生成される。

続いて、図１２（Ｄ）に示すように、イコライザ回路１０内のＤＦＥ回路１２は、信号Ｌ＿ＥＱ１に基づいて等化信号ＥＱ２としての信号Ｌ＿ＥＱ２を生成する。信号Ｌ＿ＥＱ２は、信号Ｌ＿ＥＱ１よりも更に信号Ｌ＿ＴＲに近づく形状に変換される。なお、信号Ｌ＿ＥＱ２は、インパルス応答に相当するピーク部分以外の時間領域で振動が生成されるが、当該振動は、振幅が小さいため、他の信号へ与える影響は小さい。このため、信号内に残留する誤差をより低減することができる。

１．３ 本実施形態に係る効果
第１実施形態によれば、ＤＦＥ回路のインパルス応答特性を改善することが出来る。本効果につき、以下説明する。

ＤＦＥクロック生成回路１２５は、過去のデータの判定信号ＤＡＴがフィードバックされるウィンドウ（フィードバック期間）として機能するクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成する。クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫは、矩形波ではなく、立ち上がりの時定数よりも立ち下がりの時定数が大きい形状を有するように生成される。また、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫにおける立ち上がりから立ち下がりまでの期間は、クロック信号ＣＬＫ（例えば、クロック信号ＣＬＫ２７０）における立ち上がりから立ち下がりまでの期間よりも短くなるように生成される。これにより、フィードバック回路１３２は、等化信号ＥＱ２及び／ＥＱ２に対して、フィードバック期間中にわたり一定の値でフィードバックするのではなく、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫの形状に応じてフィードバック量を変化させることができる。より具体的には、等化信号ＥＱ２及び／ＥＱ２に対してフィードバック量は、フィードバック期間の前半では速やかに増加し、後半では緩やかに減少する。このため、信号Ｌ＿ＥＱ２の立ち下がり時の波形に残留誤差が残らないように、より適応的に誤差を除去することができる。

図１３は、第１実施形態に係る効果を説明するためのダイアグラムである。図１３（Ａ）では、矩形状を有するクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫに基づいて生成された１番目のタップのフィードバック信号Ｆ＿ＥＱ２Ａと、当該１番目のタップのフィードバック信号Ｆ＿ＥＱ２Ａによって等化された信号Ｌ＿ＥＱ２Ａと、が示される。図１３（Ｂ）では、第１実施形態に係るクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫに基づいて生成された１番目のタップのフィードバック信号Ｆ＿ＥＱ２と、当該１番目のタップのフィードバック信号Ｆ＿ＥＱ２によって等化された信号Ｌ＿ＥＱ２とが示される。

図１３（Ａ）に示すように、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫが矩形状を有する場合、１番目のフィードバック信号の大きさは、フィードバック期間にわたって、ほぼ一定となる。このため、信号Ｌ＿ＥＱ２Ａは、当該矩形状の１番目のフィードバック信号が等化信号ＥＱ２から減算されることにより、過剰にフィードバックされた誤差部分ＥＲが発生し得る。

一方、図１３（Ｂ）に示すように、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫがフィードバック期間の後半において時定数の大きい立ち下がり形状を有する場合、１番目のフィードバック信号の大きさは、フィードバック期間の後半において、緩やかに減少する。このため、信号Ｌ＿ＥＱ２は、後半部分が緩やかに減少する１番目のフィードバック信号が等化信号ＥＱ２から減算されることにより、データのエッジ部分における過剰なフィードバックを抑制することができる。

したがって、インパルス応答の残留誤差を低減することができ、ひいては、ＤＦＥ回路のインパルス応答特性を改善することが出来る。

２． 第２実施形態
次に、第２実施形態に係るイコライザ回路について説明する。第２実施形態では、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫの形状を、立ち下がりの時定数の大きさを制御することによって変更し得る点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明し、第１実施形態と同等の構成及び動作についてはその説明を省略する。

２．１ 構成について
２．１．１ イコライザ回路の構成について
第２実施形態に係るイコライザ回路の構成例について説明する。

図１４は、第２実施形態に係るイコライザ回路の機能構成の一例を説明するためのブロック図である。図１４は、第１実施形態において説明された図３に対応する。図１４に示すように、イコライザ回路１０は、エラーサンプラ回路１４及び制御回路１５を更に備え、ＤＦＥ回路１２に代えてＤＦＥ回路１２ａを備えている。

エラーサンプラ回路１４は、等化信号ＥＱ２に含まれるデータを判定し、エラーサンプリング結果Ｄｅを生成する。エラーサンプラ回路１４の構成は、サンプラ回路１３の構成と同様である。しかしながら、エラーサンプラ回路１４は、サンプラ回路１３が等化信号ＥＱ２をサンプリングする際に用いる参照電圧（０Ｖ（すなわち、電圧ＶＳＳ））ではなく、当該電圧ＶＳＳからオフセットした電圧ＶＲＥＦを用いる点が異なる。すなわち、エラーサンプラ回路１４は、等化信号ＥＱ２が電圧ＶＲＥＦより大きいか否かに応じて、等化信号ＥＱ２に含まれるデータを判定し得る。

制御回路１５は、サンプラ回路１３で生成されたサンプリング結果Ｄｓ、及びエラーサンプラ回路１４で生成されたエラーサンプリング結果Ｄｅを受けると、サンプリング結果Ｄｓ及びエラーサンプリング結果Ｄｅに基づいて時定数信号Ｃ＿ｔ及びタップ係数信号Ｃ＿ｗｋを生成し、ＤＦＥ回路１２ａに出力する。時定数信号Ｃ＿ｔ及びタップ係数信号Ｃ＿ｗｋ（Ｃ＿ｗ１、Ｃ＿ｗ２、…、Ｃ＿ｗｋ、…、Ｃ＿ｗｎ）はそれぞれ、ＤＦＥ回路１２ａ内におけるクロック信号ＤＦＥＣＬＫの時定数、及びタップ係数Ｗｋ（Ｗ１、Ｗ２、…、Ｗｋ、…、Ｗｎ）の値を制御可能な信号である。時定数信号Ｃ＿ｔ及びタップ係数信号Ｃ＿ｗｋは、例えば、ＤＡＣ値を指定する信号であり、それぞれクロック信号ＤＦＥＣＬＫの立ち下がりの時定数と、ＤＦＥ回路１２ａのタップ係数Ｗｋとを段階的に変化させ得る。

２．１．２ ＤＦＥ回路の構成について
次に、第２実施形態に係るイコライザ回路のＤＦＥ回路の構成について説明する。

図１５は、第２実施形態に係るイコライザ回路のＤＦＥ回路の回路構成の一例を説明するための回路図である。図１５は、第１実施形態において説明された図８に対応し、フィードバック回路１３２に代えてフィードバック回路１３２ａを備える場合が示される。図１５では、図８と同様、簡単のため、フィードバック回路１３２ａのうちの１番目のタップのフィードバック信号をノードＮ０及び／Ｎ０に対してフィードバックする機能を有する部分のみが示されている。

図１５に示すように、第２実施形態に係るフィードバック回路１３２ａは、第１実施形態に係るフィードバック回路１３２に含まれる定電流源Ｉ２及びＩ３に代えて、可変電流源Ｉ２Ａ及びＩ３Ａを含む。すなわち、可変電流源Ｉ２Ａは、ノードＮ８に接続された入力端と、電圧ＶＳＳが供給される第２端と、を含む。可変電流源Ｉ３Ａは、ノードＮ１１に接続された入力端と、電圧ＶＳＳが供給される第２端と、を含む。

また、可変電流源Ｉ２Ａ及びＩ３Ａはそれぞれ、制御回路１５から送出されるタップ係数信号Ｃ＿ｗ１を受けると、当該タップ係数信号Ｃ＿ｗ１に応じて可変電流源Ｉ２Ａ及びＩ３Ａに流れる電流の大きさを調整することができる。これにより、可変電流源Ｉ２Ａは、ノードＮ０及び／Ｎ０とノードＮ８との間の経路が形成された際に、トランジスタＴｒ７及びＴｒ１１に供給される電流量、並びにトランジスタＴｒ８及びＴｒ１２に供給される電流量、を適応的に設定することができ、ひいては、ノードＮ０の電位がプルダウンされる量を調整することができる。また、可変電流源Ｉ３Ａは、ノードＮ０及び／Ｎ０とノードＮ１１との間の経路が形成された際に、トランジスタＴｒ１４及びＴｒ１８に供給される電流量、並びにトランジスタＴｒ１３及びＴｒ１７に供給される電流量、を適応的に設定することができ、ひいては、ノード／Ｎ０の電位がプルダウンされる量を調整することができる。すなわち、可変電流源Ｉ２Ａ及びＩ３Ａは、タップ係数信号Ｃ＿ｗ１に応じてＤＦＥ回路１２ａのタップ係数Ｗ１を調整することができる。

なお、以下の説明では、便宜的に、タップ係数信号Ｃ＿ｗ１の増減に応じて、可変電流源Ｉ２Ａ及びＩ３Ａに流れる電流量が増減し、ひいては、タップ係数Ｗ１が増減するものとする。

２．１．３ ＤＦＥクロック生成回路の構成について
次に、第２実施形態に係るイコライザ回路のＤＦＥクロック生成回路の構成について説明する。

図１６は、第２実施形態に係るイコライザ回路のＤＦＥクロック生成回路の回路構成の一例を説明するための回路図である。具体的には、図１６（Ａ）及び図１６（Ｂ）はそれぞれ、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成するための回路図の一例が示される。図１６（Ａ）及び図１６（Ｂ）はそれぞれ、第１実施形態において説明された図９（Ａ）及び図９（Ｂ）に対応する。

図１６（Ａ）及び図１６（Ｂ）に示すように、第２実施形態に係るＤＦＥクロック生成回路１２５ａは、第１実施形態に係るＤＦＥクロック生成回路１２５に含まれる定電流源Ｉ４及びＩ５に代えて、可変電流源Ｉ４Ａ及びＩ５Ａを含む。すなわち、図１６（Ａ）に示すように、可変電流源Ｉ４Ａは、トランジスタＴｒ２０の第２端に接続された入力端と、電圧ＶＳＳが供給される出力端と、を含む。また、図１６（Ｂ）に示すように、可変電流源Ｉ５Ａは、トランジスタＴｒ２２の第２端に接続された入力端と、電圧ＶＳＳが供給される出力端と、を含む。

また、可変電流源Ｉ４Ａ及びＩ５Ａはそれぞれ、制御回路１５から送出される時定数信号Ｃ＿ｔを受けると、当該時定数信号Ｃ＿ｔに応じて可変電流源Ｉ４Ａ及びＩ５Ａに流れる電流の大きさを調整することができる。これにより、ＤＦＥクロック生成回路１２５ａは、ノードＮ１２と可変電流源Ｉ４Ａとの間の経路が形成された際に、トランジスタＴｒ２０に供給される電流を適応的に設定することができ、ひいては、ノードＮ１２の電位がプルダウンされる量を調整することができる。また、ＤＦＥクロック生成回路１２５ａは、ノードＮ１３と可変電流源Ｉ５Ａとの間の経路が形成された際に、トランジスタＴｒ２２に供給される電流を適応的に設定することができ、ひいては、ノードＮ１３の電位がプルダウンされる量を調整することができる。すなわち、可変電流源Ｉ４Ａ及びＩ５Ａはそれぞれ、時定数信号Ｃ＿ｔに応じてクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫの立ち下がりの時定数を調整することができる。

なお、以下の説明では、便宜的に、時定数信号Ｃ＿ｔの増減に応じて、可変電流源Ｉ４Ａ及びＩ５Ａに流れる電流量が増減し、ひいては、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫの立ち下がりの時定数が減増するものとする。

２．２ 動作について
次に、第２実施形態に係るイコライザ回路の動作について説明する。

２．２．１ イコライザ回路の制御動作について
まず、図１７を参照して、第２実施形態に係るイコライザ回路の制御動作について説明する。

図１７は、第２実施形態に係るイコライザ回路の制御動作の一例を説明するためのフローチャートである。図１７では、受信回路６が受信信号ＲＣＶを受信してから、最適に等化された等化信号ＥＱ２が出力されるまでの動作の概要が示される。なお、以下の説明では、制御回路１５は、ＤＦＥ回路１２ａに対して所定のタップ係数信号Ｃ＿ｗｋ及び時定数信号Ｃ＿ｔの初期値を送出しているものとする。当該初期値は、受信信号ＲＣＶに対して最適なインパルス応答特性を有していない可能性がある。

図１７に示すように、ＳＴ１０において、ＣＴＬＥ回路１１は、受信信号ＲＣＶを受けると、当該受信信号ＲＣＶに対して線形等化処理を実行し、等化信号ＥＱ１を生成する。生成された等化信号ＥＱ１は、ＤＦＥ回路１２ａに送出される。

ＳＴ２０において、ＤＦＥ回路１２ａは、等化信号ＥＱ１を受けると、当該等化信号ＥＱ１に対して、制御回路１５から送出されたタップ係数信号Ｃ＿ｗ１、及び時定数信号Ｃ＿ｔを適用した非線形等化処理を実行し、等化信号ＥＱ２を生成する。等化信号ＥＱ２の生成動作の詳細については後述する。生成された等化信号ＥＱ２は、サンプラ回路１３及びエラーサンプラ回路１４に送出される。

ＳＴ３０において、サンプラ回路１３及びエラーサンプラ回路１４はそれぞれ、等化信号ＥＱ２に基づき、サンプリング結果Ｄｓ及びエラーサンプリング結果Ｄｅを生成する。生成されたサンプリング結果Ｄｓ及びエラーサンプリング結果Ｄｅは、制御回路１５に送出される。

ＳＴ４０において、制御回路１５は、サンプリング結果Ｄｓ及びエラーサンプリング結果Ｄｅに基づき、タップ係数Ｗ１及びクロック信号ＤＦＥＣＬＫの時定数が最適化されたか否かを判定する。タップ係数Ｗ１及びクロック信号ＤＦＥＣＬＫの時定数が最適化されたと判定されなかった場合（ＳＴ４０；ｎｏ）、処理はＳＴ５０に進み、タップ係数Ｗ１及びクロック信号ＤＦＥＣＬＫの時定数が最適化されたと判定された場合（ＳＴ４０；ｙｅｓ）、処理はＳＴ６０に進む。

ＳＴ５０において、制御回路１５は、サンプリング結果Ｄｓ及びエラーサンプリング結果Ｄｅに基づき、所定のアルゴリズムにしたがって、タップ係数信号Ｃ＿ｗ１及び時定数信号Ｃ＿ｔを更新する。タップ係数信号Ｃ＿ｗ１及び時定数信号Ｃ＿ｔを更新する制御動作の詳細については、後述する。更新されたタップ係数信号Ｃ＿ｗ１及び時定数信号Ｃ＿ｔは、ＤＦＥ回路１２ａに送出され、ＳＴ２０〜ＳＴ４０が繰り返される。

ＳＴ６０において、制御回路１５は、最適化されたと判定されたタップ係数Ｗ１及びクロック信号ＤＦＥＣＬＫの時定数を生成し得るタップ係数信号Ｃ＿ｗ１及び時定数信号Ｃ＿ｔを以後の動作に適用する。

以上により、イコライザ回路１０の制御動作が終了する。

図１８は、第２実施形態に係るイコライザ回路の制御動作のうち、等化信号ＥＱ２の生成動作の一例を説明するためのフローチャートである。図１８は、図１７において説明されたＳＴ２０に対応する。

図１８に示すように、ＳＴ２１において、判定回路１２２は、クロック信号ＣＬＫ９０及びＣＬＫ２７０に基づいて、判定信号ＤＡＴ９０、／ＤＡＴ９０、ＤＡＴ２７０、及び／ＤＡＴ２７０を生成する。生成された判定信号ＤＡＴ９０、／ＤＡＴ９０、ＤＡＴ２７０、及び／ＤＡＴ２７０は、フィードバック回路１３２ａに送出される。

ＳＴ２２において、ＤＦＥクロック生成回路１２５ａは、クロック信号ＣＬＫ９０及びＣＬＫ２７０、並びにＳＴ５０において更新された時定数信号Ｃ＿ｔに基づいて、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成する。生成されたクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫは、フィードバック回路１３２ａに送出される。なお、ＳＴ２１及びＳＴ２２は、置換して実行されても、並列に実行されてもよい。

ＳＴ２３において、フィードバック回路１３２ａは、ＳＴ２１において生成された判定信号ＤＡＴ９０、／ＤＡＴ９０、ＤＡＴ２７０、及び／ＤＡＴ２７０、ＳＴ２２において生成されたクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫ、並びに制御回路１５から送出されたタップ係数信号Ｃ＿ｗ１に基づいて、等化信号ＥＱ２を生成する。

以上により、等化信号ＥＱ２の生成動作が終了する。

２．２．２ タップ係数信号の制御動作について
次に、第２実施形態に係るイコライザ回路の制御動作のうち、タップ係数信号Ｃ＿ｗ１の制御動作の詳細について説明する。

図１９は、第２実施形態に係るイコライザ回路の制御動作のうち、タップ係数信号Ｃ＿ｗ１の更新動作を説明するためのテーブルである。図１９は、図１７において説明されたＳＴ３０〜ＳＴ５０に対応する。

図１９に示すように、タップ係数信号Ｃ＿ｗ１の更新に際しては、サンプリングタイミング（以下、「サンプル時刻」とも言う）Ｔａ及びＴｃにおいて生成されたサンプリング結果Ｄｓと、サンプル時刻Ｔｃにおいて生成されたエラーサンプリング結果Ｔｅと、が用いられる。より具体的には、制御回路１５は、以下に示すケースＸ１からケースＸ８までの８ケースに応じて、タップ係数信号Ｃ＿ｗｋを増減させる。

例えば、ケースＸ１の場合、サンプリング結果Ｄｓがサンプル時刻Ｔｃ及びＴａにおいてそれぞれ“１”及び“０”と判定され、エラーサンプリング結果Ｄｅがサンプル時刻Ｔｃにおいて“０”と判定された場合、制御回路１５は、タップ係数信号Ｃ＿ｗ１を増加させると判定する。

また、ケースＸ３の場合、サンプリング結果Ｄｓがサンプル時刻Ｔｃ及びＴａにおいてそれぞれ“１”及び“０”と判定され、エラーサンプリング結果Ｄｅがサンプル時刻Ｔｃにおいて“１”と判定された場合、制御回路１５は、タップ係数信号Ｃ＿ｗ１を減少させると判定する。

続いて、上述の更新動作の具体例の一つについて、図２０及び図２１を用いて説明する。図２０及び図２１は、図１９において説明された各ケースのうち、それぞれケースＸ１及びケースＸ３に対応する。具体的には、図２０及び図２１では、横軸に時間、縦軸に電圧とした時の等化信号ＥＱ２の波形の一例が示される。より具体的には、図２０（Ａ）及び図２１（Ａ）では、サンプル時刻Ｔａ及びＴｃにおいてそれぞれサンプリングされるデータＡ１及びＡ２に対応する等化信号ＥＱ２の合成波形が示される。図２０（Ｂ）及び図２１（Ｂ）では、データＡ２に対応する等化信号ＥＱ２の波形が示される。図２０（Ｃ）及び図２１（Ｃ）では、データＡ１に対応する等化信号ＥＱ２の波形が示される。

まず、図２０を参照してケースＸ１について説明する。

図２０（Ａ）に示すように、サンプラ回路１３は、サンプル時刻Ｔａ及びＴｃの各々における等化信号ＥＱ２の電圧値と、電圧ＧＮＤ（例えば、０Ｖ）とを比較する。図２０（Ａ）の例では、サンプル時刻Ｔａにおける等化信号ＥＱ２の電圧値は電圧ＧＮＤよりも小さいため、サンプラ回路１３は、サンプル時刻Ｔａにおけるサンプリング結果Ｄｓが“０”であると判定する。また、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値は電圧ＧＮＤよりも大きいため、サンプラ回路１３は、サンプル時刻Ｔｃにおけるサンプリング結果Ｄｓが“１”であると判定する。

また、エラーサンプラ回路１４は、サンプリング結果Ｄｓが“１”となったサンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値と、電圧ＶＲＥＦとを比較する。図２０（Ａ）の例では、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値は電圧ＶＲＥＦより小さいため、エラーサンプラ回路１４は、サンプル時刻Ｔｃにおけるエラーサンプリング結果Ｄｅが“０”であると判定する。

上述のような判定結果が得られる図２０（Ａ）の等化信号ＥＱ２の波形は、図２０（Ｂ）に示されるデータＡ２に対応する波形と、図２０（Ｃ）に示されるデータＡ１に対応する波形に分離できる。すなわち、ケースＸ１では、図２０（Ｃ）のサンプル時刻Ｔｃにおいて、データＡ１に対応する波形の立ち上がり部分の残留誤差の除去が不十分であるため、データＡ１に対応する波形がデータＡ２に対応する波形に干渉していると考えられる。このため、制御回路１５は、タップ係数信号Ｃ＿ｗ１を増加させることによってフィードバック期間全体にわたるフィードバック量を大きくし、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値を電圧ＶＲＥＦに近づける。これにより、データＡ１に対応する波形の立ち上がり部分の残留誤差を低減することができる。

次に、図２１を参照してケースＸ３について説明する。

図２１（Ａ）に示すように、サンプラ回路１３は、サンプル時刻Ｔａ及びＴｃの各々における等化信号ＥＱ２の電圧値と、電圧ＧＮＤとを比較する。図２１（Ａ）の例では、サンプル時刻Ｔａにおける等化信号ＥＱ２の電圧値は電圧ＧＮＤよりも小さいため、サンプラ回路１３は、サンプル時刻Ｔａにおけるサンプリング結果Ｄｓが“０”であると判定する。また、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値は電圧ＧＮＤよりも大きいため、サンプラ回路１３は、サンプル時刻Ｔｃにおけるサンプリング結果Ｄｓが“１”であると判定する。

また、エラーサンプラ回路１４は、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値と、電圧ＶＲＥＦとを比較する。図２１（Ａ）の例では、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値は電圧ＶＲＥＦより大きいため、エラーサンプラ回路１４は、サンプル時刻Ｔｃにおけるエラーサンプリング結果Ｄｅが“１”であると判定する。

上述のような判定結果が得られる等化信号ＥＱ２の波形は、図２１（Ｂ）に示されるデータＡ２に対応する波形と、図２１（Ｃ）に示されるデータＡ１に対応する波形に分離できる。すなわち、ケースＸ３では、サンプル時刻Ｔｃにおいて、データＡ１に対応する波形の立ち上がり部分の残留誤差の除去が過剰であるため、データＡ１に対応する波形がデータＡ２に対応する波形に干渉していると考えられる。このため、制御回路１５は、タップ係数信号Ｃ＿ｗ１を減少させることによってフィードバック期間全体にわたるフィードバック量を小さくし、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値を電圧ＶＲＥＦに近づける。これにより、データＡ１に対応する波形の立ち上がり部分の残留誤差を低減することができる。

２．２．３ 時定数信号の制御動作について
次に、第２実施形態に係るイコライザ回路の制御動作のうち、時定数信号Ｃ＿ｔの制御動作の詳細について説明する。

図２２は、第２実施形態に係るイコライザ回路の制御動作のうち、時定数信号Ｃ＿ｔの更新動作を説明するためのテーブルである。図２２は、図１７において説明されたＳＴ３０〜ＳＴ５０に対応する。

図２２に示すように、タップ係数信号Ｃ＿ｔの更新に際しては、サンプル時刻Ｔａ及びＴｃにおいて生成されたサンプリング結果Ｄｓと、サンプル時刻Ｔｄにおいて生成されたエラーサンプリング結果Ｔｅと、が用いられる。より具体的には、制御回路１５は、以下に示すケースＹ１からケースＹ８までの８ケースに応じて、時定数信号Ｃ＿ｔを増減させる。

例えば、ケースＹ１の場合、サンプリング結果Ｄｓがサンプル時刻Ｔｃ及びＴａにおいてそれぞれ“１”及び“０”と判定され、エラーサンプリング結果Ｄｅがサンプル時刻Ｔｄにおいて“０”と判定された場合、制御回路１５は、時定数信号Ｃ＿ｔを減少させると判定する。

また、ケースＹ３の場合、サンプリング結果Ｄｓがサンプル時刻Ｔｃ及びＴａにおいてそれぞれ“１”及び“０”と判定され、エラーサンプリング結果Ｄｅがサンプル時刻Ｔｄにおいて“１”と判定された場合、制御回路１５は、時定数信号Ｃ＿ｔを増加させると判定する。

続いて、上述の更新動作の具体例の一つについて、図２３及び図２４を用いて説明する。図２３及び図２４は、図２２において説明された各ケースのうち、それぞれケースＹ１及びケースＹ３に対応する。具体的には、図２３及び図２４では、横軸に時間、縦軸に電圧とした時の等化信号ＥＱ２の波形の一例が示される。より具体的には、図２３（Ａ）及び図２４（Ａ）では、サンプル時刻Ｔａ及びＴｃにおいてそれぞれサンプリングされるデータＡ１及びＡ２に対応する等化信号ＥＱ２の合成波形が示される。図２３（Ｂ）及び図２４（Ｂ）では、データＡ２に対応する等化信号ＥＱ２の波形が示される。図２３（Ｃ）及び図２４（Ｃ）では、データＡ１に対応する等化信号ＥＱ２の波形が示される。

まず、図２３を参照してケースＹ１について説明する。

図２３（Ａ）に示すように、サンプラ回路１３は、サンプル時刻Ｔａ及びＴｃの各々における等化信号ＥＱ２の電圧値と、電圧ＧＮＤとを比較する。図２３（Ａ）の例では、サンプル時刻Ｔａにおける等化信号ＥＱ２の電圧値は電圧ＧＮＤよりも小さいため、サンプラ回路１３は、サンプル時刻Ｔａにおけるサンプリング結果Ｄｓが“０”であると判定する。また、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値は電圧ＧＮＤよりも大きいため、サンプラ回路１３は、サンプル時刻Ｔｃにおけるサンプリング結果Ｄｓが“１”であると判定する。

また、エラーサンプラ回路１４は、サンプル時刻Ｔｄにおける等化信号ＥＱ２の電圧値と、電圧ＶＲＥＦとを比較する。図２３（Ａ）の例では、サンプル時刻Ｔｄにおける等化信号ＥＱ２の電圧値は電圧ＶＲＥＦより小さいため、エラーサンプラ回路１４は、サンプル時刻Ｔｄにおけるエラーサンプリング結果Ｄｅが“０”であると判定する。

上述のような判定結果が得られる図２３（Ａ）の等化信号ＥＱ２の波形は、図２３（Ｂ）に示されるデータＡ２に対応する波形と、図２３（Ｃ）に示されるデータＡ１に対応する波形に分離できる。すなわち、ケースＹ１では、図２３（Ｃ）のサンプル時刻Ｔｄにおいて、データＡ１に対応する波形の立ち上がり部分の残留誤差の除去が不十分であるため、データＡ１に対応する波形がデータＡ２に対応する波形に干渉していると考えられる。このため、制御回路１５は、時定数信号Ｃ＿ｔを減少させることによって、フィードバック期間の後半部分のフィードバック量を大きくし、サンプル時刻Ｔｄにおける等化信号ＥＱ２の電圧値を電圧ＶＲＥＦに近づける。これにより、データＡ１に対応する波形の立ち上がり部分の残留誤差を低減することができる。

次に、図２４を参照してケースＹ３について説明する。

図２４（Ａ）に示すように、サンプラ回路１３は、サンプル時刻Ｔａ及びＴｃの各々における等化信号ＥＱ２の電圧値と、電圧ＧＮＤとを比較する。図２４（Ａ）の例では、サンプル時刻Ｔａにおける等化信号ＥＱ２の電圧値は電圧ＧＮＤよりも小さいため、サンプラ回路１３は、サンプル時刻Ｔａにおけるサンプリング結果Ｄｓが“０”であると判定する。また、サンプル時刻Ｔｃにおける等化信号ＥＱ２の電圧値は電圧ＧＮＤよりも大きいため、サンプラ回路１３は、サンプル時刻Ｔｃにおけるサンプリング結果Ｄｓが“０”であると判定する。

また、エラーサンプラ回路１４は、サンプル時刻Ｔｄにおける等化信号ＥＱ２の電圧値と、電圧ＶＲＥＦとを比較する。図２４（Ａ）の例では、サンプル時刻Ｔｄにおける等化信号ＥＱ２の電圧値は電圧ＶＲＥＦより大きいため、エラーサンプラ回路１４は、サンプル時刻Ｔｄにおけるエラーサンプリング結果Ｄｅが“１”であると判定する。

上述のような判定結果が得られる等化信号ＥＱ２の波形は、図２４（Ｂ）に示されるデータＡ２に対応する波形と、図２４（Ｃ）に示されるデータＡ１に対応する波形に分離できる。すなわち、ケースＹ３では、サンプル時刻Ｔｄにおいて、データＡ１に対応する波形の立ち上がり部分の残留誤差の除去が過剰であるため、データＡ１に対応する波形がデータＡ２に対応する波形に干渉していると考えられる。このため、制御回路１５は、時定数信号Ｃ＿ｔを増加させることによってフィードバック期間の後半部分のフィードバック量を小さくし、サンプル時刻Ｔｄにおける等化信号ＥＱ２の電圧値を電圧ＶＲＥＦに近づける。これにより、データＡ１に対応する波形の立ち上がり部分の残留誤差を低減することができる。

２．３ 本実施形態に係る効果
第２実施形態によれば、時定数信号Ｃ＿ｔの増減は、例えば、ＤＦＥクロック生成回路１２５ａ内の可変電流源Ｉ４Ａ及びＩ５Ａに流れる電流量の増減に対応する。すなわち、制御回路１５は、時定数信号Ｃ＿ｔに基づき、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫの立ち下がりの時定数を調整することができる。

また、サンプラ回路１３は、データＡ１に対応するサンプル時刻Ｔａにおけるサンプリング結果Ｄｓと、データＡ２に対応するサンプル時刻Ｔｃにおけるサンプリング結果Ｄｓと、を生成する。エラーサンプラ回路１４は、データＡ２のエッジ部分に対応するサンプル時刻Ｔｄにおけるエラーサンプリング結果Ｄｅを生成する。これにより、制御回路１５は、サンプル時刻Ｔａにおけるサンプリング結果Ｄｓ、サンプル時刻Ｔｃにおけるサンプリング結果Ｄｓ、及びサンプル時刻Ｔｄにおけるエラーサンプリング結果Ｄｅに基づき、時定数信号Ｃ＿ｔを大きくするか、小さくするかを判定することができる。なお、サンプル時刻Ｔｄは、フィードバック期間の後半部分に対応するため、制御回路１５は、エラーサンプリング結果Ｄｅを評価することにより、フィードバック期間の後半部分における残留誤差の除去が不十分であるか、過剰であるかを評価することができる。そして、制御回路１５は、当該評価の結果、残留誤差の除去が不十分である場合には時定数信号Ｃ＿ｔを減少させ、残留誤差の除去が過剰である場合には時定数信号Ｃ＿ｔを増加させることができる。したがって、より適応的にイコライザ回路のインパルス応答特性を改善することができる。

また、第２実施形態によれば、タップ係数信号Ｃ＿ｗｋの増減は、例えば、ＤＦＥクロック生成回路１２５ａ内の可変電流源Ｉ２Ａ及びＩ３Ａに流れる電流量の増減に対応する。すなわち、制御回路１５は、タップ係数信号Ｃ＿ｗｋに基づき、タップ係数Ｗｋを調整することができる。

また、サンプラ回路１３は、データＡ１に対応するサンプル時刻Ｔａにおけるサンプリング結果Ｄｓと、データＡ２に対応するサンプル時刻Ｔｃにおけるサンプリング結果Ｄｓと、を生成する。エラーサンプラ回路１４は、サンプル時刻Ｔｃにおけるエラーサンプリング結果Ｄｅを生成する。これにより、制御回路１５は、サンプル時刻Ｔａにおけるサンプリング結果Ｄｓ、サンプル時刻Ｔｃにおけるサンプリング結果Ｄｓ、及びサンプル時刻Ｔｃにおけるエラーサンプリング結果Ｄｅに基づき、タップ係数信号Ｃ＿ｗｋを大きくするか、小さくするかを判定することができる。このため、制御回路１５は、エラーサンプリング結果Ｄｅを評価することにより、フィードバック期間全体にわたる残留誤差の除去が不十分であるか、過剰であるかを評価することができる。そして、制御回路１５は、当該評価の結果、残留誤差の除去が不十分である場合にはタップ係数信号Ｃ＿ｗｋを減少させ、残留誤差の除去が過剰である場合にはタップ係数信号Ｃ＿ｗｋを増加させることができる。したがって、より適応的にイコライザ回路のインパルス応答特性を改善することができる。

３． 変形例
実施形態は、上述の第１実施形態及び第２実施形態で述べた形態に限らず、種々の変形が可能である。例えば、上述の第１実施形態及び第２実施形態においてそれぞれ説明されたＤＦＥクロック生成回路１２５及び１２５ａは、あくまで一例であり、例えば、他にも以下に示すような回路構成が適用可能である。なお、以下では、便宜的に、第２実施形態において説明されたＤＦＥクロック生成回路１２５ａに対する変形例を示すが、第１実施形態において説明されたＤＦＥクロック生成回路１２５に対しても同様の変形が可能なことは明らかである。

３．１ 第１変形例
図２５は、第１変形例に係るイコライザ回路のＤＦＥクロック生成回路の回路構成を説明するための回路図である。具体的には、図２５（Ａ）及び図２５（Ｂ）はそれぞれ、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成するための回路図の一例が示される。図２５（Ａ）及び図２５（Ｂ）はそれぞれ、第２実施形態において説明された図１６（Ａ）及び図１６（Ｂ）に対応する。

図２５（Ａ）及び図２５（Ｂ）に示すように、第１変形例に係るＤＦＥクロック生成回路１２５ｂは、第２実施形態に係るＤＦＥクロック生成回路１２５ａに含まれる可変電流源Ｉ４Ａ及びＩ５Ａに代えて、可変抵抗Ｒ６及びＲ７を含む。すなわち、図２５（Ａ）に示すように、可変抵抗Ｒ６は、トランジスタＴｒ２０の第２端に接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。また、図２５（Ｂ）に示すように、可変抵抗Ｒ７は、トランジスタＴｒ２２の第２端に接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。

また、可変抵抗Ｒ６及びＲ７はそれぞれ、制御回路１５から送出される時定数信号Ｃ＿ｔを受けると、当該時定数信号Ｃ＿ｔに応じて可変抵抗Ｒ６及びＲ７の抵抗値を調整することができる。これにより、ＤＦＥクロック生成回路１２５ｂは、ノードＮ１２と可変抵抗Ｒ６との間の経路が形成された際にノードＮ１２の電位がプルダウンされる量を調整することができる。また、ＤＦＥクロック生成回路１２５ｂは、ノードＮ１３と可変抵抗Ｒ７との間の経路が形成された際に、ノードＮ１３の電位がプルダウンされる量を調整することができる。すなわち、可変抵抗Ｒ６及びＲ７はそれぞれ、時定数信号Ｃ＿ｔに応じてクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫの立ち下がりの時定数を調整することができる。したがって、可変抵抗Ｒ６及びＲ７はそれぞれ、可変電流源Ｉ４Ａ及びＩ５Ａと同等の効果を奏することができる。

３．２ 第２変形例
図２６は、第２変形例に係るイコライザ回路のＤＦＥクロック生成回路の回路構成を説明するための回路図である。具体的には、図２６（Ａ）及び図２６（Ｂ）はそれぞれ、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成するための回路図の一例が示される。図２６（Ａ）及び図２６（Ｂ）はそれぞれ、第２実施形態において説明された図１６（Ａ）及び図１６（Ｂ）に対応する。

図２６（Ａ）に示すように、第２変形例に係るＤＦＥクロック生成回路１２５ｃは、トランジスタＴｒ２３、Ｔｒ２４、Ｔｒ２５、及びＴｒ２６、並びに可変電流源Ｉ４Ａを含む。トランジスタＴｒ２３及びＴｒ２４は、例えば、Ｐ型トランジスタであり、トランジスタＴｒ２５及びＴｒ２６は、例えば、Ｎ型トランジスタである。

トランジスタＴｒ２３は、電圧ＶＤＤが供給される第１端と、トランジスタＴｒ２４の第１端に接続される第２端と、クロック信号ＣＬＫ２７０が供給されるゲートと、を含む。トランジスタＴｒ２４は、ノードＮ１２に接続された第２端と、クロック信号ＣＬＫ２７０＿Ｄが供給されるゲートと、を含む。

トランジスタＴｒ２５は、ノードＮ１２に接続された第１端と、クロック信号ＣＬＫ２７０が供給されるゲートと、を含む。トランジスタＴｒ２６は、ノードＮ１２に接続された第１端と、クロック信号ＣＬＫ２７０＿Ｄが供給されるゲートと、を含む。可変電流源Ｉ４Ａは、トランジスタＴｒ２５の第２端及びトランジスタＴｒ２６の第２端と接続された入力端と、電圧ＶＳＳが供給される出力端と、を含む。

以上のようなＮＯＲ回路構成を適用することにより、ＤＦＥクロック生成回路１２５ｃは、クロック信号ＣＬＫ２７０に基づき、ノードＮ１２からクロック信号ＤＦＥＣＬＫを出力することができる。

また、可変電流源Ｉ４Ａは、制御回路１５から送出される時定数信号Ｃ＿ｔを受けると、当該時定数信号Ｃ＿ｔに応じて可変電流源Ｉ４Ａに流れる電流の大きさを調整することができる。これにより、ＤＦＥクロック生成回路１２５ｃは、ノードＮ１２と可変電流源Ｉ４Ａとの間の経路が形成された際にノードＮ１２の電位がプルダウンされる量を調整することができる。このため、可変電流源Ｉ４Ａは、時定数信号Ｃ＿ｔに応じてクロック信号ＤＦＥＣＬＫの立ち下がりの時定数を調整することができる。

図２６（Ｂ）の構成は、図２６（Ａ）の構成と略同様である。すなわち、図２６（Ｂ）に示すように、第２変形例に係るＤＦＥクロック生成回路１２５ｃは、トランジスタＴｒ２７、Ｔｒ２８、Ｔｒ２９、及びＴｒ３０、並びに可変電流源Ｉ５Ａを含む。トランジスタＴｒ２７及びＴｒ２８は、例えば、Ｐ型トランジスタであり、トランジスタＴｒ２９及びＴｒ３０は、例えば、Ｎ型トランジスタである。

トランジスタＴｒ２７は、電圧ＶＤＤが供給される第１端と、トランジスタＴｒ２８の第１端に接続される第２端と、クロック信号ＣＬＫ９０が供給されるゲートと、を含む。トランジスタＴｒ２８は、ノードＮ１３に接続された第２端と、クロック信号ＣＬＫ９０＿Ｄが供給されるゲートと、を含む。

トランジスタＴｒ２９は、ノードＮ１３に接続された第１端と、クロック信号ＣＬＫ９０が供給されるゲートと、を含む。トランジスタＴｒ３０は、ノードＮ１３に接続された第１端と、クロック信号ＣＬＫ９０＿Ｄが供給されるゲートと、を含む。可変電流源Ｉ５Ａは、トランジスタＴｒ２９の第２端及びトランジスタＴｒ３０の第２端と接続された入力端と、電圧ＶＳＳが供給される出力端と、を含む。

以上のようなＮＯＲ回路構成を適用することにより、ＤＦＥクロック生成回路１２５ｃは、クロック信号ＣＬＫ９０に基づき、ノードＮ１３からクロック信号／ＤＦＥＣＬＫを出力することができる。

また、可変電流源Ｉ５Ａは、制御回路１５から送出される時定数信号Ｃ＿ｔを受けると、当該時定数信号Ｃ＿ｔに応じて可変電流源Ｉ５Ａに流れる電流の大きさを調整することができる。これにより、ＤＦＥクロック生成回路１２５ｃは、ノードＮ１３と可変電流源Ｉ５Ａとの間の経路が形成された際にノードＮ１３の電位がプルダウンされる量を調整することができる。このため、可変電流源Ｉ５Ａは、時定数信号Ｃ＿ｔに応じてクロック信号／ＤＦＥＣＬＫの立ち下がりの時定数を調整することができる。

３．３ 第３変形例
第３変形例に係るＤＦＥクロック生成回路１２５ｄは、第２実施形態に係るＤＦＥクロック生成回路１２５ａと同様の構成を有するが、論理回路ＯＲ１及びＯＲ２に入力される信号が異なる。

図２７は、第３変形例に係るイコライザ回路のＤＦＥクロック生成回路の回路構成を説明するための回路図である。具体的には、図２７（Ａ）及び図２７（Ｂ）はそれぞれ、クロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成するための回路図の一例が示される。図２７（Ａ）及び図２７（Ｂ）はそれぞれ、第２実施形態において説明された図１６（Ａ）及び図１６（Ｂ）に対応する。

より具体的には、図２７（Ａ）に示すように、論理回路ＯＲ１には、クロック信号ＣＬＫ２７０及びＣＬＫ０が入力される。クロック信号ＣＬＫ０は、クロック信号ＣＬＫ２７０から９０度の位相遅れを有する信号であるため、クロック信号ＣＬＫ２７０＿Ｄと同等の効果を奏することができる。

同様に、図２７（Ｂ）に示すように、論理回路ＯＲ２には、クロック信号ＣＬＫ９０及びＣＬＫ１８０が入力される。クロック信号ＣＬＫ１８０は、クロック信号ＣＬＫ９０から９０度の位相遅れを有する信号であるため、クロック信号ＣＬＫ９０＿Ｄと同等の効果を奏することができる。

以上のように構成することにより、クロック信号ＣＬＫ２７０＿Ｄ及びＣＬＫ９０＿Ｄ等の新たなクロック信号を内部で生成することなく、既存のクロック信号のみでクロック信号ＤＦＥＣＬＫ及び／ＤＦＥＣＬＫを生成することができる。

４． その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…伝送システム、２…送信回路、４…伝送路、６…受信回路、１０…イコライザ回路、１１…ＣＴＬＥ回路、１２、１２ａ…ＤＦＥ回路、１３…サンプラ回路、１４…エラーサンプラ回路、１５…制御回路、１２１…加算器、１２２…判定回路、１２３−１，１２３−２，…，１２３−ｎ…フリップフロップ回路、１２４−１，１２４−２，…，１２４−ｎ…バッファ回路、１２５、１２５ａ、１２５ｂ、１２５ｃ、１２５ｄ…ＤＦＥクロック生成回路、１３１…入力回路、１３２、１３２ａ…フィードバック回路。

Claims (19)

1. 第１クロック信号に基づいて、第１信号のデジタル値を示す第２信号を生成する判定回路と、
   前記第１クロック信号に基づいて、立ち上がりの時定数よりも立ち下がりの時定数が大きい第２クロック信号を生成するクロック生成回路と、
   前記第２クロック信号に基づいて、前記第２信号を前記第１信号にフィードバックした第３信号を生成するフィードバック回路と、
   を含む非線形等化器を備えた、
   イコライザ回路。
2. 前記第２クロック信号の立ち上がりの開始から立ち下がりの開始までの期間は、前記第１クロック信号の立ち上がりの開始から立ち下がりの開始までの期間よりも短い、
   請求項１記載のイコライザ回路。
3. 前記第２クロック信号の立ち下がりの時定数を設定可能に構成された制御回路を更に備えた、
   請求項２記載のイコライザ回路。
4. 第１電圧に基づく前記第３信号の第１サンプリング結果と、前記第１電圧と異なる第２電圧に基づく前記第３信号の第２サンプリング結果と、を生成するサンプラ回路を更に備え、
   前記制御回路は、前記第１サンプリング結果及び前記第２サンプリング結果に基づいて、前記第２クロック信号の立ち下がりの時定数を設定する、
   請求項３記載のイコライザ回路。
5. 前記制御回路は、第１サンプル時刻における前記第１サンプリング結果、第２サンプル時刻における前記第１サンプリング結果、及び第３サンプル時刻における前記第２サンプリング結果に基づいて、前記第２クロック信号の立ち下がりの時定数を設定し、
   前記第１サンプル時刻は、前記第３信号内の第１データに対応し、
   前記第２サンプル時刻は、前記第３信号内において前記第１データの次に連続する第２データに対応し、
   前記第３サンプル時刻は、前記第２サンプル時刻から所定の時間経過した時刻である、
   請求項４記載のイコライザ回路。
6. 前記フィードバック回路は、前記第２信号に係数を乗じた信号を前記第１信号にフィードバックし、
   前記制御回路は、前記第１サンプリング結果及び前記第２サンプリング結果に基づいて、前記係数を設定する、
   請求項４記載のイコライザ回路。
7. 前記制御回路は、第１サンプル時刻における前記第１サンプリング結果、第２サンプル時刻における前記第１サンプリング結果、及び前記第２サンプル時刻における前記第２サンプリング結果に基づいて、前記係数を設定し、
   前記第１サンプル時刻は、前記第３信号内の第１データに対応し、
   前記第２サンプル時刻は、前記第３信号内において前記第１データの次に連続する第２データに対応する、
   請求項６記載のイコライザ回路。
8. 前記フィードバック回路は、
   前記第３信号が供給される第１端と、前記第２クロック信号が供給されるゲートと、を含む第１トランジスタと、
   前記第１トランジスタの第２端に電気的に接続された第１端と、前記第２信号が供給されるゲートと、を含む第２トランジスタと、
   前記第１トランジスタ及び前記第２トランジスタに流れる電流を供給する第１電流源と、
   を含む、
   請求項１記載のイコライザ回路。
9. 前記クロック生成回路は、
   前記第１クロック信号及び前記第１クロック信号から所定の位相遅れを有する第３クロック信号が入力される入力端と、前記第１クロック信号及び前記第３クロック信号の論理積結果を出力する出力端と、を含む論理回路と、
   第３電圧が供給される第１端と、前記第２クロック信号を出力する第１ノードに電気的に接続された第２端と、前記論理積結果が供給されるゲートと、を含む第３トランジスタと、
   前記第１ノードに電気的に接続された第１端と、前記論理積結果が供給されるゲートと、を含む第４トランジスタと、
   前記第４トランジスタに流れる電流を供給する第２電流源と、
   を含む、
   請求項８記載のイコライザ回路。
10. 前記第１電流源は、第１可変電流源を含み、
    前記第２電流源は、第２可変電流源を含み、
    前記第１可変電流源及び前記第２可変電流源に流れる電流の大きさを設定可能に構成された制御回路、を更に備える、
    請求項９記載のイコライザ回路。
11. 前記クロック生成回路は、
    第３電圧が供給される第１端と、前記第１クロック信号が供給されるゲートと、を含む第３トランジスタと、
    前記第３トランジスタの第２端と電気的に接続された第１端と、前記第２クロック信号を出力する第１ノードに電気的に接続された第２端と、前記第１クロック信号から所定の位相遅れを有する第３クロック信号が供給されるゲートと、を含む第４トランジスタと、
    前記第１ノードに電気的に接続された第１端と、前記第１クロック信号が供給されるゲートと、を含む第５トランジスタと、
    前記第１ノードに電気的に接続された第１端と、前記第３クロック信号が供給されるゲートと、を含む第６トランジスタと、
    前記第５トランジスタ及び前記第６トランジスタに流れる電流を供給する第２電流源と、
    を含む、
    請求項８記載のイコライザ回路。
12. 前記第１電流源は、第１可変電流源を含み、
    前記第２電流源は、第２可変電流源を含み、
    前記第１可変電流源及び前記第２可変電流源に流れる電流の大きさを設定可能に構成された制御回路、を更に備える、
    請求項１１記載のイコライザ回路。
13. 第１クロック信号に基づいて、第１信号のデジタル値を示す第２信号を生成することと、
    前記第１クロック信号に基づいて、立ち上がりの時定数よりも立ち下がりの時定数が大きい第２クロック信号を生成することと、
    前記第２クロック信号に基づいて、前記第２信号を前記第１信号にフィードバックした第３信号を生成することと、
    を備えた、イコライザ回路の制御方法。
14. 前記第２クロック信号の立ち上がりの開始から立ち下がりの開始までの期間は、前記第１クロック信号の立ち上がりの開始から立ち下がりの開始までの期間よりも短い、
    請求項１３記載の制御方法。
15. 前記第２クロック信号の立ち下がりの時定数を設定することを更に備えた、
    請求項１４記載の制御方法。
16. 第１電圧に基づく前記第３信号の第１サンプリング結果を生成することと、
    前記第１電圧と異なる第２電圧に基づく前記第３信号の第２サンプリング結果を生成することと、
    を更に備え、
    前記設定することは、前記第１サンプリング結果及び前記第２サンプリング結果に基づいて、前記第２クロック信号の立ち下がりの時定数を設定することを含む、
    請求項１５記載の制御方法。
17. 前記時定数を設定することは、第１サンプル時刻における前記第１サンプリング結果、第２サンプル時刻における前記第１サンプリング結果、及び第３サンプル時刻における前記第２サンプリング結果に基づいて、前記第２クロック信号の立ち下がりの時定数を設定することを含み、
    前記第１サンプル時刻は、前記第３信号内の第１データに対応し、
    前記第２サンプル時刻は、前記第３信号内において前記第１データの次に連続する第２データに対応し、
    前記第３サンプル時刻は、前記第２サンプル時刻から所定の時間経過した時刻である、
    請求項１６記載の制御方法。
18. 前記第３信号を生成することは、前記第２信号に係数を乗じた信号を前記第１信号にフィードバックすることを含み、
    前記第１サンプリング結果及び前記第２サンプリング結果に基づいて、前記係数を設定することを更に備えた、
    請求項１６記載の制御方法。
19. 前記係数を設定することは、第１サンプル時刻における前記第１サンプリング結果、第２サンプル時刻における前記第１サンプリング結果、及び前記第２サンプル時刻における前記第２サンプリング結果に基づいて、前記係数を設定することを含み、
    前記第１サンプル時刻は、前記第３信号内の第１データに対応し、
    前記第２サンプル時刻は、前記第３信号内において前記第１データの次に連続する第２データに対応する、
    請求項１８記載の制御方法。