JP2023003318A - 半導体集積回路、受信装置、メモリシステム及び半導体記憶装置 - Google Patents

半導体集積回路、受信装置、メモリシステム及び半導体記憶装置 Download PDF

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Abstract

【課題】メモリ領域を有効利用できる。【解決手段】半導体集積回路は、データ信号に同期して間欠的に論理が切り替わるストローブ信号を受信する受信回路と、前記受信回路で受信された前記ストローブ信号に含まれる少なくとも直流成分を含む低域成分を抽出して第１信号を出力する出力回路と、前記第１信号の信号レベルを閾値レベルと比較する比較回路と、を備え、前記受信回路は、前記比較回路による比較結果に基づいて、前記ストローブ信号の前記低域成分と異なる高周波成分のブースト量を可変させる。【選択図】図３

Description

本発明の一実施形態は、半導体集積回路、受信装置、メモリシステム及び半導体記憶装置に関する。
高速信号伝送を行う高速信号経路では、信号経路上で符号間干渉（ＩＳＩ：InterSymbol Interference）が生じるおそれがある。ＩＳＩとは、現在の信号レベルがその直前の信号レベルの影響を受ける現象である。ＩＳＩは、直前の信号レベルが定まらないランダム信号のような場合に生じ、クロック信号のように直前の信号レベルが一意に定まる信号では、生じないことが知られている。
ＩＳＩを抑制するために、高速信号経路の受信側にイコライザを設けるのが一般的である。イコライザを設けることで、受信信号の高周波成分をブーストすることなどで整形することができる。
メモリを制御するインタフェースのようなパラレル信号伝送では、データとストローブ信号とを同期させて伝送することが多い。データとストローブ信号は、間欠的に送受される。ストローブ信号は、データを送信する間は、データの数（すなわち、伝送するデータのビット数）に応じて論理が規則的に変化するクロッキング動作（又はトグリング動作）を行う。よって、データを送信する間、ストローブ信号には、本来的にはＩＳＩが生じない。
しかしながら、データとストローブ信号は、間欠的に送受されるため、データが送信され始めた当初期間だけは、ストローブ信号がＩＳＩの影響を受ける。このため、従来は、ストローブ信号を受信する側では、ストローブ信号をイコライザに入力して、ＩＳＩの影響を抑制していた。上述したように、ストローブ信号がＩＳＩの影響を受けるのは、データが送信を開始した当初期間のみであるにもかかわらず、データの送信期間の全域にわたって、ストローブ信号の高周波成分をブーストしていたため、ストローブ信号用のイコライザの消費電力が必要以上に大きくなることがある。
特表２０１８－５３０７９９号公報
そこで、本発明の一実施形態では、電力消費を抑制するとともに、高速かつ安定に信号を送受することができる半導体集積回路、受信装置、メモリシステム及び半導体記憶装置を提供するものである。
上記の課題を解決するために、本発明の一実施形態によれば、データ信号に同期して間欠的に論理が切り替わるストローブ信号を受信する受信回路と、
前記受信回路で受信された前記ストローブ信号に含まれる少なくとも直流成分を含む低域成分を抽出して第１信号を出力する出力回路と、
前記第１信号の信号レベルを閾値レベルと比較する比較回路と、を備え、
前記受信回路は、前記比較回路による比較結果に基づいて、前記ストローブ信号の前記低域成分と異なる高周波成分のブースト量を可変させる、半導体集積回路が提供される。
一実施形態によるメモリシステムの概略構成を示すブロック図。 一つの物理ブロックの回路構成の一例を示す回路図。 コントローラ・インタフェース回路と、ＮＡＮＤバスと、ＮＡＮＤインタフェース回路との内部構成を示すブロック図。 コントローラ・インタフェース回路とＮＡＮＤインタフェース回路内の各部の動作タイミング図。 コントローラ・インタフェース回路と、ＮＡＮＤバスと、ＮＡＮＤインタフェース回路との内部構成を示すブロック図。 第２の実施形態に係るＤＱＳレシーバの内部構成の一例を示す回路図。 ＤＱＳレシーバ内のＣＴＬＥの周波数特性とアンプの周波数特性を示す図。 ＤＱＳレシーバ内のＣＴＬＥの周波数特性とアンプの周波数特性を示す図 第３の実施形態に係るＡＤＣ及びＤＱＳレシーバの内部構成を示す回路図。 図８のＡＤＣ及びＤＱＳレシーバの動作タイミング図。
以下、図面を参照して、半導体集積回路、受信装置、メモリシステム及び半導体記憶装置の実施形態について説明する。以下では、半導体集積回路、受信装置、メモリシステム及び半導体記憶装置の構成部分を中心に説明するが、半導体集積回路、受信装置、メモリシステム及び半導体記憶装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
（第１の実施形態）
図１は第１の実施形態に係るメモリシステム１の概略構成を示すブロック図である。図１のメモリシステム１は、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリと称する）２を用いたＳＳＤの構成を示している。なお、図１のメモリシステム１は、ＳＳＤ以外の種々のシステム、例えばＳＤカード、ＵＳＢ（Universal Serial Bus）メモリ、ＵＦＳ（Universal Flash Storage）デバイス、ＭＭＣ（Multi Media Card）等にも適用可能である。また、図１のメモリシステム１は、ＮＡＮＤメモリ以外の不揮発メモリ（例えば、ＭＲＡＭ：Magnetoresistive Random Access Memory、ＲｅＲＡＭ：Resistive Random Access Memory、ＰＲＡＭ：Phase-change Random Access Memoryなど）を用いたシステムや、揮発メモリ（例えば、ＤＲＡＭ：Dynamic Random Access MemoryやＳＲＡＭ：Static Random Access Memoryなど）を用いたシステムにも適用可能である。
図１のメモリシステム１は、ＮＡＮＤメモリ２と、コントローラ３とを備えている。ＮＡＮＤメモリ２の具体的な構成については後述する。
コントローラ３は、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に接続され、ＮＡＮＤメモリ２を制御する。コントローラ３は、ホストバス５を介してホスト機器（以下、単にホストと称する）６に接続されうる。コントローラ３は、ホストバス５を介してホスト６から受信した命令に応答して、ＮＡＮＤバス４を介してＮＡＮＤメモリ２にアクセスする。ホスト６は、例えばパーソナルコンピュータ又はサーバ等の電子機器である。ホストバス５は、例えばＰＣＩｅ（TM）、ＵＦＳ、Ethernet（TM）などのインタフェース規格に従ったバスである。ＮＡＮＤバス４は、Toggle IFなどのインタフェース規格に従ったバスである。すなわち、コントローラ３は、ホスト６及びＮＡＮＤメモリ２それぞれとの間で、所定のインタフェース規格に準じて信号の送受信を行う。
コントローラ３は、ホストインタフェース回路（ホスト Ｉ／Ｆ）１１、内蔵メモリ（ＲＡＭ）１２、プロセッサ（ＣＰＵ）１３、バッファメモリ１４、ＮＡＮＤインタフェース回路（ＮＡＮＤ Ｉ／Ｆ）１５、及びＥＣＣ（Error Checking and Correcting）回路１６を備えている。
ホストインタフェース回路１１は、ホストバス５を介してホスト６と接続され、ホスト６から受信した命令及びデータを、それぞれＣＰＵ１３及びバッファメモリ１４に転送する。またホストインタフェース回路１１は、ＣＰＵ１３の命令に応答して、バッファメモリ１４に記憶されたデータをホスト６へ転送する。
ＣＰＵ１３は、コントローラ３の動作を制御する。例えばＣＰＵ１３は、ホスト６から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路１５に対して書き込み命令を発行する。ＣＰＵ１３は、読み出し及び消去の際には、それぞれに応答して、ＮＡＮＤインタフェース回路１５に対して読み出し命令及び消去命令を発行する。またＣＰＵ１３は、ＮＡＮＤメモリ２を管理するための様々な処理を実行する。この様々な処理は、ガベージコレクション、リフレッシュ、及びウェアレベリングを含む。なお、以下で説明するコントローラ３の動作はファームウェアをＣＰＵ１３が実行することで実現されても良いし、又はハードウェアで実現されても良い。
ＮＡＮＤインタフェース回路１５は、ＮＡＮＤバス４を介してＮＡＮＤメモリ２と接続され、ＮＡＮＤメモリ２との通信を司る。そして、ＮＡＮＤインタフェース回路１５は、ＣＰＵ１３から受信した書き込み命令に基づき、書き込むべきデータ及び制御信号をＮＡＮＤメモリ２に送信する。書き込むべきデータはデータＤＱとして送信される。制御信号にはストローブ信号ＤＱＳが含まれる。また、ＮＡＮＤインタフェース回路１５は、ＣＰＵ１３から受信した読み出し命令に基づき、ＮＡＮＤメモリ２に読み出し要求を行って、ＮＡＮＤメモリ２からの読み出し対象のデータ及び制御信号を受信する。読み出し対象のデータはデータＤＱとして受信される。制御信号はストローブ信号ＤＱＳを含む。バッファメモリ１４は、書き込むべきデータや読み出し対象のデータを一時的に記憶する。ＮＡＮＤインタフェース回路１５は、ＮＡＮＤメモリ２からＮＡＮＤバス４を介して送信されたデータＤＱとストローブ信号ＤＱＳを受信して、データＤＱをストローブ信号ＤＱＳでサンプリングした後にバッファメモリ１４に読み出し対象のデータとして一時的に書き込む制御を行う。また、ＮＡＮＤインタフェース回路１５は、ＣＰＵ１３からの指示に従って、書き込むべきデータに対応するデータＤＱをストローブ信号ＤＱＳに同期化してＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信する。ＮＡＮＤインタフェース回路１５の詳細な内部構成及び動作は後述する。
ＲＡＭ１２は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、ＣＰＵ１３の作業領域として使用される。ＲＡＭ１２は、ＣＰＵ１３が実行するファームウェアや、ＮＡＮＤメモリ２を管理するための各種の管理情報等を記憶する。
ＥＣＣ回路１６は、ＮＡＮＤメモリ２に格納されるデータに関する誤り検出及び誤り訂正に関する処理を行う。ＥＣＣ回路１６は、符号化器１６ａと復号器１６ｂを有する。符号化器１６ａは、データの書き込みに伴って誤り訂正符号を生成して、これを書き込みデータに付加する。復号器１６ｂは、ＮＡＮＤメモリ２から読み出したデータに含まれるエラーを検出し、検出したエラーを誤り訂正符号により訂正する。
次に、ＮＡＮＤメモリ２の構成について説明する。図１に示すように、ＮＡＮＤメモリ２は、コントローラ・インタフェース回路（コントローラＩ／Ｆ）２０、メモリセルアレイ２１、ロウデコーダ２２、ドライバ回路２３、カラム制御回路２４、レジスタ群２５、及びシーケンサ２６を備える。コントローラ・インタフェース回路（コントローラＩ／Ｆ）２０、ロウデコーダ２２、ドライバ回路２３、カラム制御回路２４、レジスタ群２５、及びシーケンサ２６は、メモリセルアレイ２１の周辺回路である。
コントローラ・インタフェース回路２０は、ＮＡＮＤバス４を介してコントローラ３と接続され、コントローラ３との通信を司る。コントローラ・インタフェース回路２０は、コントローラ３からＮＡＮＤバス４を介して送信されてきたデータＤＱとストローブ信号ＤＱＳを受信して、データＤＱをストローブ信号ＤＱＳでサンプリングした後にメモリセルアレイ２１に書き込む制御を行う。また、コントローラ・インタフェース回路２０は、コントローラ３からの読み出し要求に従って、メモリセルアレイ２１から読み出したデータに対応するデータＤＱをストローブ信号ＤＱＳに同期化してＮＡＮＤバス４を介してコントローラ３に送信する。コントローラ・インタフェース回路２０の詳細な内部構成及び動作は後述する。
メモリセルアレイ２１は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックを備えている。メモリセルアレイ２１の構成は後に詳述する。メモリセルアレイ２１に対するデータの読み書きは、コントローラ３により制御される。
ロウデコーダ２２は、複数のブロックのいずれかを選択し、更に選択したブロックにおけるロウ方向を選択する。ドライバ回路２３は、選択されたブロックに対して、ロウデコーダ２２を介して電圧を供給する。
カラム制御回路２４は、データの読み出し時には、メモリセルアレイ２１から読み出されたデータをセンスし、必要な演算を行う。そして、必要な演算後のデータは、コントローラ・インタフェース回路２０を介してコントローラ３に出力される。カラム制御回路２４は、データの書き込み時には、コントローラ３から受信された書き込むべきデータに対応する信号を、メモリセルアレイ２１に転送する。
レジスタ群２５は、アドレスレジスタやコマンドレジスタなどを有する。アドレスレジスタは、コントローラ３から受信したアドレスを記憶する。コマンドレジスタは、コントローラ３から受信したコマンドを記憶する。
シーケンサ２６は、レジスタ群２５に記憶された種々の情報に基づき、ＮＡＮＤメモリ２の動作を制御する。
次に、メモリセルアレイ２１の具体的な構成について説明する。メモリセルアレイ２１に対しては、ページを単位としてデータの書き込み及び読み出しが行われる。ページのサイズは、例えば１６ｋバイト（１３１０７２ビット）である。なお、ページのサイズはこの例に限定されず任意である。ＮＡＮＤメモリ２では、データの上書きができないため、書き込みを行うには、事前にデータの消去を行わなければならない。データの消去は、複数のページを含むブロック単位で行われる。本実施形態では、複数のワード線に接続された複数のページを物理ブロックと呼ぶ。
図２は一つの物理ブロックＰＢの具体的構成の一例を示す回路図である。図２は、３２本のワード線ＷＬ０～ＷＬ３１が接続される物理ブロックＰＢの回路構成を示している。図２において、１本のワード線ＷＬと複数のビット線ＢＬに接続される複数のメモリセルによる構成がページＰＧであり、複数のワード線ＷＬ０～ＷＬ３１に接続される複数のページＰＧによる構成が物理ブロックＰＢである。
図２に示すように、複数のメモリセルが縦続接続されたＮＡＮＤストリングＮＳが例えばｍ個（ｍは例えば１６ｋ）、ワード線ＷＬ０～ＷＬ３１が延びる方向（以下、ワード線方向）に配置されている。各ＮＡＮＤストリングＮＳの一端側に選択トランジスタＳＴ１が接続され、他端側に選択トランジスタＳＴ２が接続されている。各選択トランジスタＳＴ１のドレインには、対応するビット線ＢＬ［０：ｍ－１］が接続されている。選択トランジスタＳＴ１のゲートに入力されるゲート信号ＳＧＤは、ワード線方向に並ぶすべての選択トランジスタＳＴ１をオン又はオフする。選択トランジスタＳＴ２のゲートに入力されるゲート信号ＳＧＳは、ワード線方向に並ぶすべての選択トランジスタＳＴ２をオン又はオフする。
上述したように、ＮＡＮＤメモリ２とコントローラ３は、ＮＡＮＤバス４を介して高速にデータＤＱを送受することができる。コントローラ３は、ＮＡＮＤメモリ２のメモリセルアレイ２１に、送信するデータＤＱに対応するデータを書き込む際には、メモリセルアレイ２１における書き込み対象のメモリセルを特定するアドレス情報を、ＮＡＮＤバス４を介して送信する。また、コントローラ３は、書き込み対象のメモリセルに書き込むべきデータＤＱと、データＤＱに同期したストローブ信号ＤＱＳとを、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信する。コントローラ３は、メモリセルアレイ２１に書き込まれて記憶されたデータを読み出す際には、メモリセルアレイ２１における読み出し対象のメモリセルを特定するアドレス情報を、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信する。ＮＡＮＤメモリ２は、そのアドレス情報に基づいて読み出されたデータに対応するデータＤＱと、データＤＱに同期したストローブ信号ＤＱＳとを、ＮＡＮＤバス４を介してコントローラ３に送信する。
このように、ＮＡＮＤバス４で送受されるデータＤＱは、ストローブ信号ＤＱＳに同期しており、データＤＱとストローブ信号ＤＱＳがともにＮＡＮＤバス４で送受される。受信側では、受信されたストローブ信号ＤＱＳで、受信されたデータＤＱをサンプリングすることで、クロック信号を別に送受しなくても、送信側と受信側でデータＤＱを同期化することができる。
図３は、コントローラ３のＮＡＮＤインタフェース回路１５と、ＮＡＮＤバス４と、ＮＡＮＤメモリ２のコントローラ・インタフェース回路２０と、のデータ読み出しに関連する構成を示すブロック図である。
ＮＡＮＤバス４は、バスＢ１と、２本の信号線ＳＩ１と、２本の信号線ＳＩ２とを有する。バスＢ１は、８ビット分のデータＤＱをパラレルに送受する。２本の信号線ＳＩ１は、データＤＱに同期したストローブ信号ＤＱＳを差動で送受する。２本の信号線ＳＩ２は、ＮＡＮＤメモリ２においてストローブ信号ＤＱＳを生成するのに用いられる基準信号ＲＥを差動で送受する。
データ読み出し時には、８ビットデータＤＱと差動のストローブ信号ＤＱＳがＮＡＮＤメモリ２からＮＡＮＤバス４を介してコントローラ３に送信される。一方、差動の基準信号ＲＥは、コントローラ３からＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信される。
ＮＡＮＤメモリ２のコントローラ・インタフェース回路２０は、基準信号レシーバ３１（ＲＣＶ）と、分配器３２と、ＤＱマルチプレクサ（ＭＵＸ）３３と、ＤＱＳマルチプレクサ（ＭＵＸ）３４と、ＤＱ送信バッファ３５と、ＤＱＳ送信バッファ３６とを有する。
基準レシーバ３１は、コントローラ３からＮＡＮＤバス４を介して送信された差動の基準信号ＲＥを受信する。分配器３２は、受信された基準信号ＲＥをＤＱマルチプレクサ３３とＤＱＳマルチプレクサ３４に分配する。
ＤＱマルチプレクサ３３は、メモリセルアレイ２１から読み出された８ビットのデータＤＱを、分配器３２で分配された基準信号ＲＥに同期化させて出力する。ＤＱＳマルチプレクサ３４は、ＤＱマルチプレクサ３３がデータＤＱの同期化に用いた基準信号ＲＥに基づいて差動のストローブ信号ＤＱＳを生成する。ＤＱＳマルチプレクサ３４には、０レベルの電位信号と１レベルの電位信号が入力されており、２つの電位信号の一方を選択して出力することで、ストローブ信号ＤＱＳが生成される。
ＤＱ送信バッファ３５は、ＤＱマルチプレクサ３３から出力された８ビットのデータＤＱの周波数特性を調整する等化処理を行い、等化処理後の８ビットのデータＤＱをＮＡＮＤバス４に送信する。ＤＱＳ送信バッファ３６は、ＤＱＳマルチプレクサ３４から出力された差動のストローブ信号ＤＱＳを等化するとともに単相に変換し、等化された単相のストローブ信号ＤＱＳをＮＡＮＤバス４に送信する。
コントローラ３のＮＡＮＤインタフェース回路１５は、ＤＱレシーバ（ＲＣＶ）４１と、ＤＱＳレシーバ（受信回路、ＲＣＶ）４２と、ローパスフィルタ（出力回路、ＬＰＦ）４３と、比較器（比較回路）４４と、９０度移相器４５と、サンプラ４６と、ＰＬＬ回路４７と、基準信号送信バッファ４８と、バッファ４９ａと、バッファ４９ｂとを有する。
ＤＱレシーバ４１は、ＮＡＮＤメモリ２からＮＡＮＤバス４を介して送信された８ビットのデータＤＱを受信する。この８ビットのデータＤＱは、読み出し対象のデータＤＱである。この際、ＤＱ用レシーバ４１は、受信したデータＤＱの高周波成分をブーストさせる処理を行ってＩＳＩの影響を抑制させてもよい。
ＤＱＳレシーバ４２は、比較器４４による比較結果に基づいて、受信されたストローブ信号ＤＱＳの高周波成分のブースト量を可変させるイコライザ機能を備えている。ブースト量とは、直流成分のゲインと交流成分のピークゲインとの差分を意味する。このように、ＤＱＳレシーバ４２は、ＤＱレシーバ４１とは異なり、高周波成分のブースト量を可変させることができるため、必要でない場合はブースト量を下げることで、消費電力を低減することができる。ＤＱＳレシーバ４２は、差動のストローブ信号ＤＱＳを例えば単相のストローブ信号ＤＱＳに変換して出力する。なお、ＤＱＳレシーバ４２は、差動のストローブ信号ＤＱＳを差動のままで出力してもよい。
ローパスフィルタ４３（出力回路）は、ＤＱＳレシーバ４２から出力されたストローブ信号ＤＱＳに含まれる少なくとも直流成分を含む低域成分を抽出して第１信号を出力する。
比較器４４は、第１信号の信号レベルを閾値レベルと比較する。閾値レベルは例えば、ＮＡＮＤインタフェース回路１５の電源電圧ＶＤＤの１／４程度に設定される。なお、閾値レベルは、任意の信号レベルに可変に設定できるようにしてもよい。
比較器４４は、第１信号の信号レベルが閾値レベル以下か、閾値レベルより高いかを示す比較結果信号をＤＱＳレシーバ４２に送信する。ＤＱＳレシーバ４２は、比較器４４の比較結果信号に基づいて、ストローブ信号ＤＱＳの低域成分と異なる高周波成分のブースト量を可変させる。より具体的には、ＤＱＳレシーバ４２は、比較結果信号に基づいて、ストローブ信号ＤＱＳの直流成分のゲインを変えずに高周波成分のゲインを調整する。比較器４４は、第１信号の信号レベルが閾値レベル以下であれば、ストローブ信号ＤＱＳ無しと判断し、第１信号の信号レベルが閾値レベルより大きければ、ストローブ信号ＤＱＳ有りと判断する。
９０度移相器４５は、ＤＱＳレシーバ４２の出力信号（すなわち、ストローブ信号ＤＱＳ）の位相を９０度シフトさせる。９０度移相器４５を設けることで、データＤＱをストローブ信号ＤＱＳでサンプリングする際のセットアップ時間やホールド時間を確保する。
サンプラ４６は、ＤＱレシーバ４１から出力されたデータＤＱを、９０度移相器４５から出力されたストローブ信号ＤＱＳに基づいてサンプリングする。コントローラ３は、サンプラ４６でサンプリングされたデータＤＱを読み出しデータとして扱い、ＥＣＣ回路１６に送信するなどの処理を行う。
なお、ＤＱレシーバ４１から出力されたデータＤＱを、バッファ４９ａを介してサンプラ４６に入力してもよい。同様に、９０度移相器４５から出力されたストローブ信号ＤＱＳを、バッファ４９ｂを介してサンプラ４６に入力してもよい。バッファ４９ａ、４９ｂは、データＤＱ、ストローブ信号ＤＱＳをバッファリングする機能を有する他、遅延調整の機能を持っていてもよい。バッファ４９ａ、４９ｂは、分配器３２と同等の機能を有する。
ＰＬＬ回路４７は、ストローブ信号ＤＱＳの基準信号ＲＥに対応するクロック信号を生成する。ＰＬＬ回路４７は、ＮＡＮＤメモリ２がメモリセルアレイ２１からデータＤＱを読み出すタイミングに合わせて、ある周波数を有するクロック信号を間欠的に出力する。ＰＬＬ回路４７で生成されたクロック信号は、基準信号送信バッファ４８にて差動の基準信号ＲＥに変換されて、ＮＡＮＤバス４を介してＮＡＮＤメモリ２に送信される。
図４は図３に示したコントローラ・インタフェース回路２０とＮＡＮＤインタフェース回路１５の各部による動作のタイミング図である。コントローラ３がＮＡＮＤメモリ２にデータ読み出しを要求する場合、時刻ｔ１でＰＬＬ回路４７は、クロック信号を出力し始める。この基準信号ＲＥは、ＮＡＮＤバス４を介してＮＡＮＤメモリのコントローラ・インタフェース回路２０の基準レシーバ３１で受信される。分配器３２は、受信された基準信号ＲＥをＤＱマルチプレクサ３３とＤＱＳマルチプレクサ３４に送信する。
ＮＡＮＤメモリ２は、読み出し要求のあったデータＤＱを事前にメモリセルアレイ２１から読み出して、不図示のキャッシュメモリに一時期に記憶しておく。時刻ｔ２以降に、キャッシュメモリは、読み出したデータＤＱをストローブ信号ＤＱＳに同期させて、ストローブ信号ＤＱＳとともに、ＮＡＮＤバス４を介してコントローラ３に送信する。コントローラ３のＮＡＮＤインタフェース回路１５は、ＮＡＮＤメモリ２からＮＡＮＤバス４を介して送信されたデータＤＱとストローブ信号ＤＱＳを受信する。より具体的には、データＤＱはＤＱレシーバ４１で受信され、ストローブ信号ＤＱＳはＤＱＳレシーバ４２で受信される。
ストローブ信号ＤＱＳは、図４に示すように、時刻ｔ２にＤＱＳレシーバ４２で受信され始めた時点では、直前の信号論理がロウレベルである。このため、時刻ｔ２から所定期間Ｔ（＝ｔ３－ｔ２）の間はＩＳＩが生じて、図４の中段の波形ＤＱＳ１（ＲＸ）に示すように、受信されたストローブ信号ＤＱＳの波形が不安定になる。このため、コントローラ３のＮＡＮＤインタフェース回路１５において、ローパスフィルタ４３は受信されたストローブ信号ＤＱＳに含まれる少なくとも直流成分を含む低域成分を抽出して第１信号ＬＯＵＴを出力し、比較器４４はこの第１信号ＬＯＵＴの信号レベルと閾値レベル（例えばＶＤＤ／４）とを比較し、第１信号ＬＯＵＴの信号レベルが閾値レベルに一致する時刻ｔ３までの期間Ｔ＝ｔ３－ｔ２に、ＤＱＳレシーバ４２は受信されたストローブ信号ＤＱＳの高周波成分をブーストする。この結果、図４の最下段の波形ＤＱＳ（ＲＸ）に示すように、ＤＱＳレシーバ４２は、高周波成分がブーストされて波形が安定したストローブ信号ＤＱＳを出力する。
時刻ｔ３以降は、時刻ｔ３の直前の信号論理が不定でないため、受信されたストローブ信号ＤＱＳはＩＳＩの影響を受けなくなる。このため、ＤＱＳレシーバ４２は、受信されたストローブ信号ＤＱＳの高周波成分のブースト量を低くする。これにより、ＤＱＳレシーバ４２の消費電力を低減できる。
その後、コントローラ３は、時刻ｔ４でＰＬＬ回路４７からのクロック信号の送信を停止する。これを受けて、時刻ｔ５でＮＡＮＤメモリ２はデータＤＱとストローブ信号ＤＱＳの送信を停止する。これにより、コントローラ３のＤＱＳレシーバ４２に入力されるローパスフィルタ４３からの第１信号ＬＯＵＴの信号レベルが閾値以下となる。ＤＱＳレシーバ４２は、比較器４４による比較結果に基づいて、ＤＱＳ無しと判断し、その後にストローブ信号ＤＱＳが入力されたときのために高周波成分のブースト量を大きくする。
上述した図３及び図４では、コントローラ３がＮＡＮＤメモリ２からデータＤＱを読み出す場合に、コントローラ３側でストローブ信号ＤＱＳの高周波成分のブースト量を可変させる例を説明した。コントローラ３がＮＡＮＤメモリ２にデータＤＱを書き込む場合においても、ＮＡＮＤメモリ２側でストローブ信号ＤＱＳの高周波成分のブースト量を可変させてもよい。
図５は、コントローラ３のＮＡＮＤインタフェース回路１５と、ＮＡＮＤバス４と、ＮＡＮＤメモリ２のコントローラ・インタフェース回路２０と、のデータ書き込みに関連する内成を示すブロック図である。ＮＡＮＤバス４は、データ読み出し時と共用される。ただし、データ書き込みは、データ読み出しとはデータＤＱ及びストローブ信号ＤＱＳの送信方向が逆になり、コントローラ３からＮＡＮＤメモリ２にデータＤＱ及びストローブ信号ＤＱＳが送信される。
コントローラ３のＮＡＮＤインタフェース回路１５は、ＰＬＬ回路５１と、分配器５２と、ＤＱマルチプレクサ５３と、ＤＱＳマルチプレクサ５４と、ＤＱ送信バッファ５５と、ＤＱＳ送信バッファ５６とを有する。
ＰＬＬ回路５１は、図３に示したＰＬＬ回路４７を共用可能であり、データＤＱを書き込むタイミングに合わせて、ストローブ信号ＤＱＳに対応しある周波数を有するクロック信号を間欠的に出力する。分配器５２は、クロック信号をＤＱマルチプレクサ５３とＤＱＳマルチプレクサ５４に分配する。ＤＱＳマルチプレクサ５４には、０レベルの電位信号と１レベルの電位信号が入力されており、２つの電位信号の一方を選択して出力することで、ストローブ信号ＤＱＳが生成される。
ＤＱマルチプレクサ５３は、書き込むべきデータＤＱをクロック信号に同期化させて出力する。ＤＱＳマルチプレクサ５４は、ＤＱマルチプレクサ５３がデータＤＱの同期化に用いたクロック信号に基づいて差動のストローブ信号ＤＱＳを生成する。
ＤＱ送信バッファ５５は、ＤＱマルチプレクサ５３から出力された８ビットのデータＤＱを等化し、等化した８ビットのデータＤＱをＮＡＮＤバス４に送信する。ＤＱＳ送信バッファ５６は、ＤＱＳマルチプレクサ５４から出力された差動のストローブ信号ＤＱＳを等化するとともに単相に変換し、等化された単相のストローブ信号ＤＱＳをＮＡＮＤバス４に送信する。
ＮＡＮＤメモリ２のコントローラ・インタフェース回路２０は、ＤＱレシーバ６１と、ＤＱＳレシーバ６２と、ローパスフィルタ６３と、比較器６４と、９０度移相器６５と、サンプラ６６と、バッファ６７ａと、バッファ６７ｂとを有する。バッファ６７ａ、６７ｂは分配器５２と同等の機能を有する。
ＤＱレシーバ６１は、コントローラ３からＮＡＮＤバス４を介して送信された８ビットのデータＤＱを受信する。この８ビットのデータＤＱは、書き込み対象のデータＤＱである。この際、ＤＱレシーバ６１は、受信したデータＤＱの高周波成分をブーストさせる処理を行ってＩＳＩの影響を抑制させてもよい。
ＤＱＳレシーバ６２は、比較器６４による比較結果に基づいて、受信されたストローブ信号ＤＱＳの高周波成分のブースト量を可変させるイコライザ機能を備えている。このように、ＤＱＳレシーバ６２は、ＤＱレシーバ６１とは異なり、高周波成分のブースト量を可変させることができるため、必要でない場合はブースト量を下げることで、消費電力を低減することができる。ＤＱＳレシーバ６２は、差動のストローブ信号ＤＱＳを単相のストローブ信号ＤＱＳに変換して出力する。なお、ＤＱＳレシーバ６２は、差動のストローブ信号ＤＱＳを差動のままで出力してもよい。
ローパスフィルタ６３（出力回路）は、ＤＱＳレシーバ６２から出力されたストローブ信号ＤＱＳに含まれる少なくとも直流成分を含む低域成分を抽出して第１信号を出力する。
比較器６４は、第１信号の信号レベルを閾値レベルと比較する。閾値レベルは例えば、受信信号の振幅がＶＤＤ／２の場合、コントローラ・インタフェース回路２０電源電圧ＶＤＤの１／４程度に設定される。なお、閾値レベルは、任意の信号レベルに可変に設定できるようにしてもよい。
比較器６４は、第１信号の信号レベルが閾値レベル以下か、閾値レベルより高いかを示す比較結果信号をＤＱＳレシーバ６２に送信する。ＤＱＳレシーバ６２は、比較器６４の比較結果信号に基づいて、ストローブ信号ＤＱＳの高周波成分のブースト量を可変させる。より具体的には、ＤＱＳレシーバ６２は、比較結果信号に基づいて、ストローブ信号ＤＱＳの直流成分のゲインを変えずに高周波成分のゲインを調整する。
９０度移相器６５は、ＤＱＳレシーバ６２の出力信号（すなわち、ストローブ信号ＤＱＳ）の位相を９０度シフトさせる。サンプラ６６は、ＤＱレシーバ６１から出力されたデータＤＱを、９０度移相器６５から出力されたストローブ信号ＤＱＳに基づいてサンプリングする。ＮＡＮＤメモリ２は、サンプラ６６でサンプリングされたデータＤＱを書き込みデータとして扱い、周辺回路やメモリセルアレイ２１に送信するなどの処理を行う。
なお、ＤＱレシーバ６１から出力されたデータＤＱを、バッファ６７ａを介してサンプラ６６に入力してもよい。同様に、９０度移相器６５から出力されたストローブ信号ＤＱＳを、バッファ６７ｂを介してサンプラ６６に入力してもよい。バッファ６７ａ、６７ｂは、データＤＱ、ストローブ信号ＤＱＳをバッファリングする機能を有する他、遅延調整の機能を持っていてもよい。
図５に示すデータ書き込み時にも、ＮＡＮＤインタフェース回路１５とコントローラ・インタフェース回路２０は、送信方向は異なるが、基本的には図４と同様のタイミングで動作する。
このように、第１の実施形態では、データ読み出し時には、コントローラ３のＤＱＳレシーバ４２で受信されたストローブ信号ＤＱＳに基づいて、ローパスフィルタ４３で第１信号を生成し、その第１信号の信号レベルが閾値レベル以下の場合にはＤＱＳ無しと判断して、ＤＱＳレシーバ４２の高周波成分のブースト量を高くする。一方、第１信号の信号レベルが閾値レベルより高い場合には、ＤＱＳ有りと判断して、ＤＱＳレシーバ４２の高周波成分のブースト量を低くする。これにより、コントローラ３側でストローブ信号ＤＱＳを受信し始めた所定期間はＤＱＳレシーバ４２の高周波成分のブースト量を高くし、その後にＤＱＳレシーバ４２の高周波成分のブースト量を低くすることができるので、ＤＱＳレシーバ４２の消費電力を低減できる。
同様に、データ書き込み時には、ＮＡＮＤメモリ２のＤＱＳレシーバ６２で受信されたストローブ信号ＤＱＳに基づいて、ローパスフィルタ６３で第１信号を生成し、その第１信号の信号レベルが閾値レベル以下の場合にはＤＱＳ無しと判断して、ＤＱＳレシーバ６２の高周波成分のブースト量を高くする。一方、第１信号の信号レベルが閾値レベルより高い場合には、ＤＱＳ有りと判断して、ＤＱＳレシーバ６２の高周波成分のブースト量を低くする。これにより、ＮＡＮＤメモリ２側でストローブ信号ＤＱＳを受信し始めた所定期間はＤＱＳレシーバ６２の高周波成分のブースト量を高くし、その後にＤＱＳレシーバ４２の高周波成分のブースト量を低くすることができるので、ＤＱＳレシーバ６２の消費電力を低減できる。
このように、第１の実施形態によれば、ストローブ信号ＤＱＳが間欠動作を行う期間において、ストローブ信号ＤＱＳの論理が変化し始めてからある期間Ｔ内だけ、ストローブ信号ＤＱＳの高周波成分のブースト量を高くし、その後はＤＱＳレシーバ４２の高周波成分のブースト量を低くする。このため、ストローブ信号ＤＱＳのＩＳＩを生じさせずにＤＱＳレシーバ４２、６２の消費電力を低減できる。
（第２の実施形態）
第２の実施形態に係るメモリシステム１は、ＮＡＮＤインタフェース回路１５のＤＱＳレシーバ４２とコントローラ・インタフェース回路２０のＤＱＳレシーバ６２との少なくとも一方の内部構成を具体化したものである。
図６は第２の実施形態に係るＤＱＳレシーバ４２の内部構成の一例を示す回路図である。図６のＤＱＳレシーバ４２は、ＣＴＬＥ（Continuous Time Linear Equalizer）７１と、アンプ７２とを有する。なお、図６はＤＱＳレシーバ４２の内部構成を示しているが、ＤＱＳレシーバ６２についても同様の内部構成を取ることができる。
ＣＴＬＥ７１は、ストローブ信号ＤＱＳの高周波成分のゲインとストローブ信号ＤＱＳの直流成分のゲインとを相反する方向に制御する。より具体的には、ＣＴＬＥ７１は、第１信号の信号レベルが閾値レベルより低い場合には、ストローブ信号ＤＱＳの高周波成分のゲインを維持するとともに、ストローブ信号ＤＱＳの直流成分のゲインを低くする。
アンプ７２は、ＣＴＬＥ７１の出力信号の直流成分から高周波成分までのゲインを一様に制御して、ＣＴＬＥ７１で制御した分の直流成分のゲインを補償する。例えば、アンプ７２は、第１信号の信号レベルが閾値レベルより低い場合、ＣＴＬＥ７１の出力信号の直流成分から高周波成分までのゲインを一様に持ち上げて、ＣＴＬＥ７１で低下した分の直流成分のゲインを高くする。
図６に示すように、ＣＴＬＥ７１は、ＮＭＯＳトランジスタＱ１、Ｑ２と、電流源ＣＳ１、ＣＳ２と、抵抗素子Ｒ１、Ｒ２と、可変抵抗素子Ｒ３と、容量素子（キャパシタ）Ｃ１～Ｃ３とを有する。容量素子Ｃ１、Ｃ２は寄生素子で、容量素子Ｃ３は周波数特性を決めるための容量素子である。
電源電圧ノードＶＤＤと接地ノードの間に、抵抗素子Ｒ１と、トランジスタＱ１のソース－ドレインと、電流源ＣＳ１とが直列に接続されている。また、電源電圧ノードＶＤＤと接地ノードの間に、抵抗素子Ｒ２と、トランジスタＱ２のソース－ドレインと、電流源ＣＳ２とが直列に接続されている。電源電圧ノードＶＤＤは、ＮＡＮＤインタフェース回路１５の電源電位が印加されるノードであり、接地ノードは、ＮＡＮＤインタフェース回路１５の接地（グランド）電位が印加されるノードである。トランジスタＱ１のドレインと接地ノードの間には、容量素子Ｃ１が接続されている。トランジスタＱ２のドレインと接地ノードの間には、容量素子Ｃ２が接続されている。トランジスタＱ１、Ｑ２の両ソースの間には、可変抵抗素子Ｒ３と容量素子Ｃ３が並列に接続されている。可変抵抗素子Ｒ３の制御端子には、比較器４４の出力が接続される。可変抵抗素子Ｒ３は、制御端子を介して入力される比較器４４からの信号に基づいて、抵抗値を可変である。
トランジスタＱ１のゲートには差動信号の一方ｉｎｐが入力され、トランジスタＱ２のゲートには差動信号の他方ｉｎｎが入力される。ここで、差動信号は、ストローブ信号ＤＱＳである。トランジスタＱ１のドレイン電圧ＶonとトランジスタＱ２のドレイン電圧Ｖopは、アンプ７２に入力される。
容量素子Ｃ１～Ｃ３の容量をＣｄ、抵抗素子Ｒ１、Ｒ２の抵抗値をＲｄ、可変抵抗素子Ｒ３の抵抗値をＲｓ、トランジスタＱ１、Ｑ２のトランスコンダクタンスをｇｍとすると、ＣＴＬＥ７１のＤＣゲインＡｖは、以下の式（１）で表される。
Figure 2023003318000002
アンプ７２は、ＮＭＯＳトランジスタＱ３、Ｑ４と、電流を可変である可変電流源ＣＳ３と、抵抗素子Ｒ４、Ｒ５と、容量素子（キャパシタ）Ｃ４、Ｃ５とを有する。容量素子Ｃ１、Ｃ２は寄生素子である。トランジスタＱ３、Ｑ４は差動対を構成しており、トランジスタＱ３、Ｑ４の両ソースと接地ノードの間には、可変電流源ＣＳ３が接続されている。電源電圧ノードＶＤＤとトランジスタＱ３のドレインとの間には、抵抗素子Ｒ４が接続されている。電源電圧ノードＶＤＤとトランジスタＱ４のドレインとの間には、抵抗素子Ｒ５が接続されている。トランジスタＱ３のドレインと接地ノードの間には、容量素子Ｃ４が接続されており、トランジスタＱ４のドレインと接地ノードの間には、容量素子Ｃ５が接続されている。可変電流源ＣＳ３の制御端子には、比較器４４の出力が接続される。可変電流源ＣＳ３は、制御端子を介して入力される比較器４４からの信号に基づいて、流れる電流値を可変である。
トランジスタＱ３のゲートには電圧Ｖopが入力され、トランジスタＱ４のゲートには電圧Ｖonが入力される。トランジスタＱ４のドレイン電圧ＶoutpとトランジスタＱ３のドレイン電圧Ｖoutnは、アンプ７２の差動の出力信号である。
抵抗素子Ｒ４、Ｒ５の抵抗値をＲｄ、トランジスタＱ３、Ｑ４のトランスコンダクタンスをｇｍ、トラジス他Ｑ３、Ｑ４のドレイン電流をＩｄとすると、アンプ７２のＤＣゲインＡｖは、以下の式（２）で表される。
Figure 2023003318000003
図７Ａ及び図７Ｂは、ＤＱＳレシーバ４２に含まれるＣＴＬＥ７１の周波数特性とアンプ７２の周波数特性を示す図である。なお、ＤＱＳレシーバ６２に含まれるＣＴＬＥ７１の周波数特性とアンプ７２の周波数特性も、図７Ａ及び図７Ｂと同様になる。
図７Ａは、ＤＱＳレシーバ４２の比較器４４にて、ストローブ信号ＤＱＳ無しと判断された場合、すなわち、ローパスフィルタ４３から出力された第１信号の信号振幅が<ＶＤＤ／４の場合のＣＴＬＥ７１とアンプ７２の周波数特性を示している。ストローブ信号ＤＱＳ無しと判断されると、ＣＴＬＥ７１の可変抵抗素子Ｒ３の抵抗値Ｒｓをより大きくする制御が行われる。式（１）に示すように、可変抵抗素子Ｒ３の抵抗値Ｒｓを大きくするほど、ＣＴＬＥ７１の直流成分を含む低域成分のゲイン（以下、ＤＣゲイン）が下がり、ＣＴＬＥ７１の入出力のＤＣゲイン同士の相対ゲイン差Ａｖがより大きくなる。これにより、ストローブ信号ＤＱＳの高周波成分のブースト量が大きくなる。また、アンプ７２では、可変電流源ＣＳ３を流れる電流Ｉｓがより多くなるように制御される。これにより、式（２）に示すように、アンプ７２は、直流成分から高周波成分までのゲインを一様に持ち上げる。よって、ＣＴＬＥ７１とアンプ７２を合わせると、ＤＣゲインを変えずにＡＣゲインを高くする制御が行われる。結果として、ストローブ信号ＤＱＳ無しと判断された場合には、ＣＴＬＥ７１とアンプ７２を合わせると、ＤＣゲインは変化せずに、ＡＣゲイン（ブースト量）をより大きくすることができる。
図７Ｂは、ＤＱＳレシーバ４２の比較器４４にて、ストローブ信号ＤＱＳ有りと判断された場合のＣＴＬＥ７１とアンプ７２の周波数特性を示している。ストローブ信号ＤＱＳ有りと判断されると、ＣＴＬＥ７１の可変抵抗素子Ｒ３の抵抗値Ｒｓをより小さくする制御が行われる。可変抵抗素子Ｒ３の抵抗値Ｒｓをより小さくするほど、ＣＴＬＥ７１のＤＣゲインが高くなり、ＣＴＬＥ７１の入出力のＤＣゲイン同士の相対ゲイン差Ａｖがより小さくなる。これにより、ストローブ信号ＤＱＳの高周波成分のブースト量が小さくなる。また、アンプ７２では、可変電流源ＣＳ３を流れる電流がより小さくなるように制御される。これにより、アンプ７２では、直流成分から高周波成分までのゲインが低く抑えられる。結果として、ストローブ信号ＤＱＳ有りと判断された場合には、ＣＴＬＥ７１とアンプ７２を合わせると、ＤＣゲインは変化せずに、ＡＣゲイン（ブースト量）をより小さくすることができる。この結果、ＤＱＳレシーバ４２の消費電流を低減できる。
図６では、コントローラ３のＤＱＳレシーバ４２の内部構成を示したが、ＮＡＮＤメモリ２のＤＢＳレシーバ６２も図６と同様の構成を備えることが可能である。
このように、第２の実施形態では、ＤＱＳレシーバ４２の比較器４４でＤＱＳ無しと判断された場合には、ＣＴＬＥ７１の可変抵抗素子Ｒ３の抵抗値Ｒｓを大きくして、ＣＴＬＥ７１のＤＣゲインをより下げて、高周波成分のブースト量をより大きくするとともに、後段のアンプ７２の可変電流源ＣＳ３を流れる電流を増やして、ＣＴＬＥ７１で下げた分ＤＣゲインを補償する。また、比較器４４でＤＱＳ有りと判断された場合には、ＣＴＬＥ７１の可変抵抗素子Ｒ３の抵抗値Ｒｓを小さくして、ＣＴＬＥ７１でＤＣゲインを下げないようにする。これにより、後段のアンプ７２での消費電力を低減できる。
（第３の実施形態）
第１及び第２の実施形態では、比較器４４で第１信号と比較する閾値レベルを固定値にしていたが、第３の実施形態では、閾値レベルを可変にして、ストローブ信号ＤＱＳの高周波成分のブースト量を微調整できるようにしたものである。
第３の実施形態は、第１及び第２の実施形態とは異なる構成のＮＡＮＤインタフェース回路１５ａとコントローラ・インタフェース回路２０ａとを有する。ＮＡＮＤインタフェース回路１５ａとコントローラ・インタフェース回路２０ａとは、複数の比較器４４を含むＡＤ変換器（以下、ＡＤＣと呼ぶ）５０を有する。
図８は第３の実施形態に係るＮＡＮＤインタフェース回路１５ａが備えるＡＤＣ５０及びＤＱＳレシーバ４２ａの内部構成を示す回路図である。図８のＡＤＣ５０は、複数の比較器４４を有し、複数の比較器４４の比較結果信号を含む複数ビットのデジタル信号を出力する。図８では、ＡＤＣ５０が備える３つの比較器４４（以下、第１比較器４４ａ、第２比較器４４ｂ、及び第３比較器４４ｃと呼ぶ）にそれぞれ異なる閾値レベルが設定される例を示す。なお、ＡＤＣ５０の比較器４４の数と閾値レベルは任意である。
第１比較器４４ａは、ローパスフィルタ４３から出力された第１信号が第１閾値レベルである３ＶＤＤ／８以下か否かを示す信号を出力する。第２比較器４４ｂは、ローパスフィルタ４３から出力された第１信号が第２閾値レベルである２ＶＤＤ／８以下か否かを示す信号を出力する。第３比較器４４ｃは、ローパスフィルタ４３から出力された第１信号が第３閾値レベルである１ＶＤＤ／８以下か否かを示す信号を出力する。
例えば、第１信号の振幅がＶＤＤ／２の場合、ローパスフィルタ４３から出力された第１信号が３ＶＤＤ／８より大きければ、ＡＤＣ５０はデジタル信号（１１１）を出力する。第１信号が２ＶＤＤ／８より大きくて、かつ３ＶＤＤ／８以下であれば、ＡＤＣ５０はデジタル信号（１１０）を出力する。第１信号が１ＶＤＤ／８より大きくて、かつ２ＶＤＤ／８以下であれば、ＡＤＣ５０はデジタル信号（０１１）を出力する。第１信号が１ＶＤＤ／８以下であれば、ＡＤＣ５０はデジタル信号（０００）を出力する。
ＤＱＳレシーバ４２ａのＣＴＬＥ７１は、ＡＤＣ５０から出力されたデジタル信号に基づいて、可変抵抗素子Ｒ３の抵抗値Ｒｓを制御する。同様に、ＤＱＳレシーバ４２ａのアンプ７２は、ＡＤＣ５０から出力されたデジタル信号に基づいて、アンプ７２の可変電流源ＣＳ３を流れる電流を制御する。
図９は図８に示したＡＤＣ５０及びＤＱＳレシーバ４２ａによる動作のタイミング図である。図９には、ローパスフィルタ４３から出力される第１信号ＬＯＵＴの波形と、第１～第３比較器４４ａ、４４ｂ、４４ｃの比較結果信号の波形が図示されている。
例えば、時刻ｔ１１以前は、第１信号ＬＯＵＴの信号レベルは１ＶＤＤ／８以下であるため、ＡＤＣ５０から出力されるデジタル信号は（０００）である。この状態は、ストローブ信号ＤＱＳの信号レベルが非常に小さいため、ＤＱＳレシーバ４２ａはストローブ信号ＤＱＳの高周波成分のブースト量を最大にしておく。時刻ｔ１１～ｔ１２の期間内は、第１信号ＬＯＵＴの信号レベルが１ＶＤＤ／８より高く、かつ２ＶＤＤ／８以下であるため、ＡＤＣ５０から出力されるデジタル信号は（１００）になる。この期間内では、ＤＱＳレシーバ４２ａは、ストローブ信号ＤＱＳの高周波成分のブースト量を最大よりは小さい大程度にする。時刻ｔ１２～ｔ１３の期間内は、第１信号ＬＯＵＴの信号レベルが２ＶＤＤ／８より高く、かつ３ＶＤＤ／８以下であるため、ＡＤＣ５０から出力されるデジタル信号は（１１０）になる。この期間内では、ＤＱＳレシーバ４２ａは、ストローブ信号ＤＱＳの高周波成分のブースト量を大程度よりは小さい中程度にする。時刻ｔ１３～ｔ１４の期間内は、第１信号ＬＯＵＴの信号レベルが３ＶＤＤ／８より高いため、ＡＤＣ５０から出力されるデジタル信号は（１１１）になる。この期間内では、ＤＱＳレシーバ４２ａは、ストローブ信号ＤＱＳの高周波成分のブースト量を最低にする。
図８では、コントローラ３ａのＤＱＳレシーバ４２ａの内部構成を示したが、ＮＡＮＤメモリ２ａのＤＢＳレシーバ６２ａも図８と同様の構成を備えることが可能である。
このように、第３の実施形態では、受信されたストローブ信号ＤＱＳの直流成分の信号レベルを複数段階に検出し、段階ごとに、ＤＱＳレシーバ４２ａにおけるストローブ信号ＤＱＳの高周波成分のブースト量を微調整する。これにより、第１及び第２の実施形態よりも、ＤＱＳレシーバ４２ａの消費電力を最適化できる。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１ メモリシステム１、２ ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ２）、３ コントローラ３、４ ＮＡＮＤバス４、５ ホストバス、６ ホスト機器（ホスト）、１１ ホストインタフェース回路、１２ ＲＡＭ、１３ ＣＰＵ、１４ バッファメモリ、１５ ＮＡＮＤインタフェース回路１５、１６ ＥＣＣ回路、２１ メモリセルアレイ２１、２２ ロウデコーダ、２３ ドライバ回路、２４ カラム制御回路、２５ レジスタ群、２６ シーケンサ、３１ 基準レシーバ、３２ 分配器、３３ ＤＱマルチプレクサ、３４ ＤＱＳマルチプレクサ、３５ ＤＱ送信バッファ、３６ ＤＱＳ送信バッファ、４１ ＤＱレシーバ、４２ ＤＱＳレシーバ、４３ ローパスフィルタ、４４ 比較器、４４ａ 第３比較器、４４ｂ 第２比較器、４４ｃ 第３比較器、４６ サンプラ、４７ ＰＬＬ回路、４８ 基準信号送信バッファ、４９ａ バッファ、４９ｂ バッファ、５０ 変換器、５１ ＰＬＬ回路、５２ 分配器、５３ ＤＱマルチプレクサ、５４ ＤＱＳマルチプレクサ、５５ ＤＱ送信バッファ、５６ ＤＱＳ送信バッファ、６１ ＤＱレシーバ、６２ ＤＱＳレシーバ、６３ ローパスフィルタ、６４ 比較器、６６ サンプラ、６７ａ バッファ、６７ｂ バッファ、７２ アンプ

Claims (14)

  1. データ信号に同期して間欠的に論理が切り替わるストローブ信号を受信する受信回路と、
    前記受信回路で受信された前記ストローブ信号に含まれる少なくとも直流成分を含む低域成分を抽出して第１信号を出力する出力回路と、
    前記第１信号の信号レベルを閾値レベルと比較する比較回路と、を備え、
    前記受信回路は、前記比較回路による比較結果に基づいて、前記ストローブ信号の前記低域成分と異なる高周波成分のブースト量を可変させる、半導体集積回路。
  2. 前記受信回路は、前記比較回路による比較に基づいて、前記ストローブ信号の前記直流成分のゲインを維持し前記高周波成分のゲインを調整する、請求項１に記載の半導体集積回路。
  3. 前記受信回路は、前記ストローブ信号の受信が開始されてから所定期間までの前記ストローブ信号の前記高周波成分のブースト量を、前記所定期間以降の前記高周波成分のブースト量よりも大きくする、請求項１又は２に記載の半導体集積回路。
  4. 前記所定期間は、前記比較回路にて前記第１信号の信号レベルが前記閾値レベル以下と判定される期間である、請求項３に記載の半導体集積回路。
  5. 前記受信回路は、前記第１信号の信号レベルが前記閾値レベル以下の場合には、前記第１信号の信号レベルが前記閾値レベルより高い場合よりも、前記ストローブ信号の前記高周波成分のブースト量を大きくする、請求項１乃至４のいずれか一項に記載の半導体集積回路。
  6. 前記受信回路は、
    前記ストローブ信号の前記高周波成分のゲインと前記直流成分のゲインとを相反する方向に制御するイコライザと、
    前記イコライザの出力信号の低周波成分から高周波成分まで一様にゲインを調整するアンプと、を有する、請求項１乃至５のいずれか一項に記載の半導体集積回路。
  7. 前記イコライザは、
    前記受信回路で受信された差動の前記ストローブ信号がそれぞれのゲートに入力される第１及び第２トランジスタと、
    前記第１及び第２トランジスタの両方のソースの間に接続される可変抵抗と、を有し、
    前記アンプは、
    前記第１及び第２トランジスタのドレイン電圧がそれぞれのゲートに入力される第３及び第４トランジスタと、
    前記第３及び第４トランジスタの両方のソースに接続される可変電流源と、を有し、
    前記比較回路は、前記第１信号の信号レベルが前記閾値レベル以下か否かにより、前記可変抵抗の抵抗値と前記可変電流源を流れる電流量を制御する、請求項６に記載の半導体集積回路。
  8. 前記比較回路は、前記第１信号の信号レベルが前記閾値レベル以下の場合には、前記可変抵抗の抵抗値をより高くするとともに、前記可変電流源を流れる電流量をより多くし、前記第１信号の信号レベルが前記閾値レベルより高い場合には、前記可変抵抗の抵抗値をより低くするとともに、前記可変電流源を流れる電流量をより小さくする、請求項７に記載の半導体集積回路。
  9. 前記比較回路は、前記第１信号の信号レベルを複数段階に分けて検出し、
    前記受信回路は、前記複数段階のそれぞれごとに前記ストローブ信号の高周波成分のブースト量を可変させる、請求項１乃至８のいずれか一項に記載の半導体集積回路。
  10. それぞれ異なる信号レベルの複数の前記閾値レベルと前記第１信号の信号レベルとを比較する複数の前記比較回路の比較結果信号をデジタル信号として出力するアナログ－デジタル変換器を備え、
    前記受信回路は、前記デジタル信号に基づいて、前記ストローブ信号の高周波成分のブースト量を段階的に可変させる、請求項１乃至９のいずれか一項に記載の半導体集積回路。
  11. 請求項１乃至１０のいずれか一項に記載の半導体集積回路を有するとともに前記ストローブ信号を受信する第１サブ受信回路と、
    前記データ信号を受信する第２サブ受信回路と、
    前記第１サブ受信回路から出力された前記ストローブ信号に基づいて、前記第２サブ受信回路で受信された前記データ信号を同期化するサンプラ回路と、を備える受信装置。
  12. メモリセルアレイを有する半導体記憶装置と、
    前記メモリセルアレイに対するデータの書込み及び読み出しを制御するコントローラと、を備え、
    前記半導体記憶装置及び前記コントローラの少なくとも一方は、請求項１乃至１０のいずれか一項に記載の半導体集積回路を有する、メモリシステム。
  13. 複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイに含まれる前記複数のメモリセルのうちあるメモリセルに書き込むべきデータを受信するインタフェース回路と、を備え、
    前記インタフェース回路は、請求項１乃至１０のいずれか一項に記載の半導体集積回路を有するとともに、前記書き込むべきデータを前記データ信号として受信し、前記データ信号に同期化された信号である前記ストローブ信号を受信する、半導体記憶装置。
  14. 前記インタフェース回路は、
    前記半導体集積回路を有するとともに前記ストローブ信号を受信する第３サブ受信回路と、
    前記データ信号を受信する第４サブ受信回路と、
    前記３サブ受信回路から出力された前記ストローブ信号に基づいて、前記第４サブ受信回路で受信された前記データ信号を同期化するサンプラ回路と、を備え、
    前記サンプラ回路で同期化されたデータ信号は、前記メモリセルアレイに書き込まれる、請求項１３に記載の半導体記憶装置。
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