JP7258523B2 - メモリデバイス、メモリシステム及び動作方法 - Google Patents

メモリデバイス、メモリシステム及び動作方法 Download PDF

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Description

本発明は半導体メモリに関し、さらに詳しくはメモリデバイス及びその動作方法に関する。
半導体メモリは、SRAM(Static RAM)、DRAM(Dynamic RAM)、SDRAM(Synchronous DRAM)などのように、電源供給が遮断されると、貯蔵していたデータが消滅する揮発性メモリデバイス及びROM(Read Only Memory)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリデバイス、PRAM(Phase-change RAM)、MRAM(Magnetic RAM)、RRAM(登録商標（Resistive RAM）)、FRAM(登録商標（Ferroelectric RAM）)などのように、電源供給が遮断されても貯蔵していたデータを保持する不揮発性メモリデバイスに区分される。
例えば、DRAMデバイスは、データラインを介して外部装置（例えば、ホスト、メモリコントローラーなど）とデータをやり取りする。このとき、データラインのそれぞれの物理的特性が異なるため、データラインのそれぞれの信号特性が異なる可能性がある。斯かる要因により、DRAMデバイス等の信頼性が低下してしまう可能性がある。
本発明の目的は向上した信頼性を有するメモリデバイスを提供することにある。
本発明の実施例による複数のデータラインを介して外部装置からデータを受信するように構成されたメモリデバイスの動作方法は、前記複数のデータラインのうち、第1データラインに対する第1基準電圧の情報を含む第1コード、及び前記第1データラインに対する第1デシジョンフィードバックイコライゼーション(DFE：Decision Feedback Equalization)レベルについての情報を含む第2コードに基づいて、第1内部コードを生成するステップと、前記複数のデータラインのうち、第2データラインに対する第2基準電圧の情報を含む第3コード及び前記第2のデータラインに対する第2デシジョンフィードバックイコライゼーションレベルについての情報を含む第4コードに基づいて、第2内部コードを生成するステップと、前記第1内部コード及び前記第2内部コードに基づいて、第1基準電圧のセット及び第2基準電圧のセットをそれぞれ生成するステップと、及び前記第1基準電圧のセットに基づいて前記第1データラインに提供された第1入力データをサンプリングして、第2基準電圧のセットに基づいて前記第2データラインに提供された第2入力データをサンプリングするステップとを包含する。
本発明の実施例によるメモリシステムは複数のメモリデバイスを包含し、前記複数のメモリデバイスそれぞれはメモリセルアレイ及び前記メモリセルアレイを駆動し、第１データラインを介して第１入力データ受信し、第２データラインを介して第２入力データを受信するように構成されたデータライン駆動部を包含し、前記データライン駆動部は前記第1データラインに対する第1及び第2コードに基づいて、第1基準電圧のセットを生成し、前記第1データラインを介して受信された前記第1入力データビット値を前記第1基準電圧のセットに基づいて読み出しをするように構成された第1データラインドライバ、及び前記第2のデータラインに対する第3及び第4コードに基づいて、第2基準電圧のセットを生成し、前記第2データラインを介して受信された前記第2入力データビット値を 前記第2基準電圧のセットに基づいて読み出しをするように構成された第2データラインドライバを包含する。
本発明の実施例によるメモリデバイスは、複数のメモリセル、及び第1及び第2コードに基づいて、第1基準電圧のセットを生成し、前記第1基準電圧のセットに基づいて、第1データラインを介して入力された第1入力データのビット値を判定し、第3及び第4コードに基づいて、第2基準電圧のセットを生成し、前記第2基準電圧のセットに基づいて第2データラインを介して提供される第2入力データのビット値を判定するように構成されたデータライン駆動部を包含する。
本発明によると、メモリデバイスは、相異なる基準電圧を使用して、複数のデータラインの各々を制御することができる。したがって、複数のデータラインのそれぞれに対して、最適のデータの信頼性又はデータアイ(data-eye)が確保されることができるので、向上された信頼性を有するメモリデバイス及びその動作方法が提供される。
図１は、本発明の実施例によるメモリシステムを示すブロック図である。 図２は、図１のメモリデバイスを例示的に示すブロック図である。 図３は、図１のメモリシステムの動作を示す順序図である。 複数のデータラインのそれぞれに対する基準電圧を説明するためのグラフである。 複数のデータラインのそれぞれに対する基準電圧を説明するためのグラフである。 複数のデータラインのそれぞれに対する基準電圧を説明するためのグラフである。 図５は、図２のメモリデバイスの動作を示す順序図である。 図６は、図２のDQ駆動部を詳細に示すブロック図である。 図７は、図６の第１DQドライバを示すブロック図である。 図８は、図７のサンプラを例示的に示す図面である。 図９は、図６の第１DQドライバの他の例を示すブロック図である。 図１０は、図９のサンプラを例示的に示すブロック図である。 図１１は、図６の第１DQドライバ111を示す、説明するためのブロック図である。 図１２は、図１１の第１DQドライバによるメモリデバイス100の動作を説明するための順序図である。 図１３は、本発明の実施例によるDQ駆動部を示す図面である。 図１４は、本発明によるメモリデバイスが適用されたグラフィックスシステムを示すブロック図である。 図１５は、本発明によるメモリデバイスが適用されたメモリモジュールを例示的に示すブロック図である。 図１６は、本発明によるメモリデバイスが適用されたコンピューティングシステムを例示的に示すブロック図である。
以下で、本発明の技術分野における通常の知識を有する者が本発明を容易に実施できる程度に、本発明の実施例は明確かつ十分に説明される。
以下で、説明又は図面に図示された「ブロック(block)」、「ユニット(unit)」、「モジュール(module)」、又は「回路(circuit)」などのように特定の機能を遂行したり、又は特定の機能を包含したりする手段はソフトウェア、ハードウェア、又はそれらの組み合わせの形態で具現されることができる。
以下の説明では、「データを判定」、「データ信号を判定」、「データ信号を復元」のような表現は、ストリームのシンボルを含むデータ信号の個々のシンボルの値（例えば、「1」又は「0」ビット値）を判別することを示す。シンボルは、クロックと同期し、その値はクロックのタイミングでデータ信号を周期的にサンプリングすることにより、判定されることができる。
図1は、本発明の実施例によるメモリシステム10を示すブロック図である。図1を参照すると、メモリシステム10は、ホスト11とメモリデバイス100を包含できる。ホスト11は、メモリデバイス100にデータを貯蔵したり、又はメモリデバイス100に貯蔵されたデータをリード(read)するために、クロック信号(CK)、コマンド(CMD)、及びアドレス(ADDR)をメモリデバイス100に伝送したりすることができる。ホスト11は、複数のデータライン(DQ1～DQn)を介してメモリデバイス100とのデータのやり取りを実行することができる。例示的に、ホスト11は、メモリコントローラー又は中央処理ユニット(CPU：Central Processing Unit)であり得る。
例示的に、ホスト11は、GDDR(Graphic Double Data Rate)インターフェースに基づいてメモリデバイス100と通信することができる。しかし、本発明の範囲がこれに限定されるものではなく、ホスト11は、USB(Universal Serial Bus)、MMC(multimedia card)、eMMC(embedded MMC)、PCI(peripheral component interconnection)、PCI-E(PCI-express)、ATA(Advanced Technology Attachment)、Serial-ATA、Parallel-ATA、SCSI(small computer small interface)、ESDI(enhanced small disk interface)、IDE(Integrated Drive Electronics)、ファイヤーワイヤー(Firewire)、UFS(Universal Flash Storage)、NVMe(Nonvolatile Memory express)など、多様なインターフェースのうち少なくとも一つに基づいてメモリデバイス100と通信することができる。
メモリデバイス100は、ホスト11の制御により複数のデータライン(DQ1～DQn)を介して受信されたデータを貯蔵したり、又は貯蔵されたデータを複数のデータライン(DQ1～DQn)を介してホスト11に伝送したりすることができる。一実施例として、メモリデバイス100はダイナミックランダムアクセスメモリ(DRAM: Dynamic Random Access Memory)を包含できる。しかし、本発明の範囲がこれに限定されるものではなく、メモリデバイス100は、SRAM(Static RAM)、DRAM(Dynamic RAM)、SDRAM(Synchronous DRAM)、ROM(Read Only Memory)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリデバイス、PRAM(Phase-change RAM)、MRAM(Magnetic RAM)、RRAM(Resistive RAM)、FRAM(Ferroelectric RAM)などのような、多様なメモリデバイスのうち少なくとも１つを包含してよい。
一実施例として、メモリデバイス100は、複数のデータライン(DQ1～DQn)のそれぞれを制御するように構成されたデータライン駆動部110(以下、「DQ駆動部」と称する。)を包含できる。DQ駆動部110は、複数のデータライン(DQ1～DQn)のそれぞれを介して提供されるデータを読み出すための基準電圧又は基準電圧のセットを生成することができる。例えば、DQ駆動部110は、特定のサンプリングポイントで基準電圧とデータ信号の電圧の比較に基づいて、第1データライン(DQ1)を介して提供されるデータ信号が、特定サンプリングポイントで「データ1」又は「データ0」の何れであるか（１のビット値か又は０のビット値か）を判定することができる。データ信号は、クロックのサイクルごとに、以前のビットの値を変更したり、または維持したりしてバイナリ(binary)情報を提供することができる。データ信号は、クロックの立ち上がりエッジ又は立ち下がりエッジの以後に短い時間の間にサンプリングされて、現在のデータビットの値が判定される。データ信号の電圧が基準電圧よりも高い場合には、「1」が検出され、データ信号の電圧が基準電圧よりも低い場合には、「0」が検出されることができる。別の実施例で、本発明の技術的思想は、シンボルの他の形態に（非バイナリシンボル）の値を判定するのに使用されることができる。
基準電圧のセットは、データライン(DQ1～DQn)のいずれか１つのデータ信号のビット値を判定するのに使用されることができる。与えられたデータライン(DQi)に対する基準電圧のセットは、「上位基準電圧(upper reference voltage)」及び「下位基準電圧(lower reference voltage)」で構成されることができる。上位基準電圧は、データライン(DQi)に対して構成されることができる「メイン基準電圧(main reference voltage)」よりも若干高く設定されることができる。以下で、与えられたデータラインに対するメイン基準電圧は、データラインの「基準電圧(reference voltage)」と称されることができる。下位基準電圧は、メインの基準電圧よりも若干低く設定されることができる。データ信号のビット値を判定する、与えられたサンプリングポイントで、信号電圧は、上位基準電圧又は下位基準電圧のいずれか１つと比較されることができる。与えられたサンプリングポイントに対し、上位基準電圧または下位基準電圧のどちらを使用するかに対する選択は、直前のクロックサイクルで測定されたビットのビット値に基づいて選択されることができる。このような方式で、データストリームのフィルタリングは、インターシンボル干渉(ISI：inter-symbol interference)の現象に起因するビットエラーの除去が可能である。以下で説明されるように、メインの基準電圧と異なる上位基準電圧と下位基準電圧は、データラインに対して構成されることができるデシジョンフィードバックイコライゼーション(DFE)のレベルと同一であり得る。トレーニング手順は、各データラインに対するメイン基準電圧及びDFEレベルを最適化するのに使用されることができる。
他の例で、多様な技法のノイズ除去技法及びアルゴリズムが他の方式で決定・調節された基準電圧（たとえば、上位基準電圧および下位基準電圧）のセットを使用することができる。二つ又はそれ以上の調節された電圧は、セットとして同時に提供されることができ、調節された電圧のいずれか１つがデータ信号の各シンボルに対して選択される。特定のノイズ除去/ビットエラーの減少方法の具現及び形態に応じて、選択はサイクルごと又は各Nサイクルごとに決定されることができる。
いくつかの実施例で、ノイズ除去技法は、動的に具現されることができる。以下の説明で、「基準電圧又は基準電圧のセットを使用すること」のような表現は、ノイズ除去技法の動的な使用を示すことができる。
一実施例として、DQ駆動部110によって生成される基準電圧は、複数のデータライン(DQ1～DQn)のそれぞれについて異なることができる。例えば、DQ駆動部110は、第1基準電圧又は第1基準電圧のセットを使用して、第1データライン(DQ1)を介して提供される信号を読み取ることができ、第1基準電圧又は第1基準電圧セットと異なる第2基準電圧又は第2基準電圧のセットを使用して第2データライン(DQ2)を介して提供される信号を読み取ることができる。つまり、DQ駆動部110は、複数のデータライン(DQ1～DQn)のそれぞれについて、異なる基準電圧又は異なる基準電圧のセットに基づいて信号を読み取ることができる。
一実施例として、複数のデータライン(DQ1～DQn)のそれぞれの基準電圧についての情報は、別途のストレージ回路（又は貯蔵回路）(例えば、モードレジスタ(Mode Register))にコードの形式(例えば、MR6、MR9など)で貯蔵されることができる。一例として、本発明は、GDDR6標準(JEDEC standard 250、i.e.、GDDR standard、version6)に互換されるシリアルデータ通信システムに適用されることができる。この場合に、基準電圧は、基準電圧及びDFE電圧を貯蔵するように標準化されたモードレジスタであるモードレジスタ(MR6及び/又はMR9)に貯蔵される。モードレジスタ(MR6)の多様なコードは、供給電圧(VDDQ)のパーセントとしての基準電圧をそれぞれ表現する。モードレジスタ(MR9)の多様なコードは、電源電圧(VDDQ)のパーセントとしてDFEレベルをそれぞれ表現する。DQ駆動部110は、前述されたコードに基づいて、内部のコードを生成し、生成された内部コードに基づいて、基準電圧又は基準電圧のセットを生成することができる。複数のデータライン(DQ1～DQn)のそれぞれに対する基準電圧のコードは、メモリデバイス100に対するトレーニングの過程で決定されることができる。トレーニング過程の例はGDDR6標準に掲示される。
前述したように、本発明によるメモリデバイス100は、複数のデータライン(DQ1～DQn)のそれぞれに対する相異なる基準電圧又は相異なる基準電圧のセットを生成し、生成された基準電圧又は基準電圧セットに基づいて、複数のデータライン(DQ1～DQn)それぞれを介して受信された信号を判定することができる。
図2は、図1のメモリデバイス100を例示的に示すブロック図である。図1及び図2を参照すると、メモリデバイス100は、メモリセルアレイ120、行デコーダ130、列デコーダ140、センスアンプ/書き込みドライバ150、入出力回路160、及びストレージ回路（又は貯蔵回路）170を包含できる。
メモリセルアレイ120は、複数のメモリセルを包含できる。複数のメモリセルのそれぞれは、ワードライン(WL)及びビットライン(BL)とそれぞれ連結されることができる。メモリセルのそれぞれは、ワードライン(WL)及びビットライン(BL)の制御によりデータを貯蔵するように構成されることができる。メモリセルのそれぞれは、ストレージキャパシター及び伝送トランジスタを含むDRAM(Dynamic Random Access Memory)セルであり得る。
行デコーダ130は、ワードライン(WL)を介してメモリセルアレイ120と連結されることができる。行デコーダ130は、アドレス(ADDR)及びコマンド(CMD)に応答してワードライン(WL)の電圧を制御することができる。一実施例として、アドレス(ADDR)は、行アドレスであり得るし、コマンド(CMD)は、行アドレスストローブ(RAS：Raw Address Strobe)信号であり得る。
列デコーダ140は、ビットライン(BL)を介してメモリセルアレイ140と連結されことができる。列デコーダ140は、アドレス(ADDR)及びコマンド(CMD)を受信し、受信した信号に応答して、ビットライン(BL)のうち少なくとも1つのビットラインを選択することができる。一実施例として、アドレス(ADDR)は、列アドレス(Column Address)であり、コマンド(CMD)は、列アドレスストローブ(CAS; Column Address Strobe)信号であり得る。センスアンプ/書き込みドライバ150は、列デコーダ140によって選択されたビットラインの電圧を感知したり、又は制御したりすることができる。
入出力回路160は、複数のデータライン(DQ1～DQn)と連結され、複数のデータライン(DQ1～DQn)を介して外部装置(例えば、ホスト11)とデータを送受信することができる。
一実施例として、入出力回路160は、DQ駆動部110を包含できる。図1を参照して説明されたように、DQ駆動部110は、複数のデータライン(DQ1～DQn)を介してデータを外部装置(例えば、ホスト11)に伝送するために、複数のデータライン(DQ1～DQn)の電圧を制御することができる。又はDQ駆動部110は、複数のデータライン(DQ1～DQn)を介して受信されるデータ信号を読み出すことができる。
一実施例として、DQ駆動部110は、複数のデータライン(DQ1～DQn)のそれぞれについて、相異なる基準電圧又は相異なる基準電圧のセットに基づいて、前述した読み出し動作を行うことができる。例えば、DQ駆動部110は、貯蔵回路170から複数のデータライン(DQ1～DQn)のそれぞれに対するコード(CODE)を受信することができる。DQ駆動部110は、コード(CODE)に基づいて複数のデータライン(DQ1～DQn)のそれぞれについて、相異なる基準電圧のセットを生成し、生成された基準電圧のセットに基づいて、複数のデータライン(DQ1～DQn)のそれぞれに対する信号を判定することができる。
例示的に、コード(CODE)は、複数のデータライン(DQ1～DQn)のそれぞれに対する基準電圧及びデシジョンフィードバックイコライゼーション(DFE)レベルに関する情報を包含でき、DQ駆動部110は、複数のデータライン(DQ1～DQn)のそれぞれに対するコード(CODE)に基づいて、内部コードを生成することができる。内部コードは、DQ駆動部110が動作するのに使用されることができる。
貯蔵回路170は、メモリデバイス100が動作するのに必要な様々な情報(つまり、モードレジスタ(MR：Mode Register))を貯蔵することができる。一例で、貯蔵回路１７０は１つ又はそれ以上のモードレジスタで具現されることができる。コード(CODE)は、前述された様々な情報の中の一部であって、第6モードレジスタ6(MR6)又は第9モードレジスタ(MR9)として貯蔵された情報であり得る。例えば、コード(CODE)は、複数のデータライン(DQ1～DQn)のそれぞれに対する基準電圧又はデシジョンフィードバックイコライゼーション(DFE：Decision Feedback Equalization)レベルに関する情報を包含できる。例示的に、DFEレベルは、以前に読み取られたデータビットに基づいて、現在の読み取り動作で使用される基準電圧を調節するためのオフセット電圧であり得る。
GDDR6と互換性のある実施例では、貯蔵回路170はモードレジスタ(MR6、MR9)を包含し、貯蔵回路170に貯蔵された第6モードレジスタ(MR6)の第7乃至第11オペコードの(Opcodes)は、複数のデータライン(DQ1～DQn)のそれぞれを指し示すことができ、第0乃至第6オペコードは、それぞれに対応される基準電圧のレベルを指し示すことができる。貯蔵回路170に貯蔵された第9モードレジスタ(MR9)の第7乃至第11オペコードは、複数のデータライン(DQ1～DQn)のそれぞれを指し示すことができ、第0乃至第3オペコードは、それぞれに対応されるDFEレベルを指し示すことができる。前述された情報(すなわち、第6及び第9モードレジスタ(MR6、MR9))は、メモリデバイス100のトレーニング動作を介して決定されることができ、モードレジスタセットの動作を介して貯蔵装置170に貯蔵されることができる。例示的に、DQ駆動部110は、前述されたモードレジスタ値(MR6、MR9)に基づいて、内部コードを生成することができる。
前述されたコード(CODE)に対する説明は、例示的なものであり、本発明の範囲がこれに限定されるものではない。前述されたコード(CODE)は、他のモードレジスタ又はモードレジスタの中のメーカーの特定の領域に貯蔵されることができたり、又は別途の貯蔵回路に貯蔵されたりすることができる。
前述したように、本発明によるメモリデバイス100は、複数のデータライン(DQ1～DQn)のそれぞれに対し、相異なる基準電圧のセットを生成し、相異なる基準電圧のセットを使用して、複数のデータライン(DQ1～DQn)のそれぞれから信号を判定することができる。
図3は、図1のメモリシステム10の動作を示すフローチャートである。図4A乃至図4Cは、複数のデータライン(DQ1～DQn)のそれぞれに対する基準電圧を説明するためのグラフである。図3を参照して、メモリシステム10の初期化動作が説明される。一実施例として、初期化動作中の一部では、複数のデータライン(DQ1～DQn)のそれぞれに対する基準電圧及びDFEレベルが決定されることができる。図4A乃至図4Cのグラフは、各データライン(DQ)に受信された信号のデータアイ(data-eye)を示すグラフである。図4A乃至図4CのグラフのX軸は時間を示し、Y軸は基準電圧のレベルを示す。
図1及び図3を参照すると、S11のステップで、メモリシステム10は初期化を遂行することができる。例えば、メモリシステム10がパワーアップされる場合、ホスト11及びメモリデバイス100は、予め定められた方法により初期化を遂行することができる。初期化中に、ホスト11は、メモリデバイス100に電源電圧を提供し、様々な初期設定動作を遂行し、メモリデバイス100から必要な情報を読み取ったり、又は設定したりすることができる。
S12ステップで、メモリシステム10は、コマンドアドレストレーニング動作を行うことができる。たとえば、ホスト11及びメモリデバイス100は、コマンド(CMD)及びアドレス(ADDR)のタイミングマージンを向上させるために、コマンドアドレストレーニング動作を行うことができる。例示的に、コマンドアドレストレーニング動作は、選択的に遂行されたり、又は遂行されたりしない可能性がある。
S13ステップで、メモリシステム10は、クロック整列トレーニング動作(WCK2CK Alignment Training operation)を遂行することができる。例えば、メモリデバイス100は、ホスト11からのクロック信号(CK)を受信し、受信したクロック信号(CK)に基づいて、データクロック信号(WCK)を生成することができる。クロック信号(CK)は、コマンド(CMD)及びアドレス(ADDR)を処理するのに使用されることができ、データクロック信号(WCK)は、データを処理するのに使用されることができる。メモリデバイス100は、クロック信号(CK)及びデータクロック信号(WCK)が整列されるように、クロック整列トレーニング動作(WCK2CK Alignment Training operation)を遂行することができる。例示的に、データクロック信号(WCK)の周波数は、クロック信号(CK)のN倍(ただし、Nは自然数)であり得る。GDDR6互換実施例で、クロック整列トレーニング動作はWCK2CK整列トレーニング(WCK to CK整列)であり得る。メモリデバイス100は、WCK2CK整列トレーニング動作を実行して、クロック信号(CK)及びデータクロック信号(WCK)の変異エッジが同期されることができる。
データライン(DQ1～DQn)の物理的特性の変化により、データラインのそれぞれは、異なる電圧レベルで最適にデータを提供することができる。このような理由から、データラインのそれぞれに対するデータ信号判定のために基準電圧が個別に設定されていることが適切な場合がある。読み取りと書き込みのトレーニングは、データライン(DQ1～DQn)それぞれの最適基準電圧レベルを判定ように遂行されることができる。S14ステップで、メモリシステム10は、読み取りトレーニング動作(Read Training operation)を遂行することができる。たとえば、ホスト11は、メモリデバイス100から読み取ったデータの信号の信頼性(Signal Integrity)又はデータアイ(data-eye)が最適になるように、メモリデバイス100の設定値を調節することができる。例示的に、読みトレーニング動作は、複数のデータライン(DQ1～DQn)のそれぞれについて、独立的に遂行されることができる。
S15ステップで、メモリシステム10は、書き込みトレーニング動作(Write Training operation)を遂行することができる。たとえば、ホスト11は、メモリデバイス100にデータを伝送し、伝送されたデータ信号の信頼性又はデータアイが最適になるように、メモリデバイス100の設定値を調節することができる。例示的に、書き込みトレーニング動作は、複数のデータライン(DQ1～DQn)のそれぞれについて、独立的に遂行されることができる。前述したS11のステップ乃至S15のステップの初期化又はトレーニングの動作が遂行された後に、S16ステップでは、メモリシステム10は、正常動作を行うことができる。
一実施例として、S14ステップ又はS15ステップの動作で、複数のデータライン(DQ1～DQn)のそれぞれに対する基準電圧又はDFEレベルが決定されることができる。例えば、図4Aに図示されたように、第1データライン(DQ1)の基準電圧が第1基準電圧(VREFD1)に設定された場合、第1データライン(DQ1)は、第1信号の信頼性(SI1)を有し得る。データアイ(data-eye)の上位及び下位レベルは、データライン上のデータ信号のロジック「1」及び「0」の平均をそれぞれ示すことができる。このようなレベルが近すぎる場合には、ビットエラーレート(bit error rate)が増加することができる。従って、データアイに対する広いオープニング(opening)が適切である。特定の範囲で基準電圧(VREF)を可変することは、データラインのローディング(loading)率を可変させて、データアイに対する他の結果を発生する。
図4Aの実施例で、第1データライン(DQ1)の基準電圧が第2基準電圧(VREFD2)又は第3基準電圧(VREFD3)に設定された場合、第1データライン(DQ1)は、第1信号の信頼性(SI1)よりも小さい第2信号の信頼性(SI2)又は第1信号の信頼性(SI1)よりも小さい第3信号の信頼性(SI3)を有し得る。
信号の信頼性(SI)は、データライン(DQ)を介して受信された信号のデータアイ(data-eye)の大きさ又は垂直的な高さ又は幅を指し示すことができる。つまり、信号の信頼性(SI)が大きいほど、データが正確に識別されることができる。すなわち、第1データライン(DQ1)の基準電圧が第1基準電圧(VREFD1)に設定された場合、第1データライン(DQ1)は、最適の信号の信頼性を有するはずである。
次に、図4Bを参照すると、第1乃至第3のデータライン(DQ1)の基準電圧が第1基準電圧(VREFD1)に設定された場合、第1乃至第3のデータライン(DQ1)は、それぞれ第1乃至第3の信号の信頼性(SI1～SI3)を有し得る。これは、第1乃至第3のデータライン(DQ1)のそれぞれの物理的特性が相異なるからである。言い換えると、基準電圧が同一であるとしても、データラインの位置又は物理的特性により、相異なる信号の信頼性を有し得る。すなわち、第1乃至第3のデータライン(DQ1)の基準電圧が第1の基準電圧(VREFD1)に設定された場合、第1データライン(DQ1)は、最適の信号の信頼性を有し得るが、第2及び第3のデータライン(DQ2、DQ3)は、最適の信号の信頼性を有しない可能性がある。たとえば、特性の変化により、ロジック電圧レベルがデータラインの間で変動し、入力データをサンプリングする際にビットエラーを増加させてビットの値を決定する可能性がある。このようなビットエラーは、電力を保存するために、比較的低い論理電圧で動作する高速シリアルデータバス(たとえば、>1 GHz)によってアクセスされるDRAMデバイスにおいて特に著しくなってしまう可能性がある。
次に、図4Cを参照すると、第1データライン(DQ1)の基準電圧は、第1基準電圧(VREFD1)に設定され、第2データライン(DQ2)の基準電圧は、第2基準電圧(VREFD2)に設定され、第3データライン(DQ3)の基準電圧は、第3基準電圧(VREFD3)に設定されることができる。この場合、第1乃至第3のデータライン(DQ1～DQ3)のそれぞれは、最適の信号の信頼性を有し得る。言い換えると、第1乃至第3のデータライン(DQ1～DQ3)のそれぞれについて、相異なる基準電圧を設定することにより、各データラインが最適の信号の信頼性を有し得る。
前述された各データラインの基準電圧は、前述されたS14ステップ又はS15ステップの動作(つまり、読み取りトレーニング動作又は書き込みトレーニング動作)を通じて決定されることができ、これについての情報は、貯蔵デバイス170にコード(CODE)として貯蔵されることができる。
図面に図示されていないが、前述したS14ステップ又はS15ステップの動作(つまり、読み取りトレーニング動作又は書き込みトレーニング動作)で、DFEレベルも類似の方式で決定されることができ、これについての情報は、貯蔵デバイス170にコード(CODE)として貯蔵されることができる。
図5は、図2のメモリデバイス100の動作を示すフローチャートである。図2及び図5を参照すると、S110ステップで、メモリデバイス100は、トレーニング動作を遂行して、各データライン(DQ)に対する基準電圧(VREFD)及びDFEレベルを決定することができる。例えば、メモリデバイス100は、図3乃至図4Cを参照して説明された方法と同様に、各データライン(DQ)に対する基準電圧(VREFD)及びDFEレベルを決定することができる。決定された情報は、貯蔵装置170にコード(CODE)として貯蔵されることができる。
S120ステップで、メモリデバイス100は、基準電圧(VREFD)及びDFEレベルに基づいて、上位基準電圧(VREFD_p)及び下位基準電圧(VREFD_n)を含む基準電圧セットを生成することができる。一実施例として、上位基準電圧(VREFD_p)は、基準電圧(VREFD)及びDFEレベルの合計(VREFD+DFE)と対応されるレベルであり、下位基準電圧(VREFD_n)は、基準電圧(VREFD)及びDFEレベルの差(VREFD-DFE)と対応されるレベルであり得る。
S130ステップで、メモリデバイス100は、上位基準電圧(VREFD_p)及び下位基準電圧(VREFD_n)を含む基準電圧セットに基づいて、各データライン(DQ)を介して入力されるデータ(DIN)をサンプリングすることができる。例えば、メモリデバイス100は、上位基準電圧(VREFD_p)及び下位基準電圧(VREFD_n)に基づいて、各データライン(DQ)を介して入力される信号と対応されるデータビットを読み出すことができる。
図6は、図2のDQ駆動部110を詳細に示すブロック図である。図6に図示されたDQ駆動部110は、例示的なものであり、本発明の範囲がこれに限定されるものではない。以下で簡潔な説明のために、DQ駆動部110は、入力データ(DIN)を判読する受信機(Receiver)として説明される。しかし、本発明の範囲がこれに限定されるものではなく、DQ駆動部110は、外部装置（例えば、ホスト11）にデータを伝送するために、各データライン(DQ)を制御する送信機を包含できる。
図2及び図6を参照すると、DQ駆動部110は、複数のデータラインドライバ(111～11n)(以下、「DQドライバ」と称する)を包含できる。複数のDQドライバ(111～11n)は、複数のデータライン(DQ1～DQn)を介して、複数の入力データ(DIN1～DINn)をそれぞれ受信することができる。例えば、第1DQドライバ111は、第1データライン(DQ1)を介して、第1入力データ(DIN1)を受信し、第2DQドライバ112は、第2データライン(DQ2)を介して、第2入力データ(DIN2)を受信することができる。同様に、第3乃至第nDQドライバ(113～11n)は、第3乃至第nデータライン(DQ3～DQn)を介して、第3乃至第nの入力データ(DIN3～DINn)をそれぞれ受信することができる。
複数のDQドライバ(111～11n)は、貯蔵回路170から複数のコードの(CODE1～CODEn)をそれぞれ受信し、受信したコードに基づいて基準電圧のセットを生成することができる。例えば、第1DQドライバ111は、貯蔵回路170から第1コード(CODE1)を受信し、受信された第1のコード(CODE1)に基づいて基準電圧のセットを生成することができる。第2DQドライバ111は、貯蔵回路170から第2コード(CODE2)を受信し、受信された第2コード(CODE2)に基づいて基準電圧のセットを生成することができる。同様に、第3～第n DQドライバ(113～11n)は、貯蔵回路170から第3乃至第nコードに(CODE3～CODEn)をそれぞれ受信し、受信したコードに基づいて基準電圧のセットを生成することができる。
このとき、第1乃至第nDQドライバ(111～11n)で生成された基準電圧のセットは、互いに異なることができる。又は、第1乃至第nDQドライバ(111～11n)のうち少なくとも一つから生成された基準電圧のセットは、他のDQドライバで生成された基準電圧のセットと異なることができる。
複数のDQドライバ(111～11n)のそれぞれは、生成された基準電圧に基づいて、複数のデータライン(DQ1～DQn)のそれぞれを介して入力された複数の入力データ(DIN1～DINn)をサンプリングして、第1乃至第nデータ(D1～Dn)を識別することができる。例えば、第1DQドライバ111は、生成された基準電圧に基づいて、第1入力データ(DIN1)をサンプリングして、第1データ(D1)を出力することができる。第2DQドライバ112は、生成された基準電圧に基づいて第2入力データ(DIN2)をサンプリングして、第2データ(D2)を出力することができる。同様に、第3乃至第nDQドライバ(113～11n)は、生成された基準電圧に基づいて、第3乃至第n入力データ(DIN3～DINn)をサンプリングして、第3乃至第nデータ(D3～Dn)を出力することができる。
前述されたように、DQ駆動部110は、複数のデータライン(DQ1～DQn)のそれぞれに対し、異なる基準電圧を使用して入力データ(DIN)をサンプリングすることができる。したがって、複数のデータライン(DQ1～DQn)のそれぞれに対する最適の信号の信頼性が確保されるので、入力データ(DIN)の信頼性が向上される。
図7は、図6の第1DQドライバ111を示すブロック図である。図8は、図7のサンプラ1112を例示的に示す図面である。図7及び図8を参照して、第1DQドライバ111が説明されるが、本発明の範囲がこれに限定されるものではない。第1DQドライバ111は、本発明の技術的思想から逸脱せずに様々な他の形態に具現されることができる。なお、他のDQドライバもまた、第1DQドライバ111と類似した構造を有し得る。
図7及び図8を参照すると、第1DQドライバ111は、基準電圧発生器1111とサンプラ1112を包含できる。基準電圧発生器1111は、第1コード(CODE1)に基づいて、第1上位基準電圧(VREFD1_p)及び第1下位基準電圧(VREFD_n)を生成することができる。例えば、基準電圧発生器1111は、抵抗ラダー(ladder)1111a、加算部1111b、第1デコーディング部1111c、上位基準電圧セレクタ1111d、減算器1111e、第2デコーディング部1111f、及び下位基準電圧セレクタ1111gを包含できる。
抵抗ラダー1111aは、直列又は並列に連結された複数の抵抗を包含できる。抵抗ラダー1111aは、電源電圧(VDDQ)を分配して、様々な電圧を生成することができる。抵抗ラダー1111aは、第1上位基準電圧(VREFD1_p)及び第1下位基準電圧(VREFD1_n)を上位基準電圧セレクタ1111d及び下位基準電圧セレクタ1111gでそれぞれ同時に提供することができる。
加算部1111bは、第1コード(CODE1)を受信し、受信された第1コード(CODE1)に含まれた第1基準電圧(VREFD1)及び第1DFEレベルを合算するように構成されることができる。たとえば、先に説明されたように、第1コード(CODE1)は読み取りトレーニング又は書き込みトレーニングで決定されることができ、第1データライン(DQ1)に対する第1基準電圧(VREFD1)の情報及び第1DFEレベルの情報を包含できる。加算部1111bは、第1基準電圧(VREFD1)に対する情報及び第1DFEレベルに対する情報を合算して合算結果をデジタルコード形態に出力することができる。
第1デコーディング部1111cは、加算部1111bからの合算結果をデコーディングすることができる。上位基準電圧セレクタ1111dは、第1デコーディング部1111cのデコーディング結果に基づいて、抵抗ラダー1111aからの複数の電圧の中の1つを第1上位基準電圧(VREFD1_p)として出力することができる。
減算部1111eは、第1コード(CODE1)を受信し、受信された第1コード(CODE1)に含まれた第1基準電圧(VREFD1)及び第1DFEを減算するように構成されることができる。たとえば、先に説明されたように、第1コード(CODE1)は読み取りトレーニング又は書き込みトレーニングで決定することができ、第1データライン(DQ1)に対する第1基準電圧(VREFD1)の情報及び第1DFEについての情報を含むことができる。減算部1111eは、第1基準電圧(VREFD1)に対する情報及び第1DFE対する情報を減算して減算結果をデジタルコード形態に出力することができる。
第2デコーディング部1111fは、減算部1111eからの減算結果をデコーディングすることができる。下位基準電圧セレクタ1111dは、第2デコーディング部1111fのデコーディング結果に基づいて、抵抗ラダー1111aからの複数の電圧の中の１つを第1下位基準電圧(VREFD1_n)として出力することができる。
前述されたように、基準電圧発生器1111は、第1コード(CODE1)に基づいて、第1の上位基準電圧(VREFD1_p)及び第1下位基準電圧(VREFD_n)を生成することができる。このとき、第1上位基準電圧(VREFD1_p)は、第1基準電圧(VREFD1)及び第1DFEの合計(つまり、VREFD1+DFE1)であり、第2下位基準電圧(VREFD1_n)は、第1基準電圧(VREFD1)及び第1DFEの差(つまり、VREFD1-DFE1)であり得る。
サンプラ1112は、に、第1上位基準電圧(VREFD1_p)及び第1下位基準電圧(VREFD_n)に基づいて、第1データライン(DQ1)を介して受信される第1入力データ(DQ1)をサンプリングして、第1データ(D1)を出力することができる。
特に、サンプラ1112の出力からサンプラ1112の内部選択回路に再び提供されるフィードバック経路(FP)が提供されることができる。インターシンボル干渉(ISI)を除去するためのDFEスキームによると、第1データ(D1)の以前のビットの値が「1」である場合には、内部選択回路は、サンプラ1112が上位基準電圧(VREF_p)と、第1入力データ(DIN1)の現在のビットの電圧レベルを比較して、現在のビットをサンプリングするようにすることができる。第1データ(D1)の以前のビットの値が「0」である場合には、内部選択回路は、サンプラ1112が、下位基準電圧(VREF_n)と、第1入力データ(DIN1)の現在のビットの電圧レベルを比較して、現在ビットをサンプリングするようにすることができる。このような方式は、ビットエラーを減少させるフィルタリングメカニズムに効率的であり得る。例えば、図8に図示されたように、サンプラ1112は、コンパレーター1112及びマルチプレクサ1112bを包含できる。コンパレーター1112aは、第1上位基準電圧(VREFD1_p)及び第1下位基準電圧(VREFD1_n)の中の1つと、第1入力データ(DIN1)を比較して、第1データ(D1)を出力することができる。
さらに詳細な例として、第1入力データ(DIN1)で、ビット「1」はハイ(high)レベルと対応される信号であり、ビット「0」は、ロー(low)レベルと対される信号であると仮定する。コンパレーター1112aは、第1データライン(DQ1)の信号が第1上位基準電圧(VREFD1_p)及び第1下位基準電圧(VREFD1_n)の中の１つより高い場合、第1データ(D1)としてビット「1」を出力し、第1データライン(DQ1)の信号が第1上位基準電圧(VREFD1_p)及び第1サブ基準電圧(VREFD1_n)の中の１つより低い場合、第1データ(D1)としてビット「0」を出力するはずである。
このとき、マルチプレクサ1112aは、選択信号(SEL)に基づいて、第1上位基準電圧(VREFD1_p)及び第1下位基準電圧(VREFD1_n)の中の１つを選択して、コンパレーター1112bに提供することができる。一実施例で、選択信号(SEL)はフィードバック経路(FP)又はフィードバック経路(FP)と連結されたバッファー回路（図示せず）から提供されることができる。即ち、選択信号(SEL)は、以前に出力されたコンパレーター1112bの出力信号に基づかれることができる。すなわち、第1データ(D1)としてビット「1」が出力された場合、次のデータビットを読み出すために、第1上位基準電圧(VREFD1_p)が選択されることができ、第1データ(D1)としてビット「0」が出力された場合、次のデータビットを読み出すために、第1下位基準電圧(VREFD1_n)が選択されることができる。これにより、第1データライン(DQ1)を介して受信された第1入力データ(DIN1)と対応される信号がフルスイング(full swing)できなくても、以前に読み取られたビットの値に基づいて、第1上位基準電圧(VREFD1_p)及び第1下位基準電圧(VREFD1_n)の中の１つが選択されることで、正常的にデータが選択されることができる。より詳細に、以前のデータビットが「1」である場合には、インターシンボル干渉(ISI)は、現在のデータビットの電圧を増加させる傾向があるので、基準電圧をVREF1_pに増加させることは、ビットエラーを減少させる。逆に、前のデータビットが「0」である場合には、インターシンボル干渉(ISI)は、現在のデータビットの電圧を減少させる傾向があるので、基準電圧をVREF1_nに減少させることは、ビットエラーの発生を減少させることができる。
前述されたように、本発明によるDQドライバは、読み取りトレーニング又は書き込みトレーニングを通じて決定された基準電圧及びDFEの値に基づいて、上位基準電圧及び下位基準電圧を生成し、生成された上位基準電圧及び下位基準電圧に基づいて、データラインを介して受信される入力データを読み取ることで、データの信頼性を向上させることができる。なお、CODE1に基づいた上位と下位の電圧に(VREFD1_p、VREFD2_n)の両方に対する同時的な提供は、フィードバック経路(FP)で出力データ(D1)に対する応答をさらに速くする。従って、従来と比較してビットエラーレートが減少される。
例示的に、複数のDQドライバ(111～11n)のそれぞれで生成された上位基準電圧及び下位基準電圧は相異なることができる。つまり、複数のデータライン(DQ1～DQn)のそれぞれについて、相異なる基準電圧(つまり、上位基準電圧及び下位基準電圧、又は基準電圧及びDFEレベル)を別の方法で設定することにより、複数のデータライン(DQ1～DQn)それぞれについて、最適のデータの信頼性が確保されることができる。
図9は、図6の第1DQドライバ111’の他の例を示すブロック図である。図10は、図9のサンプラ1113’を例示的に示すブロック図である。図9及び図10に図示された第1DQドライバ111’は、本発明の技術的思想を簡易に説明するための例示的なものであり、本発明の範囲がこれに限定されるものではない。
図9及び図10を参照すると、第1DQドライバ111’は、基準電圧発生器1111’、DFEレベル発生器1112’、及びサンプラ1113’を包含できる。基準電圧発生器1111’は、第1コード(CODE1)を受信し、受信された第1コード(CODE1)に基づいて、第1基準電圧(VREFD1)を生成することができる。DFEレベル発生器1112’は、第1コード(CODE1)を受信し、受信された第1コード(CODE1)に基づいて、第1DFE正レベル(DFE1_p)及び第1DFE負レベル(DFE1_n)を生成できる。例示的に、第1DFE正レベル(DFE1_p)は正の値(positive value)であり、第1DFE負レベル(DFE1_n)は負の値(negative value)であり得る。第１DFE正レベル(DFE1_p)及び第１DFE負レベル(DFE1_n)は基準電圧セットの他の例であり得る。
サンプラ1113’は、第1データライン(DQ1)を介して、第1入力データ(DIN1)を受信し、第1基準電圧(VREFD1)、第1DFE正レベル(DFE1_p)、及び第1DFE負レベル(DFE1_n)に基づいて、第1入力データ(DIN1)をサンプリングして、第1データ(D1)を出力することができる。例えば、図10に図示されたように、サンプラ1113’は、第1サブサンプラ1113a’、第2サブサンプラ1113b’及びマルチプレクサ1113c’を包含できる。
第1サブサンプラ1113a’は、第1データライン(DQ1)を介して、第1入力データ(DIN1)を受信し、第1基準電圧(VREFD1)及び第1DFE正電圧(DFE1_p)に基づいて、第1入力データ(DIN1)をサンプリングすることができる。第2サブサンプラ1113b’は、第1データライン(DQ1)を介して、第1入力データ(DIN1)を受信し、第1基準電圧(VREFD1)及び第1DFE負電圧(DFE1_n)に基づいて、第1入力データ(DIN1)をサンプリングすることができる。
マルチプレクサ1113c’は、選択信号SELによって、第1及び第2サブサンプラに(1113a’、1113b’)の出力の中の一つを選択して、第1データ(D1)として出力することができる。例示的に、選択信号(SEL)は、第1データ(D1)の値又はレベルにより決定されることができる。先に説明されたように、現在読み出された第1データ(D1)がビット「1」の場合(つまり、ハイレベルである場合)、次のビットの読み取りで、第1のサブサンプラ1113a’の出力が選択されるように選択信号(SEL)が決定されることができる。一方、現在読み出された第1データ(D1)がビット「0」である場合(つまり、ローレベルの場合)、次のビットの読み取りでは、第2のサブサンプラ1113b’の出力が選択されるように選択信号(SEL)が決定されることができる。
前述したように、複数のDQドライバのそれぞれは、複数のデータラインのそれぞれに対して、相異なる基準電圧を生成し、生成された基準電圧に基づいて入力データをサンプリングすることができる。したがって、複数のデータライン(DQ1～DQn)のそれぞれについて、最適のデータの信頼性が確保されることができる。
図11は、図6の第1DQドライバ111”を示す、説明するためのブロック図である。図11に図示された第1DQドライバ111”は、本発明の技術的思想を容易に説明するための例示的なものであり、本発明の範囲がこれに限定されるものではない。
図11を参照すると、第1DQドライバ111”は、コードジェネレータ1113”、基準電圧発生器1111”、及びサンプラ1112”を包含できる。コードジェネレータ1113”は、貯蔵回路170から対応するコード(すなわち、第1コード(CODE1))を受信し、受信された第1コード(CODE1)に基づいて、第1内部コード(CD1_int)を生成することができる。例えば、先に説明されたように、第1コード(CODE1)は、第1データライン(DQ1)に対する基準電圧情報を指し示す第1サブコード(CD1)及び第1データライン(DQ1)に対するデシジョンフィードバックイコライゼーションレベル(DFE)レベルを指し示す第2サブコード(CD2)を包含できる。コードジェネレータ1113”は、第1コード(CODE1)に含まれた第1及び第2サブコード(CD1、CD2)を組み合わせて、第1内部コード(CD1_int)を生成することができる。
第1内部コード(CD1_int)は、第1サブコード(CD1)と第2サブコード(CD2)とが加算された加算コード及び第1サブコード(CD1)と第2サブコード(CD2)とが減算された減算コードを包含できる。例示的に、第1サブコード(CD1)は、MR6に対する情報であり得るし、第2サブコード(CD2)はMR9に関する情報であり得る。この場合、第1内部コード(CD1_int)は[MR6+MR9]と[MR6-MR9]についての情報を包含できる。
基準電圧発生器1111”は、第1内部コード(CD1_int)に基づいて、第1基準電圧セット(VREF1_p、VREF1_n)を生成することができる。サンプラ1112”は、第1基準電圧セット(VREF1_p、VREF1_n)に基づいて、第1データライン(DQ1)を介して受信される第1入力データ(DIN1)を読み取ることができる。
図12は、図11第1DQドライバ111”によるメモリデバイス100の動作を説明するためのフローチャートである。図11及び図12を参照すると、S210ステップで、メモリデバイス100は、トレーニング動作を遂行して、各データライン(DQ)に対する第1及び第2サブコードに(CD1、CD2)を決定することができる。例えば、メモリデバイス100は、先に説明されたように、読み取りトレーニング又は書き込みトレーニングの動作を通じて、各データライン(DQ)に対する基準電圧に関する情報を指し示す第1サブコード(CD1)とDFEレベルに関する情報を示し示す第2のサブコード(CD2)を生成することができる。例示的に、第1及び第2サブコードに(CD1、CD2)のそれぞれは、前述されたように、各データライン(DQ)に対して異なることができる。
S210ステップで、メモリデバイス100は、各データライン(DQ)に対して、第1及び第2サブコード(CD1、CD2)に基づいて、内部コード(CD_int)を生成することができる。例えば、メモリデバイス100は、各データライン(DQ)に対する第1及び第2サブコード(CD1、CD2)に基づいて、各データライン(DQ)について、相異なる内部コード(CD_int)を生成することができる。
S230ステップで、メモリデバイス100は、内部コード(CD_int)に基づいて、各データライン(DQ)を介して受信されるデータを読み出す動作を行うことができる。例えば、メモリデバイス100は、前述されたように、内部コード(CD_int)に基づいて、各データライン(DQ)に対する基準電圧のセットを作成し、生成された基準電圧のセットに基づいて、各データラインを介して受信されるデータを読み取ることができる。
前述されたように、本発明の実施例によるメモリデバイスは、各データライン(DQ)に対して、相異なるコードに基づいて、内部のコードを生成し、生成された内部コードに基づいてデータを読み取ることができる。
図13は、本発明の実施例によるDQ駆動部210を示す図面である。図面の簡潔性のために、DQ駆動部210の動作を説明するのに不必要な構成要素は省略される。
図13を参照すると、DQ駆動部210は、第1乃至第16DQドライバ(DRV1～DRV16)を包含できる。第1乃至第16DQドライバ(DRV1～DRV16)のそれぞれは、図7乃至図10を参照して説明された構成要素を包含できる。先に説明されたように、第1乃至第16DQドライバ(DRV1～DRV16)のそれぞれは、複数のデータライン(例えば、DQ1～DQ16)のそれぞれと連結されることができ、複数のデータライン(例えば、DQ1～DQ16)のそれぞれを制御するように構成されることができる。
第1乃至第16DQドライバ(DRV1～DRV16)それぞれは、貯蔵回路270から第1乃至第16のコードに(CODE1～CODE16)をそれぞれ受信し、受信したコードに基づいて基準電圧、DFEレベル、上位基準電圧、又は下位基準電圧を生成することができる。このとき、生成された電圧は、対応されるデータラインの特性により相異なるレベルを有し得る。例えば、第1乃至第16DQドライバ(DRV1～DRV16)のそれぞれは、基準電圧発生器及びコードジェネレータを包含できる。第1乃至第16DQドライバ(DRV1～DRV16)のそれぞれのコードジェネレータは、対応するコードを受信し、受信したコードに基づいて、内部コードを生成することができる。第1乃至第16DQドライバ(DRV1～DRV16)のそれぞれの基準電圧発生器は、生成された内部コードに基づいて基準電圧のセットを生成することができる。例えば、第1DQドライバ(DVR1)のVREF発生器は、第1基準電圧のセットを生成することができ、第13DQドライバ(DRV13)は、第1基準電圧のセットと異なる第13基準電圧のセットを生成することができる。
又は、第1乃至第16DQドライバ(DRV1～DRV16)はグループ化されることができる。 各グループは、貯蔵回路270から共通のコードを受信し、同じグループの各DQドライバは共通のコードに基づいて同じ基準電圧のセットを生成することができる。例えば、第1及び第2DQドライバ(DRV1、DRV2)は、第1グループ(G11)を形成することができる。第3及び第4DQドライバ(DRV3、DRV4)は、第2グループ(G12)を形成することができる。同様に、残りのDQドライバも、また2個ずつグループ化されることができる。このとき、複数のグループ(G11～G18)で複数のコード(CODE_G11～CODE_G18)がそれぞれ提供されることができる。
又は、第1乃至第4DQドライバ(DRV1～DRV4)は、第1グループ(G21)を形成することができる。同様に、残りのDQドライバも、また4個ずつグループ化されることができる。この場合、複数のグループ(G21～G24)で複数のコード(CODE_G21～CODE_G24)がそれぞれ提供されることができる。同一のグループに含まれたDQのドライバは、同一のコードを使用して基準電圧、DFEレベル、上位基準電圧、又は下位基準電圧を生成することができる。
言い換えると、複数のDQドライバ(DRV1～DRV16)は、2N個又は2N+1個ずつ(Nは自然数)グループ化されることができ、同じグループに含まれているDQのドライバは、同じコードを使用して基準電圧、DFEレベル、上位基準電圧、又は下位基準電圧を生成することができる。
たとえ、図13で、第1乃至第16DQドライバ(DRV1～DRV16)が図示されたが、本発明の範囲がこれに限定されるものではない。DQドライバの個数は、ホストに連結たデータラインの個数により変わることができる。なお、DQドライバは、前述されたグループ以外の他の方式でグループ化されることができる。例えば、物理的に隣接したDQドライバは、互いに同じグループに属することができる。言い換えれば、DQドライバは隣接基準に基づいてグループ化されることができる。
例示的に、図1乃至図13を参照して、DQ駆動部のデータ受信動作が説明されたが、本発明の範囲がこれに限定されるものではない。例えば、DQ駆動部の複数のDQドライバのそれぞれは、外部へデータを伝送するために、複数のデータラインをそれぞれ制御することができる。このとき、複数のDQドライバのそれぞれは、相異なるDFEレベルを使用して、複数のデータラインをそれぞれ制御することができる。
図14は、本発明によるメモリデバイスが適用されたグラフィックスシステムを示すブロック図である。図14を参照すると、グラフィックスシステム1000は、グラフィックスプロセッサ1100及び複数のDRAMデバイス(1210-1～1210-i)を包含できる。グラフィックスプロセッサ1100は、イメージ情報を処理するための多様な演算処理を遂行するように構成されることができる。グラフィックスプロセッサ1100は、複数のチャンネル(CH1～CHi)を介して、複数のDRAMデバイス(1210-1～1210-i)と連結されることができる。例示的に、複数のチャンネル(CH1～CHi)のそれぞれはGDDR(Graphic Double Data Rate)インターフェースに基づかれた通信チャネルであり得る。
複数のDRAMデバイス(1210-1～1210-i)それぞれは、図1乃至図13を参照して説明されたメモリデバイスであり得る。即ち、複数のDRAMデバイス(1210-1～1210-i)のそれぞれは、複数のデータラインのそれぞれに対して、相異なる基準電圧に基づいてデータを読み取ることができる。
図15は、本発明によるメモリデバイスが適用されたメモリモジュールを例示的に示すブロック図である。図13を参照すると、メモリモジュール2000は、RCD2100(Register Clock Driver)、複数のDRAMデバイス(2210～2290)、及び複数のデータバッファー(DB)を包含できる。
RCD2100は、外部デバイス(例えば、ホスト又はメモリコントローラー)からコマンド/アドレス(CA)及びクロック信号(CK)を受信することができる。RCD2100は、受信された信号に基づいて、コマンド/アドレス(CA)を複数のDRAMデバイス(2210～2290)に伝送して、複数のデータバッファー(DB)を制御することができる。
複数のDRAMデバイス(2210～2290)のそれぞれは、メモリのデータライン(MDQ)を介して複数のデータバッファー(DB)とそれぞれ連結されることができる。例示的に、複数のDRAMデバイス(2210～2290)は、図1乃至図11を参照して説明されたDQ駆動部を包含できる。即ち、複数のDRAMデバイス(2210～2290)のそれぞれは、複数のメモリデータライン(MDQ)のそれぞれについて、相異なる基準電圧に基づいてデータを識別したり、又はデータを伝送したりすることができる。
複数のデータバッファー(DB)は、複数のデータライン(DQ)を介して外部装置(例えば、ホスト又はメモリコントローラー)とデータを送受信することができる。
例示的に、図15に図示されたメモリモジュール2000は、LR-DIMM(Load Reduced Dual In-line Memory Module)のフォームファクターであり得る。しかし、本発明の範囲がこれに限定されるものではなく、メモリモジュール2000は、複数のデータバッファー(DB)が省略されたRDIMM(Registered DIMM)のフォームファクターを有し得る。
図16は、本発明によるメモリデバイスが適用されたコンピューティングシステム3000を例示的に示すブロック図である。図16を参照すると、コンピューティングシステム3000は、コンピュータ、携帯用コンピュータ、UMPC(Ultra Mobile PC)、ワークステーション、サーバーコンピュータ、ネットブック(net-book)、PDA、ポータブル(portable)コンピュータ、ウェブタブレット(web tablet)、無線電話機(wireless phone)、モバイルフォン(mobile phone)、スマートフォン(smart phone)、デジタルカメラ(digital camera)、デジタルオーディオレコーダ(digital audio recorder)、デジタル音声再生機(digital audio player)、デジタルピクチャーレコーダ(digital picture recorder)、デジタルピクチャー再生機(digital picture player)、デジタルビデオレコーダ(digital video recorder)、デジタルビデオプレーヤー(digital video player)、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子デバイスの中の１つを包含できる。
コンピューティングシステム3000は、プロセッサ310、メモリモジュール3200、チップセット3300、GPU(又はグラフィックスモジュール)3400、入出力装置3500、及びストレージデバイス3600を包含する。プロセッサ3100は、コンピューティングシステム3000の諸般の動作を制御することができる。プロセッサ3100は、コンピューティングシステム3000で遂行される様々な演算を行うことができる。
メモリモジュール3200は、プロセッサ3100と直接連結されることができる。例えば、メモリモジュール3200は、デュアルインラインメモリモジュール(DIMM、Dual In-line Memory Module)の形態を有することができ、メモリモジュール3200は、プロセッサ3100と直接的に連結されたDIMMソケットに装着され、プロセッサ3100と通信することができる。例示的に、メモリモジュール3200は、図1乃至図14を参照して説明されたメモリデバイスを包含できる。即ち、メモリモジュール3200は、相異なる基準電圧又は基準電圧のセットに基づいて、複数のデータライン(DQ)のそれぞれを制御することができる。
チップセット3300は、プロセッサ3100と電気的に接続され、プロセッサ3100の制御により、ユーザーシステム3000のハードウェアを制御することができる。例えば、チップセット3300は、主要バスを介してGPU3400、入出力装置3500、及びストレージデバイス3600のそれぞれと連結され、主要バスに対するブリッジの役割を遂行することができる。
GPU3400は、ユーザーシステム3000の映像データを出力するための一連の演算動作を遂行することができる。例示的に、GPU3400は、システムオンチップの形態でプロセッサ3100内に実装されることができる。例示的に、GPU3400は、図1乃至図11を参照して説明されたメモリデバイスを包含できる。即ち、GPU3400に含まれたメモリデバイスは、相異なる基準電圧に基づいて複数のデータライン(DQ)のそれぞれを制御することができる。
入出力装置3500は、ユーザーシステム3000にデータ又はコマンドを入力したり、又は外部にデータを出力したりする様々な装置を含む。ストレージ装置3600は、ユーザーシステム3000の大容量貯蔵媒体として使用されることができる。ストレージデバイス3600は、ハードディスクドライブ、SSD、メモリカード、メモリスティックなどのような大容量貯蔵媒体を包含できる。
前述されたように、本発明によるメモリデバイスは、複数のデータラインを介して外部装置(例えば、ホスト又はメモリコントローラー)とデータを送受信することができる。このとき、メモリデバイスは、相異なる基準電圧を使用して、複数のデータラインの各々を制御することができる。したがって、複数のデータラインのそれぞれに対して、最適のデータの信頼性が確保されることができるから、向上された信頼性を有するメモリデバイスが提供される。メモリデバイスは、複数のデータライン(DQ)を互いに異なる基準電圧のセットを使用して個別に制御することができる。各基準電圧のセットは、複数の電圧を含むことができ、入力データストリームの各シンボルの値は、複数の電圧のうち選択された一つに基づいて判定することができる。DFEのようなノイズ/エラー除去スキームと関連して、複数の電圧のいずれか１つを使用するときに、速い応答時間が達成されることができ、結果的にエラービットレートが減少される。
前述されたように、ブロック、ユニット、モジュール、ドライバなどのような用語のように本文で使用される特定の機能を遂行する構成要素は、ハードウェア回路として具現されることができる。
前述された内容は、本発明を実施するための具体的な実施例である。本発明は、前述した実施例だけでなく、単純に設計変更されたり、容易に変更できたりする実施例をまた包含するはずである。なお、本発明は、実施例を用いて容易に変形して実施できる技術も包含されるだろう。従って、本発明の範囲は、前述された実施例に限定されて定まってはならず、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定まらなければならないだろう。
本発明はデータラインの物理的特性が相異なる場合でもメモリデバイスの信頼性を向上させるメモリシステムに有用である。
１０： メモリシステム
１１： ホスト
１００：メモリデバイス
１１０：データライン(DQ)駆動部

Claims (19)

  1. 複数のデータラインを介して外部装置からデータを受信するように構成されたメモリデバイスの動作方法であって、
    前記複数のデータラインのうち、第1データラインに対する第1基準電圧の情報を含む第1コード及び前記第1データラインに対する第1デシジョンフィードバックイコライゼーション(DFE)レベルについての情報を含む第2コードに基づいて、第1内部コードを生成するステップと、
    前記複数のデータラインのうち、第2データラインに対する第2基準電圧の情報を含む第3コード及び前記第2データラインに対する第2デシジョンフィードバックイコライゼーションレベルについての情報を含む第4コードに基づいて、第2内部コードを生成するステップと、
    前記第1内部コード及び前記第2内部コードに基づいて、第1基準電圧のセット及び第2基準電圧のセットをそれぞれ生成するステップと、
    前記第1基準電圧のセットに基づいて前記第1データラインに提供された第1入力データをサンプリングし、第2基準電圧のセットに基づいて前記第2データラインに提供された第2入力データをサンプリングするステップと、を含む動作方法。
  2. 前記第1基準電圧のセットは前記第1基準電圧と前記第１DFEレベルの和に等しい第１上位基準電圧及び前記第1基準電圧と前記第１DFEレベルの差に等しい第１下位基準電圧を包含し、
    前記第2基準電圧のセットは前記第2基準電圧と前記第2DFEレベルの和に等しい第２上位基準電圧、及び第２基準電圧と前記第２DFEレベルの差に等しい第２下位基準電圧を包含する、請求項１に記載の動作方法。
  3. 前記第1入力データをサンプリングするステップは、
    前記第1上位基準電圧及び前記第１下位基準電圧をマルチプレクサの入力に同時に提供するステップと、
    前記マルチプレクサに選択信号を印加して前記第１上位基準電圧及び前記第１下位基準電圧のいずれか１つを選択するステップと、
    前記第１上位基準電圧及び前記第１下位基準電圧の中で選択された一つをコンパレーターの第１入力へ出力するステップと、
    前記コンパレーターの第２入力に、前記第１入力データを受信し、サンプリングポイントで前記第１入力データのビットの値を示す比較結果を出力するステップとを包含する、請求項２に記載の動作方法。
  4. 前記第1内部コード及び前記第1基準電圧のセットは、
    前記第1データラインに対する第1データラインドライバによって獲得された前記第1および第2コードに基づいて、前記第1データラインドライバによって生成され、
    前記動作方法は、少なくとも一つの追加のデータラインに対する少なくとも一つの追加のデータラインドライバを前記第1データラインドライバとグルーピングするステップを包含し、
    前記少なくとも一つの追加のデータラインドライバは、前記第1及び第2内部コードに基づいて、前記第1基準電圧のセットと同じ基準電圧のセットを生成し、前記同じ基準電圧のセットを使用して、前記少なくとも一つの追加のデータラインに提供される追加データのビット値をサンプリングする、請求項１ないし３のうちの何れか一項に記載の動作方法。
  5. 前記第1データラインドライバと、
    前記少なくとも一つの追加のデータラインドライバは、物理的隣接基準に基づいてグルーピングされる、請求項４に記載の動作方法。
  6. 前記第１及び第２基準電圧のレベルは相異なり、前記第１及び第２DFEレベルは相異なる、請求項１ないし５のうちの何れか一項に記載の動作方法。
  7. 前記第１乃至第４コードは前記メモリデバイスの少なくとも１つのモードレジスタに貯蔵される、請求項１ないし６のうちの何れか一項に記載の動作方法。
  8. 前記第１乃至第４コードのそれぞれは前記メモリデバイスのトレーニング動作で前記少なくとも１つのモードレジスタに貯蔵される、請求項７に記載の動作方法。
  9. 前記メモリデバイスは外部装置とGDDRインターフェースに基づいて通信する、請求項１ないし８のうちの何れか一項に記載の動作方法。
  10. 複数のメモリデバイスを包含するメモリシステムであって、
    前記複数のメモリデバイスのそれぞれは、
    メモリセルアレイと、
    前記メモリセルアレイを駆動し、第１データラインを介して第１入力データを受信し、第２データラインを介して第２入力データを受信するように構成されたデータライン駆動部を包含し、
    前記データライン駆動部は、
    前記第1データラインに対する第1及び第2コードに基づいて、第1基準電圧のセットを生成し、前記第1データラインを介して受信された第1入力データビットの値を前記第1基準電圧のセットに基づいて読み出しを実行するように構成された第1データラインドライバと、
    第2データラインに対する第3及び第4コードに基づいて、第2基準電圧のセットを生成し、前記第2データラインを介して受信された第2入力データビットの値を前記第2基準電圧のセットに基づいて読み出しを実行するように構成された第2データラインドライバとを包含し、
    前記メモリデバイスのそれぞれに対し、前記第1コードは前記第1データラインに対する第1基準電圧レベルの情報を包含し、前記第2コードは前記第1データラインに対する第1デシジョンフィードバックイコライゼーション（DFE）レベルに対する情報を包含し、前記第3コードは前記第2データラインに対する第2基準電圧レベルの情報を包含し、前記第4コードは前記第2データラインに対する第2デシジョンフィードバックイコライゼーションレベルの情報を包含する、メモリシステム。
  11. 前記第1基準電圧レベル及び前記第2基準電圧レベルは相異なり、前記第1デシジョンフィードバックイコライゼーションレベル及び前記第2デシジョンフィードバックイコライゼーションレベルは相異なる、請求項１０に記載のメモリシステム。
  12. 前記第1乃至第4コードを貯蔵するように構成された少なくとも１つのモードレジスタとをさらに包含する、請求項１０に記載のメモリシステム。
  13. 前記第１乃至第４コードは前記メモリデバイスのトレーニング動作で前記少なくとも１つのモードレジスタに貯蔵される、請求項１２に記載のメモリシステム。
  14. 前記第1データラインドライバは、
    前記第1及び第2コードに基づいて、第1上位基準電圧及び第1下位基準電圧を含む前記第1基準電圧のセットを生成するように構成された第1基準電圧発生器を包含し、
    前記第１基準電圧発生器は、
    前記第1コードと前記第2コードとを加算して前記第1上位基準電圧に対する第1サブコードを生成する加算器と、
    前記第1サブコードをデコーディングするように構成された第1デコーダと、
    前記第1デコーダの前記デコーディングの結果に基づいて前記第1上位基準電圧を出力するように構成された上位基準電圧セレクタと、
    前記第1コードと前記第2コードとを減算して前記第1下位基準電圧に対する第2サブコードを生成する減算器と、
    前記第2サブコードをデコーディングするように構成された第2デコーダと、
    前記第2デコーダの前記デコーディングの結果に基づいて前記第1下位基準電圧を出力するように構成された下位基準電圧セレクタとを包含する、請求項１０ないし１３のうちの何れか一項に記載のメモリシステム。
  15. 前記データライン駆動部は、第3入力データを受信する少なくとも一つの第3データラインに対する少なくとも一つの第3データラインドライバを包含し、
    前記第1データラインドライバ及び前記少なくとも一つの第3データラインドライバは、前記第1及び第2コードを受信するようにグルーピングされ、
    前記少なくとも一つの第3データラインドライバは、前記第1及び第2コードに基づいて、前記第1基準電圧のセットを生成し、前記第1基準電圧のセットに基づいて、前記第３入力データをサンプリングするように構成された、請求項１０ないし１４のうちの何れか一項に記載のメモリシステム。
  16. 前記メモリデバイスのそれぞれは、DRAMデバイスであり、
    前記メモリシステムは、前記メモリデバイスのそれぞれにコマンド及びアドレス信号を伝送するように構成されたレジスタクロックドライバ（RCD）と、をさらに包含する、請求項１０ないし１５のうちの何れか一項に記載のメモリシステム。
  17. 複数のメモリセルと、
    第1および第2コードに基づいて、第1基準電圧のセットを生成し、前記第1基準電圧のセットに基づいて第1データラインを介して入力された第1入力データビットの値を判定し、第3及び第4コードに基づいて、第2基準電圧のセットを生成し、前記第2基準電圧のセットに基づいて、第2データラインを介して提供される第2入力データのビット値を判定するように構成されたデータライン駆動部と
    を包含し、前記第1コードは前記第1データラインに対する第1基準電圧レベルの情報を包含し、前記第2コードは前記第1データラインに対する第1デシジョンフィードバックイコライゼーション（DFE）レベルに対する情報を包含し、前記第3コードは前記第2データラインに対する第2基準電圧レベルの情報を包含し、前記第4コードは前記第2データラインに対する第2デシジョンフィードバックイコライゼーションレベルの情報を包含する、メモリデバイス。
  18. 前記第１乃至第４コードを貯蔵するように構成された少なくとも１つのモードレジスタを包含する、請求項１７に記載のメモリデバイス。
  19. 前記第１基準電圧のセットは前記第２基準電圧のセットと異なり、
    前記複数のメモリセルのそれぞれはDRAMセルである、請求項１７又は１８に記載のメモリデバイス。
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