KR102246878B1 - 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR102246878B1
KR102246878B1 KR1020140065149A KR20140065149A KR102246878B1 KR 102246878 B1 KR102246878 B1 KR 102246878B1 KR 1020140065149 A KR1020140065149 A KR 1020140065149A KR 20140065149 A KR20140065149 A KR 20140065149A KR 102246878 B1 KR102246878 B1 KR 102246878B1
Authority
KR
South Korea
Prior art keywords
voh
pull
voltage
driver
code
Prior art date
Application number
KR1020140065149A
Other languages
English (en)
Other versions
KR20150137385A (ko
Inventor
이기원
배승준
박준영
배용철
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020140065149A priority Critical patent/KR102246878B1/ko
Priority to US14/723,614 priority patent/US9608631B2/en
Publication of KR20150137385A publication Critical patent/KR20150137385A/ko
Priority to US15/426,603 priority patent/US9805774B2/en
Priority to US15/729,771 priority patent/US9947378B2/en
Application granted granted Critical
Publication of KR102246878B1 publication Critical patent/KR102246878B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)

Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는 전원 전압에 비례하는 출력 하이 레벨 전압(VOH)을 갖는 데이터 신호를 생성하는 출력 드라이버를 포함한다. 본 발명의 실시예에 따른 반도체 메모리 장치에 의하면, 데이터 신호의 출력 하이 레벨 전압을 전원 전압에 비례하여 결정함으로써 다양한 PVT 조건에서 발생하는 노이즈를 줄일 수 있다.

Description

반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템{A SEMICONDUCTOR MEMORY DEVICE, A MEMORY MODULE INCLUDING THE SAME, AND A MEMORY SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시예는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 신호의 노이즈를 줄이기 위한 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 외부 시스템 예컨대, 메모리 컨트롤러(memory controller)와 명령과 데이터를 송수신한다. 반도체 메모리 장치와 상기 외부 시스템 사이를 연결하는 버스 라인의 임피던스와 상기 버스 라인과 직접 연결된 반도체 메모리 장치 내의 신호 라인의 임피던스가 서로 다른 경우, 데이터의 반사가 초래될 수 있다. 최근 고속의 반도체 메모리 장치에는 이러한 데이타 반사를 방지하기 위하여 임피던스를 매칭시키는 장치 예컨대, ODT(On Die Termination) 장치가 제공되는 것이 일반적이다.
특히, 모바일 환경에서 이용되는 반도체 메모리 장치에 대해 더욱 저전력과 고속화가 요구되고 있다. 저전력과 고속화 조건에서 반도체 메모리 장치와 외부 시스템 간의 데이터 통신은 신호 무결성(SI;Signal Integrity)을 보장하기 어려우므로, 이를 개선하기 위한 연구가 계속되고 있다.
본 발명이 이루고자 하는 기술적 과제는 저전력과 고속화 조건에서 신호 무결성을 높일 수 있는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템을 제공함에 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 전원 전압(VDDQ)에 비례하는 제1 타겟 VOH 전압에 따른 풀업 VOH 코드를 생성하는 ZQ 캘리브레이션부(210) 및 상기 풀업 VOH 코드에 기초하여 상기 전원 전압에 비례하는 출력 하이 레벨 전압(VOH)을 갖는 데이터 신호를 생성하는 출력 드라이버를 포함한다.
실시예에 따라 상기 전원 전압과 상기 VOH의 비율은 상기 데이터 신호를 수신하는 컨트롤러의 오디티 저항의 저항값에 따라 결정된다.
실시예에 따라 상기 출력 드라이버(290)는 LVSTL(Low Voltage Swing Terminated Logic) 출력 드라이버이다.
실시예에 따라 상기 ZQ 캘리브레이션부는 상기 제1 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀업 드라이버가 생성하는 전류를 결정하는 상기 풀업 VOH 코드를 생성하는 제1 캘리브레이션부 및 제2 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀다운 드라이버의 저항을 결정하는 풀다운 VOH 코드를 생성하는 제2 캘리브레이션부를 포함한다.
실시예에 따라 상기 제1 캘리브레이션부는 상기 제1 타겟 VOH 전압을 생성하는 풀업 VOH 제어 블록, 상기 제1 타겟 VOH 전압과 제1 노드의 전압을 비교한 제1 비교 결과를 출력하는 제1 비교기, 상기 제1 비교 결과를 기초로 상기 풀업 VOH 코드를 생성하는 제1 코드 생성기, 상기 풀업 VOH 코드에 따라 상기 제1 노드를 흐르는 제1 전류를 생성하는 복제 풀업 드라이버 및 상기 제1 전류에 의해 상기 제1 노드의 전압을 결정하는 복제 오디티 저항을 포함한다.
실시예에 따라 상기 풀업 VOH 제어 블록은 각각이 상기 전원 전압을 전압 분배한 분배 전원 전압을 생성하는 복수의 전압 분배기들 및 MRS(Mode Register set) 신호에 따라 상기 복수의 분배 전원 전압들 중 어느 하나를 상기 제1 타겟 VOH 전압으로 선택하는 선택 회로를 포함한다.
실시예에 따라 상기 복제 오디티 저항의 저항값은 컨트롤러의 오디티 저항의 저항값이다.
실시예에 따라 상기 풀업 VOH 코드, 상기 풀다운 VOH 코드 및 내부 데이터에 따라 결정되는 풀업 구동 신호와 풀다운 구동 신호를 생성하는 프리 드라이버를 더 포함하고, 상기 출력 드라이버는 상기 풀업 구동 신호에 따라 결정되는 전류를 생성하는 풀업 드라이버와 상기 풀다운 구동 신호에 따라 결정되는 저항값을 갖는 풀다운 드라이버를 포함한다.
실시예에 따라 상기 전원 전압을 상기 VOH로 나눈 값은 2.5 또는 3이다.
본 발명의 실시예에 따른 메모리 모듈은 적어도 하나의 반도체 메모리 장치를 포함하고, 상기 반도체 메모리 장치는 전원 전압에 비례하는 출력 하이 레벨 전압(VOH)을 갖는 데이터 신호를 생성하는 출력 드라이버를 포함한다.
실시예에 따라 상기 전원 전압과 상기 VOH의 비율은 상기 데이터 신호를 수신하는 컨트롤러의 오디티 저항의 저항값에 따라 결정된다.
실시예에 따라 상기 반도체 메모리 장치는 상기 전원 전압에 비례하는 제1 타겟 VOH 전압에 따른 풀업 VOH 코드를 생성하는 ZQ 캘리브레이션부를 더 포함하며, 상기 데이터 신호의 상기 VOH는 상기 풀업 VOH 코드에 따라 결정된다.
실시예에 따라 상기 ZQ 캘리브레이션부는 상기 제1 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀업 드라이버가 생성하는 전류를 결정하는 상기 풀업 VOH 코드를 생성하는 제1 캘리브레이션부 및 제2 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀다운 드라이버의 저항을 결정하는 풀다운 VOH 코드를 생성하는 제2 캘리브레이션부를 포함한다.
실시예에 따라 상기 제1 캘리브레이션부는 상기 제1 타겟 VOH 전압을 생성하는 풀업 VOH 제어 블록, 상기 제1 타겟 VOH 전압과 제1 노드의 전압을 비교한 제1 비교 결과를 출력하는 제1 비교기, 상기 제1 비교 결과를 기초로 상기 풀업 VOH 코드를 생성하는 제1 코드 생성기, 상기 풀업 VOH 코드에 따라 상기 제1 노드를 흐르는 제1 전류를 생성하는 복제 풀업 드라이버 및 상기 제1 전류에 의해 상기 제1 노드의 전압을 결정하는 복제 SOC ODT 저항을 포함한다.
실시예에 따라 상기 풀업 VOH 제어 블록은 각각이 상기 전원 전압을 전압 분배한 분배 전원 전압을 생성하는 복수의 전압 분배기들 및 MRS(Mode Register set) 신호에 따라 상기 복수의 분배 전원 전압들 중 어느 하나를 상기 제1 타겟 VOH 전압으로 선택하는 선택 회로를 포함한다.
실시예에 따라 상기 복제 오디티 저항의 저항값은 컨트롤러의 오디티 저항의 저항값이다.
실시예에 따라 상기 반도체 메모리 장치는 상기 풀업 VOH 코드, 상기 풀다운 VOH 코드 및 내부 데이터에 따라 결정되는 풀업 구동 신호와 풀다운 구동 신호를 생성하는 프리 드라이버를 더 포함하고, 상기 출력 드라이버는 상기 풀업 구동 신호에 따라 결정되는 전류를 생성하는 풀업 드라이버와 상기 풀다운 구동 신호에 따라 결정되는 저항값을 갖는 풀다운 드라이버를 포함한다.
실시예에 따라 상기 전원 전압을 상기 VOH로 나눈 값은 2.5 또는 3이다.
본 발명의 실시예에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치를 포함하는 메모리 모듈 및 상기 반도체 메모리 장치로부터 데이터 신호를 수신하는 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 전원 전압에 비례하는 출력 하이 레벨 전압(VOH)을 갖는 상기 데이터 신호를 생성하는 출력 드라이버를 포함한다.
실시예에 따라 상기 전원 전압과 상기 VOH의 비율은 상기 컨트롤러의 오디티 저항의 저항값에 따라 결정된다.
본 발명의 실시예에 따른 반도체 메모리 장치에 의하면, 데이터 신호의 출력 하이 레벨 전압을 전원 전압에 비례하여 결정함으로써 다양한 PVT 조건에서 발생하는 노이즈를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 시스템을 보다 상세히 나타내는 블록도이다.
도 3은 도 2에 도시된 데이터 출력 회로를 상세히 나타내는 블록도이다.
도 4는 도 3에 도시된 데이터 출력 회로의 동작을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 ZQ 캘리브레이션부를 상세히 나타내는 블록도이다.
도 6은 도 5에 도시된 풀업 VOH 제어 블록의 일 실시예를 나타낸 도면이다.
도 7은 도 3에 도시된 출력 드라이버를 상세히 나타내는 회로도이다.
도 8은 도 7에 도시된 풀업 드라이버를 하나의 등가 트랜지스터로 나타낸 도면이다.
도 9는 도 8에 도시된 등가 트랜지스터가 본 발명의 비교예에 따라 동작할 경우의 데이터 전압과 데이터 전류 간의 관계를 나타낸 그래프이다.
도 10 내지 도 12는 각각 도 8에 도시된 등가 트랜지스터가 본 발명의 실시예에 따라 동작할 경우의 데이터 전압과 데이터 전류 간의 관계를 나타낸 그래프이다.
도 13은 도 10 내지 도 12에 도시된 각 전원 전압과 교 류 온-저항 간의 관계를 나타낸 도면이다.
도 14는 도 7에 도시된 풀업 드라이버가 본 발명의 비교예에 따라 동작할 경우 PVT 조건에 따른 VOH 차이를 나타낸 도면이다.
도 15는 도 7에 도시된 풀업 드라이버가 본 발명의 실시예에 따라 동작할 경우 PVT 조건에 따른 VOH 차이를 나타낸 도면이다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 18은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 19는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 20은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 21은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 22는 도 1에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 23은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 24는 도 23에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 모듈(memory module, 50) 및 메모리 컨트롤러(memory controller, 300)를 포함할 수 있다.
메모리 모듈(50)은 각각이 반도체 메모리 장치(semiconductor memory device)에 해당하는 복수의 다이들(RAM0~RAMp)을 포함할 수 있다. 메모리 모듈(50)은 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module) 형태로 구현될 수 있다.
복수의 다이들(RAM0~RAMp) 각각은 메모리 컨트롤러(300)로부터 어드레스 정보(ADD)와 커맨드 신호(CMD)를 수신하여 동작할 수 있고, 메모리 컨트롤러(300)와 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 송수신할 수 있다.
메모리 컨트롤러(300)는 메모리 모듈(50)의 전반적인 동작 예컨대, 리드(read), 라이트(write), 또는 리프레쉬(refresh) 동작을 제어할 수 있으며, SoC(System on Chip)의 일부로 구현될 수 있다.
도 2는 도 1에 도시된 메모리 시스템을 보다 상세히 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(300)를 포함할 수 있다. 도 2는 도 1에 도시된 메모리 모듈(50)에 포함되는 하나의 다이(예컨대, RAM0)와 메모리 컨트롤러(300)를 나타낸 도면이다.
메모리 장치(100)는 어드레스 버퍼(address buffer, 110), 커맨드 버퍼(command buffer, 120), 컨트롤 로직(control logic, 130), 데이터 저장부(data storing unit, 140) 및 데이터 입출력 회로(data I/O circuit, 190)를 포함할 수 있다.
어드레스 버퍼(110)는 메모리 컨트롤러(300)로부터 어드레스 정보(ADD)를 입력받아 어드레스 정보(ADD)를 임시 저장하고, 어드레스 정보(ADD)를 컨트롤 로직(130)의 제어에 따라 데이터 저장부(140)로 전송할 수 있다.
커맨드 버퍼(120)는 메모리 컨트롤러(300)로부터 커맨드(CMD)를 입력받아 커맨드(CMD)를 임시 저장하고, 커맨드(CMD)를 컨트롤 로직(130)의 제어에 따라 컨트롤 로직(130)으로 전송할 수 있다.
컨트롤 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 컨트롤 로직(130)은 커맨드 디코더(command decoder, 미도시), 클럭 발생기(clock generator, 미도시) 및 MRS 회로(Mode Register Set circuit, 미도시)를 포함할 수 있다.
데이터 저장부(140)는 메모리 셀 어레이(memory cell array, 150), 로우 디코더 및 로우 드라이버(row decoder & row driver, 160), 컬럼 디코더 및 컬럼 드라이버(column decoder & column driver, 170) 및 라이트 드라이버 및 센스 증폭기 블록(write driver & S/A block, 180)을 포함할 수 있다.
메모리 셀 어레이(150)는 워드 라인들, 비트 라인들 및 각각이 워드 라인들 각각과 비트 라인들 각각에 접속된 메모리 셀들을 포함한다. 상기 메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 상기 메모리 셀들은 전원 공급 여부에 관계없이 데이터를 저장할 수 있는 비휘발성 메모리(non-volatile memory) 또는 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리(volatile memory)로 구현될 수 있으며, 물리적으로 레이져(laser)를 사용하여 퓨즈-컷팅(fuse-cutting)하는 방법이나 전기적으로 프로그래밍(programming)하여 저장시키는 방법이 사용될 수 있다. 예컨대, 상기 메모리 셀들은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)일 수 있다.
로우 디코더 및 로우 드라이버(160)는, 어드레스 버퍼(110)로부터 출력된 어드레스 정보(ADD)에 기초하여, 워드 라인들 중에서 어느 하나를 선택하는 동작과 선택된 워드 라인을 필요한 동작 전압으로 구동하는 동작을 수행할 수 있다.
컬럼 디코더 및 컬럼 드라이버(170)는 어드레스 버퍼(110)로부터 출력된 어드레스 정보(ADD)에 기초하여 비트 라인들 각각과 라이트 드라이버 및 감지 증폭기 블록(180) 사이의 접속을 제어할 수 있다.
라이트 드라이버 및 감지 증폭기 블록(180)은 데이터 입출력 회로(190)로부터 수신된 라이트 데이터에 기초하여 상기 라이트 데이터에 대응하는 전류 신호를 생성할 수 있고, 상기 전류 신호를 컬럼 디코더 및 컬럼 드라이버(170)에 의해 접속된 적어도 하나의 비트 라인에 공급할 수 있다. 라이트 드라이버 및 감지 증폭기 블록(180)은 컬럼 디코더 및 컬럼 드라이버(170)에 의해 접속된 적어도 하나의 비트 라인으로부터 출력되는 신호를 감지 증폭하여 상기 감지 증폭된 신호에 대응하는 리드 데이터를 생성할 수 있고, 상기 리드 데이터를 데이터 입출력 회로(190)로 전송할 수 있다.
데이터 입출력 회로(190)는 컨트롤 로직(130)의 제어에 따라 동작하는 데이터 입출력 단자에 접속되는 데이터 입력 회로(미도시)와 데이터 출력 회로(data output circuit, 200)를 포함할 수 있다. 데이터 출력 회로(200)는 메모리 컨트롤러(300)로 데이터 신호(DQ)를 전송할 수 있으며, 상세한 구성과 동작은 후술하기로 한다.
메모리 컨트롤러(300)는 메모리 장치(100)의 동작을 제어하기 위한 각종 커맨드(CMD) 및 리드, 라이트 또는 테스트 등을 수행할 메모리 셀 어레이(150)에 대한 어드레스 정보(ADD)를 메모리 장치(100)에 전송할 수 있다.
또한, 메모리 컨트롤러(300)는 메모리 셀 어레이(150)에 라이트할 라이트 데이터를 메모리 장치(100)에 전송하고, 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다.
도 3은 도 2에 도시된 데이터 출력 회로를 상세히 나타내는 블록도이다. 도 4는 도 3에 도시된 데이터 출력 회로의 동작을 설명하기 위한 도면이다.
도 2 내지 도 4를 참조하면, 데이터 출력 회로(200)는 내부 데이터(DATA) 예컨대, 리드 데이터를 입력받아 컨트롤 로직(130)의 제어에 따라 데이터 신호(DQ)를 출력할 수 있다.
데이터 신호(DQ)는 내부 데이터(DATA)에 따라 하이 레벨(high level)과 로우 레벨(low level)을 가질 수 있다. 도 4에 나타난 바와 같이 데이터 신호(DQ)는 출력 하이 레벨 전압(output high level voltage; 이하, 'VOH'라 함)과 출력 로우 레벨 전압(output low level voltage; 이하, 'VOL'이라 함) 사이에서 스윙(swing)하는 AC 형태의 신호이다.
메모리 컨트롤러(300)는 각각의 다이(RAM0~RAMp)로부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)의 VOH와 VOL을 결정하여 상기 VOH와 상기 VOL로부터 기준 전압(VREF)을 결정할 수 있다. 메모리 컨트롤러(300)는 데이터 신호(DQ)를 기준 전압(VREF)과 비교하여 수신된 데이터 값(0 또는 1)을 결정할 수 있다. 따라서, 기준 전압(VREF)을 결정하는 VOH를 정하는 것은 데이터의 신뢰도 향상을 위해 매우 중요한 작업이다.
각각의 다이(RAM0~RAMp)에 대해, 다양한 PVT(Process Voltage Temperature) 조건이 가해질 수 있다. 상기 PVT 조건은 웨이퍼 공정상 도핑(doping)의 불균형, 파워 공급시 전류가 여러 소자를 통과하는 동안의 전압 강하 및 신호가 통과하는 경로의 온도 조건을 포함할 수 있다. 다양한 PVT 조건에 따라 반도체 메모리 장치의 출력 측의 교류 온-저항(Ron AC)이 변화될 수 있다. 각 PVT 조건에 따라 달라지는 교류 온-저항(Ron AC)에 의해 데이터 신호(DQ)의 VOH가 달라질 수 있다. 교류 온-저항(Ron AC)의 상세한 의미는 도 9를 참조하여 후술하기로 한다.
교류 온-저항(Ron AC)이 최소가 될 때의 PVT 조건을 슬로우 코너(slow corner;SS)라 하고, 교류 온-저항(Ron AC)이 최대가 될 때의 PVT 조건을 패스트 코너(fast corner;FF)라 한다. 상기 SS와 상기 FF는 각각 PVT 코너(PVT corner)이다.
PVT 코너가 슬로우 코너와 패스트 코너일 때의 각각의 교류 온-저항(Ron AC)의 차이가 클 경우, 큰 교류 온-저항(Ron AC)의 차이는 데이터 신호(DQ)의 VOH의 큰 변화를 유발하며 이는 반도체 메모리 장치(100)의 신호 무결성(SI; Signal Integrity)를 낮추는 원인이 된다.
특히, 데이터 출력 회로(200)가 LVSTL(Low Voltage Swing Terminated Logic) 구조로 구현될 경우 상기 교류 온-저항(Ron AC)의 차이에 더욱 민감한 잡음이 데이터 신호(DQ)에 포함될 수 있다.
따라서, 슬로우 코너와 패스트 코너에서 각각의 교류 온-저항(Ron AC)의 차이를 최대한 줄일 수 있어야 한다.
메모리 컨트롤러(300)는 데이터 신호(DQ)의 VOH의 변경의 필요 또는 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)의 임피던스를 커맨드(CMD) 형태로 반도체 메모리 장치(100)에 알려 수 있다. 컨트롤 로직(130)의 MRS 회로(미도시)는 데이터 신호(DQ)의 VOH의 변경의 필요 또는 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)의 임피던스에 따라 미리 정해진 모드 레지스터 셋(Mode Register Set;MRS) 신호를 생성할 수 있다.
데이터 출력 회로(200)는 모드 레지스터 셋 신호(MRS)에 따라 ZQ 캘리브레이션(ZQ calibration)을 수행하여 VOH가 변경된 데이터 신호(DQ)를 출력할 수 있다. 모드 레지스터 셋 신호(MRS)는 컨트롤 로직(130)에 의해 식별된 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)의 임피던스에 따라 달라질 수 있다.
상기 ZQ 캘리브레이션은 임피던스 미스매칭(impedance mismatching)에 의한 신호 반사를 방지하기 위해 데이터 출력 회로(200)의 임피던스와 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)의 임피던스를 일치시키기 위한 동작이다. 본 발명의 실시예에 따른 데이터 출력 회로(200)에서 상기 ZQ 캘리브레이션은 임피던스 매칭은 물론 상기 교류 온-저항(Ron AC)의 차이를 줄이기 위한 VOH 제어 동작을 포함할 수 있다.
데이터 출력 회로(200)는 ZQ 캘리브레이션 제어부(ZQ calibration control unit, 205), ZQ 캘리브레이션부(ZQ calibration unit, 210), 프리 드라이버(pre-driver, 280), 및 출력 드라이버(output driver, 290)를 포함할 수 있다.
ZQ 캘리브레이션 제어부(205)는 모드 레지스터 셋 신호(MRS)에 따라 VOH 제어 코드를 생성할 수 있다. 모드 레지스터 셋 신호(MRS)는 도 7에 도시된 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)의 임피던스에 대한 정보를 포함할 수 있다. 모드 레지스터 셋 신호(MRS)는 데이터 신호(DQ)의 VOH를 상승시킬지 또는 하강시킬지에 대한 정보를 포함할 수 있다.
ZQ 캘리브레이션 제어부(205)는 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)의 임피던스에 대한 정보에 따라 상기 정보에 상응하는 상기 VOH 제어 코드를 생성할 수 있다. 또한, ZQ 캘리브레이션 제어부(205)는 VOH를 상승시킬지 또는 하강시킬지에 대한 정보에 따라 상기 정보에 상응하는 상기 VOH 제어 코드를 생성할 수 있다.
상기 VOH 제어 코드는 풀업 VOH 제어 코드(CVOH_PU)와 풀다운 VOH 제어 코드(CVOH_PD)를 포함할 수 있다.
풀업 VOH 제어 코드(CVOH_PU)는 출력 드라이버(290)의 풀업 드라이버(292)가 생성하는 전류를 변경하기 위한 코드이고, 풀다운 VOH 제어 코드(CVOH_PD)는 출력 드라이버(290)의 풀업 드라이버(292)가 생성하는 전류와 풀다운 드라이버(294)의 저항값을 변경하기 위한 코드일 수 있다.
따라서, ZQ 캘리브레이션 제어부(205)는 풀업 드라이버(292)가 생성하는 전류 만을 변경하고자 할 경우 풀업 VOH 제어 코드(CVOH_PU)를 변경할 수 있다. 이와 달리 ZQ 캘리브레이션 제어부(205)는 풀업 드라이버(292)가 생성하는 전류 뿐 아니라 풀다운 드라이버(294)의 저항값도 변경하고자 할 경우 풀다운 VOH 제어 코드(CVOH_PD)를 변경할 수 있다.
다른 실시예에 따라 ZQ 캘리브레이션 제어부(205)의 기능이 컨트롤 로직(130)에 의해 수행될 수 있다.
ZQ 캘리브레이션부(210)는 풀업 VOH 제어 코드(CVOH_PU)와 풀다운 VOH 제어 코드(CVOH_PD)에 따라 VOH 코드를 생성할 수 있다. 상기 VOH 코드는 풀업 VOH 코드(VOH_PU)와 풀다운 VOH 코드(VOH_PD)를 포함할 수 있다.
풀업 VOH 코드(VOH_PU)는 풀업 드라이버(292)가 생성하는 전류를 결정하는 코드이고, 풀다운 VOH 코드(VOH_PD)는 풀업 드라이버(292)가 생성하는 전류 및 풀다운 드라이버(294)의 저항값을 결정하는 코드일 수 있다.
ZQ 캘리브레이션부(210)의 상세한 구성과 동작은 도 5 내지 도 7을 참조하여 후술하기로 한다.
프리 드라이버(280)는 풀업 VOH 코드(VOH_PU)와 풀다운 VOH 코드(VOH_PD) 즉, VOH 코드 및 내부 데이터(DATA)를 기초로 풀업 구동 신호(OP_PU)와 풀다운 구동 신호(OP_PD)를 생성할 수 있다.
예컨대, 내부 데이터(DATA)가 하이 레벨일 때 프리 드라이버(280)는 풀업 VOH 코드(VOH_PU)를 버퍼링(buffering)하여 풀업 VOH 코드(VOH_PU)와 동일한 풀업 구동 신호(OP_PU)와 풀다운 드라이버(294)에 포함된 트랜지스터들을 모두 턴오프(turn-off)시키기 위한 풀다운 구동 신호(OP_PD)를 생성할 수 있다.
반대로, 내부 데이터(DATA)가 로우 레벨일 때 프리 드라이버(280)는 풀다운 VOH 코드(VOH_PD)를 버퍼링하여 풀다운 VOH 코드(VOH_PD)와 동일한 풀다운 구동 신호(OP_PD)와 풀업 드라이버(292)에 포함된 트랜지스터들을 모두 턴오프시키기 위한 풀업 구동 신호(OP_PU)를 생성할 수 있다.
즉, 프리 드라이버(280)는 출력 드라이버(290)가 데이터 신호(DQ)를 출력할 때 풀업 드라이버(292)가 생성하는 전류와 풀다운 드라이버(294)가 갖는 저항값을 결정할 수 있다.
출력 드라이버(290)는 풀업 구동 신호(OP_PU)에 따라 결정되는 전류를 생성하는 풀업 드라이버(292)와 풀다운 구동 신호(OP_PD)에 따라 결정되는 저항값을 갖는 풀다운 드라이버(294)를 포함할 수 있다.
출력 드라이버(290)의 상세한 구성과 동작은 도 7을 참조하여 후술하기로 한다.
도 5는 도 3에 도시된 ZQ 캘리브레이션부를 상세히 나타내는 블록도이다.
도 2 내지 도 5를 참조하면, ZQ 캘리브레이션부(210)는 제1 캘리브레이션부(250) 및 제2 캘리브레이션부(220)를 포함할 수 있다.
제1 캘리브레이션부(250)는 풀업 VOH 제어 코드(CVOH_PU)에 따라 결정되는 제1 타겟 VOH 전압(VTG1)을 기초로 출력 드라이버(290)의 풀업 드라이버(292)가 생성하는 전류를 결정하는 풀업 VOH 코드(VOH_PU)를 생성할 수 있다.
제1 캘리브레이션부(250)는 풀업 VOH 제어 블록(255), 제1 비교기(260), 제1 코드 생성기(265), 복제 풀업 드라이버(270), 및 복제 오디티 저항(275)을 포함할 수 있다.
풀업 VOH 제어 블록(255)은 풀업 VOH 제어 코드(CVOH_PU)에 따라 제1 타겟 VOH 전압(VTG1)을 생성할 수 있다. 풀업 VOH 제어 블록(255)의 상세한 구성과 동작은 도 6을 참조하여 후술하기로 한다.
제1 비교기(260)는 제1 타겟 VOH 전압(VTG1)과 제1 노드(N1)의 전압을 비교한 제1 비교 결과(COMP1)를 생성하여 출력할 수 있다.
제1 코드 생성기(265)는 제1 비교 결과(COMP1)를 기초로 풀업 VOH 코드(VOH_PU)를 생성하여 프리 드라이버(280)와 복제 풀업 드라이버(270)로 전송할 수 있다.
복제 풀업 드라이버(270)는 풀업 VOH 코드(VOH_PU)에 따라 제1 노드(N1)를 흐르는 제1 전류(I1)를 생성할 수 있다. 복제 풀업 드라이버(270)는 도 7에 도시된 풀업 드라이버(292)와 동일한 구성으로 구현될 수 있다. 즉, 풀업 드라이버(270)의 제6 노드(N6)와 DQ 패드(DQ pad)는 복제 풀업 드라이버(292)의 제1 노드(N1)에 해당할 수 있다. 복제 풀업 드라이버(270)는 제1 노드(N1)를 통해 복제 오디티 저항(275)과 연결될 수 있다. 제1 전류(I1)는 복제 오디티 저항(275)의 저항값과 함께 제1 노드(N1)의 전압을 결정할 수 있다.
복제 오디티 저항(275)은 제1 전류(I1)에 의해 제1 노드(N1)의 전압을 결정할 수 있다. 복제 오디티 저항(275)은 도 7에 도시된 오디티 저항(RSOC , ODT)과 동일한 임피던스를 갖는 저항으로 구현될 수 있다. 복제 오디티 저항(275)의 저항값은 제2 코드 생성기(235)가 생성하는 풀다운 VOH 코드(VOH_PD)에 의해 결정될 수 있다.
풀업 VOH 제어 블록(255)이 특정한 VOH에 대응하는 풀업 VOH 제어 코드(CVOH_PU)를 수신한다고 가정하고 제1 캘리브레이션부(250)의 동작을 설명하기로 한다. 또한, 상기 특정한 VOH(예컨대, VDDQ/2.5)가 현재의 VOH(예컨대, VDDQ/3)보다 높다고 가정한다.
풀업 VOH 제어 블록(255)은 상기 특정한 VOH(예컨대, VDDQ/2.5)에 대응하는 풀업 VOH 제어 코드(CVOH_PU)에 대응되는 제1 타겟 VOH 전압(VTG1)을 생성한다.
제1 노드(N1)의 전압은 상기 현재의 VOH와 동일하므로 제1 비교기(260)는 제1 노드(N1)의 전압이 제1 타겟 VOH 전압(VTG1)보다 낮다고 판단한 결과에 대응하는 제1 비교 결과(COMP1)를 생성할 수 있다.
제1 코드 생성기(265)는 제1 비교 결과(COMP1)를 기초로 복제 풀업 드라이버(270)의 제1 전류(I1)가 높아지도록 하는 풀업 VOH 코드(VOH_PU)를 생성할 수 있다.
예컨대, 복제 풀업 드라이버(270)가 도 7의 풀업 드라이버(292)와 같이 n 개의 풀업 트랜지스터들(NU0~NUn)을 포함하고 제0 풀업 트랜지스터(NU0)에서 제n 풀업 트랜지스터(NUn)로 갈수록 순차적으로 사이즈 즉, 채널폭(W)/채널길이(L)가 커진다고 가정한다. 이때, 풀업 트랜지스터들(NU0~NUn)에 입력되는 풀업 VOH 코드(VOH_PU)의 각 비트(도면에 표시되지 않았으나, OP_PU0~OP_PUn에 대응되도록 VOH_PU0~VOH_PUn)가 0001 0000 일때 제1 전류(I1)가 높아지도록 풀업 VOH 코드(VOH_PU)의 각 비트가 1001 0000 이 되도록 풀업 VOH 코드(VOH_PU)가 생성될 수 있다.
제1 전류(I1)가 높아짐에 따라 복제 오디티 저항(275)과의 관계에서 옴의 법칙에 의해 제1 노드(N1)의 전압은 높아질 수 있다. 이후, 제1 노드(N1)의 전압이 제1 타겟 VOH 전압(VTG1)과 동일(또는 가장 근사)해 질 때까지 새로운 풀업 VOH 코드(VOH_PU)의 생성 과정이 계속될 수 있다.
따라서, 복제 풀업 드라이버(270)는 풀업 드라이버(292)에 대응되고, 복제 오디티 저항(275)는 오디티 저항(RSOC , ODT)에 대응되어 제1 노드(N1)는 DQ 패드(DQ pad)에 대응되므로, 제1 캘리브레이션부(250)의 동작으로 인해 데이터 신호(DQ)의 VOH가 상기 특정한 VOH(예컨대, VDDQ/2.5)로 캘리브레이션될 수 있다.
제2 캘리브레이션부(220)는 풀다운 VOH 제어 코드(CVOH_PD)에 따라 결정되는 제2 타겟 VOH 전압(VTG2)을 기초로 출력 드라이버(290)의 풀다운 드라이버(294)의 저항을 결정하는 풀다운 VOH 코드(VOH_PD)를 생성할 수 있다.
제2 캘리브레이션부(220)는 풀다운 VOH 제어 블록(225), 제2 비교기(230), 제2 코드 생성기(235), 및 복제 풀다운 드라이버(240)를 포함할 수 있다.
풀다운 VOH 제어 블록(225)은 풀다운 VOH 제어 코드(CVOH_PD)에 따라 제2 타겟 VOH 전압(VTG2)을 생성할 수 있다. 풀다운 VOH 제어 블록(225)의 상세한 구성과 동작은 도 6을 참조하여 후술하기로 한다.
제2 비교기(230)는 제2 타겟 VOH 전압(VTG2)과 제2 노드(N2)의 전압 즉, ZQ 패드(ZQ pad)의 전압을 비교한 제2 비교 결과(COMP2)를 생성하여 출력할 수 있다.
제2 코드 생성기(235)는 제2 비교 결과(COMP2)를 기초로 풀다운 VOH 코드(VOH_PD)를 생성하여 프리 드라이버(280), 복제 풀다운 드라이버(240)와 복제 오디티 저항(275)으로 전송할 수 있다.
복제 풀다운 드라이버(240)는 풀다운 VOH 코드(VOH_PU)에 따라 가변되는 저항값을 가지며 제2 노드(N2)의 전압을 결정할 수 있다. 복제 풀다운 드라이버(240)는 도 7에 도시된 풀다운 드라이버(294)와 동일한 구성으로 구현될 수 있다. 즉, 풀다운 드라이버(294)의 제6 노드(N6)는 복제 풀다운 드라이버(240)의 제2 노드(N2)에 대응된다. 복제 풀다운 드라이버(240)는 ZQ 패드(ZQ pad)를 통해 ZQ 저항(RZQ)과 연결될 수 있다. 복제 풀다운 드라이버(240)의 저항값은 전원 전압(VDDQ)을 ZQ 저항(RZQ)과 분배함으로써 제2 노드(N2)의 전압을 결정할 수 있다.
ZQ 저항(RZQ)은 ZQ 캘리브레이션 동작을 위해 반도체 메모리 장치(100)의 외부 예컨대, 메모리 모듈(50)의 복수의 다이들(RAM0~RAMp)을 제외한 영역에 구현될 수 있다. ZQ 저항(RZQ)은 240 옴(Ω)일 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
풀다운 VOH 제어 블록(225)이 VOH를 높이고, 복제 풀다운 드라이버(240)와 복제 오디티 저항(275)의 저항값을 낮추기 위한 풀다운 VOH 제어 코드(CVOH_PD)를 수신한다고 가정하고 제2 캘리브레이션부(220)의 동작을 설명하기로 한다.
풀다운 VOH 제어 블록(225)은 현재의 VOH(예컨대, VDDQ/3)를 보다 높은 전압으로 높이기 위한 풀다운 VOH 제어 코드(CVOH_PD)에 대응되는 제2 타겟 VOH 전압(VTG2)을 생성한다. 제2 타겟 VOH 전압(VTG2)은 상기 현재의 VOH 전압보다 낮을 수 있다.
제2 노드(N2)의 전압이 상기 현재의 VOH와 동일하다고 가정하면 제2 비교기(230)는 제2 노드(N2)의 전압이 제2 타겟 VOH 전압(VTG2)보다 높다고 판단한 결과에 대응하는 제2 비교 결과(COMP2)를 생성할 수 있다.
제2 코드 생성기(235)는 제2 비교 결과(COMP2)를 기초로 복제 풀다운 드라이버(240)의 저항값이 낮아지도록 하는 풀다운 VOH 코드(VOH_PD)를 생성할 수 있다.
예컨대, 복제 풀다운 드라이버(240)가 도 7의 풀다운 드라이버(294)와 같이 n 개의 풀다운 트랜지스터들(ND0~NDn)을 포함하고 제0 풀다운 트랜지스터(ND0)에서 제n 풀다운 트랜지스터(NDn)로 갈수록 순차적으로 사이즈 즉, 채널폭(W)/채널길이(L)가 커진다고 가정한다. 이때, 풀다운 트랜지스터들(ND0~NDn)에 입력되는 풀다운 VOH 코드(VOH_PD)의 각 비트(도면에 표시되지 않았으나, OP_PD0~OP_PDn에 대응되도록 VOH_PD0~VOH_PDn)가 0001 0000 일때 복제 풀다운 드라이버(240)의 저항값이 낮아지도록 풀다운 VOH 코드(VOH_PD)의 각 비트가 1001 0000 이 되도록 풀다운 VOH 코드(VOH_PD)가 생성될 수 있다. 아울러 제2 노드(N2)의 전압도 낮아지게 된다.
제2 노드(N2)의 전압이 제2 타겟 VOH 전압(VTG2)과 동일(또는 가장 근사)해 질때까지 새로운 풀다운 VOH 코드(VOH_PD)의 생성 과정이 반복될 수 있다.
복제 풀다운 드라이버(240)의 저항값이 낮아지도록 하는 풀다운 VOH 코드(VOH_PD)가 생성됨에 따라 풀다운 VOH 코드(VOH_PD)에 따라 저항값이 결정되는 복제 오디티 저항(275)의 저항값도 낮아지게 된다. 이에 따라 제1 노드(N1)의 전압이 낮아지게 되고 제1 타겟 VOH 전압(VTG1)이 현재의 VOH(예컨대, VDDQ/3)에 해당할 경우 제1 비교기(260)는 제1 노드(N1)의 전압이 제1 타겟 VOH 전압(VTG1)보다 낮다고 판단한 결과에 대응하는 제1 비교 결과(COMP1)를 생성할 수 있다.
제1 코드 생성기(265)는 제1 비교 결과(COMP1)를 기초로 복제 풀다운 드라이버(270)가 더 많은 제1 전류(I1)를 흐르게 하는 풀업 VOH 코드(VOH_PU)를 생성할 수 있다.
제1 전류(I1)가 높아짐에 따라 복제 오디티 저항(275)과의 관계에서 옴의 법칙에 의해 제1 노드(N1)의 전압은 높아질 수 있다. 이후, 제1 노드(N1)의 전압이 제1 타겟 VOH 전압(VTG1)과 동일(또는 가장 근사)해 질 때까지 새로운 풀업 VOH 코드(VOH_PU)의 생성 과정이 계속될 수 있다.
따라서, 복제 풀업 드라이버(270)는 풀업 드라이버(292)에 대응되고, 복제 오디티 저항(275)는 오디티 저항(RSOC , ODT)에 대응되는바 제1 노드(N1)는 DQ 패드(DQ pad)에 대응되므로, 제2 캘리브레이션부(220)의 동작으로 인해 데이터 신호(DQ)의 VOH가 높아지고 풀다운 드라이버(294)와 오디티 저항(RSOC , ODT)의 저항값이 조정될 수 있다.
다만, 이후의 설명에서는 복제 오디티 저항(275)의 저항값이 제2 캘리브레이션부(220)의 동작에 의해 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)의 임피던스와 동일함을 가정하고 설명하기로 한다.
도 6은 도 5에 도시된 풀업 VOH 제어 블록의 일 실시예를 나타낸 도면이다.
도 5 및 도 6을 참조하면, 풀업 VOH 제어 블록(255)은 복수의 전압 분배기들(voltage dividers, 255-1), 및 선택 회로(selection circuit, 255-2)를 포함할 수 있다.
복수의 전압 분배기들(255-1)은 각각이 전원 전압(VDDQ)을 전압 분배한 분배 전원 전압(N3의 전압 또는 N4의 전압)을 생성하는 제1 전압 분배기(255-1A) 및 제2 전압 분배기(255-1B)를 포함할 수 있다. 도 6에서는 복수의 전압 분배기들(255-1)이 2 개의 전압 분배기들(255-1A,255-1B)로 구현된 예가 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다. 예컨대, 복수의 전압 분배기들(255-1)이 3 개 이상의 전압 분배기들을 포함할 수 있다.
제1 전압 분배기(255-1A)는 전원 전압(VDDQ)과 접지 전압(VSS) 사이에 직렬로 접속된 제1 저항(R1) 및 제2 저항(R2)을 포함할 수 있다. 제2 전압 분배기(255-1B)는 전원 전압(VDDQ)과 접지 전압(VSS) 사이에 직렬로 접속된 제3 저항(R3) 및 제4 저항(R4)을 포함할 수 있다. 예컨대, 전원 전압(VDDQ)은 1.0V에서 1.2V 사이의 전압일 수 있고, 접지 전압(VSS)은 0 V일 수 있다. 이후의 설명은 VSS가 0V임을 전제로 설명하기로 한다.
제1 전압 분배기(255-1A)는 제1 저항(R1) 및 제2 저항(R2)의 전압 분배비(R2/(R1+R2))와 전원 전압(VDDQ)의 곱에 상응하는 분배 전원 전압(N3의 전압)을 생성할 수 있다. 제2 전압 분배기(255-1B)는 제3 저항(R3) 및 제4 저항(R4)의 전압 분배비(R4/(R3+R4))와 전원 전압(VDDQ)의 곱에 상응하는 분배 전원 전압(N4의 전압)을 생성할 수 있다.
예컨대, R1=2R(R은 임의의 양수), R2=R, R3=3R, 및 R4=R 일 때, 제3 노드(N3)의 전압은 VDDQ/3이 되고, 제4 노드(N4)의 전압은 VDDQ/2.5가 될 수 있다.
선택 회로(255-2)는 모드 레지스터 셋 신호(MRS)에 의해 생성되는 풀업 VOH 제어 코드(CVOH_PU)에 따라 복수의 분배 전원 전압들(제3 노드(N3)의 전압, 제4 노드(N4)의 전압) 중 어느 하나를 제1 타겟 VOH 전압(VTG1)으로 선택할 수 있다.
선택 회로(255-2)는 제1 스위치(M1)와 제2 스위치(M2)를 포함할 수 있다. 제1 스위치(M1)와 제2 스위치(M2) 각각은 n-MOS 트랜지스터와 p-MOS 트랜지스터가 병렬로 접합된 트랜스미션 게이트(transmission gate) 구조를 가질 수 있다. 제1 스위치(M1)와 제2 스위치(M2) 각각은 풀업 VOH 제어 코드(CVOH_PU)와 반전 풀업 VOH 제어 코드(CVOH_PUB)를 수신할 수 있다.
예컨대, 풀업 VOH 제어 코드(CVOH_PU)가 1개 비트를 포함한다고 가정한다. 제1 스위치(M1)는 풀업 VOH 제어 코드(CVOH_PU)가 하이 레벨일 때 제3 노드(N3)와 제5 노드(N5)를 연결하여 제3 노드(N3)의 전압을 제1 타겟 VOH 전압(VTG1)으로 선택할 수 있다. 제2 스위치(M2)는 풀업 VOH 제어 코드(CVOH_PU)가 로우 레벨일 때 제4 노드(N4)와 제5 노드(N5)를 연결하여 제4 노드(N3)의 전압을 제1 타겟 VOH 전압(VTG1)으로 선택할 수 있다.
예컨대, 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)이 60Ω 일 때, 풀업 VOH 제어 코드(CVOH_PU)가 하이 레벨이 되어 VDDQ/3이 제1 타겟 VOH 전압(VTG1)으로 선택될 수 있다. 또는 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)이 120Ω 일 때, 풀업 VOH 제어 코드(CVOH_PU)가 로우 레벨이 되어 VDDQ/2.5가 제1 타겟 VOH 전압(VTG1)으로 선택될 수 있다. 즉, 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)에 따라 제1 타겟 VOH 전압(VTG1)이 결정됨으로써 캘리브레이션되는 데이터 신호(DQ)의 VOH가 정해질 수 있다.
예컨대, VDDQ/3은 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)이 34Ω, 40Ω, 60Ω, 80Ω, 120Ω, 240Ω일 때, 제1 타겟 VOH 전압(VTG1)으로 선택될 수 있다. 또한, VDDQ/2.5는 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)이 80Ω, 120Ω, 240Ω일 때, 제1 타겟 VOH 전압(VTG1)으로 선택될 수 있다.
또는 메모리 컨트롤러(300)의 오디티 저항(RSOC , ODT)이 34Ω, 40Ω, 60Ω, 80Ω, 120Ω, 240Ω일 때, 각각 VDDQ/3.5, VDDQ/3.25, VDDQ/3, VDDQ/2.75, VDDQ/2.5, VDDQ/2.25가 제1 타겟 VOH 전압(VTG1)으로 선택될 수 있다.
도 6에서는 복수의 전압 분배기들(255-1)이 2 개의 전압 분배기들(255-1A,255-1B) 만을 포함하므로, 풀업 VOH 제어 코드(CVOH_PU)가 1개 비트의 코드임을 전제로 설명하나 본 발명의 범위는 이에 한정되지 않고 복수의 전압 분배기들(255-1)이 3 개 이상의 전압 분배기들을 포함할 경우 풀업 VOH 제어 코드(CVOH_PU)는 2개 이상의 비트를 갖는 코드일 수 있다.
즉, 풀업 VOH 제어 블록(255)은 모드 레지스터 셋 신호(MRS)에 의해 생성되는 풀업 VOH 제어 코드(CVOH_PU)에 따라 전원 전압(VDDQ)을 특정 비율로 전압 분배된 분배 전원 전압(N3의 전압 또는 N4의 전압)을 제1 타겟 VOH 전압(VTG1)으로 선택할 수 있다.
이에 따라, 제1 캘리브레이션부(250)의 동작에 의해 데이터 신호(DQ)의 VOH는 제1 타겟 VOH 전압(VTG1)으로 캘리브레이션될 수 있다.
도 7은 도 3에 도시된 출력 드라이버를 상세히 나타내는 회로도이다.
도 3, 도 5, 및 도 7을 참조하면, 출력 드라이버(290)는 풀업 드라이버(292)와 풀다운 드라이버(294)를 포함할 수 있다.
풀업 드라이버(292)는 전원 전압(VDDQ)과 제6 노드(N6) 사이에 접속되는 제0 풀업 트랜지스터 내지 제n 풀업 트랜지스터(NU0~NUn)를 포함할 수 있다. 각각의 제0 풀업 트랜지스터 내지 제n 풀업 트랜지스터(NU0~NUn)는 NMOS 트랜지스터로 구현될 수 있다.
풀다운 드라이버(294)는 접지 전압(VSS)과 제6 노드(N6) 사이에 접속되는 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(ND0~NDn)를 포함할 수 있다. 각각의 제0 풀다운 트랜지스터 내지 제n 풀다운 트랜지스터(ND0~NDn)는 NMOS 트랜지스터로 구현될 수 있다.
내부 데이터(DATA)가 하이 레벨일 때 풀업 드라이버(292)는 프리 드라이버(280)로부터 풀업 VOH 코드(VOH_PU)에 해당하는 풀업 구동 신호(OP_PU)를 수신하여 풀업 VOH 코드(VOH_PU)에 따라 결정되는 전류를 생성할 수 있다. 풀다운 드라이버(294)는 풀다운 드라이버(294)에 포함된 트랜지스터들(ND0~NDn)을 모두 턴오프시키기 위한 풀다운 구동 신호(OP_PD)에 따라 모든 트랜지스터들(ND0~NDn)이 턴오프 될 수 있다.
이때, 풀업 드라이버(292)가 생성하는 전류는 DQ 패드(DQ pad)를 통해 메모리 컨트롤러(300) 측의 오디티 저항(RSOC , ODT)으로 전송될 수 있다. 오디티 저항(RSOC , ODT)이 수신하는 데이터 신호(DQ)는 풀업 드라이버(292)가 생성하는 전류와 오디티 저항(RSOC , ODT)에 의해 결정되며, ZQ 캘리브레이션부(210)가 생성하는 풀업 VOH 코드(VOH_PU)에 의해 조절되는 VOH를 갖게 된다.
내부 데이터(DATA)가 로우 레벨일 때 풀업 드라이버(292)는 프리 드라이버(280)로부터 풀업 드라이버(292)에 포함된 트랜지스터들(NU0~NUn)을 모두 턴오프시키기 위한 풀업 구동 신호(OP_PU)에 따라 모든 트랜지스터들(NU0~NUn)이 턴오프될 수 있다. 풀다운 드라이버(294)는 풀다운 VOH 코드(VOH_PD)에 해당하는 풀다운 구동 신호(OP_PD)를 수신하여 풀다운 VOH 코드(VOH_PD)에 따라 결정되는 저항값을 가질 수 있다.
이때, 풀업 드라이버(292)가 생성하는 전류가 존재하지 않으므로, 오디티 저항(RSOC , ODT)이 수신하는 데이터 신호(DQ)는 접지 전압(VSS)과 동일한 VOL을 갖게 된다.
실시예에 따라 특정한 풀업 구동 신호(OP_PU) 또는 특정한 풀다운 구동 신호(OP_PD)에서 풀업 드라이버(292) 또는 풀다운 드라이버(294)가 갖는 전체의 저항값 즉, 터미네이션 저항값(RTT)은 변동될 수 있다. 이는 메모리 슬롯에 딤(도 1의 각 메모리 모듈)을 몇개 꼽는지 등의 구성에 따라 싱글 로딩(single loaging)/더블 로딩(double loading) 등의 구성이 가능하며, 상황에 맞도록 적절한 터미네이션 저항값(RTT)을 선택하기 위해서이다. 예컨대, 터미네이션 저항값(RTT)은 MRS 셋팅(setting)에 의해 RZQ/1, RZQ/2, 또는 RZQ/4(RZQ=240Ω) 등으로 변동될 수 있다.
도 8은 도 7에 도시된 풀업 드라이버를 하나의 등가 트랜지스터로 나타낸 도면이다. 도 9는 도 8에 도시된 등가 트랜지스터가 본 발명의 비교예에 따라 동작할 경우의 데이터 전압과 데이터 전류 간의 관계를 나타낸 그래프이다. 도 10 내지 도 12는 각각 도 8에 도시된 등가 트랜지스터가 본 발명의 실시예에 따라 동작할 경우의 데이터 전압과 데이터 전류 간의 관계를 나타낸 그래프이다. 도 13은 도 10 내지 도 12에 도시된 각 전원 전압과 교 류 온-저항 간의 관계를 나타낸 도면이다.
도 3, 도 5, 및 도 7 내지 도 13을 참조하면, 풀업 드라이버(292)에 포함된 제0 풀업 트랜지스터 내지 제n 풀업 트랜지스터(NU0~NUn)는 하나의 등가(equivalence) NMOS 트랜지스터(NU)로 나타낼 수 있다.
등가 NMOS 트랜지스터(NU)에서 풀업 구동 신호(OP_PU)가 게이트 전압에 해당하고, 전원 전압(VDDQ)이 드레인 전압에 해당하고, 그리고 데이터 전압(VDQ)이 소스 전압에 해당할 수 있다. 풀업 구동 신호(OP_PU)는 복수의 비트들(OP_PU0~OP_PUn)을 포함하므로, 등가 NMOS 트랜지스터(NU)가 생성하는 데이터 전류(IDQ)를 결정하는 특정 레벨의 전압이라고 가정한다.
또한, 데이터 전압(VDQ)은 등가 NMOS 트랜지스터(NU)의 소스 전압이고, 도 7의 제6 노드(N6)가 아닌 플로팅 노드(floating node)에 연결되었을 때 드레인 전압인 전원 전압(VDDQ)과 등가 NMOS 트랜지스터(NU)를 흐르는 전류인 데이터 전류(IDQ)에 의해 결정되는 전압이다.
교류 온-저항(Ron AC)은 등가 NMOS 트랜지스터(NU)가 턴온(turn-on) 상태에 있을 때 등가 NMOS 트랜지스터(NU)의 저항을 의미하며, VOH와 동일한 데이터 전압(VDQ)에서 데이터 전압(VDQ)과 데이터 전류(IDQ) 간의 기울기의 역수(inverse number)와 동일하다. 내부 데이터(DATA)는 실질적으로 교류 파형(예컨대, 사인 파형)에 해당하므로, 풀업 구동 신호(OP_PU)의 비트들(OP_PU0~OP_PUn)이 나타내는 값을 하나의 스칼라로 표현한 풀업 구동 신호(OP_PU) 역시 실질적으로 교류 파형을 나타낼 수 있다.
풀업 구동 신호(OP_PU)가 등가 NMOS 트랜지스터(NU)로 입력되었을 때, 풀업 구동 신호(OP_PU)에 교류 온-저항(Ron AC) 만큼 반비례하여 데이터 전류(IDQ)가 발생될 수 있다. 따라서, 교류 온-저항(Ron AC)이 작을수록 풀업 구동 신호(OP_PU)의 일정 변화량에 대해 데이터 전류(IDQ)의 변화량이 커지게 된다. 등가 NMOS 트랜지스터(NU)의 소스 단자가 도 7의 제6 노드(N6)에 연결될 경우, 데이터 전류(IDQ)는 메모리 컨트롤러(300) 측의 오디티 저항(RSOC , ODT)과 함께 데이터 신호(DQ)를 결정하게 된다.
즉, 데이터 신호(DQ)의 VOH가 특정 VOH로 캘리브레이션되더라도, 내부 데이터(DATA)는 교류 파형을 가지므로 풀업 드라이버(292)의 등가 NMOS 트랜지스터(NU)의 교류 온-저항(Ron AC)에 따라 데이터 신호(DQ)의 실제 VOH는 상기 특정 VOH와 달라질 수 있다.
도 9에서는 전원 전압(VDDQ)이 1.0V, 1.1V, 및 1.2V 중 어느 하나이고 PVT 조건이 다양하게 변할 때, 전원 전압(VDDQ)에 관계없이 VOH가 350mV로 캘리브레이션되었을 때의 데이터 전압(VDQ)과 데이터 전류(IDQ) 간의 관계를 시뮬레이션한 결과가 도시되어 있다. VOH가 350mV로 캘리브레이션되었으므로, 메모리 컨트롤러(300) 측의 오디티 저항(RSOC , ODT)과의 옴의 법칙에 따라 데이터 전압(VDQ)이 350mV일 때 데이터 전류(IDQ)는 약 5.83mA에 해당한다.
데이터 전압(VDQ)이 캘리브레이션된 VOH인 350mV에 해당할 때의 기울기의 역수가 교류 온-저항(Ron AC)이며, 전원 전압(VDDQ)이 1.0V, 1.1V, 및 1.2V 중 어느 하나이고 PVT 조건이 다양하게 변할 때 교류 온-저항(Ron AC)의 PVT 코너는 제1 슬로우 코너(SS1)와 제1 패스트 코너(FF1)로 나타난다.
제1 슬로우 코너(SS1)에서 교류 온-저항(Ron AC)은 약 13.69 Ω에 해당하며, 제1 패스트 코너(FF1)에서 교류 온-저항(Ron AC)은 약 50.72 Ω에 해당할 수 있다. 즉, 전원 전압(VDDQ)이 1.0V, 1.1V, 및 1.2V 중 어느 하나이고 PVT 조건이 다양하게 변할 때, 교류 온-저항(Ron AC)의 편차(variation)는 50.72-13.69= 약 37.03Ω에 해당할 수 있다.
도 10 내지 도 12에서는 전원 전압(VDDQ)이 각각 1.0V, 1.1V, 및 1.2V이고 PVT 조건이 다양하게 변할 때, 전원 전압(VDDQ)에 비례하여 VOH가 VDDQ/3으로 캘리브레이션되었을 때의 데이터 전압(VDQ)과 데이터 전류(IDQ) 간의 관계를 시뮬레이션한 결과가 도시되어 있다. VOH가 각각 약 333.3mV, 약 366.7mV, 및 400mV로 캘리브레이션되었으므로, 메모리 컨트롤러(300) 측의 오디티 저항(RSOC , ODT)과의 옴의 법칙에 따라 데이터 전압(VDQ)이 약 333.3mV, 약 366.7mV, 및 400mV일 때 데이터 전류(IDQ)는 각각 약 5.5mA, 약 6.1mA, 및 약 6.66mA에 해당한다.
도 10 내지 도 12에서 데이터 전압(VDQ)이 각각 캘리브레이션된 VOH인 약 333.3mV, 약 366.7mV, 및 400mV에 해당할 때의 기울기의 역수가 교류 온-저항(Ron AC)이다. 도 13에서는 도 10 내지 도 12 각각의 전원 전압(VDDQ) 조건의 경우 PVT 조건에 따른 교류 온-저항(Ron AC)의 변화가 도시되어 있다.
즉, 전원 전압(VDDQ)이 1.0V일 때 PVT 조건에 따른 교류 온-저항(Ron AC)은 약 17.57Ω에서 약 27.93Ω의 범위를 갖고, 전원 전압(VDDQ)이 1.1V일 때 PVT 조건에 따른 교류 온-저항(Ron AC)은 약 22.58Ω에서 약 31.77Ω의 범위를 갖는다. 또한, 전원 전압(VDDQ)이 1.2V일 때 PVT 조건에 따른 교류 온-저항(Ron AC)은 약 27.05Ω에서 약 37.38Ω의 범위를 갖는다.
따라서, 전원 전압(VDDQ)에 비례하여 VOH를 캘리브레이션할 경우, 전원 전압(VDDQ)가 1.0V, 1.1V, 및 1.2V 중 어느 하나이고 PVT 조건이 다양하게 변할 때 교류 온-저항(Ron AC)의 PVT 코너는 도 10의 제2 슬로우 코너(SS2)와 도 12의 제2 패스트 코너(FF2)로 나타난다.
제2 슬로우 코너(SS2)에서 교류 온-저항(Ron AC)은 약 17.57 Ω에 해당하며, 제2 패스트 코너(FF2)에서 교류 온-저항(Ron AC)은 약 37.38 Ω에 해당할 수 있다. 즉, 전원 전압(VDDQ)이 1.0V, 1.1V, 및 1.2V 중 어느 하나이고 PVT 조건이 다양하게 변할 때, 교류 온-저항(Ron AC)의 편차는 37.38-17.57= 약 19.81Ω에 해당할 수 있다.
결론적으로, 전원 전압(VDDQ)에 관계없이 고정적으로 데이터 신호(DQ)의 VOH를 캘리브레이션할 경우 교류 온-저항(Ron AC)의 편차는 약 37.03Ω임에 반해, 전원 전압(VDDQ)에 비례하여 데이터 신호(DQ)의 VOH를 캘리브레이션할 경우 교류 온-저항(Ron AC)의 편차는 약 19.81Ω이다. 즉, 전원 전압(VDDQ)에 비례하여 데이터 신호(DQ)의 VOH를 캘리브레이션할 경우 교류 온-저항(Ron AC)의 편차는 보다 감소될 수 있다.
도 14는 도 7에 도시된 풀업 드라이버가 본 발명의 비교예에 따라 동작할 경우 PVT 조건에 따른 VOH 차이를 나타낸 도면이다. 도 15는 도 7에 도시된 풀업 드라이버가 본 발명의 실시예에 따라 동작할 경우 PVT 조건에 따른 VOH 차이를 나타낸 도면이다.
도 3, 도 5, 및 도 7 내지 도 15를 참조하면, 도 14에 도시된 제1 데이터 신호(DQ1)는 전원 전압(VDDQ)에 관계없이 고정적으로 데이터 신호(DQ)의 VOH를 캘리브레이션할 경우 제1 슬로우 코너(SS1)와 제1 패스트 코너(FF1)에서의 신호 파형이다. 제1 패스트 코너(FF1)에서의 제1 데이터 신호(DQ1)는 VOL과 VOH1 사이에서 스윙하는 신호이고, 제1 슬로우 코너(SS1)에서의 제1 데이터 신호(DQ1)는 VOL과 VOH2 사이에서 스윙하는 신호이다.
VOH1는 VOH2보다 작게 되며, 이는 제1 슬로우 코너(SS1)에서의 교류 온-저항(Ron AC)은 약 13.69 Ω으로서 제1 패스트 코너(FF1)에서의 교류 온-저항(Ron AC)인 약 50.72 Ω보다 작기 때문이다.
도 15에 도시된 제2 데이터 신호(DQ2)는 전원 전압(VDDQ)에 비례하여 데이터 신호(DQ)의 VOH를 캘리브레이션할 경우 제2 슬로우 코너(SS2)와 제2 패스트 코너(FF2)에서의 신호 파형이다. 제2 패스트 코너(FF2)에서의 제2 데이터 신호(DQ2)는 VOL과 VOH3 사이에서 스윙하는 신호이고, 제2 슬로우 코너(SS2)에서의 제2 데이터 신호(DQ2)는 VOL과 VOH4 사이에서 스윙하는 신호이다.
VOH3은 VOH4보다 작게 되며, 이는 제2 슬로우 코너(SS2)에서의 교류 온-저항(Ron AC)은 약 17.57 Ω으로서 제2 패스트 코너(FF2)에서의 교류 온-저항(Ron AC)인 약 37.38 Ω보다 작기 때문이다.
풀업 드라이버(292)의 등가 NMOS 트랜지스터(NU)의 교류 온-저항(Ron AC)이 작아질수록 풀업 구동 신호(OP_PU)에 대응한 데이터 전류(IDQ)와 데이터 신호(DQ)의 변화량이 커지게 된다. 반대로, 풀업 드라이버(292)의 등가 NMOS 트랜지스터(NU)의 교류 온-저항(Ron AC)이 커질수록 풀업 구동 신호(OP_PU)에 대응한 데이터 전류(IDQ)와 데이터 신호(DQ)의 변화량이 작아지게 된다.
도 14와 도 15에서 볼 수 있듯이 VOH1와 VOH2 간의 차이는 VOH3과 VOH4 간의 차이보다 크다. 이는, 전원 전압(VDDQ)에 관계없이 고정적으로 데이터 신호(DQ)의 VOH를 캘리브레이션할 경우의 교류 온-저항(Ron AC) 편차는 전원 전압(VDDQ)에 비례하여 데이터 신호(DQ)의 VOH를 캘리브레이션할 경우의 교류 온-저항(Ron AC) 편차보다 크기 때문이다.
메모리 컨트롤러(300)는 각각의 다이(RAM0~RAMp)로부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)의 VOH와 VOL을 결정하여 상기 VOH와 상기 VOL로부터 기준 전압(도 4의 VREF)을 결정할 수 있다. 메모리 컨트롤러(300)는 데이터 신호(DQ)를 기준 전압(VREF)과 비교하여 수신된 데이터 값(0 또는 1)을 결정할 수 있다.
그러나, 동일한 다이로부터의 데이터 신호(DQ)일지라도, 다양한 PVT 조건들에서 VOH의 차이(VOH1와 VOH2 간의 차이 또는 VOH3과 VOH4 간의 차이)가 커질수록 데이터 신호(DQ)의 신호 무결성이 저하될 수 있다.
즉, 도 14에서 제1 슬로우 코너(SS1)에서 기준 전압(VREF1)이 결정된 경우, PVT 조건이 변화되어 제1 패스트 코너(FF1)에서 데이터 신호(DQ)의 데이터 값을 결정할 경우, 데이터 신호(DQ)의 하이 레벨(VOH1)과 로우 레벨(VOL)에 무관하게 상기 데이터 값은 모두 0에 해당되어 노이즈가 발생할 수 있다. 특히, 데이터 출력 회로(200)가 LVSTL 구조로 구현될 경우 데이터 신호(DQ)의 노이즈가 더 심해질 수 있다.
반대로, 도 15에서 제2 슬로우 코너(SS2)에서 기준 전압(VREF2)이 결정된 경우, PVT 조건이 변화되어 제2 패스트 코너(FF2)에서 데이터 신호(DQ)의 데이터 값을 결정할 경우, 상기 데이터 값은 데이터 신호(DQ)의 하이 레벨(VOH3)과 로우 레벨(VOL)에 따라 각각 1 또는 0에 해당되어 노이즈가 발생하지 않을 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(100)에 의하면, 데이터 신호(DQ)의 VOH를 전원 전압(VDDQ)에 비례하여 결정함으로써 다양한 PVT 조건에서 발생하는 노이즈를 줄일 수 있다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 1 및 도 16을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(400)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다. 메모리 컨트롤러(420)는 호스트(410)의 제어에 따라 반도체 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다. 메모리 컨트롤러(420)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
반도체 메모리 장치(100)의 데이터는 호스트(410)와 메모리 컨트롤러 (420)의 제어에 따라 디스플레이(430)를 통하여 디스플레이될 수 있다. 무선 송수신기(440)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(440)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(410)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(410)는 무선 송수신기(440)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(420) 또는 디스플레이(430)로 전송할 수 있다. 메모리 컨트롤러(420)는 호스트(410)에 의하여 처리된 신호를 반도체 메모리 장치(100)에 저장할 수 있다.
또한, 무선 송수신기(440)는 호스트(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(450)는 호스트(410)의 동작을 제어하기 위한 제어 신호 또는 호스트(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(410)는 메모리 컨트롤러(420)로부터 출력된 데이터, 무선 송수신기(440)로부터 출력된 데이터, 또는 입력 장치(450)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또한 호스트(410)와 별도의 칩으로 구현될 수 있다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 1 및 도 17을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(500)은 호스트(510), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(520), 디스플레이(530) 및 입력 장치(540)를 포함한다.
호스트(510)는 입력 장치(450)를 통하여 입력된 데이터에 따라 메모리 장치(420)에 저장된 데이터를 디스플레이(440)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(450)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(510)는 컴퓨터 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(520)의 동작을 제어할 수 있다. 메모리 컨트롤러(520)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(520)는 호스트(510)의 일부로서 구현될 수 있고 또한 호스트(510)와 별도의 칩으로 구현될 수 있다.
도 18은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 18을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(600)은 호스트(610), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 또한, 컴퓨터 시스템(600)은 이미지 센서(630) 및 디스플레이(640)를 더 포함한다.
컴퓨터 시스템(600)의 이미지 센서(630)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(610) 또는 메모리 컨트롤러(620)로 전송된다. 호스트(610)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(640)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(620)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.
또한, 반도체 메모리 장치(100)에 저장된 데이터는 호스트(610) 또는 메모리 컨트롤러(620)의 제어에 따라 디스플레이(640)를 통하여 디스플레이된다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별개의 칩으로 구현될 수 있다. 메모리 컨트롤러(620)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
도 19는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 19를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(700)은 반도체 메모리 장치(100) 및 반도체 메모리 장치(100)의 동작을 제어할 수 있는 호스트(710)를 포함한다. 또한, 컴퓨터 시스템 (700)은 시스템 메모리(720), 메모리 인터페이스(730), ECC 블록(740) 및 호스트 인터페이스(750)을 더 포함한다.
컴퓨터 시스템(700)은 호스트(710)의 동작 메모리(operation memory)로서 사용될 수 있는 시스템 메모리(720)를 포함한다. 시스템 메모리(720)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
컴퓨터 시스템(700)에 접속된 호스트는 메모리 인터페이스(730)와 호스트 인터페이스(750)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
호스트(710)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (740)은 메모리 인터페이스(730)를 통하여 반도체 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(750)를 통하여 호스트(HOST)로 전송할 수 있다. 호스트(710)는 버스(770)를 통하여 메모리 인터페이스(730), ECC 블럭(740), 호스트 인터페이스(750), 및 시스템 메모리(720) 사이에서 데이터 통신을 제어할 수 있다.
컴퓨터 시스템(700)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 20은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 20을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)을 포함하는 컴퓨터 시스템(800)은 호스트 컴퓨터(host computer;810)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(800)은 호스트 컴퓨터(810)와 메모리 카드(830)을 포함한다.
호스트 컴퓨터(810)는 호스트(840) 및 호스트 인터페이스(820)을 포함한다. 메모리 카드(830)는 반도체 메모리 장치(100), 메모리 컨트롤러(850), 및 카드 인터페이스(860)를 포함한다. 메모리 컨트롤러(850)는 반도체 메모리 장치(100)와 카드 인터페이스(860) 사이에서 데이터의 교환을 제어할 수 있다. 메모리 컨트롤러(850)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
실시 예에 따라, 카드 인터페이스(860)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 카드(830)가 호스트 컴퓨터(810)에 장착되면, 카드 인터페이스(570)는 호스트(840)의 프로토콜에 따라 호스트(840)와 메모리 컨트롤러(850) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(860)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(810)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
컴퓨터 시스템(800)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(810)의 호스트 인터페이스(820)와 접속될 때, 호스트 인터페이스(820)는 호스트(840)의 제어에 따라 카드 인터페이스(860)와 메모리 컨트롤러(850)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
도 21은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 21을 참조하면, 컴퓨터 시스템(900)은 데이터 버스(910)에 접속된 반도체 메모리 장치(semiconductor memory device; 100), 메모리 컨트롤러(memory controller; 150), 프로세서(processor; 920), 제1인터페이스(interface; 930), 및 제2인터페이스(940)을 포함할 수 있다.
실시 예에 따라, 컴퓨터 시스템(900)은 휴대폰, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player) 등의 포터블 디바이스 (potable device)를 포함할 수 있다.
다른 실시 예에 따라, 컴퓨터 시스템(900)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer) 등의 데이터 처리 시스템(data process system)을 포함할 수 있다.
또 다른 실시 예에 따라, 컴퓨터 시스템(900)은 SD 카드(secure digital card) 또는 MMC(multi media card) 등의 메모리 카드(memory card)를 포함할 수 있다.
또 다른 실시 예에 따라 컴퓨터 시스템(900)은 스마트 카드(smart card), 또는 SSD(solid state drive)를 포함할 수 있다.
반도체 메모리 장치(100), 메모리 컨트롤러(150)와 프로세서(920)는 하나의 칩, 예컨대 SoC (system on chip)으로 구현될 수 있으며, 실시 예에 따라 별개의 독립적인 장치들로 구현될 수도 있다.
실시 예에 따라 프로세서(920)는 제1인터페이스(930)를 통하여 입력된 데이터를 처리하여 반도체 메모리 장치(100)에 라이트(write)할 수 있다.
실시 예에 따라 프로세서(920)는 반도체 메모리 장치(100)에 저장된 데이터를 리드(read)하여 이를 제1인터페이스(930)를 통하여 외부로 출력할 수 있다.
이 경우, 제1인터페이스(930)는 입출력 장치일 수 있다.
제2인터페이스(940)는 무선 통신을 위한 인터페이스일 수 있다. 실시 예에 따라 제2인터페이스(940)는 소프트웨어(software) 또는 펌웨어(firmware)로 구현될 수 있다.
도 22는 도 1에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 1 및 도 22에 도시된 MOD(E/O)는 전기 신호를 광 신호로 변환하는 전-광 변환기로서 사용되는 광 변조기를 의미하고, DEM(O/E)은 광 신호를 전기 신호로 변환하는 광-전 변환기로서 사용되는 광 복조기를 의미한다.
도 22를 참조하면, 데이터 처리 시스템(1000)은 CPU(1010), 복수의 데이터 버스들(1001-1~1001-3), 및 복수의 메모리 모듈들(1040)을 포함한다.
복수의 메모리 모듈들(1040) 각각은 복수의 데이터 버스들(1001-1~1001-3) 각각에 접속된 복수의 커플러들(1011-1, 1011-2, 및 1011-3) 각각을 통하여 광신호를 주거나 받을 수 있다.
실시 예에 따라, 복수의 커플러들(1011-1, 1011-2, 및 1011-3) 각각은 전기적인 커플러(electrical coupler) 또는 광학적인 커플러(optical coupler)로 구현될 수 있다.
CPU(1010)는 적어도 하나의 광 변조기(MOD(E/O))와 적어도 하나의 광 복조기 (DEM(O/E))를 포함하는 제1광 송수신기(1016), 및 메모리 컨트롤러(1012)를 포함한다. 적어도 하나의 광 복조기(DEM(O/E))는 광-전 변환기로서 사용된다.
메모리 컨트롤러(1012)는 CPU(1010)의 제어하에 제1광 송수신기(1016)의 동작, 예컨대 송신 동작 또는 수신 동작을 제어할 수 있다. 메모리 컨트롤러(520)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
예컨대, 라이트 동작 시, 제1광 송수신기(1016)의 제1광 변조기(MOD(E/O))는 메모리 컨트롤러(1012)의 제어하에 어드레스들과 제어 신호들을 광 변조기들에 의해 변조된 광신호를 생성하고, 생성된 광신호(ADD/CTRL)를 광 통신 버스(1001-3)로 전송할 수 있다.
제1광 송수신기(1016)가 광신호(ADD/CTRL)를 광 통신 버스(1001-3)로 전송한 후, 제1광 송수신기(1016)의 제2광 변조기(MOD(E/O))는 변조된 광 라이트 데이터(WDATA)를 생성하고, 생성된 광 라이트 데이터(WDATA)를 광 통신 버스(1001-2)로 전송할 수 있다.
각 메모리 모듈(1040)은 제2광 송수신기(1030) 및 복수의 반도체 메모리 장치들(100)을 포함한다.
각 메모리 모듈(1040)은 광학적 DIMM(optical dual in-line memory module), 광학적 Fully Buffered DIMM, 광학적 SO-DIMM(small outline dual in-line memory module), Optical RDIMM(Registered DIMM), Optical LRDIMM(Load Reduced DIMM), UDIMM(Unbuffered DIMM), 광학적 MicroDIMM, 또는 광학적 SIMM(single in-line memory module)으로 구현될 수 있다.
도 22를 참조하면, 제2광 송수신기(1030)에 구현된 광 복조기(DEM(O/E))는 광통신 버스(1001-2)를 통하여 입력된 광 라이트 데이터(WDATA)를 복조하고 복조된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 메모리 장치로 전송할 수 있다.
실시 예에 따라, 각 메모리 모듈(1040)은 광 복조기(DEM(O/E))로부터 출력된 전기 신호를 버퍼링하기 위한 전기적인 버퍼(1033)를 더 포함할 수 있다.
예컨대, 전기적인 버퍼(1033)는 복조된 전기 신호를 버퍼링하고, 버퍼링된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 반도체 메모리 장치로 전송할 수 있다.
리드 동작 시, 반도체 메모리 장치(100)로부터 출력된 전기 신호는 제2광 송수신기 (1030)에 구현된 광 변조기(MOD(E/O))에 의하여 광 리드 데이터(RDATA)로 변조된다. 광 리드 데이터(RDATA)는 광통신 버스(1001-1)를 통하여 CPU(1010)에 구현된 제1광 복조기(DEM(O/E))로 전송된다. 제1광 복조기(DEM)는 광 리드 데이터(RDATA)를 복조하고 복조된 전기 신호를 메모리 컨트롤러(1012)로 전송한다.
도 23은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 1 및 도 23을 참조하면, 멀티-칩 패키지(1100)는 패키지 기판(1110)상에 순차적으로 적층되는 다수의 반도체 장치들(1130~1150, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 각각은 상술한 반도체 메모리 장치(100)를 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1130~1150) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1110) 상에 구현될 수도 있다. 다수의 반도체 장치들(1130~1150)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1120) 등이 사용될 수 있다. 메모리 컨트롤러(미도시)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
일례로, 제1 반도체 장치(1130)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(1140)와 제3 반도체 장치(1150)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(1140)의 메모리 장치와 제3 반도체 장치(1150)는 실시예에 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.
다른 일례로, 제1 반도체 장치 내지 제3 반도체 장치(1130~1150) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시예에 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.
또다른 일례로, 제1 반도체 장치(Die 1, 1130)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(1130) 또는 제2 반도체 장치(1140)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(1140) 또는 제3 반도체 장치(1150)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 HMC)로써 구현될 수 있다. HMC로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.
도 24는 도 23에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
도 1, 도 23 및 도 24를 참조하면, 멀티-칩 패키지(1100')는 실리콘 관통전극(TSV, 1160)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1130~1150)을 포함한다. 다이들(Die1~3, 1130~1150) 각각은 반도체 메모리 장치(100)의 기능을 구현하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1130~1150)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.
실리콘 관통전극(1160)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 실리콘 기판의 중앙에 배치되며, 실리콘 기판은 실리콘 관통전극(1160)을 둘러싸고 있는 구조를 갖는다. 실리콘 관통전극(1160)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
메모리 시스템(10) 로우 디코더 및 로우 드라이버(160)
반도체 메모리 장치(100) 컬럼 디코더 및 컬럼 드라이버(170)
어드레스 버퍼(110) 라이트 드라이버 및 센스 증폭기 블록(180)
커맨드 버퍼(120) 데이터 입출력 회로(190)
컨트롤 로직(130) 데이터 출력 회로(200)
메모리 셀 어레이(150)

Claims (10)

  1. 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치는 메모리 컨트롤러의 온 다이 터미네이션(오디티) 저항의 정보를 포함하는 커맨드를 수신하고,
    ZQ 캘리브레이션 동안, 전원 전압(VDDQ)에 비례하는 제1 타겟 VOH(output high level voltage) 전압에 따른 풀업 VOH 코드를 생성하는 ZQ 캘리브레이션부; 및
    상기 풀업 VOH 코드에 기초하여 상기 전원 전압에 비례하는 출력 하이 레벨 전압을 갖는 데이터 신호를 생성하는 출력 드라이버를 포함하고,
    상기 제1 타겟 VOH 전압은 VDDQ/2.5 또는 VDDQ/3의 레벨을 가지며,
    상기 전원 전압과 상기 제1 타겟 VOH 전압의 비율은 상기 데이터 신호를 수신하는 상기 메모리 컨트롤러의 오디티 저항의 저항값에 따라 결정되는 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 출력 드라이버는 LVSTL(Low Voltage Swing Terminated Logic) 출력 드라이버인 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 ZQ 캘리브레이션부는
    상기 제1 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀업 드라이버가 생성하는 전류를 결정하는 상기 풀업 VOH 코드를 생성하는 제1 캘리브레이션부; 및
    제2 타겟 VOH 전압을 기초로 상기 출력 드라이버의 풀다운 드라이버의 저항을 결정하는 풀다운 VOH 코드를 생성하는 제2 캘리브레이션부를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 캘리브레이션부는
    상기 제1 타겟 VOH 전압을 생성하는 풀업 VOH 제어 블록;
    상기 제1 타겟 VOH 전압과 제1 노드의 전압을 비교한 제1 비교 결과를 출력하는 제1 비교기;
    상기 제1 비교 결과를 기초로 상기 풀업 VOH 코드를 생성하는 제1 코드 생성기;
    상기 풀업 VOH 코드에 따라 상기 제1 노드를 흐르는 제1 전류를 생성하는 복제 풀업 드라이버; 및
    상기 제1 전류에 의해 상기 제1 노드의 전압을 결정하는 복제 오디티 저항을 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 풀업 VOH 제어 블록은
    각각이 상기 전원 전압을 전압 분배한 분배 전원 전압을 생성하는 복수의 전압 분배기들; 및
    MRS(Mode Register set) 신호에 따라 상기 복수의 분배 전원 전압들 중 어느 하나를 상기 제1 타겟 VOH 전압으로 선택하는 선택 회로를 포함하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 복제 오디티 저항의 저항값은 상기 메모리 컨트롤러의 오디티 저항의 저항값인 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 풀업 VOH 코드, 상기 풀다운 VOH 코드 및 내부 데이터에 따라 결정되는 풀업 구동 신호와 풀다운 구동 신호를 생성하는 프리 드라이버를 더 포함하고,
    상기 출력 드라이버는 상기 풀업 구동 신호에 따라 결정되는 전류를 생성하는 풀업 드라이버와 상기 풀다운 구동 신호에 따라 결정되는 저항값을 갖는 풀다운 드라이버를 포함하는 반도체 메모리 장치.
  9. 적어도 하나의 반도체 메모리 장치를 포함하며,
    상기 반도체 메모리 장치는, 메모리 컨트롤러의 온 다이 터미네이션(오디티) 저항의 정보를 포함하는 커맨드를 수신하고,
    전원 전압(VDDQ)에 비례하는 제1 타겟 VOH(output high level voltage) 전압에 따른 풀업 VOH 코드를 생성하는 ZQ 캘리브레이션부; 및
    상기 풀업 VOH 코드에 기초하여 상기 전원 전압에 비례하는 출력 하이 레벨 전압을 갖는 데이터 신호를 생성하는 출력 드라이버를 포함하고,
    상기 제1 타겟 VOH 전압은 VDDQ/2.5 또는 VDDQ/3의 레벨을 가지며,
    상기 전원 전압과 상기 제1 타겟 VOH 전압의 비율은 상기 데이터 신호를 수신하는 상기 메모리 컨트롤러의 오디티 저항의 저항값에 따라 결정되는 메모리 모듈.
  10. 적어도 하나의 반도체 메모리 장치를 포함하는 메모리 모듈; 및
    상기 반도체 메모리 장치로부터 데이터 신호를 수신하는 메모리 컨트롤러를 포함하며,
    상기 반도체 메모리 장치는, 상기 메모리 컨트롤러의 온 다이 터미네이션(오디티) 저항의 정보를 포함하는 커맨드를 수신하고,
    전원 전압(VDDQ)에 비례하는 제1 타겟 VOH(output high level voltage) 전압에 따른 풀업 VOH 코드를 생성하는 ZQ 캘리브레이션부; 및
    상기 풀업 VOH 코드에 기초하여 상기 전원 전압에 비례하는 출력 하이 레벨 전압을 갖는 상기 데이터 신호를 생성하는 출력 드라이버를 포함하고,
    상기 제1 타겟 VOH 전압은 VDDQ/2.5 또는 VDDQ/3의 레벨을 가지며,
    상기 전원 전압과 상기 제1 타겟 VOH 전압의 비율은 상기 메모리 컨트롤러의 오디티 저항의 저항값에 따라 결정되는 메모리 시스템.
















KR1020140065149A 2014-05-29 2014-05-29 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템 KR102246878B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140065149A KR102246878B1 (ko) 2014-05-29 2014-05-29 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
US14/723,614 US9608631B2 (en) 2014-05-29 2015-05-28 Semiconductor memory device, a memory module including the same, and a memory system including the same
US15/426,603 US9805774B2 (en) 2014-05-29 2017-02-07 Semiconductor memory device, a memory module including the same, and a memory system including the same
US15/729,771 US9947378B2 (en) 2014-05-29 2017-10-11 Semiconductor memory device, a memory module including the same, and a memory system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140065149A KR102246878B1 (ko) 2014-05-29 2014-05-29 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20150137385A KR20150137385A (ko) 2015-12-09
KR102246878B1 true KR102246878B1 (ko) 2021-04-30

Family

ID=54702557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140065149A KR102246878B1 (ko) 2014-05-29 2014-05-29 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템

Country Status (2)

Country Link
US (3) US9608631B2 (ko)
KR (1) KR102246878B1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150049267A (ko) * 2013-10-29 2015-05-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102246878B1 (ko) 2014-05-29 2021-04-30 삼성전자 주식회사 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
US9666257B2 (en) * 2015-04-24 2017-05-30 Intel Corporation Bitcell state retention
US10284198B2 (en) * 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
CN105261398B (zh) * 2015-10-08 2018-12-28 联发科技（新加坡）私人有限公司 动态随机存取存储器的校准方法及装置
KR102489472B1 (ko) * 2016-04-14 2023-01-18 에스케이하이닉스 주식회사 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치
KR102529968B1 (ko) 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102628533B1 (ko) * 2016-08-16 2024-01-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102584637B1 (ko) * 2016-08-22 2023-10-05 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
KR102656219B1 (ko) * 2016-11-07 2024-04-11 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 슬루 레이트 조정 방법
KR102455514B1 (ko) * 2017-09-11 2022-10-19 에스케이하이닉스 주식회사 데이터 출력 드라이버를 포함하는 메모리 시스템
KR102396741B1 (ko) * 2017-09-11 2022-05-12 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
KR102395463B1 (ko) * 2017-09-27 2022-05-09 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
KR102438991B1 (ko) * 2017-11-28 2022-09-02 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
KR102605145B1 (ko) * 2018-07-13 2023-11-24 에스케이하이닉스 주식회사 복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치
KR102651315B1 (ko) * 2018-08-16 2024-03-26 삼성전자주식회사 풀업 캘리브레이션 경로와 풀다운 캘리브레이션 경로에 의해 공유되는 공통 노드를 포함하는 캘리브레이션 회로 및 이를 포함하는 반도체 메모리 장치
US11271566B2 (en) * 2018-12-14 2022-03-08 Integrated Device Technology, Inc. Digital logic compatible inputs in compound semiconductor circuits
KR20210010691A (ko) 2019-07-17 2021-01-28 삼성전자주식회사 메모리 장치 및 메모리 패키지
KR20210012558A (ko) * 2019-07-25 2021-02-03 삼성전자주식회사 출력 드라이버 회로의 저항을 조절하는 캘리브레이션 회로, 이를 포함하는 메모리 장치 및 그 동작방법
US10902907B1 (en) * 2019-10-02 2021-01-26 Micron Technology, Inc. Output drivers, and related methods, memory devices, and systems
KR20210082766A (ko) * 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 데이터 구동 회로
US11309014B2 (en) 2020-01-21 2022-04-19 Samsung Electronics Co., Ltd. Memory device transmitting small swing data signal and operation method thereof
US11217284B2 (en) * 2020-04-03 2022-01-04 Micron Technology, Inc. Memory with per pin input/output termination and driver impedance calibration
US11741023B1 (en) * 2022-02-09 2023-08-29 Pixart Imaging Inc. Pointing device and method capable of correcting its USB state by monitoring voltage/state of USB communication interface

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005599B1 (ko) * 1989-05-01 1991-07-31 삼성전자 주식회사 고밀도 반도체 메모리장치의 전원 공급전압 변환회로
JP3050326B2 (ja) * 1990-11-30 2000-06-12 日本電気株式会社 半導体集積回路
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
KR0170286B1 (ko) * 1995-12-22 1999-03-30 김광호 반도체 메모리장치의 전압 승압회로
JP3709246B2 (ja) * 1996-08-27 2005-10-26 株式会社日立製作所 半導体集積回路
JP3712476B2 (ja) 1996-10-02 2005-11-02 富士通株式会社 信号伝送システム及び半導体装置
WO1998016933A1 (fr) 1996-10-15 1998-04-23 Advantest Corporation Verificateur de memoire et procede de commutation dudit verificateur d'un mode de verification ram a un mode de verification rom
US6052325A (en) * 1998-05-22 2000-04-18 Micron Technology, Inc. Method and apparatus for translating signals
JP3983032B2 (ja) * 2001-11-09 2007-09-26 沖電気工業株式会社 半導体記憶装置
KR100460459B1 (ko) * 2002-07-30 2004-12-08 삼성전자주식회사 향상된 테스트 모드를 갖는 반도체 메모리 장치
KR100605589B1 (ko) * 2003-12-30 2006-07-28 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생회로
KR100582359B1 (ko) 2004-03-03 2006-05-22 주식회사 하이닉스반도체 슬루 레이트가 제어된 반도체 소자의 출력 드라이버
KR20100040423A (ko) 2008-10-10 2010-04-20 주식회사 하이닉스반도체 온 다이 터미네이션 회로
KR20100043971A (ko) 2008-10-21 2010-04-29 삼성전자주식회사 출력신호의 전압 스윙을 조절할 수 있는 출력 회로, 이를 포함하는 반도체 장치, 및 반도체 장치들을 포함하는 통신 시스템
US8008944B2 (en) 2008-11-25 2011-08-30 Qualcomm Incorporated Low voltage differential signaling driver with programmable on-chip resistor termination
KR101006090B1 (ko) * 2008-12-29 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101020291B1 (ko) * 2009-02-03 2011-03-07 주식회사 하이닉스반도체 프리드라이버 및 이를 이용한 출력드라이버회로
JP4849164B2 (ja) 2009-09-29 2012-01-11 株式会社デンソー 電圧監視装置
KR101116362B1 (ko) 2010-04-30 2012-03-09 주식회사 하이닉스반도체 반도체 장치
KR20110131368A (ko) 2010-05-31 2011-12-07 주식회사 하이닉스반도체 반도체 장치
KR20110131366A (ko) 2010-05-31 2011-12-07 변동환 접이식 컵라면 용기
KR101145314B1 (ko) 2010-07-06 2012-05-15 에스케이하이닉스 주식회사 반도체 메모리 장치의 데이터 출력회로
KR20120009556A (ko) * 2010-07-19 2012-02-02 삼성전자주식회사 수신 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 모듈
KR101217808B1 (ko) 2010-09-30 2013-01-21 주식회사 디알텍 방사선 검출기 및 방사선 검출 방법
KR20120115853A (ko) 2011-04-11 2012-10-19 에스케이하이닉스 주식회사 집적회로
KR20130045144A (ko) 2011-10-24 2013-05-03 삼성전자주식회사 출력 드라이버와 이를 포함하는 장치들, 및 접지 터미네이션
US9105317B2 (en) 2012-01-13 2015-08-11 Samsung Electronics Co., Ltd. Memory system capable of calibrating output voltage level of semiconductor memory device and method of calibrating output voltage level of semiconductor memory device
JP2013223189A (ja) 2012-04-18 2013-10-28 Elpida Memory Inc 半導体装置
US8942309B1 (en) * 2012-05-04 2015-01-27 Rambus Inc. Signal output improvement using data inversion and/or swapping
JP2015219936A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
KR102246878B1 (ko) 2014-05-29 2021-04-30 삼성전자 주식회사 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
US9401721B1 (en) * 2015-06-16 2016-07-26 Advanced Micro Devices, Inc. Reference voltage generation and tuning

Also Published As

Publication number Publication date
US9805774B2 (en) 2017-10-31
KR20150137385A (ko) 2015-12-09
US9608631B2 (en) 2017-03-28
US9947378B2 (en) 2018-04-17
US20170148496A1 (en) 2017-05-25
US20180033470A1 (en) 2018-02-01
US20150348603A1 (en) 2015-12-03

Similar Documents

Publication Publication Date Title
KR102246878B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
US9543952B2 (en) Semiconductor memory device and a method of operating the same
US9825631B1 (en) Impedance calibration circuit of semiconductor memory device, semiconductor memory device and method of operating the same
US10692554B2 (en) Method of controlling on-die termination and system performing the same
US9922724B2 (en) Methods of operating buffered multi-rank memory modules configured to selectively link rank control signals
US9747058B2 (en) Semiconductor memory device, memory system including the same, and method of operating the same
US9431071B2 (en) Bit-line sense amplifier capable of compensating mismatch between transistors, and semiconductor memory device including the same
US10133284B2 (en) Circuits for setting reference voltages and semiconductor devices including the same
TW201320069A (zh) 操作記憶體元件的方法以及執行該方法的裝置
US9245651B2 (en) Memory device for masking read data and a method of testing the same
US10068633B2 (en) Semiconductor devices and integrated circuits including the same
US10515697B1 (en) Apparatuses and methods to control operations performed on resistive memory cells
US11201611B2 (en) Duty cycle control circuitry for input/output (I/O) margin control
US20180136844A1 (en) Arithmetic circuit and a semiconductor device
US10037811B1 (en) Integrated circuits compensating for timing skew difference between signals
US11302384B2 (en) Method of controlling on-die termination and memory system performing the same
US10037788B2 (en) Semiconductor devices and semiconductor systems
US10515673B2 (en) Semiconductor devices and semiconductor systems including a semiconductor device
US20160118090A1 (en) Semiconductor device including latch controller for preventing dc current from flowing between differential signals and method of operating same
KR20190093099A (ko) 출력 드라이브 회로의 열화를 방지하는 전송부를 포함하는 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant