JP3709246B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップに組み込まれた電圧変換回路に関するものであり、特に電源電圧が低いときや電源電圧と内部電圧が近接しているときに有効な技術に関する。
【０００２】
【従来の技術】
一般に、メモリやマイクロプロセッサ等を構成する半導体集積回路では、それが高集積化されるほど素子数が増えることとなり、またより高速化が求められるので消費電流が増える。また半導体集積回路における素子は、微細化されその耐圧が下がってくる。このため、高集積化とともに、電源電圧を下げる必要がある。
【０００３】
電源電圧に関し、ＪＥＤＥＣ（Joint Electronic Device Engineering Council-Electronic Industrial Association）では、５Ｖ、３．３Ｖ、２．５Ｖのような値に規定されており、これによって、各半導体集積回路の電源電圧の統一化が図られることとなる。電源電圧に関しては、また、ユーザー側からみれば、従来の設計ノウハウの有効活用や他の小規模、中規模素子とのインターフェースの点から外部電源電圧は従来のままに保つことが望ましい。
【０００４】
そこで、この種の回路素子の微細化、低耐圧化に伴う半導体集積回路の特性と外部電源電圧特性のような外部特性との相違の考慮の基で、例えばチップ上に一種の電源回路としての電圧変換回路を搭載し、その電圧変換回路によって得た外部電圧よりも低い電圧をチツプ上の内部回路に供給する方式が、１６Ｍビットダイナミックランダムアクセスメモリ（以下ＤＲＡＭと略記）のような大容量ＭＯＳ半導体集積回路において検討された。
【０００５】
従来の電圧変換回路としては、例えば、出力を制御する制御トランジスタないしは駆動トランジスタとしてそのソ−スが電源端子に結合されそのドレインが出力端子に結合されたｐチャンネル型ＭＯＳＦＥＴと、かかる駆動トランジスタのドレインから出力される出力電圧と基準電圧とを比較しその比較出力によってかかる駆動トランジスタを制御する誤差増幅器としての単一段からなるＭＯＳ差動アンプとからなるようなフィ−ドバック制御型の電圧変換回路がある（培風館１９９４年１１月発行「超ＬＳＩメモリ」２７１ページに記載）。
【０００６】
また、本願発明者等は、本願発明に先立って図２の電圧変換回路において図３のような動作波形が得られることを検討した。
【０００７】
かかる構成の電圧変換回路は、駆動トランジスタのソ−スを電源端子側に接続し、ドレインから出力を得るようにすることから、そのソ−ス、ドレイン間電圧が比較的小さくなったときでもそのゲ−ト、ソ−ス間に比較的大きなレベルの制御信号を加えることができることから、比較的低い電源電圧での良好な動作が期待される。かかる構成の電圧変換回路は、また、その内部のフィ−ドバックル−プにおける信号位相回転を比較的単純なものにすることもでき、それ自体のリンギングや発振のような異常動作の発生を防ぐための半導体集積回路化が難しいような補償手段を必要とすること無く安定に動作することが期待できることから、その出力電圧が供給される内部回路とともに一つの半導体集積回路として構成されるようなオンチツプの回路として好適なものと考えられる。
【０００８】
【発明が解決しようとする課題】
前述のように一般に素子を微細化すると、それに応じて電源電圧を下げることが必要となり、また、ＭＯＳトランジスタのしきい値電圧ＶＴも低くする必要がある。しかし、電源電圧及びＭＯＳトランジスタのしきい値電圧を低下させようとする場合には、次のような新たな問題も考慮する必要の有ることが明らかとなってきた。
【０００９】
(1)ＭＯＳトランジスタのしきい値電圧ＶＴを低くした場合には、それに応じてサブスレッショールド電流（前述の培風館１９９４年１１月発行「超ＬＳＩメモリ」３５１ページに記載）が増加することとなる。サブスレッショールド電流による回路の不所望な電流の消費を抑えるには、ＭＯＳＦＥＴのしきい値電圧を単純に電源電圧の減少比率に１対１対応するような比率をもって下げることはできなくなってくる。これによって、ＭＯＳＦＥＴのしきい値電圧が相対的に大きな値をとることになってくる。
【００１０】
(2)また、ＭＯＳトランジスタのゲート酸化膜厚やチャネル長を縮小しても、キャリアの速度飽和現象のために、ＭＯＳトランジスタによる駆動能力は理論通りには増加しなくなる。そこで、得るべき動作速度特性等の考慮の基で、内部回路を構成するＭＯＳトランジスタが十分に駆動されるようにするためには、内部回路に供給される内部電圧ＶＬを、外部から供給される電源電圧の低下に比例して下げるのではなく、相対的に大きな値にせざるを得なくなってくる。そのため、供給される電源電圧ＶＤＤと得るべき変換電圧ＶＬとの差は、素子が微細化されるにともない小さくなっていく。たとえば、最小加工寸法を０．５μｍとするような半導体集積回路製造プロセス（０．５μｍプロセス）によって製造される１６ＭビットＤＲＡＭの第１世代の製品ではＶＤＤ＝５Ｖ、ＶＬ＝３．３Ｖであったものが、０．２μｍプロセスになる２５６ＭビットＤＲＡＭの第１世代ではＶＤＤ＝３．３Ｖ、ＶＬ＝２．５Ｖとなる。また、第２世代ではそれぞれ、３．３Ｖ／２〜２．５Ｖ、２．５Ｖ／２．０Ｖとなり益々ＶＤＤとＶＬとの差は小さくなる。
【００１１】
ここで、例として第１世代で駆動能力を比較してみる。今、差動アンプが差動ＭＯＳＦＥＴと、その差動ＭＯＳＦＥＴの一方のドレイン出力を受け他方のＭＯＳＦＥＴのドレインに供給すべき電流を形成するカレントミラ−負荷回路とからなり、かかる差動ＭＯＳＦＥＴのしきい値電圧をＶＬとし、ドレインコンダクタンスをβとし、差動トランジスタの動作電流をＩｓとすると、駆動トランジスタのゲ−ト・ソ−ス間に加わる電圧Ｖｇｓは、Ｖｇｓ＝ＶＤＤ−｛ＶＬ−（ＶＴ＋（２Ｉｓ／β）１／２｝で表される。そこで、Ｖｇｓを計算すると、前者（１６ＭビットＤＲＡＭ）では｜ＶＴ｜＝１Ｖ、Ｉｓ＝２ｍＡ、β＝１０ｍＳ／ＶとすればＶｇｓ＝３．３３Ｖ、後者（２５６ＭビットＤＲＡＭ）ではＶＴ、Ｉｓ、βを同じとしてＶｇｓ＝２．４３Ｖとなり、ＶＴ分を差し引いた実効ゲート電圧は６０％以上減少する。それに対して、微細化によるトランジスタの駆動能力の増加はそれ以下なので、電圧変換回路の駆動能力は相対的に低下することとなる。
【００１２】
(3)さらに、半導体集積回路技術の進歩に伴う高集積化により、内部回路の素子数も多くなりその消費電流が増加し、ますます駆動能力が不足してくる。
【００１３】
以上の問題は、現在のトランジスタの性能では、ＶＤＤとＶＬの差が１Ｖを切った位のところから顕著になると思われる。
【００１４】
そこで、駆動能力を増加させるために、電圧変換回路の駆動トランジスタのチャネル幅を大きくすると、それに応じてかかる駆動トランジスタのゲ−ト電極容量から成るような容量が増加することとなり、差動アンプの出力端からみた負荷容量が増加する。それに応じて、電圧変換回路内の帰還経路における遅延時間が増加し、電圧変換回路の動作が不安定になり、リンギングや発振を生ずる恐れがでてくる。これを防ぐため差動アンプの電流を増やすと、半導体チップ全体の消費電流が増加するという問題とともに、差動アンプの利得が低下し正確な出力電圧が得られなくなってくるという別の問題が生じてくる。また、駆動トランジスタのしきい電圧を小さくすることにより駆動能力の増加を図ることも可能であるが、その場合には、駆動トランジスタのサブスレッショールド電流の増大に注意する必要が出てくることになる。すなわち、負荷電流が減少したときに、ＶＤＤからかかる駆動トランジスタを通して流れるリーク電流が、減少した負荷電流レベルを上回るようになり、出力電圧が基準電圧より高くなってしまうという恐れが生ずる。
【００１５】
なお、ＣＭＯＳインバ−タ回路が、比較的小さい振幅の入力信号であってものほぼ動作電源範囲の大きな振幅の信号を出力すると言う良く知られた特性を持つことを考慮にいれて、誤差増幅器としての差動アンプの出力を、ＣＭＯＳインバ−タ回路を介して駆動トランジスタに供給するようにすること検討しても良い。しかしそのようにＣＭＯＳインバ−タ回路を追加する構成の回路は、電圧変換回路のフィ−ドバックル−プ内に、実質的に差動アンプと、ＣＭＯＳインバ−タ回路からなるアンプと、駆動トランジスタとその負荷とからなるアンプとの３段構成のアンプが入ることになり、位相の制御すなわち動作の安定化を図ることが極めて困難になり、オンチツプ回路としては構成し難しいことに注意する必要が有る。回路動作の安定性は、出力電圧が供給される内部回路が、ＤＲＡＭのようにその動作状態に応じてその動作電流が大幅に変化するものである場合には、駆動トランジスタの入力から出力までの経路での信号位相回転量が電流の大幅な変動に応じて大きく変動することとなるので、とくに大きな課題となるものである。
【００１６】
以上のように従来の電圧変換回路では、チップが低電源電圧化、大容量化されるほど駆動能力が不足し、これを補償しようとすると電圧変換回路が不安定になったり正確な電圧が得られなくなるという問題が生ずる。
【００１７】
従って本発明の目的は、低電源電圧でも比較的大きな駆動能力を持つた動作安定性の良い電圧変換回路、及びそれを用いた半導体集積回路を提供することに有る。
【００１８】
本発明の他の目的は、低電圧大容量の半導体集積回路に適した電圧変換回路及びそれを用いた半導体集積回路を提供することに有る。
【００１９】
本発明の他の目的は、変動の比較的大きな負荷電流に対しても安定に動作する電圧変換回路を提供することに有る。
【００２０】
本発明の他の目的は、内部回路と共に一つの半導体集積回路として構成されるのに適した低電圧動作可能な電圧変換回路を提供することに有る。
【００２１】
本発明の更に他の目的は、それ自体が低消費電力化された電圧変換回路及びそれを用いた半導体集積回路を提供することに有る。
【００２２】
本発明の他の目的は、待機制御に好適な電圧変換回路及びそれを用いた半導体集積回路を提供することに有る。
【００２３】
本発明の他の目的は、メモリを構成するＭＯＳ半導体集積回路に適する電圧変換回路を提供することに有る。
【００２４】
本発明の更に他の目的は、以下の説明及び図面から明らかとなるであろう。
【００２５】
【課題を解決するための手段】
上記課題を解決するための本発明の代表的な手段は、差動アンプの出力部を、カレントミラ−出力回路構成にすることに有る。
【００２６】
本発明のより好適な手段は、上記カレントミラ−出力回路をプシュプル出力構成にすることに有る。
【００２７】
本発明の他の手段は、駆動トランジスタのしきい値電圧を内部回路のトランジスタのしきい値電圧より低くし、差動アンプを駆動トランジスタに供給する電源電圧よりも大きな供給電圧によってり動作させることにある。
【００２８】
本発明のより好適な手段は、上の手段を組み合わせることによって得られる。
【００２９】
【発明の実施の形態】
図１は、本発明の第１の実施例の電圧変換回路の回路図である。図示の回路は、ノ−ドＮＩに誤差増幅出力を出力する差動アンプ構成の誤差増幅器と、その出力を受けてノ−ドＮ２に出力電圧ＶＤＨを出力するバッファ回路とから構成されている。
【００３０】
本実施例においては、誤差増幅器としての差動アンプは、特に制限されないが、差動入力段と、カレントミラ−回路構成のプッシュプル型の出力部回路とから構成されている。
【００３１】
すなわち、差動アンプは、図示のように、ｎチャンネル型ＭＯＳＦＥＴからなる差動トランジスタＱ１、Ｑ２と、その共通ソ−スに動作電流を与えるための電流源トランジスタＱ９と、そのゲ−ト・ドレインが接続されることによってダイオ−ド接続されたＰチャンネル型ＭＯＳＦＥＴからなる負荷トランジスタＱ３、Ｑ５とからなる差動入力段と、上記負荷トランジスタＱ３とともに第１カレントミラ−回路を構成するｐチャンネル型ＭＯＳＦＥＴからなるトランジスタＱ４と、上記負荷トランジスタＱ５とともに第２カレントミラ−回路を構成するｐチャンネル型ＭＯＳＦＥＴからなるトランジスタＱ６と、上記第１カレントミラ−回路の出力を入力とする第３カレントミラ−回路を構成するｎチャンネル型ＭＯＳＦＥＴからなるトランジスタＱ７、Ｑ８とからなる出力部回路とから構成されている。
【００３２】
上記差動トランジスタの一方Ｑ１のゲ−トは、差動アンプの非反転入力端子とみなされ、図示しない基準電圧発生回路からの基準電圧ＶＬＨが供給される。差動トランジスタの他方Ｑ２のゲ−トは、差動アンプの反転入力端子とみなされ、ノ−ドＮ２を介してバッファ回路の出力ＶＤＨが帰還される。電流源トランジスタＱ９のゲ−トには、図示しないバイアス回路からのバイアス電圧が供給される。
【００３３】
バッファ回路は、ｐチャンネル型ＭＯＳＦＥＴからなる駆動トランジスタＱ１０、動作制御トランジスタＱ１２と、ｎチャンネル型ＭＯＳＦＥＴからなる制御トランジスタＱ１１とから構成されている。
【００３４】
駆動トランジスタＱ１０は、図示のようにそのソ−ス電極が電源端子ＶＤＤに接続され、そのゲ−ト電極がノ−ドＮ１すなわち差動アンプの出力に接続され、そのドレイン電極がノ−ドＮ２に接続されている。駆動トランジスタＱ１０のようなトランジスタは、そのドレイン電極が出力電極を構成し、そのゲ−ト電極が制御電極を構成し、そのソ−ス電極がゲ−ト電極に加えられる制御信号に対する基準電位点をなす基準電極を構成し、その出力電極−基準電極間の電流が制御電極−基準電極間に加わる制御信号によって制御される制御素子であるとみなすことができる。図示のような接続によると、駆動トランジスタＱ１０の基準電極が電源端子ＶＤＤに接続されていることから、基準電極−出力電極間の電位差が比較的小さくなった場合であっても、その基準電極−制御電極間に比較的大きなレベルの制御信号を加えることができることとなる。したがって、駆動トランジスタＱ１０は、電源端子ＶＤＤ−出力ノ−ドＮ２間の電位差が小さい場合であっても、出力ノ−ドＮ２に比較的大きな電流を供給できるように制御され得る。これにより、バッファ回路は、低電圧損失回路として動作可能とされる。
【００３５】
バッファ回路の出力ＶＤＨは、図示しない内部回路からなるような負荷に供給される。図１においては、便宜上、負荷をＩＬとして表示している。
【００３６】
なお、バッファ回路における制御トランジスタＱ１１、Ｑ１２の動作、作用については後で説明する。
【００３７】
図示の構成の差動アンプによると、駆動トランジスタＱ１０のゲート電圧をほぼ回路の接地電位ＶＳＳ（０Ｖ）にまで下げることができることによりＱ１０のゲート−ソース間電圧を増大させることができ、その結果、バッファ回路の駆動能力を増加させることができる。
【００３８】
図４は、図１の回路の動作波形を示している。負荷電流ＩＬに応じて出力ノードＮ２の電圧が低下すると、差動アンプはこの変化を検出して、Ｑ２の電流を減少させると同時にＱ１の電流を増加させる。この変化は第１のカレントミラー回路Ｑ３、Ｑ４と第３のカレントミラー回路Ｑ７、Ｑ８を介して出力ノードＮ１へ伝達される。一方Ｑ２の電流変化は第２のカレントミラ−回路Ｑ５、Ｑ６を介して同じ出力ノードＮ１へ伝達される。こうして第２のカレントミラ−回路の出力トランジスタＱ６の電流は減少し、第３のカレントミラ−回路の出力トランジスタＱ８の電流は増加する。すなわち、出力トランジスタＱ６とＱ８の相互でプッシュプル動作が行われる。ここで、トランジスタＱ６、Ｑ８のソース電圧がそれぞれＶＤＤおよびＶＳＳであり、それらトランジスタＱ６、Ｑ８の動作モードがそれぞれソース接地なので、出力ノ−ドＮ１は、Ｑ１、Ｑ２の電流変化がある一定量以上あればほぼＶＤＤからＶＳＳの間でフルスウィングすることになる。
【００３９】
なお、差動アンプの出力ノードＮ１をフルスウィングするだけなら、差動アンプの出力部回路を例えばＣＭＯＳインバータ回路のような回路素子数が少なくまた回路構成も比較的単純な回路にすることができる。しかしながら、その場合には、インバータ回路のポール（インバータの出力抵抗とＱ１０のゲート容量で生ずるポ−ル）と差動アンプのポール（差動アンプの出力抵抗とインバータの入力容量で生ずるポ−ル）とが近い位置にくることとなり、バッファ段のポール（バッファ回路の出力抵抗と負荷回路の容量で生ずる）と合わせての位相余裕がほとんどなくなってくることとなる。そのような回路は、その動作の安定性が悪くなり、最悪の場合は発振という異常動作によって全く回路として機能しなくなることになる。すなわち、そのような回路は、位相余裕がほとんど無いことによって、入力電源電圧の変化や動作温度の変化等に応じてもたらされるＭＯＳトランジスタの動作条件や動作特性の若干の変動によっても極めてひんぱんにリンギング動作や発振動作のような異常動作を引き起こすこととなる。そのような回路は、また、負荷電流の変化によってもたらされるＭＯＳトランジスタの同様な動作条件の変化によって、著しく狭い負荷電流範囲でしか安定な動作を期待できないようになるので、比較的大きな動作電流で動作する定常動作状態と比較的小さい動作電流で動作する待機状態を持つ負荷のような負荷、すなわち負荷電流の変化が大きな負荷には適用困難となる。
【００４０】
それに対して、本実施例では差動入力段とバッファ回路の間にカレントミラー回路が入るけれども、差動入力段の負荷トランジスタがダイオード接続のトランジスタからなりその動作抵抗が低くなることから、この抵抗とカレントミラー回路のゲート容量で生ずるポールが他の２つのポール（カレントミラーの出力抵抗とバッファ回路のゲート容量とによって決まるポ−ルと、バッファ回路の出力抵抗と負荷回路の容量とで決まるポール）より十分に高く離れたところに位置するようになる。そのため実施例によると、ほとんど安定性を損なうことのない回路を得ることができる。
【００４１】
以上のように、本実施例によれば、低い電源電圧でも、電圧変換回路の安定性を維持したままバッファ回路の駆動トランジスタのゲート−ソース間電圧を大きくできるので、高い駆動能力を得ることが出来る。
【００４２】
上記第１の実施例は、特に制限されないが、次に説明するように、負荷電流ＩＬの変動に対して回路動作を更に良好に適応させるための構成と、回路動作停止制御のための構成とをもつ。
【００４３】
すなわち、バッファ回路における制御トランジスタＱ１１は、負荷電流ＩＬが著しく小さくなった時でも駆動トランジスタＱ１０に適当な大きさの電流が流れるようにするための一種のアイドリング電流源を構成するように設けられている。バッファ回路における駆動トランジスタＱ１０は、制御トランジスタＱ１１によるアイドリング電流によって、負荷電流ＩＬの大きな変化にかかわらずに適当な利得を持つような動作状態に置かれることになる。このような利得変化の制限は、回路ル−プ内に実質的に３段のアンプを含むことによって安定動作範囲が制限されがちな実施例の回路を、より安定な動作状態に維持させる上で意義が有る。
【００４４】
また、バッファ回路における制御トランジスタＱ１２は、差動アンプにおける電流源トランジスタＱ９に加えるバイアス電圧Ｆ１をゼロボルトにスイッチ制御するなどの方法によって電圧変換回路の動作を停止させたときに、それと同期して駆動トランジスタＱ１０を良好にカットオフさせるようにするために設けられている。
【００４５】
すなわち、図示しない内部回路の動作状態が待機状態へ移行するなどによって負荷電流ＩＬが待機レベルのような著しく小さいレベルに低下される動作状態にされた場合、それに同期して、制御信号Ｆ１及びＦ３はそれぞれハイレベルからロウレベルにされる。制御信号Ｆ１のロウレベルへの変化によって電流源トランジスタＱ９がオフ状態にされ、それによって差動アンプの動作が停止される。また制御信号Ｆ３のロウレベルへの変化によって制御トランジスタＱ１２がオン状態にされ、かかる制御トランジスタＱ１２による駆動トランジスタＱ１０がカットオフ駆動される。このような駆動トランジスタＱ１０のカットオフ駆動によって、かかる駆動トランジスタＱ１０のリ−ク電流が低減され、出力電圧ＶＤＨの異常な上昇が防がれる。すなわち、待機状態に移行した内部回路のような負荷に異常電圧が加わってしまうことが防がれる。
【００４６】
次に第２実施例について説明する。
【００４７】
上記の第１の実施例では、差動アンプはｎ−ＭＯＳ入力型、バッファ回路の駆動トランジスタはｐ−ＭＯＳを用いた電流吐き出し型となっている。このような回路は、差動アンプの入力トランジスタＱ１、Ｑ２のゲート・ソース間電圧が大きくとれるという理由でＶＤＤ／２からＶＤＤ近傍の電圧を出力するの適している。しかし、用途によってはＶＳＳからＶＤＤ／２近傍の電圧で、しかも電流吸い込み型の駆動回路が必要とされることがある。このような条件では、差動アンプの入力トランジスタＱ１、Ｑ２のゲート・ソース間電圧が非常に小さくなったり、場合によってはかかる入力トランジスタがカットオフしてしまい正常に増幅動作することができなくなってくる。そこで以下では、ＶＳＳからＶＤＤ／２近傍の電圧を出力し、しかも大きな電流を吸い込むことができる第２実施例について述べる。
【００４８】
図５は、本発明の第２の実施例の電圧変換回路の回路図である。本実施例は、第１の実施例で使用しているトランジスタの極性をすべて逆にし、さらにその電源電圧も逆にしたものに相当する。すなわち、差動アンプをｐ−ＭＯＳ入力型にし、バッファ回路の駆動トランジスタをｎ−ＭＯＳにしたことである。これにより、ＶＳＳからＶＤＤ／２近傍の電圧を出力するのに好適となり、比較的大きな電流を吸い込むことができるようになる。
【００４９】
すなわち、差動アンプの入力段をｐ−ＭＯＳ入力型にすることにより入力電圧ＶＬＬ、ＶＤＬが低くなっても入力トランジスタＱ１、Ｑ２のゲート−ソース間には十分に大きな電圧がかかるようになる。また、駆動トランジスタＱ１１をｎ−ＭＯＳにし、そのソースを回路の接地電位ＶＳＳにすることによりソース接地モードで動作するようにしたことによって大きな駆動力が得られる。
【００５０】
図６は、本発明の第３の実施例であるＤＲＡＭ（ダイナミックランダムアクセスメモリ）のブロック図を示している。
【００５１】
図示のＤＲＡＭは、公知のＣＭＯＳ半導体集積回路技術によって単結晶シリコンからなるような一つの半導体チップ上に形成される。
【００５２】
実施例のＤＲＡＭは、回路素子構造それ自体が、いわゆるサブミクロンＣＭＯＳ半導体集積回路製造技術のような微細化技術によって微細化され、その内部回路がより低電源電圧で動作するようにされるものであるが、回路構成それ自体は、公知のＤＲＡＭに、制御回路ＣＮＴ、電圧変換回路ＶＤＨＧ１、ＶＤＨＧ２、及び基準電圧発生回路ＶＲＥＦを設けたものに相当すると理解されて良い。
【００５３】
そこで、公知のＤＲＡＭ部分については、その概要を以下に説明することとし、その詳細回路等を図示することは図面が複雑になってしまい、かえって実施例のＤＲＡＭの理解を難しくしてしまうので避けることとする。
【００５４】
メモリブロックＭＢＬＫは、図示しないメモリセルアレイ、センスアンプ、プリチャ−ジ回路とを持つ。
【００５５】
メモリセルアレイは、複数のワ−ド線と、複数のビット線と、それぞれワ−ド線とビット線との交点に設けられた複数の複数のメモリセルメモリセルとを持つ。各メモリセルは、１個のＭＯＳトランジスタと１個のキャパシタとからなるダイナミック型メモリとされる。メモリアレイは、例えば、公知の２交点方式のメモリアレイから構成される。従って複数のビット線は、互いに隣接する２本づつが対とされ、相補ビット線とされ、１本のワ−ド線と相補ビット線のそれぞれとの２つの交点の内の一つの交点にメモリセルが電気的に結合される。
【００５６】
センスアンプは、それぞれ相補ビット線に１対１対応をもって設けられる複数の単位センスアンプとその動作制御スイッチから構成される。各単位センスアンプは、ゲ−ト・ドレインが互いに交差接続されかつドレインが対応する相補ビット線にそれぞれ接続される一対のｎチャンネル型ＭＯＳトランジスタと、同様にゲ−ト・ドレインが互いに交差接続されかつドレインが対応する相補ビット線にそれぞれ接続される一対のｐチャンネル型ＭＯＳトランジスタとから構成される。複数の単位センスアンプのｎチャンネル型ＭＯＳトランジスタのソ−スは、共通ソ−ス線（第１共通ソ−ス線）に共通接続され、複数の単位センスアンプのｐチャンネル型ＭＯＳトランジスタのソ−スは、他の共通ソ−ス線（第２共通ソ−ス線）に共通接続される。上記動作制御スイッチは、上記第１共通ソ−ス線に回路の接地電位点のような低電位を供給するｎチャンネル型ＭＯＳトランジスタからなるパワ−スイッチと、上記上記第２共通ソ−ス線に給電を行うｐチャンネル型ＭＯＳトランジスタからなるパワ−スイッチとから構成される。
【００５７】
プリチャ−ジ回路は、例えば、センスアンプの動作によって相補ビット線に与えられたハイレベル電位とロウレベル電位とを短絡することによって相補ビット線をハイレベルとロウレベルとの中間の電位にする用にそれぞれ相補ビット線間に設けられたｎチャンネルＭＯＳトランジスタからなるような複数のプリチャ−ジスイッチから構成される。もちろんプリチャージ回路は、上記の相補ビット線短絡用のスイッチとともに、上記第１、第２共通ソ−ス線の上記パワ−スイッチが共にオフ状態にされた後に上記第１共通ソ−ス線と第２共通ソ−ス線とを短絡し、かかる第１、第２る共通ソ−ス線をハ−フレベルのプリチャ−ジレベルにする共通ソ−ス線プリチャ−ジ用スイッチや、不所望なリ−ク電流成分による相補ビット線のプリチャ−ジ電荷の変化を防ぐようにするためのハ−フレベル電圧発生回路とスイッチとを更に備えることもできる。
【００５８】
周辺回路ＰＨＣは、入出力インタ−フェ−ス回路Ｉ／Ｏを介して供給されるロウアドレス信号をデコ−ドするロウアドレスデコ−ダ回路と、ロウアドレスデコ−ダ回路のデコ−ド信号と適当なワ−ド線選択タイミング信号とを受けてワ−ド線選択信号を形成するワ−ドドライバ回路と、入出力インタ−フェ−ス回路Ｉ／Ｏを介して供給されるカラムアドレス信号をデコ−ドするカラムアドレスデコ−ダ回路と、カラムアドレスデコ−ダ回路の出力におうじてメモリアレイの相補ビット線を選択しそれを共通相補ビット線に結合させるカラムスイッチ回路と、共通相補ビット線用のプリチャ−ジ回路と、共通相補ビット線を介して読み出しデ−タ信号を受けるメインアンプと、共通相補ビット線に供給すべき書き込みデ−タ信号を形成するデ−タ書き込み回路と、メモリアレイの各メモリセルのデ−タのリフレッシュのためのリフレッシュアドレスカウンタを含むリフレッシュ制御回路と、入出力インタ−フェ−ス回路Ｉ／Ｏを介して供給される制御信号に基づいて上記の種々の回路の動作を制御する各種タイミング信号ないしは制御信号と電圧変換回路ＶＤＨＧ１、ＶＤＨＧ２の動作を制御するタイミング信号ないしは制御信号を形成するタイミング制御回路とからなるような各種の回路から構成される。
【００５９】
上記周辺回路ＰＨＣは、上記カラムスイッチ回路を除くような上記の各回路のほとんどがｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタとからなるＣＭＯＳ回路から構成される。上記周辺回路ＰＨＣにおいて、ワ−ドドライブ回路を除くようなほとんどのＣＭＯＳ回路は、電圧変換回路ＶＤＨＧ１から供給される電圧ＶＣＬをそれぞれの電源電圧として受けて動作する。ワ−ドドライバ回路のような比較的大きなレベルの選択信号を形成すべき回路は、外部電源電圧ＶＤＤのような比較的大きなレベルの電源電圧によって動作される。
【００６０】
入出力インタ−フェ−ス回路Ｉ／Ｏは、外部ロウアドレスストロ−ブ信号／ＲＡＳ、カラムアドレスストロ−ブ信号／ＣＡＳ、アウトプットエネ−ブル信号／ＯＥ、ライトエネ−ブル信号のような制御信号、外部アドレス信号、デ−タ信号をそれぞれ受ける複数の入力バッファ回路、外部に出力されるべきデ−タ信号ＤＱ０ないしＤＱＮを形成する複数のデ−タ出力バッファ回路等を含む。入出力インタ−フェ−ス回路Ｉ／Ｏ内の上記したような回路はＣＭＯＳ回路から構成され、電源電圧ＶＤＤによって動作される。
【００６１】
この実施例に従うと、周辺回路ＰＨＣに変換電圧ＶＣＬを供給する電圧変換回路ＶＤＨＧ１と、メモリブロックＭＢＬＫに変換電圧ＶＤＬを供給する電圧変換回路ＶＤＨＧ２との２つの電圧変換回路が設けられる。
【００６２】
このように２つの電圧変換回路ＶＤＨＧ１、ＶＤＨＧ２を設けるのは、次のような理由による。
【００６３】
すなわち、周辺回路ＰＨＣは、上述したような各種回路を含むものであり、メモリセルへの信号の読み出し、書き込み動作を制御するためのものである。近年のメガビット級のＤＲＡＭでは、チップサイズ低減のためにビット線分割数を低減したり、メモリ容量の増大にかかわらずにメモリセルのリフレッシュ時間を従来と同じように保つため同時に活性化するメモリアレーを増やす傾向にある。また、携帯用情報端末、ゲーム機、パーソナルコンピュータ等の小規模なシステムに対応するためデータ入出力ピンを８ビットや１６ビット、３２ビット等、多ビット化する傾向にある。これに応じて、回路動作に伴う電源のピーク電流が大きくなり、電源電圧が高くても電源ＶＤＤ線の一時的な電圧降下により電圧変換回路の駆動能力が低下し、周辺回路ＰＨＣの内部回路のような内部が誤動作する可能性が高まって来ることとなる。
【００６４】
それに対して、本実施例によれば、差動アンプの出力部がプッシュプル構成のため低電源電圧ばかりでなく、上記条件のもとでも高い駆動能力を維持することができる。また、ＤＲＡＭでは、スタンバイ時にはほとんど電流が流れず、アクティブ時に上記のような大きなピークをともなう電流が流れる。このため、駆動トランジスタのゲート電圧は、スタンバイ時には電流を完全に遮断するためＶＤＤまで、またアクティブ時には大電流を流すためＶＳＳまで振れる必要がある。この点でも、本電圧変換回路は最適である。本実施例において電圧変換回路は、周辺回路（電源線名はＶＣＬ）とメモリセルアレー（電源線名はＶＤＬ）の２箇所に分けて適用されている。これは以下の理由による。周辺回路もメモリセルアレーも平均電流は、同程度であるが、前者では、電流のピーク値は比較的小さく、その幅も小さいがほぼ全サイクルにわたって流れるという特徴を持つ。一方、後者では、ピーク値もその幅も大きいが動作サイクル中の一部しか流れないという特徴を持つ。ここで、同一の電圧変換回路により電流を供給すると、たとえばセンスアンプが動作した場合には大きな電圧降下が生じ動作中の周辺回路の動作を妨害する。また、周辺回路とメモリセルアレーでは最適な動作電圧が異なる。即ち、周辺回路は高速化のためにできるだけ高い電圧に設定したいが、メモリセルアレーは素子耐圧の確保と消費電力低減のためにやや低めに設定したいという要望がある。２つに分けることによりいずれの要求も満足させることができる。以上のように本実施例によれば、駆動トランジスタのゲート電圧をＶＤＤからＶＳＳまで高速に変化させることができるので、メモリを安定に動作させることができる。なおここでは、例としてＤＲＡＭを取り上げたが、同様に負荷電流の変動が激しいＣＭＯＳメモリ全般や論理回路などにも適用可能であることはいうまでもない。
【００６５】
２つの電圧変換回路ＶＤＨＧ１、ＶＤＨＧ２のそれぞれは、特に制限されないが、比較的駆動能力の小さい定常動作の電圧変換回路と、比較的大きな駆動能力を持つようにされた間欠動作の電圧変換回路から構成される。定常動作の電圧変換回路と間欠動作の電圧変換回路は、共に図１の基本構成をもつようにされるけれども、次のような相違を持つ。
【００６６】
すなわち、定常動作の電圧変換回路は、図１の電流源トランジスタＱ９に対応する電流源トランジスタが定常動作するようにそのゲ−トが基準電位ＶＬＨ、もしくは電源電圧ＶＤＤのような固定電位に維持されかつ図１の制御トランジスタＱ１１、Ｑ１２のようなトランジスタが省略された構成とされる。定常動作の電圧変換回路はまた、図１の駆動トランジスタＱ１０に対応する駆動トランジスタが比較的小さいゲ−ト幅を持つようにされそのコンダクタンス定数βが比較的小さなものとされ、かつそれ自体の消費電流が十分小さくなるように、図１の電流源トランジスタＱ９に対応するトランジスタが比較的小さいコンダクタンス定数βを持つようにされる。
【００６７】
間欠動作の電圧変換回路は、比較的大きな駆動に能力を持つようにその駆動トランジスタが比較的大きなコンダクタンス定数βを持つようにそのサイズが大きくされ、かつその多くなサイズの駆動トランジスタを十分な高速性をもって駆動できるように差動入力段の動作電流も比較的大きなものとされる。
【００６８】
電圧変換回路ＶＤＨＧ１及びＶＤＨＧ２における間欠動作の電圧変換回路は、制御回路ＣＮＴから出力される制御信号Ｆ１、Ｆ２及びＦ３によってそれぞれの動作が制御される。 制御回路ＣＮＴは、入出力インタ−フェ−ス回路Ｉ／Ｏ及び周辺回路ＰＨＣを介して供給される外部ロウアドレスストロ−ブ信号／ＲＡＳのようなメモリ選択信号と、周辺回路ＰＨＣ内の前述したリフレッシュ制御回路からのリフレッシュ制御信号に応答して制御信号Ｆ１ないしＦ３を形成する。従って制御信号Ｆ１ないしＦ３は、／ＲＡＳがロウレベルのエネ−ブルレベルにされたならそれに応答して間欠動作の電圧変換回路を動作状態にするようにハイレベルにされ、またリフレッシュ制御信号が発せられたならそのリフレッシュの間ハイレベルにされる。
【００６９】
図７は、上記の電圧変換回路をＤＲＡＭのメモリセルアレー部の回路に適用した例である。本実施例の特徴は、センスアンプのｐ−ＭＯＳ側の共通駆動線の電圧をＶＤＤより低くし、かつｎ−ＭＯＳ側の共通駆動線の電圧をＶＳＳより高くするためにそれぞれ電圧変換回路ＶＤＨＧとＶＤＬＧを用いたことである。ＶＤＨＧとＶＤＬＧへ入力する基準電圧の電源電圧依存性を図８に示す。このようにセンスアンプのｐ−ＭＯＳ側の共通駆動線の電圧をＶＤＤより低くし、ｎ−ＭＯＳ側の共通駆動線の電圧をＶＳＳより高くする方式は、たとえば“ISSCC JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30, NO. 4, APRIL 1995, PP. 471-479”に記載されている。この方式では、ｎ−ＭＯＳ側の共通駆動線の電圧はＶＳＳに非常に近くなる。このため、ｎ−ＭＯＳ側の駆動線に電流を供給する電圧変換回路の駆動能力が不足してしまう。そこで、上記論文では、ｎ−ＭＯＳ側の共通駆動線の電流を一時的にＶＳＳにバイパスした後、電圧変換回路からの電流でゆっくりと規定のレベルに到達させるいわゆるオーバードライブ方式を採用している。それに対して本適用例では図５に示す電圧変換回路を使用しているため、駆動能力が大きく電流をバイパスする必要はない。このため、センスアンプ駆動回路を簡単にすることができるという利点がある。また、過剰オーバードライブにより内部電源ノードＮ４の電圧が下がり過ぎ、メモリセルトランジスタのＶＴが低下して情報保持時間が短くなるという問題も避けることができる。ｐ−ＭＯＳ側の共通駆動線の電圧については、図８に示すような特性では、標準動作領域にある限り特に駆動能力が不足することはないが、もっと低い電源電圧で動作させる場合や信号量増加のために内部電圧を上げるとｎ−ＭＯＳ側と同様なことになる。そこで本実施例では、上記条件でも余裕を持って動作するように図１に示した電圧変換回路を用いている。以上のように本実施例によれば、駆動トランジスタの電源電圧と内部電圧が近くなっても、駆動能力が高いのでセンスアンプの駆動回路を簡単にすることができる。また、これによりセンスアンプの安定動作を実現できる。図９に図７の実施例の動作波形を示す。ここで、Ｂ、／Ｂはビット線、ＦＰＣはビット線プリチャージ信号、ＦＷはワード線駆動信号、ＦＳＡＰ、ＦＳＡＮはそれぞれｐ−ＭＯＳおよびｎ−ＭＯＳセンスアンプの駆動信号である。また、Ｆ１、Ｆ２、Ｆ３、／Ｆ１、／Ｆ２、／Ｆ３は、電圧変換回路を停止させたり、動作させたりするための信号である。これらは、たとえばチップがスタンバイ状態に入ったとき、Ｆ１、Ｆ２、Ｆ３はローレベル、／Ｆ１、／Ｆ２、／Ｆ３はハイレベルにすることにより電圧変換回路の機能を停止させることができる。なお、本実施例に前述のオーバードライブ方式を追加すれば、更に低電圧でも高速動作が可能になる。
【００７０】
上記のように、メモリ等の半導体集積回路では微細化、高集積化とともに電源電圧が下げられているにもかかわらずその消費電流は、ますます増加している。このため実装用プリント基板の電源配線やパッケージのインダクタンス成分による電圧降下によって誤動作しやすくなってきた。
【００７１】
図１０は、本発明の第３の実施例を示している。本実施例の特徴は図１に示す電圧変換回路の出力トランジスタのゲート−ソース間にダイオード接続したトランジスタＱ１３を挿入し出力トランジスタに電流制限機能を持たせたことである。同図において、Ｑ９は定電流源として動作する。その電流値をＩｓとする。ここで負荷に電流が流れてＶＤＨが下がるとＱ１の電流はＩｓとなりＱ２の電流は０となる。Ｑ４とＱ３のミラー比をｋとすればＱ４にはｋ×Ｉｓが流れる。また、Ｑ８とＱ７のミラー比をｎとすればＱ８に流れる電流はｎ×ｋ×Ｉｓとなる。ここで、Ｑ２、Ｑ５の電流は０であるからＱ６の電流も０である。したがって、Ｑ８の電流はＱ１３を介して流れることになる。ここで、Ｑ１３と出力トランジスタＱ１０はカレントミラー回路を構成しているからそのミラー比をｍとしてＱ１０の電流はｍ×ｎ×ｋ×Ｉｓに制限されることになる。Ｑ１０のバイアス条件が非飽和領域に入ればもちろんその値より小さくなる。このようにして、電圧変換回路の電流を任意の値に制限することができる。以上のように本実施例によれば、駆動トランジスタに流れる電流を制限することができるので、チップ内外の電源線の電圧降下を低減し、他のチップや自己の回路の安定動作を図ることが出来る。本実施例は特にメモリ回路の中でも特に大きなピーク電流が流れるセンスアンプ回路の電源に適しているといえる。
【００７２】
図１１は、本発明の第４の実施例を示している。本実施例の特徴は、図５に示す電圧変換回路の出力トランジスタのゲート−ソース間にダイオード接続したトランジスタＱ１３を挿入し、出力トランジスタに電流制限機能を持たせたことである。本実施例の動作原理、および効果は図１０に示す実施例と同様である。
【００７３】
図１２は、以下で説明する本発明の第５〜９の実施例の概念を示している。これらの実施例の特徴は、バッファ回路の駆動トランジスタＱ１０のしきい電圧の絶対値を他のトランジスタのしきい電圧の絶対値より低くし、差動アンプの電源電圧をＱ１０のソース電圧ＶＤＤより高い電圧Ｖｐｐとしたことである。Ｑ１０のしきい電圧の絶対値を低くすることによりＱ１０の駆動能力は増加し、より低い電源電圧でも動作するようになる。ここで、差動アンプの電源電圧をＱ１０のソース電圧ＶＤＤより高くした理由は以下の通りである。しきい電圧の絶対値を低くするとトランジスタのサブスレッショールド電流が増加し（０．１Ｖ当たりおよそ１桁）、ゲート−ソース間電圧が０ＶでもＶＤＤからＱ１０のチャネルを通して電流が流れその電圧変換回路の出力電圧を既定値より上昇させてしまう。出力電圧が既定値より高くなると外部電圧ＶＤＤで動作する回路と内部電圧ＶＤＨで動作する回路の間でレーシングが起こり回路が誤動作してしまう。また、トランジスタの耐圧を越えてしまうと信頼性が急激に低下してしまう。これを防ぐためにはＱ１０のゲート−ソース間電圧を０Ｖよりも高くすればよい。差動アンプの電源電圧をＶＤＤより高くすると、負荷電流が流れないときには差動アンプの出力電圧はＶｐｐにまで上昇する。このため、Ｑ１０のゲート−ソース間電圧を０Ｖよりも高くすることができる。これが差動アンプをＶＤＤより高い電圧で動作させる理由である。ここで、Ｑ１０のゲートには従来と同様負荷電流が流れないときにＱ１０の電流を完全にカットするためＱ１２が接続されているが、このソース電圧もＶｐｐとする必要がある。また、その制御信号であるＦ３も高レベルをＶｐｐとする必要がある。なお、Ｑ１０のしきい電圧を正すなわちデプレッション化してもその分Ｖｐｐを高くすればリーク電流は従来と同じレベルにすることができるので駆動能力をより高めることができる。以上のように本実施例によれば、低電源電圧でも駆動能力が高く、かつ安定性の高い電圧変換回路を実現することができる。
【００７４】
図１３は、図１２の概念を具体化したものである。ここで差動アンプは、図２の従来例と同じものを使用している。このため、前述のようにＱ６のゲート電圧はＶＳＳまでは下がらないが、Ｑ１０のしきい電圧を低くした分駆動能力が増加している。
【００７５】
図１４は、本発明の第６の実施例である。本実施例の特徴は、第１の実施例に示すバッファ回路の駆動トランジスタトランジスタＱ１０のしきい電圧を他のトランジスタより低くし、さらにＱ１０に繋がる差動アンプ回路の一部をＶＤＤより高いＶｐｐで動作させたことである。これにより差動アンプの出力電圧をＶＳＳにできるという特徴を保ちつつ駆動トランジスタＱ１０の駆動能力を向上できるので、第３の実施例よりさらに高い駆動能力を実現できる。ここで、差動アンプのＱ３、Ｑ４のソース電圧はＶＤＤ、Ｑ５、Ｑ６のソース電圧はＶｐｐとなっているが、これはＶｐｐをチップ上の昇圧型チャージポンプ回路で発生させた場合、その変換効率が低いので、できるだけ消費電流を少なくするための配慮である。Ｖｐｐを外部から供給する場合やチップ全体の消費電流に余裕がある場合は、いずれもＶｐｐに接続してもかまわない。
【００７６】
図１５は、本発明の第７の実施例である。本実施例の特徴は、バッファ回路の駆動トランジスタＱ１０のしきい電圧を他のトランジスタより低くし、さらに差動アンプとＱ１０の間に電源電圧Ｖｐｐで動作し、差動アンプＱ１、Ｑ２に流れる電流の差に比例した電流を流す回路を設け、その出力で駆動トランジスタＱ１０を駆動するようにしたことである。これによりＱ１０駆動回路には、その出力電圧ＶＤＨが変動した場合にのみ電流が流れるようになるためＶｐｐに流れる電流を大幅に低減できる。また駆動回路の出力部はプッシュプル構成のため第２、第３の実施例と同様その出力電圧はＶＳＳまで変化するので高い駆動能力を得ることができる。この回路の動作を以下に説明する。まず、差動アンプのトランジスタＱ１、Ｑ２に流れる電流をそれぞれｉ１、ｉ２とする。Ｑ５、Ｑ６、Ｑ１５とＱ３、Ｑ４、Ｑ１３はｐＭＯＳのカレントミラー回路を構成する。またＱ７、Ｑ８とＱ１４、Ｑ１６はｎＭＯＳのカレントミラー回路を構成する。ここで、説明を容易にするため、カレントミラー回路のミラー比はすべて１であるとして、Ｑ１７およびＱ２１に流れる電流を考える。まず、Ｑ４にはｉ１、Ｑ７にはｉ２が流れる。したがって、その差のｉ１−ｉ２がＱ２１に流れることになる。また、まず、Ｑ１６にはｉ１、Ｑ１５にはｉ２が流れる。したがって、その差のｉ２−ｉ１がＱ１７に流れる。ここで、Ｑ１７、Ｑ１８とＱ２１、Ｑ２２とＱ１９、Ｑ２０もそれぞれカレントミラー回路を構成しているからＱ１９、Ｑ２０にはｉ２−ｉ１、Ｑ２２にはｉ１−ｉ２が流れる。したがって、Ｑ１０のゲートは２×（ｉ２−ｉ１）で充放電されることになる。これは、すなわち基準電圧と電圧変換回路の出力電圧が異なった場合、すなわちｉ１≠ｉ２のときしかＶｐｐに電流が流れないことを意味している。以上のように本実施例によれば、第３の実施例と同程度の負荷駆動能力を保ちながらＶｐｐの消費電流を大幅に低減できるのでＶｐｐ発生回路をオンチップ化するとき特に有効である。
【００７７】
図１６は、本発明の第８の実施例を示している。これは、第６の実施例の差動アンプをｐ−ＭＯＳ入力型に、バッファ回路を電流吸い込み型に変更したものである。ここでＶＢＢは、他のトランジスタよりしきい電圧を低くしたＱ１１を完全にカットオフするためＶＳＳより低い電圧に設定する。この回路は、第６の実施例と各トランジスタの極性とバイアス電圧が逆になっているが、動作はまったく同じである。このような構成にすることにより図５に示す第２の実施例よりさらに電流駆動能力を大きくすることができる。
【００７８】
図１７は、本発明の第９の実施例を示している。第７の実施例の差動アンプをｐ−ＭＯＳ入力型に、バッファ回路を電流吸い込み型に変更したものである。この回路は、第７の実施例と各トランジスタの極性とバイアス電圧が逆になっているが、動作はまったく同じである。このような構成にすることにより第８の実施例と同等の電流駆動能力を保ちながらＶＢＢに流れる電流を大幅に低減できる。
【００７９】
図１８は、第５〜９の実施例のメモリへの具体的適用例である。ここで、電圧変換回路の適用箇所は、図６と同様である。ここで、Ｖｐｐはチップ外部から供給してもよいし、チャージポンプ回路により内部で発生させてもよい。また、ここではＶｐｐを使用することを想定しているが第８の実施例や第９の実施例を使用する場合には、ＶＢＢを使用すればよい。もちろんＶＢＢもチップ外部から供給してもよいし、チャージポンプ回路により内部で発生させてもよい。
【００８０】
将来メモリやマイクロプロセッサ等の微細化、高集積化が進みデバイスの加工寸法が０．１μｍ以下になると外部電圧は１．５Ｖ程度で内部回路の動作電圧は０．８Ｖ〜１．５Ｖにまで引き下げられると予測されている。このような低電圧で高速性を保つためには現在のトランジスタ構造では、トランジスタをデプレッション型すなわち、しきい電圧をｐチャネルの場合は正に、ｎチャネルの場合は負にする必要がある。以下では、そのような場合に好適な電圧変換回路の実施例について述べる。
【００８１】
図１９は、本発明の第１０の実施例を示している。本実施例の特徴は第６の実施例の差動アンプのトランジスタＱ９およびカレントミラー回路のＱ７、Ｑ８のソース側にそれらと同じチャネル導電型のトランジスタＱ１３、Ｑ１４、Ｑ１５を挿入しスタンバイ時やメモリのデータ保持モード時に電圧変換回路自体の電流を大幅に低減できるようにしたことである。デプレッション化によるリーク電流の増加は、バッファ回路と差動アンプの両方で起こる。バッファ回路に対しては、同図のＶｐｐをより高くすることで対処できる。一方、差動アンプやカレントミラー回路ではＱ１３、Ｑ１４、Ｑ１５のゲート電圧を０Ｖにすることで対処する。これは、ゲート電圧を０Ｖにするとそれらによる電圧降下が大きくなりＱ７、Ｑ８、Ｑ９のソース−基板間電圧が負の方向に深くなり、Ｑ７、Ｑ８、Ｑ９のしきい電圧が高くなるためである。以上のように本発明の実施例によれば、トランジスタがデプレッション化されてもリーク電流を減少させることができるので、加工寸法０．１μｍ以下のギガビット級の超大容量メモリにおいても高速化、低消費電力化が可能である。なお、本実施例で用いた手法は、第５、第７、第８、第９の実施例に対しても適応可能であることはあきらかである。
【００８２】
以上第１〜第１０までの実施例とその適用例について説明したが、そこでは差動アンプの２個の入力端子の内一方は電圧変換回路の出力端子に直接接続していた。しかし、出力端子に直接ではなく抵抗やトランジスタ等で分圧して入力することも可能である。この場合は、もう一方の入力端子に入力する基準電圧は、その分圧比を掛けたものでなければならない（培風館１９９４年１１月発行「超ＬＳＩメモリ」２７２ページに記載）。すなわち、所望の出力電圧をＶＣＬ、抵抗の分圧比を１／２とすると基準電圧はＶＣＬ／２とする必要がある。
【００８３】
【発明の効果】
チップ内に電圧変換回路を含む半導体集積回路において、該電圧変換回路は差動アンプ、および駆動トランジスタと電流源からなるソース接地型バッファ回路から構成し、該差動アンプの一方の入力端子は該電圧変換回路の出力端子に直接または、分圧回路を介して接続し、該差動アンプのもう一方の端子は、外部電源電圧より低い電圧を発生する回路の出力に接続し、該電圧変換回路を構成する回路はすべて同一の電源電圧を印加し、かつ該差動アンプは対をなすダイオード接続された負荷トランジスタと入力トランジスタ、および該入力トランジスタの共通ソースに接続された定電流源、および該対をなす負荷トランジスタとそれぞれカレントミラー回路を構成する第１、第２のトランジスタ、該第１のトランジスタのドレインとドレイン、ゲートが接続された第１のトランジスタと逆導電型の第３のトランジスタ、該第２のトランジスタのドレインとドレインが接続され、さらに該トランジスタのゲートが第３のトランジスタのゲートに接続された第２のトランジスタと逆導電型の第４のトランジスタから構成し、該第２のトランジスタのドレインを該バッファ回路の駆動トランジスタのゲートに接続する。これにより該駆動トランジスタのゲート電圧は、グランドレベルから電源電圧まで変化するので従来より高い駆動能力を得ることができる。
【００８４】
上記電圧変換回路において、バッファ回路の駆動トランジスタのゲート−ソース間に同一導電型のダイオード接続されたトランジスタを挿入する。これにより負荷に流れる電流を一定の値に制限できるので、チップ外あるいは内部の電源線での電圧降下を低減でき、チップ内回路の安定動作を図ることができる。
【００８５】
上記電圧変換回路において、該バッファ回路の駆動トランジスタのしきい電圧は、ｐチャネルタイプの場合は、チップ内の他の回路で使用するトランジスタのしきい電圧より高く、かつ該差動アンプ、および該カレントミラー回路の一部またはすべての高電圧側の電源電圧は該バッファ回路の駆動トランジスタのソース電圧より高く、また駆動トランジスタがｎチャネルタイプの場合はそのしきい電圧はチップ内の他の回路で使用するトランジスタのしきい電圧より低く、かつ該差動アンプおよび該カレントミラー回路の一部またはすべての低電圧側の電源電圧は該バッファ回路のソース電圧より低くする。これにより、駆動トランジスタの負荷駆動能力を高めながらサブスレッショールド電流を低減できるので、内部回路の高速動作を維持しつつ安定な動作を実現できる。
【００８６】
上記電圧変換回路において、該差動アンプの負荷となるダイオード接続された第１、第２のトランジスタ、第１のトランジスタとカレントミラー回路を構成する第３、第４のトランジスタ、第２のトランジスタとカレントミラー回路を構成する第５、第６のトランジスタ、第３のトランジスタのドレインとドレイン、ゲートが接続された第３のトランジスタと逆導電型の第７のトランジスタ、第３のトランジスタのドレインとドレインが接続された第３のトランジスタと逆導電型の第８のトランジスタ、第４のトランジスタのドレインとドレイン、ゲートが接続された第４のトランジスタと逆導電型の第９のトランジスタ、第５のトランジスタのドレインとドレイン、ゲートが接続された第５のトランジスタと逆導電型の第１０のトランジスタ、第６のトランジスタのドレインとドレイン、ゲートが接続された第６のトランジスタと逆導電型の第１１のトランジスタ、第６のトランジスタのドレインとドレインが接続された第６のトランジスタと逆導電型の第１２のトランジスタ、第７のトランジスタとカレントミラー回路を構成する第１３のトランジスタ、第１１のトランジスタとカレントミラー回路を構成する第１４のトランジスタ、第１３のトランジスタのドレインとドレインが接続された第１３のトランジスタと逆導電型の第１５のトランジスタ、第１４のトランジスタのドレインとドレイン、ゲートが接続された第１４のトランジスタと逆導電型の第１６のトランジスタからなり、第１５のトランジスタのゲートと第１６のトランジスタのゲートが接続され、さらに第１５のトランジスタのドレインとバッファ回路の駆動トランジスタのゲートが接続され、第１５および第１６のトランジスタがｐチャネルタイプの場合はそれらのソース電位が該駆動トランジスタのソース電位より高く、第１５および第１６のトランジスタがｎチャネルタイプの場合はそれらのソース電位が該駆動トランジスタのソース電位より低く設定する。これにより、高い負荷駆動能力を維持しながら駆動トランジスタの駆動回路の消費電流を大幅に低減できるので、上記の電源電圧より高い電圧を発生する回路やグランド電圧より低い電圧を発生する回路のチップ上の占有面積を大幅に低減できる。
【００８７】
上記電圧変換回路において、該差動アンプは、対をなす入力トランジスタとアクティブ負荷、入力トランジスタの共通ソースに接続された定電流源から構成され、該バッファ回路の駆動トランジスタのしきい電圧は、ｐチャネルタイプの場合は、チップ内の他の回路で使用するトランジスタのしきい電圧より高く、かつ該差動アンプの高電圧側の電源電圧は該バッファ回路の駆動トランジスタのソース電圧より高く、また駆動トランジスタがｎチャネルタイプの場合は、そのしきい電圧はチップ内の他の回路で使用するトランジスタのしきい電圧より低く、かつ該差動アンプの低電圧側の電源電圧は該バッファ回路のソース電圧より低くする。これにより、駆動トランジスタの負荷駆動能力を高めながらサブスレッショールド電流を低減できるので、内部回路の高速動作を維持しつつ安定な動作を実現できる。
【００８８】
上記電圧変換回路において、使用するすべてのトランジスタのしきい電圧を０Ｖあるいはデプレッション型とし、差動アンプの対をなす入力トランジスタの共通ソースに接続された電流源トランジスタ、および該対をなす入力トランジスタに流れる電流の差を取り出すカレントミラー回路を構成するトランジスタの内該差動アンプの電流源トランジスタと同じチャネル導電型を持つトランジスタのソース側にそれらと同じチャネル導電型のトランジスタを直列に挿入し電圧変換回路に接続された負荷回路が動作していないときにはそれらのゲート電圧をソース電圧と等しくする。これにより１Ｖ程度の低い電源電圧でも高速動作を維持しながらスタンバイ時のサブスレッショールドを大幅に低減することができる。
【００８９】
以上のいずれかの電圧変換回路を１個または複数個ＤＲＡＭのメモリセルアレーまたはその周辺回路に適用する。これにより、電源電圧が低いか、または電源電圧と内部電圧の差が小さくても電圧変換回路の駆動能力を高く保つことができるので、大容量、高速、多ビット構成、低消費電力のメモリを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図である。
【図２】本願に先立って検討した電圧変換回路を示す図である。
【図３】図２の電圧変換回路の動作波形を示す図である。
【図４】第1の実施例の動作波形を示す図である。
【図５】本発明の第２の実施例を示す図である。
【図６】本発明の第１の実施例を適用したメモリチップの内部構成である。
【図７】本発明の第１、第２の実施例の適用例である。
【図８】図７に示す実施例の基準電圧の電源電圧依存性。
【図９】本発明の第１、第２の実施例の適用例の動作波形を示す図である。
【図１０】本発明の第３の実施例を示す図である。
【図１１】本発明の第４の実施例を示す図である。
【図１２】本発明の第５から第９までの実施例の概念。
【図１３】本発明の第５の実施例を示す図である。
【図１４】本発明の第６の実施例を示す図である。
【図１５】本発明の第７の実施例を示す図である。
【図１６】本発明の第８の実施例を示す図である。
【図１７】本発明の第９の実施例を示す図である。
【図１８】本発明の第５から第１０までの実施例を適用したメモリチップの内部構成を示す図である。
【図１９】本発明の第１０の実施例を示す図である。
【符号の説明】
ＶＤＨＧ、ＶＤＬＧ…電圧変換回路
ＶＤＤ…電源電圧
Ｖｐｐ…電源電圧（Ｖｐｐ＞ＶＤＤ）
ＶＳＳ…電源電圧（グランド電位）
ＶＢＢ…電源電圧（ＶＢＢ＜ＶＳＳ）
ＶＬ、ＶＬＨ、ＶＬＬ…基準電圧
ＶＤＨ、ＶＤＬ…電圧変換回路出力電圧
ＰＳＷ…電流遮断用スイッチ
ＩＬ…負荷電流
Ｆ１〜Ｆ３…電圧変換回路の制御信号
ＦＷ…ワード線駆動信号
ＦＰＣ…プリチャージ信号
ＦＳＡＰ…ｐ−ｃｈセンスアンプ駆動信号
ＦＳＡＮ…ｎ−ｃｈセンスアンプ駆動信号
Ｂ、／Ｂ…ビット線
Ｉ／Ｏ…データ入出力線
ＳＡ…センスアンプ
ＭＣ…メモリセル
ＭＣＡ…メモリセルアレー
Ｑ１〜Ｑ２４…ＭＯＳトランジスタ
ＶＲＥＦ…基準電圧発生回路
ＶＰＰＧ…高電圧発生回路。

Claims (16)

1. 電圧変換回路と、
   前記電圧変換回路から出力される出力電圧を受ける内部回路とを具備し、
   前記電圧変換回路は、
   外部電圧に接続される電源ノードと、
   前記外部電圧より小さい前記出力電圧を出力するための第１出力ノードと、
   そのソースが外部電圧に接続され、そのドレインが前記第１出力ノードに接続される第１トランジスタと、そのソースが共通接続される第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴと、基準電圧及び前記第１ＭＯＳＦＥＴのゲートに接続される第１入力ノードと、前記第１出力ノード及び前記第２ＭＯＳＦＥＴのゲートに接続される第２入力ノードと、第１負荷及び前記第２ＭＯＳＦＥＴのドレインに接続される第２出力ノードと、第２負荷と前記第１ＭＯＳＦＥＴのドレインに接続される第３出力ノードとを含む差動増幅回路と、
   前記第１負荷を流れる第１電流により制御される第２トランジスタと、前記第２負荷を流れる第２電流により制御される第３トランジスタと、前記第２トランジスタの出力、前記第３トランジスタの出力及び前記第１トランジスタのゲートに接続される第４出力ノードとを含むプッシュプル回路とを有し、
   前記電圧変換回路は、直列に接続された第４及び第５トランジスタを更に具備し、前記第２負荷と前記第４トランジスタは、第１カレントミラー回路を形成するように接続され、前記第１負荷と前記第２トランジスタは、第２カレントミラー回路を形成するように接続され、前記第３トランジスタと前記第５トランジスタは、第３カレントミラー回路を形成するように接続されることを特徴とする半導体集積回路。
2. 請求項１において、
   前記第２トランジスタのソース・ドレイン経路に流れる電流は、前記第１電流に比例し、前記第３トランジスタのソース・ドレイン経路に流れる電流は、前記第２電流に比例することを特徴とする半導体集積回路。
3. 請求項１または２において、
   前記電圧変換回路は、前記第１トランジスタのゲート・ソース間に接続されたダイオードを更に具備することを特徴とする半導体集積回路。
4. 請求項１から３の何れか一つにおいて、
   前記第１トランジスタのしきい値は、前記差動増幅回路及び前記プッシュプル回路に用いられるトランジスタのしきい値より小さく、
   前記第１負荷の一端と前記第２トランジスタのソースは、前記外部電圧より大きい第１電圧に接続されることを特徴とする半導体集積回路。
5. 請求項４において、
   前記第２負荷の一端は、前記外部電圧に接続されることを特徴とする半導体集積回路。
6. 請求項４又は５において、
   前記半導体集積回路は、前記外部電圧を受けて前記第１電圧を出力するためのチャージポンプ回路を更に具備することを特徴とする半導体集積回路。
7. 請求項１から６の何れか一項おいて、
   前記プッシュプル回路の出力信号の振幅は、前記差動増幅回路の出力信号の振幅より大きいことを特徴とする半導体集積回路。
8. 請求項１から７の何れか一つにおいて、
   前記半導体集積回路は、ダイナミックランダムアクセスメモリであり、
   前記内部回路は、複数のメモリセルと、前記複数のメモリセルへのアクセスに応じて活性化される複数のセンスアンプとを含むメモリアレイであり、
   前記電圧変換回路は、前記アクセスに応じて前記複数のセンスアンプに前記出力電圧を供給することを特徴とする半導体集積回路。
9. 請求項１から８の何れか一つにおいて、
   前記第１、第２及び第３トランジスタは、デプレッション型トランジスタであり、前記第１及び第２ＭＯＳＦＥＴは、デプレッション型ＭＯＳＦＥＴであることを特徴とする半導体集積回路。
10. 請求項１から９の何れか一つにおいて、
    前記差動増幅回路は、前記差動増幅回路の電流パスに設けられた第１スイッチトランジスタを更に有し、
    前記プッシュプル回路は、前記プッシュプル回路の電流パスに設けられた第２スイッチトランジスタを更に有し、
    前記第１及び第２スイッチトランジスタは、デプレッション型トランジスタであることを特徴とする半導体集積回路。
11. 電圧変換回路と、
    前記電圧変換回路から出力される出力電圧を受ける内部回路とを具備し、
    前記電圧変換回路は、外部電圧に接続される電源ノードと、
    前記外部電圧より小さい前記出力電圧を出力するための第１出力ノードと、
    そのソースが外部電圧に接続され、そのドレインが前記第１出力ノードに接続される第１トランジスタと、そのソースが共通接続される第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴと、基準電圧及び前記第１ＭＯＳＦＥＴのゲートに接続される第１入力ノードと、前記第１出力ノード及び前記第２ＭＯＳＦＥＴのゲートに接続される第２入力ノードと、第１負荷及び前記第２ＭＯＳＦＥＴのドレインに接続される第２出力ノードと、第２負荷と前記第１ＭＯＳＦＥＴのドレインに接続される第３出力ノードとを含む差動増幅回路と、
    前記第１負荷に流れる電流と前記第２負荷に流れる電流の差に比例する第１電流にそのゲートが制御される第２トランジスタと、前記第２負荷を流れる電流と前記第１負荷に流れる電流の差に比例する第２電流にそのゲートが制御される第３トランジスタと、前記第２トランジスタの出力、前記第３トランジスタの出力及び前記第１トランジスタのゲートに接続される第４出力ノードとを含むプッシュプル回路とを有し、
    前記第１トランジスタのしきい値電圧は、前記差動増幅回路及び前記プッシュプル回路に用いられるトランジスタのしきい値電圧より小さく、前記第２トランジスタのソースは前記外部電圧より大きい第１電圧に接続されることを特徴とする半導体集積回路。
12. 請求項１１において、前記第１及び第２負荷の夫々の一端は、外部電圧に接続されることを特徴とする半導体集積回路。
13. 請求項１１又は１２において、
    前記半導体集積回路は、前記外部電圧を受けて前記第１電圧を発生するチャージポンプ回路を更に具備することを特徴とする半導体集積回路。
14. 請求項１１から１３の何れか一つにおいて、
    前記半導体集積回路は、ダイナミックランダムアクセスメモリであり、前記内部回路は、複数のメモリセルと、前記複数のメモリセルへのアクセスに応じて活性化される複数のセンスアンプとを含むメモリアレイであり、前記電圧変換回路は、前記アクセスに応じて前記複数のセンスアンプに前記出力電圧を供給することを特徴とする半導体集積回路。
15. 電圧変換回路と、
    前記電圧変換回路から出力される出力電圧を受ける内部回路とを具備し、
    前記電圧変換回路は、外部電圧に接続される電源ノードと、
    前記外部電圧より小さい前記出力電圧を出力するための第１出力ノードと、そのソースが外部電圧に接続され、そのドレインが前記第１出力ノードに接続される第１トランジスタと、そのソースが共通接続される第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴと、基準電圧及び前記第１ＭＯＳＦＥＴのゲートに接続される第１入力ノードと、前記第１出力ノード及び前記第２ＭＯＳＦＥＴのゲートに接続される第２入力ノードと、第１負荷及び前記第２ＭＯＳＦＥＴのドレインに接続される第２出力ノードと、第２負荷と前記第１ＭＯＳＦＥＴのドレインに接続される第３出力ノードとを含む差動増幅回路と、
    前記第１負荷に流れる電流と前記第２負荷に流れる電流の差に比例する第１電流にそのゲートが制御される第２トランジスタと、前記第２負荷を流れる電流と前記第１負荷に流れる電流の差に比例する第２電流にそのゲートが制御される第３トランジスタと、前記第２トランジスタの出力、前記第３トランジスタの出力及び前記第１トランジスタのゲートに接続される第４出力ノードとを含むプッシュプル回路とを有し、
    前記第２トランジスタのソースは、前記外部電圧より大きい第１電圧に接続され、前記第１、第２及び第３トランジスタは、デプレッション型トランジスタであり、前記第１及び第２ＭＯＳＦＥＴは、デプレッション型ＭＯＳＦＥＴであることを特徴とする半導体集積回路。
16. 請求項１５において、
    前記差動増幅回路は、前記差動増幅回路の電流パスに設けられた第１スイッチトランジスタを更に有し、
    前記プッシュプル回路は、前記プッシュプル回路の電流パスに設けられた第２スイッチトランジスタを更に有し、
    前記第１及び第２スイッチトランジスタは、デプレッション型トランジスタであることを特徴とする半導体集積回路。

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