JP3179768B2

JP3179768B2 - 半導体集積回路

Info

Publication number: JP3179768B2
Application number: JP23501799A
Authority: JP
Inventors: 英治久米; 田中　　均; 儀延中込; 良樹川尻; 清男伊藤
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-08-23
Filing date: 1999-08-23
Publication date: 2001-06-25
Anticipated expiration: 2016-06-25
Also published as: JP2000067581A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速かつ低消費電
力で動作する高集積の半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路は、高集積化にともなっ
て、負荷容量の充放電による消費電力が増加する傾向が
ある。このため、高速かつ低消費電力で動作する半導体
集積回路技術が重要となる。また、近年、ラップトップ
パソコン、電子手帳などの携帯用電子情報機器や磁気媒
体を用いない音声録音機器、電子スチルカメラなどの携
帯用電子メディア機器の需要が増加している。これらの
携帯用電子機器に大量の情報を記憶し、その情報を保持
するためには、電池動作や電池による情報保持動作（バ
ッテリバックアップ）を可能にする低消費電力の超高集
積半導体回路（ＵＬＳＩ）が必要となる。このＵＬＳＩ
の低電力化のためには、主たる回路ブロックの動作電圧
や、回路間の情報伝達を担う信号の振幅を低下させるこ
とが有効である。ＵＬＳＩを代表するものにＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）があ
る。ＤＲＡＭの消費電力低減のためには、その電力消費
の約半分を占めるデータ線充放電電力の低減が重要であ
る。従来、ＤＲＡＭの低電力化については、エヌ・シー
・ルーアンドエッチ・エッチ・チャオ，“ハーフ
ブイデーデービットラインセンシングインシー
モスデーラム”アイイーイーイージェイ，ソ
リッドステートサーキット，ヴォル・エスシー１
９，４５１〜４５４頁，１９８４年（N. C. Lu and H.
H. Chao，“Half-VDDbit−Line sensing scheme in CMO
S DRAM's”, IEEE J. Solid−State Circuits，Vol. Ｓ
Ｃ-１９，pp.４５１〜４５４，１９８４．）に論じられ
ている。この、ハーフＶＤＤプリチャージ方式の特徴
は、ＶＤＤプリチャージ方式（詳細は特開昭５１−７４
５３５，ＵＳＰ３５１４７６５等に記載）に比べて、
データ線の信号振幅を半分にしているため、（１）１サ
イクルの消費電荷が半分でよい、（２）メモリアレー内
の雑音が小さい、（３）データ線の充放電時間が短いた
めサイクル時間の高速化が可能な点である。ところが、
メモリの高集積化とともに、データ線の信号振幅を減ら
すと、従来のＬＳＩでは信号振幅に関係なく１種類のＭ
ＯＳ−ＦＥＴにより回路を構成していたため、その振幅
がセンスアンプのＭＯＳ−ＦＥＴのしきい値電圧の近傍
になると回路が誤動作を起こしたり、速度性能が著しく
損なわれるという問題があった。したがって、せっかく
信号振幅を半分に減らしても、動作電圧の下限がＶＤＤ
プリチャージ方式の２倍程度になり、その低消費電力の
優位性を享受できなくなる。以上は、ＤＲＡＭの場合の
１例であるが、その他、従来の論理ＬＳＩにおいても、
その信号振幅の下限は、ＭＯＳ−ＦＥＴのしきい値電力
により制限されるため、高速かつ超低消費電力のＵＬＳ
Ｉを実現できないという問題があった。

【０００３】

【発明が解決しようとする課題】このように、従来の技
術においては、ＭＯＳ−ＦＥＴの素子特性がＤＲＡＭを
はじめとするＵＬＳＩの低消費電力化の下限を規定する
という問題があり、電池動作や電池バックアップ用の機
器で求められる高速かつ低消費電力のＵＬＳＩを供する
ことができないという問題があった。

【０００４】本発明の目的は、このような従来の問題を
改善し、高速かつ低消費電力で、電池動作あるいは電池
バックアップが可能な半導体集積回路を提供することに
ある。

【０００５】

【課題を解決するための手段】上記目的は、消費電力を
規定する主たる回路ブロックの信号振幅および該回路ブ
ロックを構成するＭＯＳ−ＦＥＴのしきい値電圧を下げ
ること、あるいは、該回路ブロックを構成するＭＯＳ−
ＦＥＴのゲートとソース（ドレイン）間の電圧もしくは
ドレインとソース間の電圧を動的もしくは静的に該ＭＯ
Ｓ−ＦＥＴのしきい値電圧を十分上回る大きな電圧値で
駆動することにより達成される。

【０００６】上記手段によって、主たる回路の信号振幅
のみを低下させることができ、高速化と低消費電力化を
同時に達成するＵＬＳＩを供することができるようにな
る。

【０００７】

【発明の実施の形態】以下、本発明の実施例を図面によ
り詳細に説明する。なお、以下の実施例ではＤＲＡＭに
本発明を適用した例について説明するが、ダイナミッ
ク、スタティックなどのランダムアクセスメモリ（ＲＡ
Ｍ）、あるいはリードオンリーメモリ（ＲＯＭ）、さら
にはマイクロコンピュータのようなロジックＬＳＩなど
の、いずれの形式のＬＳＩに適用してもよい。また、そ
の構成素子は、バイポーラ型トランジスタ、ＭＯＳ型ト
ランジスタ、これらの素子の組合せ、あるいはＳｉ以外
の材料を用いた、例えば、ＧａＡｓ型トランジスタなど
のいずれでもよい。

【０００８】図１〜４は、本発明の第１の実施例であ
る。図１は本実施例の回路構成である。この回路は従来
のセンスアンプに、しきい値電圧Ｖthの低い低ＶthＭＯ
Ｓトランジスタ（Ｑ１’，Ｑ２’，Ｑ３’，Ｑ４’）を
用いたものである。この回路のデータ線を低い電圧振幅
（１.０Ｖ）で動作させた場合について、図２（ｂ）の
動作波形で説明する。ワード線Ｗ０の電圧をＶＳＳ（０
Ｖ）からＶＤＨ（１.５Ｖ）にすると、蓄積容量ＣＳに
蓄えられた情報がデータ線Ｄに読出される。次に、Ｐ１
ＰをＶＤＬ（１.０Ｖ）からＶＳＳ（０Ｖ）、Ｐ１Ｎを
ＶＳＳ（０Ｖ）からＶＤＬ（１.０Ｖ）にすると、セン
スアンプ駆動用トランジスタＱＰ，ＱＮがオンし、セン
スアンプ駆動線ＣＳＰがＨＶＣ（０.５Ｖ）からＶＤＬ
（１.０Ｖ）に、ＣＳＮがＨＶＣ（０.５Ｖ）からＶＳＳ
（０Ｖ）に変化する。このとき、本発明のセンスアンプ
は、しきい値電圧の低いトランジスタ（Ｑ１’，Ｑ
２’，Ｑ３’，Ｑ４’）を用いているため、ゲートとソ
ース（ドレイン）間の電圧がしきい値電圧を十分上回
り、センスアンプのトランジスタが十分オンし、データ
線の信号電圧を十分増幅できる。ところが、従来のセン
スアンプでは、ゲートとソース（ドレイン）間の電圧が
しきい値電圧の近傍になるため、センスアンプのトラン
ジスタが十分オンせず、データ線の信号電圧を十分増幅
できなくなる。これ以降のデータ線の動作は、従来のＤ
ＲＡＭと同様である。図２（ａ）は、データ線を通常の
電圧振幅（例えば１.５Ｖ）で動作させた場合を示して
いる。この場合、本発明のセンスアンプを用いたことに
よって、データ線の充放電速度が多少速くなる。図３
は、本実施例の効果を示したものである。ＶＤＬminは
センスアンプが動作限界となる時のデータ線充電電圧で
ある。ＩＤＳmaxは、６４メガビットＤＲＡＭを想定し
（Ｑ１，Ｑ２，Ｑ３，Ｑ４：Ｗ／Ｌ＝２μｍ／０.５μ
ｍ，センスアンプ１６０００個動作）、センスアンプの
ゲートとソース（ドレイン）間の電圧を０Ｖにしたとき
に、全てのセンスアンプのドレインとソース間に流れる
電流の和である。ＭＯＳトランジスタのゲートとソース
（ドレイン）間の電圧を０Ｖにしたときに、ドレインと
ソース間に流れる電流については、R. M. SWANSON and
J. D. MEINDL，“Ion−Implanted Complementary ＭＯ
Ｓ Transistorsin Low−Voltage Circuits”，IEEE Ｊ.
Solid−State Circuits，Vol.ＳＣ-７，Ｎo.２，pp.１
４６〜１５３，April １９７２に詳述されている。ＶＴ
Ｏは、ＭＯＳトランジスタのゲートとソース間の電圧Ｖ
ＧＳとドレインとソース間の電流の平方根√ＩＤの関係
を√ＩＤ＝Ａ・ＶＧＳ＋Ｂと簡単化し仮定したときに、
√ＩＤ＝０となるときのＶＧＳの値である。図４（ａ）
および図４（ｂ）に、ＶＴＯとトランジスタのチャネル
長Ｌｇの関係の１例を示す。本実施例のセンスアンプ
（Ｑ１’，Ｑ２’，Ｑ３’，Ｑ４’）は低ＶthＭＯＳト
ランジスタ、他の回路は標準ＶthＭＯＳトランジスタ、
従来のセンスアンプ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）は高Ｖ
thＭＯＳトランジスタである。このように、センスアン
プにチャネル長Ｌｇの大きなトランジスタ（Ｌｇ＝０.
５μｍ）を用いるのは、Ｌｇの加工バラツキによって、
センスアンプのトランジスタのしきい値電圧がばらつ
き、センスアンプの感度が低下するのを防止するためで
ある。センスアンプ以外のトランジスタは、高い駆動能
力を得るためＬｇの小さな値（例えば０.３μｍ）を用
いる。本実施例の動作が従来と異なる点は、ＶＤＬが
１.０Ｖ程度の低電圧になったときである。例えば、図
４（ａ）および図４（ｂ）に示す高ＶthＭＯＳトランジ
スタ（ＶＴＯ＝０.５Ｖ）をセンスアンプに用いる従来
方式の場合、図３に示すように、ＶＤＬが１.２Ｖでセ
ンスアンプが動作しなくなる（ＶＴＯのワースト値が
０.６Ｖ）。本実施例の低ＶthＭＯＳトランジスタ（Ｖ
ＴＯ＝０.３Ｖ）をセンスアンプに用いた場合、ＶＤＬ
が１.２Ｖでもセンスアンプは充分動作可能となる。こ
れは、センスアンプのゲートとソース（ドレイン）間の
電圧０.６Ｖに対して、ＶＴＯが０.４Ｖ（ワースト値）
と充分低いためである。本実施例では、ＶＤＬ＞０.８
Ｖまで動作可能である。このとき、センスアンプのドレ
インとソース間に流れる電流ＩＤＳmaxは１００μＡ
（センスアンプ１６０００個動作）程度で、データ線の
充電電流に比べ充分無視できる値であり問題ない。図４
（ａ）および図４（ｂ）に示すような低ＶthＭＯＳトラ
ンジスタは、センスアンプ部をマスクし、イオン注入量
を変えることによって作る。センスアンプ以外でも、ト
ランジスタのドレインとソース間が低電圧となる部分
（例えば、メモリアレーをシェアードする場合の入出力
線の切り換え用トランジスタ）に低ＶthＭＯＳトランジ
スタを用いることによって、センスアンプの低電圧動作
と同様の効果を得ることが出来る。低ＶthＭＯＳトラン
ジスタの代わりにディプレッション型のＭＯＳトランジ
スタを用いても上記同様の効果を得ることができる。こ
の場合、センスアンプを駆動しないプリチャージ時に
は、センスアンプのＮチャネルＭＯＳトランジスタの基
板電位を低くして（ＰチャネルＭＯＳトランジスタの基
板電位は高くして）、データ線間に電流が流れないよう
にする。このように、本実施例によれば、より低い電源
電圧でも、速度性能を著しく損なうことなく動作するメ
モリ回路を提供できる。また、センスアンプに限らず、
回路の用途に応じて使いわけることによって高速かつ低
消費電力のＬＳＩを提供できる。さらには、メモリに限
らず、論理ＬＳＩなどの他のＬＳＩにおいても（例え
ば、パスゲートなど）、より低い電圧で動作するＬＳＩ
を提供できる。

【０００９】図７〜図１２は、本発明の第２および第３
の実施例である。図７は第２の実施例の回路構成であ
る。この回路は従来のセンスアンプ駆動用トランジスタ
を各々２個並列に接続詞（ＱＰ１，ＱＰ２，ＱＮ１，Ｑ
Ｎ２）、センスアンプ駆動線ＣＳＰ，ＣＳＮにブースト
容量ＣＢＰ，ＣＢＮを付加している。センスアンプを構
成するＰチャネルＭＯＳトランジスタＱ３，Ｑ４，の基
板電位はセンスアンプ駆動線ＣＳＰ，ＣＳＮと同電位で
ある。

【００１０】この回路の動作を図８の動作波形で説明す
る。ワード線Ｗ０の電位をＶＳＳ（０Ｖ）からＶＤＨ
（１.５Ｖ）にすると、蓄積容量ＣＳに蓄えられた情報
がデータ線Ｄに読出される。次に、Ｐ１ＰをＶＳＳ（０
Ｖ）からＶＤＨ（１.５Ｖ）、Ｐ１ＮをＶＤＬ（１.０
Ｖ）からＶＤＢ（−０.５Ｖ）にすると、センスアンプ
駆動用トランジスタＱＰ１，ＱＮ１がオンし、センスア
ンプ駆動線ＣＳＰがＨＶＣ（０.５Ｖ）からＶＤＬ（１.
０Ｖ）に、ＣＳＮがＨＶＣ（０.５Ｖ）からＶＳＳ（０
Ｖ）に変化する。次に、ＰＢＰをＶＳＳ（０Ｖ）からＶ
ＤＬ（１.０Ｖ）に、ＰＢＮをＶＤＬ（１.０Ｖ）からＶ
ＳＳ（０Ｖ）にすると、センスアンプ駆動線はブースト
され、ＣＳＰがＶＤＬ（１.０Ｖ）からＶＤＨ（１.５
Ｖ）程度に、ＣＳＮがＶＳＳ（０Ｖ）からＶＤＢ（−
０.５Ｖ）程度に変化する。このとき、Ｐ１ＰをＶＤＨ
（１.５Ｖ）からＶＳＳ（０Ｖ）、Ｐ１ＮをＶＤＢ（−
０.５Ｖ）からＶＤＬ（１.０Ｖ）にすることにより、セ
ンスアンプ駆動線に注入された電荷が、センスアンプ駆
動用トランジスタを通して放電することがない。これに
よって、センスアンプを構成するトランジスタ（Ｑ１，
Ｑ２，Ｑ３，Ｑ４）のゲートとソース（ドレイン）間の
電圧をＶＤＬ／２＋０.５Ｖ程度にできるため、センス
アンプが充分オンし、データ線Ｄ，ＤをＶＤＬ（１.０
Ｖ），ＶＳＳ（０Ｖ）に増幅できる。センスアンプ駆動
線のブースト後に、Ｐ２ＰをＶＳＳ（０Ｖ）からＶＤＨ
（１.５Ｖ）、Ｐ２ＮをＶＤＬ（１.０Ｖ）からＶＤＢ
（−０.５Ｖ）にし、センスアンプ駆動用トランジスタ
ＱＰ２，ＱＮ２をオンさせて、センスアンプの増幅が充
分に行なえるようにする。これ以降のデータ線の動作
は、従来と同様である。

【００１１】図８に示す程度のブースト電圧を得るため
には、ブースト容量ＣＢＰ，ＣＢＮを１５０ｐＦ程度に
すればよい（センスアンプ駆動線にデータ線容量が約３
００ｆＦのセンスアンプが１０００個つながると仮
定）。各端子の電圧値は図８のとおりでなくてもよく、
センスアンプ駆動線ＣＳＰとＣＳＮ間の電圧振幅がデー
タ線ＤとＤ￣間の電圧振幅より大きければよい。ＶＤＨ
の電圧は、ＶＤＬを昇圧して発生させても、外部電源を
降圧して発生させてもよい。ＣＳＰのみ、あるいはＣＳ
Ｎのみのブーストでもよい。ＶＤＬ配線にブースト用コ
ンデンサＣＢＰを設け、ＶＤＬをブーストしてもよい。
このとき、センスアンプ駆動用トランジスタＱＰ１，Ｑ
Ｐ２の基板電圧は、ＶＤＬと同電位にする。センスアン
プ駆動用トランジスタＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２
はＰチャネルＭＯＳトランジスタでも、ＮチャネルＭＯ
Ｓトランジスタでも、バイポーラトランジスタでもよ
く、センスアンプ駆動線の電位がＣＳＰ側でＨＶＣから
ＶＤＬ、ＣＳＮ側でＨＶＣからＶＳＳになればよい。セ
ンスアンプ駆動線をブーストするときに、各トランジス
タの基板電位が順バイアスにならないようにすることに
よって、ラッチアップ等を防止できる。センスアンプＱ
３，Ｑ４の基板電位をセンスアンプ駆動線ＣＳＰと同電
位にするかセンスアンプＱ１，Ｑ２の基板電位をセンス
アンプ駆動線ＣＳＮと同電位にすることにより、基板効
果によるしきい値電圧の上昇を防止できるため、センス
アンプの動作をさらに改善できる。センスアンプの基板
電位をセンスアンプ駆動線と同電位にするには、基板の
３重ウェル構造を用いればよい。

【００１２】基板の３重ウエル構造については、特開昭
６２−１１９９５８に明記されているセンスアンプ（Ｑ
１，Ｑ２，Ｑ３，Ｑ４）に、第１の実施例の低ＶｔｈＭ
ＯＳトランジスタを用いることにより、さらに低電圧で
動作させることができる。このように、本実施例によれ
ば、より低い電源電圧でも、速度性能を著しく損なうこ
となく動作するメモリ回路を提供できる。また、センス
アンプに限らず、回路の用途に応じて使いわけることに
よって高速かつ低消費電力のＬＳＩを提供できる。さら
には、メモリに限らず、論理ＬＳＩなどの他のＬＳＩに
おいても、より低い電圧で動作するＬＳＩを提供でき
る。

【００１３】図９、図１０は第３の実施例の概念を示し
ている。図９ではチップ内に定電圧発生回路ＬＶＤＨ，
ＬＶＤＬ，ＬＶＤＢＬを設け、定電圧ＶＤＨ，ＶＤＬ，
ＶＤＢＬを発生させている。定電圧ＶＤＨ，ＶＤＬ，Ｖ
ＤＢＬおよびＶＤＢＨ（＝ＶＳＳ）はスイッチＳＰ１，
ＳＰ２，ＳＮ２，ＳＮ１を介し、センスアンプ駆動線Ｃ
ＳＰ，ＣＳＮに接続する。各々の電圧関係は、ＶＤＨ≧
ＶＤＬ＞ＶＤＰ（プリチャージ電圧）＞ＶＤＢＬ≧ＶＤ
ＢＨ（＝接地電圧ＶＳＳ）≧ＶＢＢ（基板電圧）であ
る。

【００１４】この回路の動作は、次の通りである。ま
ず、データ線Ｄ，Ｄ￣の電圧およびセンスアンプ駆動線
ＣＳＰ，ＣＳＮの電圧をプリチャージ電圧ＶＤＰにす
る。次に、スイッチＳＰ１，ＳＮ１をオンし、センスア
ンプ駆動線ＣＳＰをＶＤＨ、ＣＳＮをＶＤＢＨ（ＶＳ
Ｓ）にする。これによって、センスアンプを構成するト
ランジスタのゲートとソース（ドレイン）間の電圧をＶ
ＤＰより大きくできるため、センスアンプが充分オン
し、データ線Ｄ，Ｄ￣をＶＤＬ，ＶＤＢＬ程度に増幅で
きる。次に、スイッチＳＰ１，ＳＮ１をオフし、ＳＰ
２，ＳＮ２をオンする。これによって、センスアンプ駆
動線ＣＳＰがＶＤＬ、ＣＳＮがＶＤＢＬになり、データ
線Ｄ，Ｄ￣をＶＤＬ，ＶＤＢＬに固定できる。スイッチ
ＳＰ１，ＳＮ１をオフし、ＳＰ２，ＳＮ２をオンするタ
イミングは、データ線Ｄ，Ｄ￣がＶＤＬ，ＶＤＢＬ程度
になるときに設定する。これによって、データ線Ｄ￣が
ＶＤＬ以上、データ線ＤがＶＤＢＬ以下になることを防
止できる。

【００１５】ＶＤＨ，ＶＤＬの値と外部電源電圧ＶＣＣ
の関係は、どのような関係でもよい。（例えば、ＶＤＨ
＝ＶＣＣでもＶＤＬ＝ＶＣＣでもよい。）ＶＤＨの電圧
は、ＶＤＬを昇圧して発生させてもよい。基板電圧ＶＢ
ＢはＶＤＢＨより小さくなくてもよい。（例えば、ＶＤ
ＢＨ（＝ＶＳＳ）＝ＶＢＢでもよい。）基板電圧ＶＢＢ
は、メモリアレー部とセンスアンプ部、あるいは、どち
らか一方だけ印可し、その他の部分は接地電圧でもよ
い。これは、基板の３重ウエル構造を用いれば実現でき
る。基板の３重ウエル構造については、特開昭６２−１
１９９５８に明記されている。このように、本実施例に
よれば、より低い電源電圧でも、速度性能を著しく損な
うことなく動作するメモリ回路を提供できる。また、セ
ンスアンプに限らず、回路の用途に応じて使いわけるこ
とによって高速かつ低消費電力のＬＳＩを提供できる。
さらには、メモリに限らず、論理ＬＳＩなどの他のＬＳ
Ｉにおいても、より低い電圧で動作するＬＳＩを提供で
きる。

【００１６】図１０ではチップ内に定電圧発生回路ＬＶ
ＤＨ，ＬＶＤＬ，ＬＶＤＢＨを設け、定電圧ＶＤＨ，Ｖ
ＤＬ，ＶＤＢＨを発生させている。定電圧ＶＤＨ，ＶＤ
Ｌ，ＶＤＢＨおよびＶＤＢＬ（＝ＶＳＳ）はスイッチＳ
Ｐ１，ＳＰ２，ＳＮ１，ＳＮ２を介し、センスアンプ駆
動線ＣＳＰ，ＣＳＮに接続する。各々の電圧関係は、Ｖ
ＤＨ≧ＶＤＬ＞ＶＤＰ（プリチャージ電圧）＞ＶＤＢＬ
≧ＶＤＢＨ（＝接地電圧ＶＳＳ）≧ＶＢＢ（基板電圧）
である。

【００１７】この回路の動作は、次の通りである。ま
ず、データ線Ｄ，Ｄ￣の電圧およびセンスアンプ駆動線
ＣＳＰ，ＣＳＮの電圧をプリチャージ電圧ＶＤＰにす
る。次に、スイッチＳＰ１，ＳＮ１をオンし、センスア
ンプ駆動線ＣＳＰをＶＤＨ，ＣＳＮをＶＤＢＨにする。
これによって、センスアンプを構成するトランジスタの
ゲートとソース（ドレイン）間の電圧をＶＤＰより大き
くできるため、センスアンプが充分オンし、データ線
Ｄ，ＤをＶＤＬ，ＶＤＢＬ（ＶＳＳ）程度に増幅でき
る。次に、スイッチＳＰ１，ＳＮ１をオフし、ＳＰ２，
ＳＮ２をオンする。これによって、センスアンプ駆動線
ＣＳＰがＶＤＬ、ＣＳＮがＶＤＢＬ（ＶＳＳ）になり、
データ線Ｄ，Ｄ￣をＶＤＬ，ＶＤＢＬ（ＶＳＳ）に固定
できる。スイッチＳＰ１，ＳＮ１をオフし、ＳＰ２，Ｓ
Ｎ２をオンするタイミングは、データ線Ｄ，Ｄ￣がＶＤ
Ｌ，ＶＤＢＬ程度になるときに設定する。これによっ
て、データ線ＤがＶＤＬ以上、データ線Ｄ￣がＶＤＢＬ
以下になることを防止できる。

【００１８】ＶＤＨ，ＶＤＬの値と外部電源電圧ＶＣＣ
の関係は、どのような関係でもよい。（例えば、ＶＤＨ
＝ＶＣＣでもＶＤＬ＝ＶＣＣでもよい。）ＶＤＨの電圧
は、ＶＤＬを昇圧して発生させてもよい。基板電圧ＶＢ
ＢはＶＤＢＨより小さくなくてもよい。（例えば、ＶＤ
ＢＨ＝ＶＢＢでもよい。）基板電圧ＶＢＢは、メモリア
レー部とセンスアンプ部、あるいは、どちらか一方だけ
印加し、その他の部分は接地電圧でもよい。これは、基
板の３重ウエル構造を用いれば実現できる。基板の３重
ウエル構造については、特開昭６２−１１９９５８に明
記されている。このように、本実施例によれば、より低
い電源電圧でも、速度性能を著しく損なうことなく動作
するメモリ回路を提供できる。また、センスアンプに限
らず、回路の用途に応じて使いわけることによって高速
かつ低消費電力のＬＳＩを提供できる。さらには、メモ
リに限らず、論理ＬＳＩなどの他のＬＳＩにおいても、
より低い電圧で動作するＬＳＩを提供できる。

【００１９】図１１は第３の実施例の具体的な回路構成
の１例である。この回路は、図１０のセンスアンプ駆動
線のＣＳＰ側のみの場合を示している。従来のセンスア
ンプ駆動用トランジスタを各々２個並列に接続し（ＱＰ
１，ＱＰ２，ＱＮ１，ＱＮ２）、ＰチャンネルＭＯＳト
ランジスタＱＰ１のドレインをＶＤＨ（例えば１.５
Ｖ）、ＱＰ２のドレインをＶＤＬ（例えば１.０Ｖ）に
している。ＱＰ１，ＱＰ２の基板電位はＶＤＨである。

【００２０】この回路の動作を図１２の動作波形で説明
する。ワード線Ｗ０の電圧をＶＳＳ（０Ｖ）からＶＤＨ
（１.５Ｖ）にすると、蓄積容量ＣＳに蓄えられた情報
がデータ線Ｄに読出される。次に、Ｐ１ＰをＶＤＨ
（１.５Ｖ）からＶＳＳ（０Ｖ）、Ｐ１ＮをＶＳＳ（０
Ｖ）からＶＤＬ（１.０Ｖ）にすると、センスアンプ駆
動用トランジスタＱＰ１，ＱＮ１がオンし、センスアン
プ駆動線ＣＳＰがＨＶＣ（０.５Ｖ）からＶＤＨ（１.５
Ｖ）に、ＣＳＮがＨＶＣ（０.５Ｖ）からＶＳＳ（０
Ｖ）に変化する。これによって、センスアンプを構成す
るトランジスタＱ３，Ｑ４のゲートとソース（ドレイ
ン）間の電圧をＶＤＬ／２＋０.５Ｖ程度にできるた
め、センスアンプが充分オンし、データ線ＤをＶＤＬ
（１.０Ｖ）程度に増幅できる。これによって、センス
アンプを構成するトランジスタＱ１，Ｑ２のゲートとソ
ース（ドレイン）間の電圧も大きくなり、データ線Ｄ￣
をＶＳＳ（０Ｖ）に増幅できる。データ線Ｄの電圧がＶ
ＤＬ（１.０Ｖ）を越えるあたりで、Ｐ１ＰをＶＳＳ
（０Ｖ）からＶＤＨ（１.５Ｖ）、Ｐ２ＰをＶＤＨ（１.
５Ｖ）からＶＳＳ（０Ｖ）にすると、センスアンプ駆動
用トランジスタＱＰ１がオフ、ＱＰ２がオンし、センス
アンプ駆動線ＣＳＰがＶＤＨ（１.５Ｖ）からＶＤＬ
（１.０Ｖ）になる。これによって、データ線Ｄの電圧
はＶＤＬ（１.０Ｖ）で一定となる。このとき、Ｐ２Ｎ
をＶＳＳ（０Ｖ）からＶＤＬ（１.０Ｖ）にし、センス
アンプ駆動用トランジスタＱＮ２をオンさせることによ
って、センスアンプの増幅が充分に行なえるようにす
る。これ以降のデータ線の動作は、従来と同様である。

【００２１】各端子の電圧値は図１２のとおりでなくて
もよく、センスアンプ駆動線ＣＳＰの電圧がデータ線の
充電電圧ＶＤＬより大きければよい。ＶＤＨの電圧は、
ＶＤＬを昇圧して発生させても、外部電源を降圧して発
生させてもよい。センスアンプ駆動用トランジスタＱＰ
１，ＱＰ２，ＱＮ１，ＱＮ２はＰチャネルＭＯＳトラン
ジスタでも、ＮチャネルＭＯＳトランジスタでも、バイ
ポーラトランジスタでもよく、センスアンプ駆動線の電
位がＣＳＰ側でＨＶＣからＶＤＬおよびＶＤＨ、ＣＳＮ
側でＨＶＣからＶＳＳになればよい。センスアンプＱ
３，Ｑ４の基板電位をセンスアンプ駆動線ＣＳＰと同電
位にするかセンスアンプＱ１，Ｑ２の基板電位をセンス
アンプ駆動線ＣＳＮと同電位にすることにより、基板効
果によるしきい値電圧の上昇を防止できるため、センス
アンプの動作をさらに改善できる。センスアンプの基板
電位をセンスアンプ駆動線と同電位にするには、基板の
３重ウエル構造を用いればよい。基板の３重ウエル構造
については、特開昭６２−１１９９５８に明記されてい
る。センスアンプ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）に、第１
の実施例の低ＶthＭＯＳトランジスタを用いることによ
り、さらに低電圧で動作させることができる。このよう
に、本実施例によれば、より低い電源電圧でも、速度性
能を著しく損なうことなく動作するメモリ回路を提供で
きる。また、センスアンプに限らず、回路の用途に応じ
て使いわけることによって高速かつ低消費電力のＬＳＩ
を提供できる。さらには、メモリに限らず、論理ＬＳＩ
などの他のＬＳＩにおいても、より低い電圧で動作する
ＬＳＩを提供できる。

【００２２】図９〜図１２で述べた電圧関係は、これら
に限るものではなく、低振幅で動作するＭＯＳ−ＦＥＴ
のゲート／ソース間電圧を、動作中のある期間、しきい
値電圧を十分に上回るようにすることにより同様の効果
を得ることができる。

【００２３】図１３〜図１６は、本発明の第４の実施例
である。図１３は本実施例の回路構成である。この回路
は、参照用データ線Ｄ￣に接続される蓄積容量のプレー
ト端子ＣＳＢを１度に駆動できるようにしている。プリ
チャージ回路（Ｑ５’,Ｑ６’,Ｑ７’,Ｑ５，Ｑ６，Ｑ
７）に供給するプリチャージ電圧は、低電圧ＶＤＰを用
いる。この定電圧ＶＤＰは、図１６（ａ）あるいは図１
６（ｂ）に示すような特性にする。この回路の動作を図
１４（ａ）の動作波形で説明する。ワード線Ｗ０の電圧
をＶＳＳ（０Ｖ）からＶＤＨ（１.５Ｖ）にすると、蓄
積容量ＣＳに蓄えられた情報がデータ線Ｄ￣に読出され
る。“１”読み出しの場合、ＣＤ／（ＣＤ＋ＣＳ）×
（ＶＤＬ−ＶＤＰ）＝０.２５ＣＤ／（ＣＤ＋ＣＳ）ボ
ルト、“０”読み出しの場合、ＣＤ／（ＣＤ＋ＣＳ）×
（ＶＤＰ−ＶＳＳ）＝０.７５ＣＤ／（ＣＤ＋ＣＳ）ボ
ルト、（ＣＤはデータ線容量）がデータ線に読出され
る。このとき、ダミーワード線ＤＷ０の電圧をＶＳＳ
（０Ｖ）からＶＤＨ（１.５Ｖ）にする。このとき、参
照用データ線Ｄの電圧はプリチャージ電圧ＶＤＰ（０.
７５Ｖ）のままである。次に、参照用データ線につなが
る蓄積容量ＣＳ’のプレートＣＳＢの電圧をＶＤＰ
（０.７５Ｖ）からＨＶＣ（０.５Ｖ）にする。これによ
って、参照用データ線電圧はＣＤ／（ＣＤ＋ＣＳ）×
（ＶＤＰ−ＨＶＣ）＝０.２５ＣＤ／（ＣＤ＋ＣＳ）ボ
ルト低下して、データ線Ｄ，Ｄ￣の信号電圧差は、
“１”読み出し、“０”読み出しの場合とも、ＶＤＬ／
２×ＣＤ／（ＣＤ＋ＣＳ）＝０.５ＣＤ／（ＣＤ＋Ｃ
Ｓ）ボルトとなる。次に、Ｐ１ＰをＶＤＬ（１.０Ｖ）
からＶＳＳ（０Ｖ）、Ｐ１ＮをＶＳＳ（０Ｖ）からＶＤ
Ｌ（１.０Ｖ）にすると、センスアンプ駆動用トランジ
スタＱＰ１，ＱＮ１がオンし、センスアンプ駆動線ＣＳ
ＰがＶＤＰ（０.７５Ｖ）からＶＤＬ（１．０Ｖ）に、
ＣＳＮがＶＤＰ（０.７５Ｖ）からＶＳＳ（０Ｖ）に変
化する。これによって、センスアンプを構成するトラン
ジスタＱ１，Ｑ２のゲートとソース（ドレイン）間の電
圧をＶＤＰ（０.７５Ｖ）にできるため、センスアンプ
が充分オンし、データ線Ｄ￣をＶＳＳ（０Ｖ）に増幅で
きる。これによって、センスアンプを構成するトランジ
スタＱ３，Ｑ４のゲートとソース（ドレイン）間の電圧
も大きくなり、データ線ＤをＶＤＬ（１.０Ｖ）に増幅
できる。次に、Ｐ２ＰをＶＤＬ（１.０Ｖ）からＶＳＳ
（０Ｖ）に、Ｐ２ＮをＶＳＳ（０Ｖ）からＶＤＬ（１.
０Ｖ）にし、センスアンプ駆動用トランジスタＱＰ２，
ＱＮ２をオンさせることによって、センスアンプの増幅
が充分に行なえるようにする。これ以降のデータ線の動
作は、従来と同様である。プレートＣＳＢの電圧は、デ
ータ線をプリチャージする前にＨＶＣ（０.５Ｖ）から
ＶＤＰ（０.７５Ｖ）にする。ダミーワード線ＤＷ０
は、プリチャージ後のデータ線電圧がＶＤＰ（０.７５
Ｖ）に回復したあたりで、ＶＤＨ（１.５Ｖ）からＶＳ
Ｓ（０Ｖ）にする。以上はＶＤＰの特性を図１６（ａ）
として説明した。ＶＤＰの特性が図１６（ｂ）でも同様
の効果を得られることができる。各端子の電圧関係は図
１４（ａ），図１６（ａ），図１６（ｂ）のとおりでな
くてもよく、ＶＤＰ＞ＶＤＬ／２＝ＨＶＣ（図１６
（ａ））あるいはＶＤＰ＜ＶＤＬ／２＝ＨＶＣ（図１６
（ｂ））であればよい。図１６（ａ），図１６（ｂ）に
示すようにＶＤＬが高電圧になると、ＶＤＬ＝１.５Ｖ
以上でＶＤＰ＝ＨＶＣとなる。この場合の動作は、図１
４（ｂ）に示すように、従来と同じ動作になる。プレー
ト電圧を駆動する方法としては、特願昭６２−２２２３
１７，特願昭６３−１４８１０４がある。ダミーワード
線用のプレート電圧を高速で駆動するには、図１５に示
すように、プレート駆動線の途中にドライバＱ２０，Ｑ
２１を設け、ダミーワード線ＤＷ０，ＤＷ１を切り換え
信号として用いるとよい。Ｑ２０，Ｑ２１，Ｑ２３，Ｑ
２４，ＮＡＤ１，ＮＡＤ２は、メモリアレーの中に周期
的に配置する。図中のＮＡＤ１，ＮＡＤ２は、メモリア
レーの外に、まとめて配置してもよい。図中のＱ２０，
Ｑ２１，Ｑ２３，Ｑ２４もメモリアレーの外に、まとめ
て配置してもよい。図中のＮＡＤ１，ＮＡＤ２は、ＯＲ
回路で構成したが、ＮＯＲ回路とインバータで構成して
もよい。ダミーセルは、どのような方式でもよく、ダミ
ーワード線用のプレート電圧を、従来通り一定電圧（Ｖ
Ｐ）とし、ダミーワード線ＤＷ０を、プリチャージ直後
のデータ線電圧がＨＶＣ（０.５Ｖ）になったとき、Ｖ
ＤＨ（１.５Ｖ）からＶＳＳ（０Ｖ）にしてもよい。あ
るいは、ＣＳとＱＷ０の間に書込み用のＭＯＳトランジ
スタを設け、ＨＶＣ（０.５Ｖ）を書き込んでもよい。
ＶＤＰの電圧は、ＶＤＬを降圧して発生させても、ＨＶ
Ｃを昇圧（降圧）して発生させてもよい。センスアンプ
駆動用トランジスタＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２は
ＰチャネルＭＯＳトランジスタでも、ＮチャネルＭＯＳ
トランジスタでも、バイポーラトランジスタでもよく、
センスアンプ駆動線の電位がＣＳＰ側でＶＤＰからＶＤ
Ｌ、ＣＳＮ側でＶＤＰからＶＳＳになればよい。センス
アンプＱ３，Ｑ４の基板電位をセンスアンプ駆動線ＣＳ
Ｐと同電位にするかセンスアンプＱ１，Ｑ２の基板電位
をセンスアンプ駆動線ＣＳＮと同電位にすることによ
り、基板効果によるしきい値電圧の上昇を防止できるた
め、センスアンプの動作をさらに改善できる。センスア
ンプの基板電位をセンスアンプ駆動線と同電位にするに
は、基板の３重ウエル構造を用いればよい。基板の３重
ウエル構造については、特開昭６２−１１９９５８に明
記されている。センスアンプ駆動線ＣＳＰあるいはＣＳ
Ｎとプリチャージ用の配線を共用することによって、配
線エリアを増加することなくプリチャージ速度を速くす
ることができる。センスアンプ（Ｑ１，Ｑ２，Ｑ３，Ｑ
４）に、第１の実施例の低ＶthＭＯＳトランジスタを用
いることにより、さらに低電圧で動作させることができ
る。このように、本実施例によれば、回路の動作振幅を
電源電圧に応じて変化させることにより、より低い電源
電圧でも、速度性能を著しく損なうことなく動作するメ
モリ回路を提供できる。また、センスアンプに限らず、
回路の用途に応じて使いわけることによって高速かつ低
消費電力のＬＳＩを提供できる。さらには、メモリに限
らず、論理ＬＳＩなどの他のＬＳＩにおいても、より低
い電圧で動作するＬＳＩを提供できる。

【００２４】図１７，図１８は、本発明の第５の実施例
である。図１７は本実施例の回路構成である。この回路
は、従来の各々のデータ線にブースト容量ＣＢを付加し
ている。この回路の動作を図１８の動作波形で説明す
る。ワード線Ｗ０の電圧をＶＳＳ（０Ｖ）からＶＤＨ
（１.５Ｖ）にすると、蓄積容量ＣＳに蓄えられた情報
がデータ線Ｄに読出される。次に、ブースト端子ＰＣＢ
の電圧をＶＳＳ（０Ｖ）からＶＤＬ（１.０Ｖ）にする
と、データ線Ｄ，Ｄは共に０.２Ｖ程度（ＣＢが約７０
ｆＦのとき）上昇する。次に、Ｐ１ＰをＶＤＬ（１.０
Ｖ）からＶＳＳ（０Ｖ）、Ｐ１ＮをＶＳＳ（０Ｖ）から
ＶＤＬ（１.０Ｖ）にすると、センスアンプ駆動用トラ
ンジスタＱＰ，ＱＮがオンし、センスアンプ駆動線ＣＳ
ＰがＨＶＣ（０.５Ｖ）からＶＤＬ（１.０Ｖ）に、ＣＳ
ＮがＨＶＣ（０.５Ｖ）からＶＳＳ（０Ｖ）に変化す
る。このとき、センスアンプを構成するトランジスタＱ
１，Ｑ２のゲートとソース（ドレイン）間の電圧は、Ｖ
ＤＬ／２＋０.２Ｖ程度にできるため、センスアンプが
充分オンし、データ線Ｄ￣をＶＳＳ（０Ｖ）に増幅でき
る。これによって、センスアンプを構成するトランジス
タＱ３，Ｑ４のゲートとソース（ドレイン）間の電圧も
大きくなり、データ線ＤをＶＤＬ（１.０Ｖ）に増幅で
きる。これ以降のデータ線の動作は、従来と同様であ
る。ブースト端子ＰＣＢの電圧は、データ線のプリチャ
ージ前にＶＤＬ（１.０Ｖ）からＶＳＳ（０Ｖ）にす
る。各端子の電圧値は図１８のとおりでなくてもよく、
センスアンプ駆動時に、データ線電圧とＶＳＳの電位差
がＶＤＬ／２以上あればよい。データ線Ｄ，Ｄ￣の電圧
がともに降下するように、ブースト電圧を逆位相で印加
してもよい。この場合も、センスアンプ駆動時に、デー
タ線電圧とＶＤＬの電位差がＶＤＬ／２以上あればよ
い。ブースト線ＣＢＬとセンスアンプ駆動線ＣＳＰ（あ
るいはＣＳＮ）を共通にしてもよい。センスアンプ駆動
用トランジスタＱＰ，ＱＮはＰチャネルＭＯＳトランジ
スタでも、ＮチャネルＭＯＳトランジスタでも、バイポ
ーラトランジスタでもよく、センスアンプ駆動線の電位
がＣＳＰ側でＨＶＣからＶＤＬ、ＣＳＮ側でＨＶＣから
ＶＳＳになればよい。センスアンプＱ３，Ｑ４の基板電
位をセンスアンプ駆動線ＣＳＰと同電位にするかセンス
アンプＱ１，Ｑ２の基板電位をセンスアンプ駆動線ＣＳ
Ｎと同電位にすることによって、基板効果によるしきい
値電圧の上昇を防止できるため、センスアンプの動作を
さらに改善できる。センスアンプの基板電位をセンスア
ンプ駆動線と同電位にするには、基板の３重ウエル構造
を用いればよい。基板の３重ウエル構造については、特
開昭６２−１１９９５８に明記されている。センスアン
プ（Ｑ１，Ｑ２，Ｑ３，Ｑ４）に、第１の実施例の低Ｖ
thＭＯＳトランジスタを用いることにより、さらに低電
圧で動作させることができる。このように、本実施例に
よれば、より低い電源電圧でも、速度性能を著しく損な
うことなく動作するメモリ回路を提供できる。また、セ
ンスアンプに限らず、回路の用途に応じて使いわけるこ
とによって高速かつ低消費電力のＬＳＩを提供できる。
さらには、メモリに限らず、論理ＬＳＩなどの他のＬＳ
Ｉにおいても、より低い電圧で動作するＬＳＩを提供で
きる。

【００２５】図１９，図２０は、本発明の第６の実施例
である。図１９は本実施例の回路構成である。この回路
は、図１７のデータ線ブースト容量ＣＢをセンスアンプ
を構成するトランジスタＱ１，Ｑ２のゲートに付加し、
更にそれらのゲートとＣＢをＱＡ，ＱＢによりデータ線
から分離できるようにしている。この回路の動作を図２
０の動作波形で説明する。前述のように、ワード線Ｗ０
が高電位になるとＣＳにより情報がデータ線Ｄに読みだ
される。この時、図１９のＱＡ，ＱＢのゲート電圧ＣＧ
Ａはワード線とほぼ同じ電位ＶＤＨに保たれている。そ
のため、データ線Ｄの情報はＱＡを介してＱ１のゲート
にも伝達される。なお、上記電圧ＣＧＡは、プリチャー
ジ時にＱＡ，ＱＢが充分にオンするような値であればよ
い。また、同様にＱ２のゲートにはＤ￣の参照電位が伝
達される。次にセンスアンプ駆動用トランジスタＱＰ，
ＱＮをオンし、センスアンプ駆動線ＣＳＰをＨＶＣ
（０.５Ｖ）からＶＤＣ（１.０Ｖ）に、ＣＳＮをＨＶＣ
からＶＳＳ（０Ｖ）に変化させる。この時、ＱＡ，ＱＢ
のゲート電圧ＣＧＡはＣＳＮとの間に入れられた容量Ｃ
ＰＣによりＶＤＬの電位にまで引き下げられるので、Ｑ
Ａ，ＱＢは高抵抗状態となりデータ線Ｄ，Ｄ￣とＱ１，
Ｑ２のゲートは電気的に分離される。これによって、ブ
ースト容量ＣＢはＱ１，Ｑ２のゲートのみを昇圧するこ
となるので第５の実施例により小さな容量でも充分なゲ
ート電圧が得られる。次にブースト端子ＰＣＢの電圧を
ＶＳＳからＶＤＬにするとＱ１，Ｑ２のゲート電圧はと
もに上昇し、ＶＤＬ／２＋０.２以上になる。このた
め、Ｑ１，Ｑ２が充分にオンし、データ線を高速にＶＳ
Ｓにまで増幅する。更に、これによってＱ３のゲート、
ソース間電圧も大きくなり、データ線を高速にＶＤＬま
で増幅できる。これ以降のデータ線及びブースト端子Ｐ
ＣＢの動作は第５の実施例と同様である。尚、ＣＧＡの
プリチャージは、センスアンプ駆動トランジスタＱＮが
オンしている期間にＱＰＣ２を介して行う。プリチャー
ジ電圧は、ＶＤＬ（１.０Ｖ）である。これにより、Ｃ
ＳＮをプリチャージするときにＣＰＣとの容量結合によ
りＣＧＡは、ほぼＶＤＨまで昇圧される。このように、
本実施例によれば、より低い電源電圧でも、速度性能を
著しく損なうことなく動作するメモリ回路を提供でき
る。また、センスアンプに限らず、回路の用途に応じて
使いわけることによって高速かつ低消費電力のＬＳＩを
提供できる。さらには、メモリに限らず、論理ＬＳＩな
どの他のＬＳＩにおいても、より低い電圧で動作するＬ
ＳＩを提供できる。

【００２６】図２１は、本発明の第７の実施例である。
図２１（ａ）は、本実施例の回路構成である。この回路
のセンスアンプは、データ線と容量ＣＣで結合されたＱ
１２〜Ｑ１５からなるセンスアンプと従来のＱ１〜Ｑ４
からなるセンスアンプの２段で構成されている。このう
ち、前者は従来のＶＤＬ（１.０Ｖ）よりも高い電圧Ｖ
ＤＨ（１.５Ｖ）で動作する。ＣＨＰ，ＣＨＮがその共
通駆動線である。この回路の動作を図２１（ｂ）の動作
波形で説明する。前述のように、ワード線Ｗ０が高電位
になるとＣＳより情報がデータ線Ｄに読みだされる。こ
のデータ線電位の変化は結合容量ＣＣによりＱ１２〜Ｑ
１５からなるセンスアンプへ伝達される。次に、ＣＨＰ
をＶＰＨ（０.７５Ｖ）からＶＤＨ（１.５Ｖ）に、ＣＨ
ＮをＶＰＨ（０.７５Ｖ）からＶＳＳに変化させるとＱ
１２〜Ｑ１５からなるセンスアンプが、データ線の信号
に応じて増幅を開始する。この時、Ｑ１２〜Ｑ１５のゲ
ート、ソース間電圧は、プリチャージ電圧である０.７
５Ｖが印加されるが、この電圧はＭＯＳトランジスタの
しきい電圧０.６Ｖよりも充分に高くまた、センスアン
プの出力に付く容量は、データ線の１／１０程度（ゲー
トとＣＣの容量のみ）なのでセンスアンプは、高速に増
幅を行うことができる。そして、その出力電圧は、ＶＳ
Ｓ（０Ｖ）とＶＤＨ（１.５Ｖ）になる。次に、ＣＳ
Ｐ，ＣＳＮを従来と同様にＶＤＬとＶＳＳとすれば、Ｑ
１〜Ｑ４からなるセンスアンプの入力端は、Ｑ１２〜Ｑ
１５からなるセンスアンプの出力端に接続されているか
ら、それらのゲート、ソース間電圧はＮＭＯＳのＱ２が
１.５Ｖ、ＰＭＯＳのＱ３が−１.０Ｖとしき電圧よりも
充分に高くなる。従って、高速にデータ線を充放電でき
る。本実施例のデータ線電圧振幅の最小値は原理的に
は、ＰＭＯＳ（Ｑ３，Ｑ４）のゲート、ソース間電圧の
最大値がそのしきい値に等しくなる０.６Ｖである。従
って、動作速度を考慮すると、実用的な電圧は約０.８
Ｖとなる。尚、本実施例によればＣＨＮの低レベルを負
にすることも可能であるから、ＰＭＯＳのゲート、ソー
ス間電圧を更に大きくすることができ、更に低い電圧で
も動作が可能となる。例えば、ＣＨＮの低レベルを−
０.５Ｖとすれば、正常動作可能なゲート、ソース間電
圧を０.８Ｖとして、データ線電圧振幅は０.３Ｖまで可
能となる。これは、センスアンプトランジスタのしきい
電圧より小さい。プリチャージ時は、第１の実施例など
と同様に信号ＰＣにより、データ線をショート、プリチ
ャージするが、本実施例では、それらと共にＱ１２〜Ｑ
１５からなるセンスアンプの出力端のショート、プリチ
ャージも行う。Ｑ１６，Ｑ１７，Ｑ１８がそのためのト
ランジスタである。このプリチャージ電圧は、ＶＤＨ
（１.５Ｖ）の半分の０.７５Ｖである。従って、プリチ
ャージ信号のＰＣの振幅は１.３５Ｖ以上とすれば良
い。以上のように、本実施例ではデータ線の電圧振幅が
データ線を駆動するセンスアンプトランジスタのしきい
電圧より小さくても起動時のゲート、ソース間電圧をし
きい電圧より充分高くすることができるので、高速化、
低消費電力化を図ることができる。従って、本実施例に
よれば、より低い電源電圧でも、速度性能を著しく損な
うことなく動作するメモリ回路を提供できる。また、本
発明の本質は、大きな負荷容量の信号線（ここではデー
タ線）の電圧振幅を下げ、その信号線の駆動回路を構成
する素子の動作しきい値電圧を十分越える大きな電圧振
幅で駆動回路を駆動することにある。したがって、セン
スアンプに限らず、回路の用途に応じて使いわけること
によって高速かつ低消費電力のＬＳＩを提供できる。さ
らには、メモリに限らず、論理ＬＳＩなどの他のＬＳＩ
においても、より低い電圧でも高速に動作するＬＳＩを
提供できる。また、大／小の電圧振幅と、しきい値電圧
の組合せを最適化することにより、より高速かつ低消費
電力のＬＳＩを提供できる。例えば、図２１（ａ）にお
いて、Ｑ１〜Ｑ４の一部をディプレッション型のＭＯＳ
−ＦＥＴにしてさらに高速化することもできる。

【００２７】図２２，図２３は、本発明の第８の実施例
である。図２２（ａ）は、本実施例の回路構成の概略で
ある。この回路は、センスアンプトランジスタの基板電
圧ＶＢＢを制御してそのしきい電圧を動作に最適な値に
するものである。このため、しきい電圧モニタ用のＭＯ
Ｓトランジスタと基準電圧ＶＲ発生回路、比較回路ＣＯ
ＭＰ、基板電圧ＶＢＢ発生回路から構成されている。そ
の動作を図２２（ｂ）を用いて説明する。ＭＯＳトラン
ジスタは、基板電圧ＶＢＢを変化させることにより、そ
のしきい電圧が変化する。例えば、ＮＭＯＳの場合は、
図２２（ｂ）に示すようにＶＢＢを負の方向に大きくす
るとしきい電圧は大きくなる。また、逆に小さくすると
小さくなる。センスアンプを低電圧（１.０Ｖ程度）で
動作させるには、前述のようにしきい電圧を小さくすれ
ば高速に動作する。そこで、本実施例では、図２２
（ａ）に示すように、ＭＯＳトランジスタをダイオード
接続し定電流で駆動することにより、そのしきい電圧を
モニタし、それを基準電圧ＶＲと比較回路ＣＯＭＰで比
較し、その出力でＶＢＢ発生回路の出力電圧を制御し、
モニタ用ＭＯＳトランジスタのしきい電圧がＶＲと等し
くなるようにしている。このようにすることにより、例
えばＭＯＳトランジスタのしきい電圧が製造ばらつきに
より、図２２（ｂ）のａ点で示す最適値より高いｂ点の
電圧となってもＶＢＢをＶＢ１まで下げることによりｄ
点へシフトさせＶＲと等しくすることができる。また、
低くなった場合（同図ｃ点）には、ＶＢＢをＶＢ２に上
げることによりｅ点へシフトさせ、やはりＶＲと等しく
することができる。従って、本実施例によれば製造ばら
つきに対して安定なセンスアンプを実現できる。また、
ＶＲを動作時には標準値（ａ点）より低く（ｆ点）待機
時には高く（ｇ点）することにより動作の高速化と待機
時の低消費電力化の両立ができる。またさらに、ＰＭＯ
Ｓのウエルにも同様な回路を付加し、ＶＲを、動作時に
はＮＭＯＳなら負、ＰＭＯＳなら正とすることによりト
ランジスタのしきい電圧をデプレッション型に、待機時
には逆に正、負とし両者とも通常のエンハンスメント型
にすることにより、いっそうの高速化と低電圧振幅化が
できる。尚、動作のサイクルが短く基板電圧を高速に変
化させる必要が有るときには、前述の三重ウエル構造を
用いセンスアンプ部の基板を分離すれば良い。これによ
り、ＶＢＢ発生回路も低電力化が可能となる。

【００２８】図２３は、図２２（ａ）を具体化したもの
である。ＱＢ１，ＱＢ２は、モニタ用ＭＯＳトランジス
タ、ＱＢ３〜ＱＢ８は比較回路、ＯＳＣはＶＢＢ発生回
路の発振回路、ＩＮＶ１，ＩＮＶ２，Ｃ２，Ｃ３，ＱＢ
９〜ＱＢ１２は、ＶＢＢ発生回路である。ここで、モニ
タ用ＭＯＳトランジスタを２段接続したのは、比較回路
の最適バイアスを得るためである。これにともなって、
ＶＲは目標とするしきい電圧の２倍とする必要がある。
尚、このモニタ用トランジスタの段数は、２段とは限ら
ず比較回路への入力電圧が最適となる段数にすれば良
い。また、基板電圧発生回路の整流回路（Ｃ２，Ｃ３，
ＱＢ９〜ＱＢ１２）は、本実施例ではしきい電圧の制御
範囲を大きくするため倍電圧を発生するようにしている
が、これは、センスアンプの動作電圧や基板電圧に対す
るしきい電圧の変化率に応じて変更しても差し支えな
い。以上のように、本実施例によれば、センスアンプの
しきい電圧と、制御ばらつきによらず一定でき、また動
作時と待機時でその値を変更できるので、低電圧、高
速、低消費電力のＤＲＡＭを実現できる。従って、本実
施例によれば、より低い電源電圧でも、速度性能を著し
く損なうことなく動作するメモリ回路を提供できる。ま
た、センスアンプに限らず、回路の用途に応じて使いわ
けることによって高速かつ低消費電力のＬＳＩを提供で
きる。さらには、メモリに限らず、論理ＬＳＩなどの他
のＬＳＩにおいても、より低い電圧で動作するＬＳＩを
提供できる。なお、本発明は、素子の動作しきい値電圧
を検出する手段と、その検出出力で、しきい値電圧を回
路動作に最適な値になるように制御することにあり、上
述した回路方式に限るものではない。

【００２９】以上、本発明はＤＲＡＭを例に説明した
が、ダイナミック、スタティックなどのランダムアクセ
スメモリ（ＲＡＭ）、あるいはリードオンリーメモリ
（ＲＯＭ）、さらにはマイクロコンピュータのようなロ
ジックＬＳＩなどの、いずれの形式のＬＳＩに適用して
もよい。また、その構成素子は、バイポーラ型トランジ
スタ、ＭＯＳ型トランジスタ、これらの素子の組合せ、
あるいはＳｉ以外の材料を用いた、例えば、ＧａＡｓ型
のトランジスタなどのいずれでもよい。

【００３０】

【発明の効果】以上説明したように、本実施例によれ
ば、より低い電源電圧でも、速度性能を著しく損なうこ
となく動作するメモリ回路を提供でき、電池バックアッ
プ用メモリや電池動作用メモリとして用いることができ
る。また、センスアンプに限らず、回路の用途に応じて
使いわけることによって高速かつ低消費電力のＬＳＩを
提供できる。さらには、メモリに限らず、論理ＬＳＩな
どの他のＬＳＩにおいても、より低い電圧で動作するＬ
ＳＩを提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路構成を示す図。

【図２】本発明の第１の実施例の動作波形を示す図。

【図３】本発明の第１の実施例の効果を示す図。

【図４】本発明の第１の実施例のトランジスタと従来の
トランジスタの特性を示す図。

【図５】従来の回路構成を示す図。

【図６】従来の動作波形を示す図。

【図７】本発明の第２の実施例の回路構成を示す図。

【図８】本発明の第２の実施例の動作波形を示す図。

【図９】本発明の第３の実施例の概念と動作波形を示す
図。

【図１０】本発明の第３の実施例の別の概念と動作波形
を示す図。

【図１１】本発明の第３の実施例の回路構成を示す図。

【図１２】本発明の第３の実施例の動作波形を示す図。

【図１３】本発明の第４の実施例の回路構成を示す図。

【図１４】本発明の第４の実施例の動作波形を示す図。

【図１５】本発明の第４の実施例に応用する別の回路構
成を示す図。

【図１６】本発明の第４の実施例の構成と効果を示す
図。

【図１７】本発明の第５の実施例の回路構成を示す図。

【図１８】本発明の第５の実施例の動作波形を示す図。

【図１９】本発明の第６の実施例の回路構成を示す図。

【図２０】本発明の第６の実施例の動作波形を示す図。

【図２１】本発明の第７の実施例の回路構成と動作波形
を示す図。

【図２２】本発明の第８の実施例の概念と効果を示す
図。

【図２３】本発明の第８の具体的な回路構成を示す図。

【符号の説明】

Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ１’，Ｑ２’，Ｑ３’，Ｑ
４’，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５…センスアンプ
用のトランジスタ、Ｑ５，Ｑ６，Ｑ７，Ｑ５’，Ｑ
６’，Ｑ７’，Ｑ１６，Ｑ１７，Ｑ１８…プリチャージ
回路用のトランジスタ、Ｑ８，Ｑ９…Ｙゲート、ＶＰ
…プレート電圧端子、ＣＳ…蓄積容量、Ｑ１０，Ｑ１
１…メモリセルのスイッチ用トランジスタ、ＰＣ…プ
リチャージ信号入力端子、ＶＤＰ…プリチャージ電
圧、ＨＶＣ…ＶＤＤ／２電圧端子、ＶＤＬ…データ
線充電電圧端子、ＱＰ，ＱＮ，ＱＰ１，ＱＰ２，ＱＮ
１，ＱＮ２…センスアンプ駆動用トランジスタ、ＶＳ
Ｓ…接地電位、ＡＭＰ…メインアンプ、ＤＩＢ…Ｄin
バッファー、Ｄout…情報出力端子、Ｄin…情報入
力端子、Ｗ／Ｒ…情報入出力切り換え端子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ 27/04 27/092 27/108 (72)発明者田中均東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリグ株式会社内 (72)発明者中込儀延東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者川尻良樹東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭61−274351（ＪＰ，Ａ) 特開昭56−123126（ＪＰ，Ａ) 特開昭63−211193（ＪＰ，Ａ) 特開昭60−167523（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4074

Claims

(57)【特許請求の範囲】

【請求項１】１つの半導体基板にモノリシックに形成さ
れ、第１ＣＭＯＳインバータと第２ＣＭＯＳインバータ
とが交差結合された回路を複数個含む半導体集積回路で
あって、前記第１ＣＭＯＳインバータは直列接続されたＰ形の第
１ＭＯＳトランジスタとＮ形の第２ＭＯＳトランジスタ
とを含み、前記第２ＣＭＯＳインバータは直列接続されたＰ形の第
３ＭＯＳトランジスタとＮ形の第４ＭＯＳトランジスタ
とを含み、前記第２及び第４ＭＯＳトランジスタは前記半導体基板
に形成されたＰ形の第１ウェル内に形成され、前記半導体集積回路は、前記第１ウェル内に形成された
モニタ用ＭＯＳトランジスタと、前記モニタ用ＭＯＳト
ランジスタに基づく電圧と基準電圧とを比較してその差
電圧を出力する比較回路と、前記比較回路の差電圧に応
じた内部電源電圧を出力する手段と、前記内部電源電圧
に基づいて昇圧用キャパシタを周期的に駆動する駆動回
路を含み前記第１ウェルに印加する基板電圧を発生する
基板電圧発生回路を更に有することを特徴とする半導体
集積回路。
【請求項２】請求項１において、前記第１ウェルに印加
される前記基板電圧は、前記第２及び第４ＭＯＳトラン
ジスタのしきい値電圧の製造ばらつきに応じて、その電
圧値が変化させられることを特徴とする半導体集積回
路。
【請求項３】請求項１において、前記第２及び第４ＭＯ
Ｓトランジスタは、前記回路の待機時におけるしきい値
電圧が、前記回路の動作時におけるしきい値電圧よりも
大きくなるようそのしきい値電圧が制御されることを特
徴とする半導体集積回路。
【請求項４】請求項１から３のいずれかにおいて、前記第１及び第３ＭＯＳトランジスタは前記半導体基板
に形成されたＮ形の第２ウェル内に形成され、前記半導体集積回路は、前記第２ウェル内に形成された
第２モニタ用ＭＯＳトランジスタと、前記第２モニタ用
ＭＯＳトランジスタに基づく電圧と第２基準電圧とを比
較してその差電圧を出力する第２比較回路と、前記第２
比較回路の差電圧に応じた第２内部電源電圧を出力する
手段と、前記第２内部電源電圧に基づいて昇圧用キャパ
シタを周期的に駆動する駆動回路を含み前記第２ウェル
に印加する第２基板電圧を発生する第２基板電圧発生回
路を更に有することを特徴とする半導体集積回路。
【請求項５】請求項４において、前記第２ウェルに印加
される前記第２基板電圧は、前記第１及び第３ＭＯＳト
ランジスタのしきい値電圧の製造ばらつきに応じて、そ
の電圧値が変化させられることを特徴とする半導体集積
回路。
【請求項６】請求項４において、前記第１及び第３ＭＯ
Ｓトランジスタは、前記回路の待機時におけるしきい値
電圧が、前記回路の動作時におけるしきい値電圧よりも
大きくなるようそのしきい値電圧が制御されることを特
徴とする半導体集積回路。
【請求項７】１つの半導体基板にモノリシックに形成さ
れ、第１ＣＭＯＳインバータと第２ＣＭＯＳインバータ
とが交差結合された回路を複数個含む半導体集積回路で
あって、前記第１ＣＭＯＳインバータは直列接続されたＰ形の第
１ＭＯＳトランジスタとＮ形の第２ＭＯＳトランジスタ
とを含み、前記第２ＣＭＯＳインバータは直列接続されたＰ形の第
３ＭＯＳトランジスタとＮ形の第４ＭＯＳトランジスタ
とを含み、前記第２及び第４ＭＯＳトランジスタは前記半導体基板
に形成されたＰ形の第１ウェル内に形成され、前記半導体集積回路は、前記第１ウェル内に形成された
モニタ用ＭＯＳトランジスタと、基準電圧を発生する基
準電圧発生回路と、前記モニタ用ＭＯＳトランジスタに
基づく電圧と基準電圧とを比較してその差電圧を出力す
る差動増幅器を含む比較回路と、昇圧用キャパシタを周
期的に駆動する回路を含み前記比較回路の出力する信号
に応じて前記第１ウェルに印加する基板電圧を発生する
基板電圧発生回路とを更に有することを特徴とする半導
体集積回路。
【請求項８】請求項７において、前記基準電圧は前記回
路の待機時には第１基準電圧とされ、前記回路の動作時
には第２基準電圧とされ、前記回路の前記第２及び第４ＭＯＳトランジスタは、前
記回路の待機時におけるしきい値電圧が、前記回路の動
作時におけるしきい値電圧よりも大きくなるようそのし
きい値電圧が制御されることを特徴とする半導体集積回
路。