JPH05120882A

JPH05120882A - 半導体記憶装置

Info

Publication number: JPH05120882A
Application number: JP3282682A
Authority: JP
Inventors: Koichiro Ishibashi; 孝一郎石橋; Koichi Takasugi; 恒一高杉; Katsuro Sasaki; 勝朗佐々木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-29
Filing date: 1991-10-29
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】高集積かつ低消費電力かつ２Ｖ以下の低電圧動
作が可能なスタティックＲＡＭを提供する。【構成】低消費電力昇圧回路５１を用いてワード線５８
又はメモリセル給電線５９の電圧を昇圧し、高抵抗型又
はＴＦＴ型のメモリセルの書き込み時の内部の電圧を大
きくする。【効果】低消費電力昇圧回路を用いているのでＳＲＡＭ
の特徴である待機時の低消費電力化が保たれる。高抵抗
型又はＴＦＴ型のメモリセルを用いているので高集積出
ある。さらに、書き込み時のセル内部の電圧を大きくす
るので読みだ時、ビット線対に表れる差信号が大きくな
り２Ｖ以下の低電圧動作が可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特に低電圧で動作するスタティックＲＡＭに好適な半導
体記憶装置に関する。

【０００２】

【従来の技術】従来、スタティックＲＡＭを低電圧で動
作させる技術に関しては、１９９０シンポジウム・オン
・ヴィエルエスアイ・サーキット、ダイジェスト・オブ
・テクニカル・ペーパズ（１９９０年）第５３頁から第
５４頁（1990 Symposium onVLSI Circuit, Digest of T
echnical Papers(1990） pp.53-54,以下第１の従来技術
と言う）に記載されている。

【０００３】また、高集積スタティックＳＲＡＭ技術に
関しては、１９９０アイ・イー・イー・イー・インターナシ
ョナル・ソリッドステート・サーキット・コンファラン
ス、ダイジェスト・オブ・テクニカル・ペーパズ（１９
９０年）第１３２頁から第１３３頁(1990 IEEE Interna
tional Solid-State Circuit Conference, Digest of T
echnical Papers(1990) pp.132-133,以下第２の従来技
術と言う）に記載されている。

【０００４】また、後述するＴＦＴ型メモリセルを用い
たスタティックＲＡＭの技術に関しては、１９８９シン
ポジウム・オン・ヴィエルエスアイ・サーキット、ダイ
ジェスト・オブ・テクニカル・ペーパズ（１９８９年）
第２９頁から第３０頁(1989Symposium on VLSI Circui
t, Digest of Technical Papers(1989) pp.29-30,以下
第３の従来技術と言う）に記載されている。

【０００５】一方、低電力で、外部から供給される電圧
の範囲外の電源電圧を発生する回路（基板バイアス発生
回路、又は、昇圧回路）の技術に関しては、１９８８シ
ンポジウム・オン・ヴィエルエスアイ・サーキット、ダ
イジェスト・オブ・テクニカル・ペーパズ（１９８８
年）第５１頁から第５２頁(1988 Symposium on VLSI Ci
rcuit, Digest of Technical Papers(1988) pp.53-54,
以下第５の従来技術と言う）に記載されている。

【０００６】

【発明が解決しようとする課題】スタティックＲＡＭの
メモリセルの回路を、図２に示す。

【０００７】上記第１の従来技術は、図２の上図に示す
ように、半導体基板平面上に、４つのＮＭＯＳＦＥＴ
Ｎ１〜Ｎ４と２つのＰＭＯＳＦＥＴＰ１，Ｐ２とを集
積してなる、いわゆる完全ＣＭＯＳ型のメモリセルを用
いている。本従来技術では、１Ｖまでの低電圧動作を実
現しているが、同一平面上に６つのＭＯＳＦＥＴを集積
してメモリセルを構成しなければならないため、メモリ
セルの面積が大きくなる問題に対して考慮されていなか
った。

【０００８】一方、上記第２の従来技術は、図２の下図
に示すように、４つのＮＭＯＳＦＥＴＮ１〜Ｎ４の上
に高抵抗の負荷Ｒ１，Ｒ２を積層したいわゆる高抵抗型
メモリセルを用いている。完全ＣＭＯＳ型メモリセルと
異なり、高抵抗型のメモリセルは面積を小さくできるの
で、４Ｍビットの高集積メモリを実現できる。しかし、
電源電圧は３．３Ｖであり、それ以下の低電圧動作に関
しては考慮されていなかった。

【０００９】一方、上記第３の従来技術は、図２の中図
に示すように４つのＮＭＯＳＦＥＴＮ１〜Ｎ４の上に薄
膜トランジスタ（ＴＦＴ）であるＴ１，Ｔ２を積層した
ＴＦＴ型メモリセルを用いている。本従来例では、高抵
抗型メモリセルとほぼ同等の面積でＳＲＡＭのメモリセ
ルを実現でき、また、ＴＦＴの電流により高抵抗セルよ
りも低電圧動作が可能であるが２Ｖまでが限界であっ
た。

【００１０】以上述べたように上記３つの従来技術で
は、いずれも高集積でかつ２Ｖ以下の低電圧動作を同時
に実現することはできなかった。

【００１１】低電圧動作に関する問題を明らかにするた
めに、本発明者等は、上記第１の従来例に用いられてい
る低電圧動作が可能な完全ＣＭＯＳ型のメモリセルと、
上記第２の従来例に用いられている低電圧動作ができな
い高抵抗型のメモリセルの動作の違いについて検討をお
こなった。

【００１２】図３は、完全ＣＭＯＳ型のメモリセルと、
高抵抗型のメモリセルとにそれぞれデータを書き込んだ
ときのメモリセル内部の電圧波形をシミュレーションに
より求めたものである。いずれも電源電圧は１．２Ｖで
ある。

【００１３】図３では、図２の上図および下図で転送Ｍ
ＯＳＦＥＴＮ３を通して、左側のノードＶ１がローレ
ベル（以下”Ｌ”と略す）からハイレベル（以下”Ｈ”
と略す）へ書き込まれるようすをシミュレーションし
た。

【００１４】図２の上図および下図のいずれのメモリセ
ルでもノードＶ１は、まず転送ＭＯＳＦＥＴＮ３を通
して書き込まれるが、転送ＭＯＳＦＥＴがＮＭＯＳＦＥ
Ｔであるために、電源電圧Ｖccからしきい値電圧Ｖthだ
け小さい電圧Ｖcc−Ｖthがまず書き込まれることにな
る。その後、高抵抗型のメモリセルでは、負荷抵抗Ｒ１
の抵抗値が大きいために充電が行われず、書き込まれた
電圧は低い状態が続く。一方、完全ＣＭＯＳセルの場合
は、ＰＭＯＳＦＥＴＰ１が高速に充電を行うために、
Ｖ１が迅速に電源電圧にまで充電される。高抵抗型のメ
モリセルと完全ＣＭＯＳ型のメモリセルのノードＶ１の
電圧波形が、図３の下の二つの図に示されている。

【００１５】図４は、ゲートとドレインとがクロスカッ
プル接続されたＮチャンネルの駆動トランジスタＮ１、
Ｎ２とゲートがワード線に接続されたＮチャンネルの転
送トランジスタＮ３、Ｎ４とからなるフリップフロップ
回路のメモリセルからデータを読み出す場合をシミュレ
ーションしたものである。

【００１６】図４の右図に示すように読み出し動作の前
の電圧Ｖ１が十分大きい場合には、２本のビット線の電
位Ｖｂ１とＶｂ２の電位差があり、これをセンスアンプ
によって増幅することによってデータを得ることが可能
である。しかしながら、図４の左図に示すように読み出
し動作の前の電圧Ｖ１が小さい場合には読み出し時にメ
モリセル内部の電圧Ｖ１とＶ２がほとんど同じ電圧にな
り、結果として、ビット線の電位差は極めて小さいもの
になってしまう。従って、ビット線の電位差をセンスア
ンプによって増幅してデータを読み出すことができな
い。

【００１７】図３、図４で示したシミュレーション結果
によれば、以下の結論に達することができる。図２の上
図の完全ＣＭＯＳセルの場合、データの書き込み時、ノ
ードの電圧がＰＭＯＳＦＥＴによって充電され電源電圧
に近い電圧になるために、その後の読み出しでビット線
に十分大きな電位差が得られこれを増幅してデータ読む
ことができる。一方、図２の下図の高抵抗負荷の場合に
は、負荷の抵抗が大きいために書き込まれた電圧が十分
大きくなく、その後の読み出し時にビット線に電位差が
表れないため、データを読むことができない。一方、先
に示した第３の従来例では、負荷にＴＦＴを用いてメモ
リセル内のノードを充電し、書き込み中のメモリセル内
ノード電圧を大きくしていた。しかし、図２の中図のＴ
ＦＴ型メモリセルといえども電源電圧が２Ｖよりも小さ
い場合にはＴＦＴの電流駆動能力が、完全ＣＭＯＳ型メ
モリセルのＰＭＯＳＦＥＴよりもはるかに小さくなって
しまう。従って、実質的には高抵抗型のメモリセルと同
じ問題でデータを読み出すことができなくなる。

【００１８】本発明は従来例の以上の解析結果を基礎と
してなされたものであり、その目的とするところは、メ
モリセル面積が小さく、すなわち、高抵抗型又はＴＦＴ
型のメモリセルを用いながら、２Ｖ以下の低電圧動作を
達成することの可能なスタティック型の半導体記憶装置
を提供することにある。

【００１９】この目的は、言うまでもなく低消費電力で
データを保持できるというＳＲＡＭの特徴を損なうこと
なしに達成されなければならない。

【００２０】

【課題を解決するための手段】本発明の第１の実施形態
は、高抵抗型、又はＴＦＴ型のメモリセルにおいて、書
き込み時メモリセル内の”Ｈ”レベルの電圧を、駆動Ｍ
ＯＳＦＥＴの基板バイアス効果を含めたしきい値電圧を
Ｖthとすると、Ｖcc−Ｖthよりも高い電圧にする手段を
具備することを特徴とするものである。

【００２１】本発明の第２の実施形態は、高抵抗型、又
はＴＦＴ型のメモリセルを用いるＳＲＡＭで、電源電圧
よりも高い第二の電圧を発生する昇圧回路を用い、ここ
で発生する電圧をワードドライバ回路に供給しワード線
の”Ｈ”および”Ｌ”の電圧を、それぞれ第二の電源電
圧と接地電圧に割り当てる手段を具備することを特徴と
するものである。

【００２２】本発明の第３の実施形態は、ＴＦＴ型のメ
モリセルを用いるＳＲＡＭで、電源電圧よりも高い第二
の電圧を発生する昇圧回路を用い、ここで発生する電圧
をメモリセルの負荷であるＴＦＴの給電線に供給する手
段を具備することを特徴とするものである。

【００２３】本発明の第４の実施形態は、高抵抗型、又
はＴＦＴ型のメモリセルを用いるＳＲＡＭで、接地電位
よりも低い負の電圧を発生する負電圧発生回路を内蔵
し、ここで発生する電圧をワードドライバ回路に供給し
ワード線の”Ｈ”および”Ｌ”の電圧を、それぞれ電源
電圧と上記負の電圧に割り当てる一方、メモリセルの転
送ＭＯＳＦＥＴのしきい値電圧を駆動ＭＯＳＦＥＴのし
きい値電圧よりも小さくする手段を具備することを特徴
とするものである。

【００２４】本発明の第５の実施形態は、コンデンサー
とスイッチを介して電流源が接続されたノードのと、ス
イッチを介してダイオード素子が接続されたノードとが
あって、これらのノード電圧を比較してその結果により
スイッチを制御することによってパルス電圧を発生さ
せ、このパルス電圧を用いて昇圧された電圧又は、負の
電圧を発生する電圧変換回路を半導体基板上に具備する
ことを特徴とするものである。

【００２５】本発明の第６の実施形態は、上記第５の実
施形態のパルス電圧発生回路を待機時用パルス電圧発生
回路とし、上記パルスの周波数よりも大きな周波数のパ
ルスを発生する動作時用パルス電圧発生回路があり、半
導体記憶装置が動作状態の時には動作時用パルス電圧発
生回路を動作させ、半導体記憶装置が待機状態の時には
動作時用パルス電圧発生回路の動作を中止させる一方、
待機時用パルス電圧発生回路を動作させてパルス状電圧
を発生し、これらのパルス電圧を利用して、昇圧された
電圧又は、負の電圧を発生する電圧変換回路を半導体基
板上に具備することを特徴とするものである。

【００２６】

【作用】上述した如く、ＳＲＡＭの低電圧動作の為に
は、書き込み時のメモリセル内部の電圧を大きくすれば
よい。

【００２７】従来、書き込み時のメモリセルの内部の電
圧はＶcc−Ｖthであったが、本発明の第１の実施形態に
よれば、書き込み時のメモリセルの内部の電圧をＶcc−
Ｖthよりも大きくできるので２Ｖ以下のＳＲＡＭの低電
圧動作を可能にする効果がある。

【００２８】本発明の第２の実施形態によれば、昇圧回
路を用いることにより、ワード線が”Ｈ”の時の電圧を
電源電圧Ｖccよりも大きい電圧Ｖchにすることができ
る。従って、書き込み時のメモリセル内部の電圧をＶcc
−Ｖthよりも大きい値であるＶch−Ｖthにできるので２
Ｖ以下のＳＲＡＭの低電圧動作を可能にする効果があ
る。

【００２９】ＴＦＴ型メモリセルの負荷であるＴＦＴは
低電圧においては電流駆動能力がなく、完全ＣＭＯＳ型
メモリセルのように書き込み時の短い時間内にメモリセ
ル内部の電圧を充電する能力がなかった。一方、本発明
の第３の実施形態によれば、昇圧回路を用い、その電圧
をＴＦＴに供給してＴＦＴの電流駆動能力を大きくす
る。従って、書き込み時のメモリセルの”Ｈ”の電圧を
ＴＦＴにより急速に充電して高くできるので、２Ｖ以下
のＳＲＡＭの低電圧動作を可能にする効果がある。

【００３０】本発明の第４の実施形態によれば、メモリ
セルの転送ＭＯＳＦＥＴのしきい値電圧を小さくするの
で、書き込み時のメモリセル内部の電圧Ｖcc−ＶthのＶ
thを小さくすることになる。これにより、書き込み時の
メモリセル内部の電圧を大きくし、２Ｖ以下のＳＲＡＭ
の低電圧動作を可能にする効果がある。通常、転送ＭＯ
ＳＦＥＴのしきい値電圧を下げると、ワード線の電圧が
０Ｖのときのリーク電流が増加する問題がある。しか
し、本発明の第４の実施形態によれば、ワード線のオフ
時の電圧を負の電圧にするので、転送ＭＯＳＦＥＴを完
全にオフ状態にでき、リーク電流が増加する問題を回避
できる。

【００３１】一方、本発明の第２、第３、第４の実施形
態には昇圧回路又は負電圧発生回路を必要とする。本発
明の第５の実施形態によれば、パルス電圧を電流源に流
れる電流と比較回路に流れる電流だけで得ることができ
る。従って、この手段を用いて低消費電流で昇圧電圧又
は負電圧を発生し、第２、第３、第４の実施形態と組み
合わせることによって、低電圧動作のＳＲＡＭを低消費
電流で実現できる効果がある。

【００３２】また、本発明の第６の実施形態によれば、
低消費電流である待機時用パルス電圧発生回路と高速な
動作時用パルス発生回路を用いる。そして、半導体記憶
装置が動作状態の時には動作時用パルス電圧発生回路を
動作させ、半導体記憶装置が待機状態の時には動作時用
パルス電圧発生回路の動作を中止させる一方、待機時用
パルス電圧発生回路を動作させてパルス状電圧を発生
し、これらのパルス電圧を利用して、昇圧された電圧又
は、負の電圧を発生する電圧変換回路を実現する。従っ
て、動作時には負荷の大きい昇圧電圧又は負電圧を発生
でき、待機時には低消費電流で昇圧電圧又は負電圧を発
生できる。従って、この手段を用いて待機時には低消費
電流で昇圧電圧又は負電圧を発生し、第二、第三、第４
の実施形態と組み合わせることによって、低電圧動作の
ＳＲＡＭを待機時には低消費電流で実現できる効果があ
る。

【００３３】

【実施例】以下本発明の実施例を図面を参照して、詳細
に説明する。

【００３４】本発明の第一の実施例のＳＲＡＭのメモリ
セルの回路図と動作波形の概念図を、図１に示す。

【００３５】図１において、Ｎ１、Ｎ２はＮチャンネル
の駆動ＭＯＳＦＥＴ、Ｎ３、Ｎ４はＮチャンネルの転送
ＭＯＳＦＥＴ、Ｔ１、Ｔ２はＴＦＴ、Ｖwはワード線、
Ｖmはメモリセルの給電線、Ｖb1、Ｖb2はビット線、１
１はＹスイッチ、１２は共通データ線、１３はセンスア
ンプである。ＳＲＡＭにおいてはよく知られているよう
に、メモリセル内部に蓄積されている情報に対応して、
ビット線Ｖb1、Ｖb2の間に電位差ΔＶが発生し、これを
センスアンプで増幅してデータとして出力する。図１の
波形図において、従来例ではメモリセルに書き込まれた
電圧Ｖ１は、このノードが転送ＭＯＳＦＥＴＮ３を通
して書き込まれる。つまり、給電線Ｖmの外部電源電圧
Ｖccと同じワード線の電圧から転送ＭＯＳＦＥＴのしき
い値電圧Ｖthを引いた電圧すなわち、Ｖcc−Ｖthの電圧
が書き込まれる。従って、電源電圧Ｖccが小さくなる
と、書き込まれる電圧もそれに伴い小さくなることにな
る。次に読み出しの動作が行われる時、ＭＯＳＦＥＴ
Ｎ２のゲート電圧はＶ１に書き込まれた電圧がそのまま
印加されていることになる。従って、従来例のようにＶ
１に書き込まれた電圧がＭＯＳＦＥＴＮ２のしきい値
電圧より小さくなるか、もしくは同じ程度になってしま
う場合には、ワード線が”Ｈ”になってもＭＯＳＦＥＴ
Ｎ２には電流が流れないか、もしくは流れても極めて
小さい電流になる。その結果、ビット線に現われる電位
差ΔＶはきわめて小さいものになってしまうので、その
後この電位差ΔＶをセンスアンプ１３で増幅してデータ
として取りだすことができない。

【００３６】一方本発明は、書き込み時のＶ１の電圧を
Ｖcc−Ｖthより大きくする機能を備えるものであるが、
この場合には読み出し動作を行った場合ＭＯＳＦＥＴ
Ｎ２のゲート電極には十分大きな電圧が印加されている
ためにそこに電流が流れる。その結果、十分大きなビッ
ト線電位差ΔＶを得ることができる。従って、この電位
差をセンスアンプ１３で増幅してデータとして取りだす
ことが可能である。

【００３７】従来例では上記に述べた書き込み時に書か
れるＶ１の電圧が小さいために２Ｖ以上の電圧でしか動
作させることができなかった。しかしながら、本発明の
第一の実施例においては、書き込み時のＶ１の電圧を従
来例の場合より大きくするので２Ｖ以下の低電圧動作を
可能にする効果がある。

【００３８】本発明の第二の実施例のブロック図と内部
波形のシミュレーション結果を図５に示す。

【００３９】図５において、５１は昇圧回路、５２はワ
ードドライバ、５３は負荷ＭＯＳＦＥＴ、５４、５５、
５６は高抵抗型または、ＴＦＴ型のメモリセル、５７は
昇圧回路５１により電源電圧Ｖccよりも大きな電圧Ｖch
に昇圧された電源端子、５８はメモリセル給電線、５９
はワード線である。本実施例では、昇圧回路５１により
電源電圧Ｖccより大きな電圧Ｖchを発生し、これをワー
ドドライバ５２に供給することによって、ワード線の”
Ｈ”の電圧を電源電圧Ｖccよりも大きな電圧Ｖchにする
ものである。本実施例では、これらの構成要素が同一半
導体基体上に形成され、一つの半導体記憶装置を形成す
るものである。

【００４０】図５の実施例の波形図はＶccが１.２Ｖ，
Ｖchが１.８Ｖの時のシミュレーション波形を示したも
のである。上の波形図に示すように、ワード線が”Ｈ”
の時の電圧を従来技術のＶccを使うかわりに昇圧回路５
１により昇圧された電圧Ｖchを用いる。このことによ
り、書き込み時のメモリセル内部電圧を従来の場合より
も十分に大きな値にすることができる。従って、読み出
し時ビット線に十分大きな差動信号（ΔＶ）を取り出す
ことができ、センスアンプで十分増幅できる。

【００４１】図６は、図５に示した本発明の第二の実施
例の効果を定量的に示した図であり、Ｖccが１.２Ｖの
時ワード線の”Ｈ”の時の電圧に対するビット線電位差
ΔＶを示したものである。図６に示すようにビット線の
電位差はワード線の”Ｈ”の時の電圧が１.５Ｖまでは
ほとんど０である。しかしながら、ワード線の”Ｈ”の
時の電圧が１.５Ｖ以上の場合には徐々にビット線の電
位差が現われるようになる。従って、本実施例の場合、
ワード線の電圧を１.５Ｖ以上に昇圧することによって
初めてその効果が現われることになる。

【００４２】本発明の第二の実施例のワードドライバー
の回路図とデバイスの断面構造を図７に示す。

【００４３】図７の回路図で、７１はＸデコータ、７０
はＸデコーダの出力電圧端子、７２、７３、７４はＰＭ
ＯＳＦＥＴ、７５、７６、７７はＮＭＯＳＦＥＴ、７８
はワード線、７９はメモリセルアレーである。ワードド
ライバは７５，７６，７２，７３からなるＮＡＮＤ回路
と、７４，７７からなるインバータ回路から構成され
る。また、図７の断面図では８０はＰ型の半導体基板、
８１、８３、８５、８６はＮ型のウェル、８２、８４は
Ｐ型のウェル、８７、８９はＰチャンネルＭＯＳＦＥ
Ｔ、８８、９０はＮチャンネルＭＯＳＦＥＴ、９１は深
いＮ型のウェル、９２は浅いＰ型のウェルである。本発
明では本図に示すようにＸデコーダには外部電源電圧Ｖ
ccが直接給電される。一方、ワードドライバのＰＭＯＳ
ＦＥＴには電源電圧Ｖcc以上に昇圧された電圧Ｖchが印
加される。このような回路構成とすることでワード線
の”Ｈ”の電圧をＶchに、”Ｌ”の電圧を接地電位Ｖss
にすることができる。また、Ｘデコーダの出力端子７０
がＶssの電位の時、ワード線が非選択状態”Ｌ”にある
が、このようなときにワードドライバの内部で貫通電流
が流れることはない。

【００４４】一方、断面図においては、Ｘデコーダ中の
回路はＶccの電位に固定されたＮウェル８１中に形成さ
れたＭＯＳＦＥＴ８７と、Ｖssの電位に固定されたＰウ
ェル８２に形成されたＭＯＳＦＥＴ８８から構成され
る。また、ワードドライバ中の回路はＶccより高い電圧
Ｖchを用いるのでＮウェル８１とは電気的の絶縁され、
Ｖchの電位に固定されたＮウェル８３に形成されたＰＭ
ＯＳＦＥＴ８９とＰウェル８４に形成されたＮＭＯＳＦ
ＥＴ９３から構成される。このようにして二つの異なっ
た電源電圧を用いてワードドライバを形成することが可
能である。また、メモリセルに用いられるＮ型のＭＯＳ
ＦＥＴは深いＮ型ウェル９１に囲まれた浅いＰ型ウェル
９２の中に作ることによって、基板８０と電気的に絶縁
を行い、メモリセルのデータを基板からのノイズから保
護するようにしている。

【００４５】本発明の第三の実施例のブロック図と内部
波形のシミュレーション結果を図８に示す。

【００４６】図８において、５１は昇圧回路、５２はワ
ードドライバ、５３は負荷ＭＯＳＦＥＴ、５４、５５、
５６は、ＴＦＴ型のメモリセル、５７は昇圧回路５１に
より電源電圧Ｖccよりも大きな電圧Ｖchに昇圧された電
源端子、５８はメモリセル給電線、５９はワード線であ
る。本実施例は、昇圧回路により電源電圧Ｖcc以上に昇
圧された電圧Ｖchをメモリセル給電線５８すなわちメモ
リセルの負荷素子の一方の電極に直接印加するものであ
る。本実施例は、これらの構成要素が同一半導体基体上
に形成され、一つの半導体記憶装置を形成するものであ
る。

【００４７】図８の実施例の波形図はＶccが１.２Ｖ、
Ｖchが１.８Ｖの時のシミュレーション波形を示したも
のである。波形図に示すように、書き込み時にはメモリ
セル内部のノードＶ１はＶcc−Ｖthの電圧が書き込まれ
る。その後、電源電圧を大きくしたことにより電流駆動
能力が高められた負荷素子のＴＦＴの作用により、Ｖ１
が充電されＶcc−Ｖthよりも高い電圧になる。従って、
読み出し動作に入る前にはメモリセルノードＶ１は十分
高い電圧になっており、結果として読み出し時ビット線
に十分大きな差動信号（ΔＶ）を取り出すことができ、
センスアンプで十分この電圧を増幅できることになる。

【００４８】図９は、本発明の第三の実施例の効果を定
量的に示した図で、Ｖccが１.２Ｖの時メモリセル給電
線電圧Ｖｍに対する読み出し時のビット線電位差ΔＶを
示したものである。

【００４９】図９に示すようにビット線の電位差はメモ
リセル給電線電圧Ｖｍが１.５Ｖまではほとんど０であ
る。しかしながら、メモリセル給電線電圧Ｖｍが１.５
Ｖ以上の場合には徐々にビット線の電位差が現われるよ
うになる。従って、本実施例の場合、メモリセル給電線
電圧Ｖｍの電圧を１.５Ｖ以上に昇圧することによって
初めてその効果が現われることになる。

【００５０】本発明の第四の実施例のブロック図と内部
波形のシミュレーション結果を図１０に示す。

【００５１】図１０において、１０１は負電圧発生回
路、５２はワードドライバ、５３は負荷ＭＯＳＦＥＴ、
５４、５５、５６は、高抵抗型又はＴＦＴ型のメモリセ
ル、１０７は負電圧発生回路１０１により接地電位Ｖss
よりも低い電圧Ｖbbを出力する電源端子、５８はメモリ
セル給電線、５９はワード線である。本実施例では、負
電圧発生回路１０１により発生された電圧Ｖbbをワード
ドライバ５２に給電し、ワード線５９の”Ｌ”の電圧を
Ｖssよりも小さい負の電圧にする。その一方、メモリセ
ルの転送ＭＯＳＦＥＴのしきい値電圧を駆動ＭＯＳＦＥ
Ｔのしきい値電圧よりも小さくする方法である。本実施
例は、これらの構成要素が同一半導体基体上に形成さ
れ、一つの半導体記憶装置を形成するものである。

【００５２】図１０の実施例の波形図はＶccが１.２
Ｖ、転送ＭＯＳＦＥＴのしきい値電圧０.１Ｖ、駆動Ｍ
ＯＳＦＥＴのしきい値電圧０.７Ｖでシミュレーション
を行ったものである。書き込み時にはメモリセル内部の
ノードＶ１はＶcc−Ｖthの電圧が書き込まれるが、転送
ＭＯＳＦＥＴのしきい値電圧Ｖthを小さくしてあるの
で、結果的にメモリセル内部のノードＶ１の電圧はＶcc
付近まで高くできる。従って、その後読み出し動作に入
った場合ビット線に十分大きな差動信号（ΔＶ）を取り
出すことができ、センスアンプで十分この電圧を増幅で
きることになる。

【００５３】図１１は、図１０に示した本発明の第四の
実施例の効果を定量的に示した図で、Ｖccが１.２Ｖの
時転送ＭＯＳＦＥＴのしきい値電圧に対するビット線の
電位差ΔＶを示したものである。なお、通常メモリセル
内のしきい値電圧は０.７Ｖである。

【００５４】図１１に示すように転送ＭＯＳＦＥＴのし
きい値電圧が０.７Ｖの時にはビット線の電位差ΔＶは
ほとんど０である。しかしながら、転送ＭＯＳＦＥＴの
しきい値電圧が０.５Ｖ以下になると徐々にビット線の
電位差が大きくなる。従って、本実施例の場合、メモリ
セルの転送ＭＯＳＦＥＴのしきい値電圧を０.５Ｖ以下
にすることによって、その効果が現われる。すなわち、
小さいしきい値電圧であるほど大きなビット線電位差Δ
Ｖが得られ、その効果が大きい。

【００５５】一方、本実施例においてはメモリセルの転
送ＭＯＳＦＥＴのしきい値電圧を低くするために、通常
のワードドライバで行うように、ワード線が”Ｌ”状態
のときの電圧をＶssにした場合、転送ＭＯＳＦＥＴを通
してリーク電流が流れてしまう。これは、ＳＲＡＭのス
タンドバイ電流を増加させることになる。そこで、負電
圧発生回路１０１により発生した電圧を用いて、ワード
線の”Ｌ”の電圧を負の電圧にすることによって、この
リーク電流を小さくすることができる。図１２にワード
線の”Ｌ”の電圧に対する１セル当りのリーク電流を示
す。

【００５６】図１２に示すように、ワード線の”Ｌ”の
電圧を−０.４Ｖ以下にすることによって、ワード線
が”Ｌ”の時のスタンドバイ電流を減らすことが可能に
なる。本発明の第四の実施例のワードドライバーの回路
図とデバイスの断面構造を図１３に示す。

【００５７】本発明の第四の実施例では図１３に示すよ
うにＸデコーダ７１及びワードドライバには外部電源電
圧Ｖccと電源電圧Ｖccよりも高い電圧Ｖchとが直接給電
される。ワードドライバＮＡＮＤ回路のＮＭＯＳＦＥＴ
には接地電位Ｖssが印加される一方、ワードドライバの
インバータ回路のＮＭＯＳＦＥＴには接地電位Ｖssより
も低い電圧Ｖbbの電圧を印加する。このような回路構成
とすることでワード線７８の”Ｈ”の電圧をＶchに、”
Ｌ”の電圧をＶbbにすることができる。Ｘデコーダ７１
の出力端子７０はＶssの時、ＮＡＮＤ回路の出力はＶc
c、ワード線が接地電位Ｖssよりも低い電圧Ｖbbである
非選択状態”Ｌ”にあるが、このようなときにワードド
ライバの内部で貫通電流が流れることはない。

【００５８】一方、図１３の断面図においては、Ｘデコ
ーダ中の回路はＶccの電位に固定されたＮウェル８１中
に形成されたＭＯＳＦＥＴ８７と、Ｖssの電位に固定さ
れたＰウェル８２に形成されたＭＯＳＦＥＴ８８から構
成される。また、ワードドライバ中の回路はＶssより低
い電圧Ｖbbを用いるので、基板とは深いＮウェルで電気
的に絶縁されＶbbの電位に固定されたＰウェル８４に作
られたＮＭＯＳＦＥＴ９３とＮウェル８３に作られたＰ
ＭＯＳＦＥＴ８９によって構成される。また、メモリセ
ルに関しては本発明の第二の実施例と同様深いＮ型ウェ
ル９１に囲まれた浅いＰ型ウェル９２の中に作ることに
よって、基板８０と電気的に絶縁を行い、メモリセルの
データを基板からのノイズから保護するようにしてい
る。

【００５９】本発明の第二、第三、第四の実施例では、
昇圧回路５１または負電圧発生回路１０１を用いている
が、これらの回路でもし電流を多く消費する場合、低電
流でデータを保持できるＳＲＡＭの特徴が失われてしま
う。そこで、低消費電流で昇圧電圧又は負電圧を発生す
るための発明を以下に示す。

【００６０】図１４は、本発明の第五の実施例のブロッ
ク図である。

【００６１】図１４において、１４１は動作時用パルス
発生回路、１４２は待機時用パルス発生回路、１４３、
１４４はポンピング回路、１４５は昇圧回路、１４６は
昇圧回路の出力端子Ｖchである。本実施例では、大きな
消費電流を必要とするが高速なパルスを発生する動作時
用パルス発生回路１４１と、小さい消費電流しか必要と
しないが発生するパルスの周波数は速くない待機時用パ
ルス発生回路１４２を用いる。

【００６２】ＳＲＡＭが動作状態の時、動作時用パルス
発生回路１４１はチップセレクト信号”ＣＳ信号”によ
り活性状態になり比較的大きな電流を消費して高速のパ
ルスを発生する。ポンピング回路１４３はこのパルスを
利用して、Ｖccよりも大きな電圧Ｖchを発生するが、Ｓ
ＲＡＭが動作状態にありＶchの負荷電流が大きい場合で
もパルスが高速なのでこれに耐えることができる。

【００６３】一方、待機時にはＣＳ信号により動作時用
パルス信号で消費する電流を切るが、常時動作している
待機時用パルス発生回路１４２が発生するパルスを利用
してＶchをポンピング回路１４４で発生して電圧を保持
する。従って、本実施例においては、昇圧回路１４５の
待機時の消費電流は待機時用パルス発生回路１４２で消
費する電流で決まるので、この電流を小さくすることに
よって、低消費電流で低電圧動作が可能なＳＲＡＭを実
現できる。また、本実施例ブロック図によって、ポンピ
ング回路中の接続を変えることにより、低消費電力で負
の電圧を発生する回路を実現できる。

【００６４】図１５は本発明の第六の実施例のブロック
図で、先に述べた本発明の第五の実施例の考え方を発展
させたものである。

【００６５】図１５の本実施例においては、第五の実施
例のブロック図の実施例に加えて、Ｖchディテクタ１５
１が必要になる。本実施例においては、Ｖchディテクタ
１５１により発生する信号１５２により待機時用パルス
発生回路１４２を制御する。すなわち、Ｖchの電圧が下
がった場合に待機時用パルス発生回路から発生するパル
スの周波数が高くなり、ポンピング回路１４４により供
給するＶchの電圧が大きくなるようにする。このような
フィードバックを用いることにより、必要なときにだけ
待機時用パルス発生回路１４２の消費電力を消費するよ
うになる。従って、本実施例においては、待機時の昇圧
回路で消費する電流を本発明の第五の実施例に比べてさ
らに小さくできる効果がある。

【００６６】図１６は、本発明の第七の実施例の回路図
と動作波形を模式的にを示したもので、極めて低電力で
もパルスを発生できる待機時用パルス発生回路の実施例
である。

【００６７】図１６において、１６１は差動増幅器、１
６２、１６３、１６５は電流源、１６４、１６６はダイ
オード、１６７はコンデンサ、１６８、１６９、１７０
はノード、１７１はポンプ回路、１７２はポンプ回路１
７１の出力で昇圧された電圧、１７３、１７４はＮＭＯ
ＳＦＥＴである。本実施例においては、ノード１６８に
おいてパルスを発生し、このパルスを用いてポンプ回路
で昇圧を行い、昇圧された電圧Ｖchを得る。図の波形の
模式図によって本実施例においてパルスが発生する機構
を以下に説明する。図１６の時間において、差動増幅
器１６１の出力電圧Ｖｏが”Ｌ”状態、すなわち、ＭＯ
ＳＦＥＴ１７３、１７４はオフ状態にあるとする。する
と、ノード１６９の電圧はＶccからダイオード１６６の
電位降下２ΔＶ引いた値、すなわちＶcc−２ΔＶの電圧
が現れる。一方、コンデンサ１６７に蓄積されていた電
荷は、電流源１６３によって放電され、ノード１７０の
電圧は徐々に低下する。やがて、時間ようにノード１
７０の電圧がノード１６９の電圧と同じになった時、差
動増幅器１６１の働きで差動増幅器の出力電圧Ｖｏが”
Ｈ”状態に反転する。その結果、ＭＯＳＦＥＴ１７３、
１７４が導通状態になる。すると、ノード１６９の電圧
がＶccからダイオード１６４の電位降下分ΔＶを引いた
値に上昇する。一方、コンデンサ１６７には電流源１６
２の電流２Ｉによる充電と電流源１６３の電流Ｉによる
放電の引き合いで結果的には電流Ｉによる充電がおこな
われる。従って、ノード１７０の電圧が上昇し始める。
その後時間になると、ノード１７０の電圧とノード１
６９の電圧が同じになり、差動増幅器１６１の出力が反
転し”Ｌ”状態になり、時間の状態に戻ることにな
る。このような動作が交互に繰り返されることにより、
差動増幅器１６１の出力電圧Ｖｏにはパルス状の電圧が
発生することになる。このときパルスの周期ｆはコンデ
ンサ１６７の容量をＣとすると、ｆ＝Ｉ／２ＣΔＶで与えられる。また、ここで必要な消費電流は１６３、
１６５の電流源に流れる電流と差動増幅器１６１に必要
な電流のみである。通常半導体集積回路において周期的
なパルス電圧を得るにはリングオシレータが用いられて
きたが、リングオシレータの場合動作中の各段の貫通電
流が大きくなり、低電力化が困難であった。しかしなが
ら、本実施例においては、電流源の電流Ｉさえ小さくす
れば非常に低消費電力でパルス状の電圧を発生すること
が可能である。従って、本発明の第二、第三の実施例の
中で、本実施例のパルス電圧発生回路を用いた昇圧回路
を用いることにより、低消費電力で低電圧動作が可能な
ＳＲＡＭを提供することが可能である。

【００６８】図１７は本発明の第八の実施例の回路図
で、図１４の本発明の第五の実施例のブロック図を実現
する具体的な回路を示したものである。

【００６９】図１７において１７１は動作時用パルス発
生回路、１７２はパルスを増幅するための回路、１７３
は動作時用のポンピング回路、１７４は待機時用のポン
ピング回路、１７５は図１６の本発明の第七の実施例で
説明した待機時用のパルス発生回路、１７６は電流源回
路である。

【００７０】本実施例で用いている電流源回路１７６
は、発明者が平成１年９月８日の出願に係る特願平１−
２３１５６９号を優先権主張の基礎とした平成２年８月
２９日の特願平２−２２５０４１号「定電流定電圧回
路」を用いたもので、この回路を用いることにより、１
００ｎＡ以下の低電流電流源を得ることができる。従っ
て、この電流源１７６を待機時用ポンピング回路１７４
に用いて極めて消費電力の小さい昇圧回路を実現するこ
とが可能になる。また、動作時用のパルス発生回路１７
１にはリングオシレータを用いており、リングの途中に
ＮＡＮＤゲートを入れ、そこにＣＳ信号を入れることに
より待機時にリングオシレータが発振するのを止め、こ
こで消費する電流を零にしている。従って、本実施例の
回路により、動作時にはリングオシレータ１７１を利用
した高速なパルスにより負荷電流が大きくても十分な駆
動能力を持つ昇圧電圧を発生する一方、待機時にはリン
グオシレータ１７１を切り、極めて低消費電力であるパ
ルス発生回路１７５を用いて昇圧電圧を発生することが
できる。従って、本発明の第二、第三の実施例の中で、
本実施例のパルス電圧発生回路を用いた昇圧回路を用い
ることにより、低消費電力で低電圧動作が可能なＳＲＡ
Ｍを提供することが可能である。

【００７１】図１８は、図１７の本発明の第八の実施例
の待機時のシミュレーション波形を示したものである。
この時のＶccは１.２Ｖである。図１８に示すように図
１６の本発明の第七の実施例の波形図と同様の動作が起
こっており、またこの時の回路全体の平均消費電流は約
０.４μＡ以下と極めて小さく抑えられていることがわ
かる。また、Ｖchの電圧は昇圧され、１.９Ｖに達して
いる。従って、本発明の第二、第三の実施例で、本実施
例の昇圧回路を用いることにより、低消費電力で低電圧
動作が可能なＳＲＡＭを提供することが可能であること
が、シミュレーションで実証できる。

【００７２】図１９は本発明の第九の実施例の回路図
で、接地電圧よりも低い負の電圧を発生する回路の実施
例を示したものである。

【００７３】図１９において１９１は動作時用パルス発
生回路、１９２はパルスを増幅するための回路、１９３
は動作時用のポンピング回路、１９４は待機時用のポン
ピング回路、１９５は待機時用のパルス発生回路、１９
６は電流源回路である。本実施例のパルス発生回路の原
理は、図１８の本発明の第八の実施例と同じであり、ま
た、本実施例で用いている電流源回路は、本発明の第八
の実施例の電流源と同じである。従って、本実施例の待
機時用のパルス発生回路１９５では、極めて小さい消費
電力でパルス状の電圧を発生することが可能になる。ま
た、第八の実施例と同様動作時用のパルス発生回路１９
１にはリングオシレータを用いており、リングの途中に
ＮＡＮＤゲートを入れ、そこにＣＳ信号を入れることに
より待機時にリングオシレータが発振するのを止め、こ
こで消費する電流を零にしている。従って、本実施例の
回路により、動作時にはリングオシレータを利用した高
速なパルスにより負荷電流が大きくても十分な駆動能力
を持つ負電圧を発生する一方、待機時にはリングオシレ
ータを切り、極めて低消費電力であるパルス発生回路を
用いて負電圧を発生することができる。従って、図９の
本発明の第四の実施例の中で、本実施例のパルス電圧発
生回路を用いた負電圧発生回路を用いることにより、低
消費電力で低電圧動作が可能なＳＲＡＭを提供すること
が可能である。

【００７４】図２０は、本発明の第１０の実施例の回路
図と波形図を示したものである。本実施例は図５の本発
明の第２の実施例の問題点を改善したもので、本発明の
第２の実施例よりもより小さな電圧で動作させることが
可能である。本発明の第２の実施例は、ワード線の電圧
を昇圧してメモリセルに書き込む電圧を大きくして低電
圧動作を達成しようとするものであった。メモリセルに
書き込める電圧はＶcc以上にはできないが、この電圧が
Ｖw−Ｖthよりも小さいに電圧になると読み出し時に情
報が破壊されることがアイイーイーイー、ジャーナル・
オブ・ソリッド・ステート・サーキッツ、ボリューム・
エス・シー２０、ナンバー１第３８３頁から第３９０頁
(IEEE Journal Of Solid-State Circuits、 VOL.SC-20,
No.1 February 1985、 pp.383-390)に記載されている。
従って、本発明の第２の実施例では例えばＶccが１Ｖほ
どと極めて小さい場合、ワード線の電圧を電源電圧より
しきい値電圧大きい値の１．７Ｖ以上にすることが困難
であることを示している。

【００７５】図２０において、２０１はワードドライ
バ、Ｖccは電源電圧、Ｖchは電源電圧Ｖcc以上に昇圧さ
れた電源、Фchはワード線昇圧用パルス、２０２は負荷
ＭＯＳ制御回路、ФLDは負荷ＭＯＳ制御信号、２０３は
負荷ＭＯＳ、２０４は共通データ線の負荷ＭＯＳ、Фx
はワード線活性化信号、Ｖwはワード線、ＶN1、ＶN2は
メモリセル内蓄積ノードの電圧、ＶB1、ＶB2はビット
線、２０６はＹスイッチ、ФYはＹスイッチ制御信号、
２０７は共通データ線、２０８はセンスアンプ、２０９
はライトアンプ、Ｍ１は小さなしきい値電圧Ｖ'thを持
つＮＭＯＳＦＥＴ、Ｍ２はＰＭＯＳＦＥＴである。

【００７６】図２０の実施例においては、以下に述べる
ような回路動作を行なう。すなわち、Фxによりワード
線ＶwがＮＭＯＳＦＥＴＭ１を通してＶcc−Ｖ'thの電
圧になる。その後に、ワード線昇圧パルスФchが”Ｈ”
になるとＰＭＯＳＦＥＴＭ２が導通し、ワード線の電
圧が電源電圧Ｖccより大きな電圧Ｖchに充電される。そ
の後Фchが”Ｌ”になると、ワード線の電圧ＶwはＶcc
−Ｖ'thの電圧にもどる。一方、ビット線の負荷ＭＯＳ
２０３と共通データ線の負荷２０４は、負荷ＭＯＳ制御
信号ФLDにより制御されるが、この信号ФLDは、上記に
述べたワード線が一度Ｖchの電圧にまで上昇してから再
びＶcc−Ｖ'thの電圧になったあとで初めて”Ｌ”の状
態になり負荷ＭＯＳが導通する。すなわち、それ迄は、
データ線および共通データ線は負荷から切り離された状
態にあることになる。

【００７７】従来例ではワード線がＶccまでしか上がら
ないためにセル内部のノード電圧ＶN1、ＶN2がＶcc−Ｖ
thまでしか上がらず、その後の読み出し動作においてメ
モリセルの電流を流すことができなくなるので十分なビ
ット線の電位差ΔＶが現れず、メモリセルの情報を読む
ことができなかった。それに対して本実施例ではワード
線の電圧がФchが”Ｈ”のときＶchになるので、この時
にメモリセル内部のノード電圧ＶN1、ＶN2のいずれか一
方をＶccに近い電圧にまで充電することができる。従っ
て、本実施例においても、他の実施例と同様、次の読み
出し動作の時にメモリセルに十分大きな電流が流れるの
で、ビット線に大きな電位差ΔＶが現れてセンスアンプ
で十分に信号を増幅することができる。また、本実施例
では最初の状態において負荷ＭＯＳがオフになり、デー
タ線と共通データ線が負荷から切り離された状態になっ
ているが、読み出し時には、この状態でビット線の”
Ｌ”側の電荷がメモリセルに流れる電流によって放電さ
れて小さな電圧あるいは完全に接地電圧にすることがで
きる。その後ワード線の電圧が上昇してＶchになって
も、”Ｌ”側のビット線の電圧が小さいか又は０である
のでデータが反転してしまうことはない。従って、本実
施例によれば、本発明の第２の実施例よりも低電圧動作
の効果がさらに大きく、少なくとも１Ｖ以下の低電圧動
作が可能となる。図２１は本発明の第１１の実施例でワ
ード線の電圧波形を示したものである。図２０に示した
本発明の第１０の実施例ではワード線の電圧波形が図２
１（ａ）のように３段階になっており、２段目の電圧が
大きい間に書き込みを行うが、これを図２１（ｂ）の実
施例に示す如くワード線の電圧波形２段階で２段目の電
圧が大きい間に書き込みをおこなう、図２１（ｃ）のよ
うに低い電圧と高い電圧の２つのパルスに分け、２つめ
の高い電圧の間に書き込みを行う、図２１（ｄ）のよう
に徐々に電圧が高くなるようにし、後半の時間に書き込
みを行うことによってメモリセル内の蓄積ノードに高い
電圧を書き込むことができる。従って、本実施例によれ
ば、図２０の本発明の第１０の実施例と同様、少なくと
も１Ｖ以下の低電圧動作が可能となる。

【００７８】

【発明の効果】以上実施例で述べたごとく、本発明によ
れば低電力でかつ２Ｖ以下の低電圧動作が可能なＳＲＡ
Ｍを実現する効果がある。

【図面の簡単な説明】

【図１】本発明の第一の実施例のＳＲＡＭのメモリセル
の回路図と動作波形図である。

【図２】従来のスタティックＲＡＭのメモリセルの回路
図である。

【図３】従来の完全ＣＭＯＳ型のメモリセルと、従来の
高抵抗型のメモリセルにそれぞれデータを書き込んだと
きのメモリセル内部のシミュレーション波形図である。

【図４】メモリセルからデータを読み出す場合のシミュ
レーション波形図。

【図５】本発明の第二の実施例のブロック図とシミュレ
ーション波形図である。

【図６】本発明の第二の実施例の効果を定量的に示した
図である。

【図７】本発明の第二の実施例のワードドライバーの回
路図とデバイスの断面構造を示す図である。

【図８】本発明の第三の実施例のブロック図とシミュレ
ーション波形図である。

【図９】本発明の第三の実施例の効果を定量的に示した
図である。

【図１０】本発明の第四の実施例のブロック図とシミュ
レーション波形図である。

【図１１】本発明の第四の実施例の効果を定量的に示し
た図である。

【図１２】ワード線の”Ｌ”の電圧に対する１セル当た
りのリーク電流を示す図である。

【図１３】本発明の第四の実施例のワードドライバーの
回路図とデバイスの断面構造を示す図である。

【図１４】本発明の第五の実施例のブロック図である。

【図１５】本発明の第六の実施例のブロック図である。

【図１６】本発明の第七の実施例の回路図と動作波形を
模式的に示した図である。

【図１７】本発明の第八の実施例の回路図である。

【図１８】本発明の第八の実施例の待機時のシミュレー
ション波形図である。

【図１９】本発明の第九の実施例の回路図である。

【図２０】本発明の第１０の実施例の回路図と波形図で
ある。

【図２１】本発明の第１１の実施例のワード線の波形図
である。

【符号の説明】

５１…昇圧回路、５２…ワードドライバ、５３…ワード
線、５８…メモリセル給電線、５４、５５、５６…メモ
リセル、７１…Ｘデコーダ、１０１…負電圧発生回路、
１４１…動作時用パルス発生回路、１４２…待機時用パ
ルス発生回路、１４３、１４４…ポンピング回路、１５
１…Ｖccディテクタ。

Claims

【特許請求の範囲】

【請求項１】第一導電型の２つの駆動ＭＯＳＦＥＴ及び
２つの転送ＭＯＳＦＥＴと、２つの抵抗又は薄膜トラン
ジスタからなる負荷素子とにより構成されたスタティッ
ク型のメモリセルが半導体基体上にアレー状に形成さ
れ、上記駆動ＭＯＳＦＥＴのソース電極が第１動作電位
点に接続され、上記負荷素子の一方の電極が第２動作電
位点に接続された半導体記憶装置であって、上記第１動作電位点と上記第２動作電位点との間の電源
電圧をＶcc、上記駆動ＭＯＳＦＥＴのしきい値電圧をＶ
thとしたとき、上記メモリセルに情報を書き込む動作の
間に、上記メモリセル内の２つのノードのうちの１つの
ノードの電圧をＶcc−Ｖthより大きい電圧とすることを
特徴とした半導体記憶装置。
【請求項２】第一導電型の２つの駆動ＭＯＳＦＥＴ及び
２つの転送ＭＯＳＦＥＴと、２つの抵抗又は薄膜トラン
ジスタからなる負荷素子とにより構成されたスタティッ
ク型のメモリセルが半導体基体上にアレー状に形成さ
れ、上記駆動ＭＯＳＦＥＴのソース電極が第１動作電位
点に接続され、上記負荷素子の一方の電極が第２動作電
位点に接続された半導体記憶装置であって、上記半導体基体上には少なくとも上記転送ＭＯＳＦＥＴ
のゲート電極に接続されたワード線を駆動するためのワ
ードドライバと、上記第１動作電位点と上記第２動作電
位点との間の電源電圧よりも大きい電圧の第一の電圧を
発生する第一の電圧発生回路を具備し、上記第一の電圧が、上記ワードドライバ回路に供給さ
れ、上記ワード線のローレヘルおよびハイレベルの電圧
をそれぞれ上記第１動作電位点の電圧と上記第一の電圧
とすることを特徴とした半導体記憶装置。
【請求項３】第一導電型の２つの駆動ＭＯＳＦＥＴ及び
２つの転送ＭＯＳＦＥＴと、薄膜トランジスタからなる
負荷素子とにより構成されたスタティック型のメモリセ
ルが半導体基体上にアレー状に形成され、上記駆動ＭＯ
ＳＦＥＴのソース電極が第１動作電位点に接続され、上
記負荷素子の一方の電極が第２動作電位点に接続された
半導体記憶装置であって、上記第１動作電位点と上記第２動作電位点との間の電源
電圧よりも大きい電圧の第一の電圧を発生する第一の電
圧発生回路を具備し、上記第一電圧を、上記メモリセルアレーの電源に供給す
ることを特徴とした半導体記憶装置。
【請求項４】第一導電型の２つの駆動ＭＯＳＦＥＴ及び
２つの転送ＭＯＳＦＥＴと、２つの抵抗又は薄膜トラン
ジスタからなる負荷素子とにより構成されたスタティッ
ク型のメモリセルが半導体基体上にアレー状に形成さ
れ、上記駆動ＭＯＳＦＥＴのソース電極が第１動作電位
点に接続され、上記負荷素子の一方の電極が第２動作電
位点に接続された半導体記憶装置であって、上記半導体基体上には少なくとも上記転送ＭＯＳＦＥＴ
のゲート電極であるワード線を駆動するためのワードド
ライバと、上記第２動作電位点の電圧よりも低い電圧の
第二の電圧を発生する第二の電圧発生回路を具備し、上記第二の電源電圧が、上記ワードドライバ回路に供給
され、上記ワード線のローおよびハイの電圧がそれぞれ
上記第二の電圧と、外部から供給される電源電圧であ
り、上記メモリセルの転送ＭＯＳＦＥＴのしきい値電圧を駆
動ＭＯＳＦＥＴのしきい値電圧より小さくしたことを特
徴とした半導体記憶装置。
【請求項５】コンデンサーと接続されるとともに、少な
くとも第一のスイッチを介して第一の電流源が接続され
た第一のノードと、第二の電流源および第一のダイオードと接続されるとと
もに、少なくとも第二のスイッチを介して第二のダイオ
ード素子が接続された第二のノードと、上記第一のノードと第二のノードの電圧を比較してその
結果を上記第一及び第二のスイッチを制御する手段を用
いて第一のパルス状の電圧を発生する第一のパルス電圧
発生回路を具備し、上記第一のパルス状電圧を利用して、電源電圧よりも高
い電圧又は接地電圧よりも低い電圧を得る手段を半導体
基体上に集積したことを特徴とする半導体記憶装置。
【請求項６】請求項５に記載の上記第一のパルス電圧発
生回路と、上記第一のパルス状電圧の周波数よりも大き
な周波数の第二のパルス状電圧を発生する第二のパルス
電圧発生回路を具備し、半導体記憶装置が動作状態の時
には上記第二のパルス電圧発生回路を動作させ、半導体
記憶装置が待機状態の時には上記第二のパルス電圧発生
回路の動作を中止させる一方、上記第一のパルス電圧発
生回路を動作させてパルス状電圧を発生し、上記第一のパルス状電圧を利用して、電源電圧よりも大
きい電圧又は接地電圧よりも小さい電圧を得る手段を半
導体基体上に集積したことを特徴とする半導体記憶装
置。
【請求項７】第一導電型の２つの駆動ＭＯＳＦＥＴ及び
２つの転送ＭＯＳＦＥＴと、２つの抵抗又は薄膜トラン
ジスタからなる負荷素子、により構成されたスタティッ
ク型のメモリセルが半導体基体上にアレー状に形成さ
れ、上記駆動ＭＯＳＦＥＴのソース電極が第１動作電位
点に接続され、上記負荷素子の一方の電極が第２動作電
位点に接続された半導体記憶装置であって、上記半導体基体上には少なくとも上記転送ＭＯＳＦＥＴ
のゲート電極に接続されたワード線を駆動するためのワ
ードドライバと、上記２つの転送ＭＯＳＦＥＴにそれぞ
れ接続された一対のビット線と、上記ビット線の負荷素
子と、外部から供給される電源電圧よりも高い電圧の第
一の電圧を発生する第一の電圧発生回路を具備し、上記第一の電圧が、上記ワードドライバ回路に供給さ
れ、上記ワード線の電圧が第一の時間に上記外部から供給さ
れる電源電圧と同じあるいはそれよりも低い電圧に設定
され、上記ワード線の電圧が上記第一の時間よりも後の第二の
時間に上記第一の電圧となることを特徴とした半導体記
憶装置。
【請求項８】上記ビット線負荷を上記第二の時間の前に
非導通状態にし、上記メモリセルに上記ビット線を介し
て情報を書き込むのは少なくとも上記ワード線の電圧が
上記第一の電圧に設定されている時間を含むことを特徴
とした請求項７に記載の半導体記憶装置。