JP3047659B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は微細ＭＯＳトランジスタ
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。
【０００２】
【従来の技術】１９８９ インターナショナル シンポ
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。この場合に、
高速動作を維持するためには、動作電圧の低下に見合っ
てＭＯＳトランジスタのしきい電圧（ＶT）も低下させ
る必要がある。これは、動作速度は、ＭＯＳトランジス
タの実効ゲート電圧、すなわち動作電圧からＶTを差し
引いた値で支配され、この値が大きいほど高速だからで
ある。例えば、実効チャネル長が０．１５μｍ以下、チ
ップ内部の標準的動作電圧が１Ｖ、昇圧されたワード線
の電圧が１．７５Ｖ程度と予想される１６ギガビットＤ
ＲＡＭでは、トランジスタのＶT（チャネル幅μｍ，ド
レイン電流１０ｎＡで定義、接合温度２５℃の標準条
件、簡単のためにＰＭＯＳトランジスタのＶTは符号を
反転させて示す）は−０．０４Ｖともなる。しかし、動
作電圧が２Ｖ程度以下になり、ＶTを０．４Ｖ程度以下
にせざるを得なくなると、以下に述べるように、ＭＯＳ
トランジスタのサブスレッショルド特性（テーリング特
性）によって、トランジスタを完全にオフすることはも
はやできなくなり、直流電流が流れるという現象が生ず
る。
ジウム オン ブイ・エル・エス・アイ テクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。この場合に、
高速動作を維持するためには、動作電圧の低下に見合っ
てＭＯＳトランジスタのしきい電圧（ＶT）も低下させ
る必要がある。これは、動作速度は、ＭＯＳトランジス
タの実効ゲート電圧、すなわち動作電圧からＶTを差し
引いた値で支配され、この値が大きいほど高速だからで
ある。例えば、実効チャネル長が０．１５μｍ以下、チ
ップ内部の標準的動作電圧が１Ｖ、昇圧されたワード線
の電圧が１．７５Ｖ程度と予想される１６ギガビットＤ
ＲＡＭでは、トランジスタのＶT（チャネル幅μｍ，ド
レイン電流１０ｎＡで定義、接合温度２５℃の標準条
件、簡単のためにＰＭＯＳトランジスタのＶTは符号を
反転させて示す）は−０．０４Ｖともなる。しかし、動
作電圧が２Ｖ程度以下になり、ＶTを０．４Ｖ程度以下
にせざるを得なくなると、以下に述べるように、ＭＯＳ
トランジスタのサブスレッショルド特性（テーリング特
性）によって、トランジスタを完全にオフすることはも
はやできなくなり、直流電流が流れるという現象が生ず
る。
【０００３】図６に示す従来のＣＭＯＳインバータにつ
いて説明する。理想的には、入力信号ＩＮが低レベル
（＝ＶSS）の時はＮチャネルＭＯＳトランジスタＭNが
オフ、ＩＮが高レベル（＝ＶCC）の時はＰチャネルＭＯ
ＳトランジスタＭPがオフになり、いずれにしても出力
電圧が確定した状態では電流が流れることはない。しか
し、ＭＯＳトランジスタのＶTが低くなると、サブスレ
ッショルド特性を無視することができなくなる。
いて説明する。理想的には、入力信号ＩＮが低レベル
（＝ＶSS）の時はＮチャネルＭＯＳトランジスタＭNが
オフ、ＩＮが高レベル（＝ＶCC）の時はＰチャネルＭＯ
ＳトランジスタＭPがオフになり、いずれにしても出力
電圧が確定した状態では電流が流れることはない。しか
し、ＭＯＳトランジスタのＶTが低くなると、サブスレ
ッショルド特性を無視することができなくなる。
【０００４】図７に示すように、サブスレッショルド領
域におけるドレイン電流ＩDSは、ゲート・ソース間電圧
ＶGSの指数関数に比例し、次式で表される。
域におけるドレイン電流ＩDSは、ゲート・ソース間電圧
ＶGSの指数関数に比例し、次式で表される。
【０００５】
【数１】
【０００６】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ0、Ｗ0はＶTを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（ＶGS-log ＩDS特性の傾
きの逆数）である。したがって、ＶGS＝０でもサブスレ
ッショルド電流
ル幅、Ｉ0、Ｗ0はＶTを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（ＶGS-log ＩDS特性の傾
きの逆数）である。したがって、ＶGS＝０でもサブスレ
ッショルド電流
【０００７】
【数２】
【０００８】が流れる。図６のＣＭＯＳインバータでオ
フ状態のトランジスタはＶGS＝０であるから、非動作時
において高電源電圧ＶCCから接地電位である低電源電圧
ＶSSに向かって上記の電流ＩLが流れることになる。こ
のサブスレッショルド電流は、図７に示すように、しき
い電圧をＶTからＶT'に低下させると、ＩLからＩL'に指
数関数的に大きくなる。数２の上式から明らかなよう
に、サブスレッショルド電流を低減するためには、ＶT
を大きくするかＳを小さくすればよい。しかし、前者は
実効ゲート電圧の低下による速度の低下を招く。特に、
耐圧の点から微細化とともに動作電圧を低くしていく
と、速度低下は顕著になり、微細化の利点を生かせなく
なるので好ましくない。また後者は、室温動作を前提と
する限り、次の理由により困難である。テーリング係数
Ｓは、ゲート絶縁膜の容量ＣOXとゲート下の空乏層の容
量ＣDにより、次のように表される。
フ状態のトランジスタはＶGS＝０であるから、非動作時
において高電源電圧ＶCCから接地電位である低電源電圧
ＶSSに向かって上記の電流ＩLが流れることになる。こ
のサブスレッショルド電流は、図７に示すように、しき
い電圧をＶTからＶT'に低下させると、ＩLからＩL'に指
数関数的に大きくなる。数２の上式から明らかなよう
に、サブスレッショルド電流を低減するためには、ＶT
を大きくするかＳを小さくすればよい。しかし、前者は
実効ゲート電圧の低下による速度の低下を招く。特に、
耐圧の点から微細化とともに動作電圧を低くしていく
と、速度低下は顕著になり、微細化の利点を生かせなく
なるので好ましくない。また後者は、室温動作を前提と
する限り、次の理由により困難である。テーリング係数
Ｓは、ゲート絶縁膜の容量ＣOXとゲート下の空乏層の容
量ＣDにより、次のように表される。
【０００９】
【数３】
【００１０】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、ＣOX
およびＣDの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では６０ｍＶ以下にすることは困難である。
度、ｑは素電荷である。上式から明らかなように、ＣOX
およびＣDの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では６０ｍＶ以下にすることは困難である。
【００１１】
【発明が解決しようとする課題】以上述べた現象のため
に、多数のＭＯＳトランジスタで構成された半導体集積
回路の実質的な直流電流は著しく増大してしまう。特に
高温動作時には、ＶTが低くＳが大きくなるため、この
問題はさらに深刻になる。低電圧動作・低電力化が重要
である今後のコンピュータ等のダウンサイジング時代に
おいては、あるいは携帯用機器に必須である電池動作の
時代においては、このサブスレッショルド電流の増大は
本質的な問題である。
に、多数のＭＯＳトランジスタで構成された半導体集積
回路の実質的な直流電流は著しく増大してしまう。特に
高温動作時には、ＶTが低くＳが大きくなるため、この
問題はさらに深刻になる。低電圧動作・低電力化が重要
である今後のコンピュータ等のダウンサイジング時代に
おいては、あるいは携帯用機器に必須である電池動作の
時代においては、このサブスレッショルド電流の増大は
本質的な問題である。
【００１２】この問題を、代表的な半導体集積回路であ
るメモリを用いてさらに説明する。メモリＬＳＩ、例え
ばダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）では図８に示すように、メモリアレーＭＡ内の任意
のメモリセルＭＣを選択するために、行線（ワード線Ｗ
Ｌ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）と
ワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の
信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを
駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を
選択するＹデコーダ（ＹＤＥＣ）から構成される。さら
にこれらの回路を制御するための周辺回路（ＰＲ）が内
蔵されている。これらの回路の主要部は、動作時や待機
時あるいは電池バックアップ時などでの低消費電力化の
ために、上述のＣＭＯＳ論理回路を基本にした回路構成
になっている。しかし、トランジスタのしきい値電圧Ｖ
T（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの絶対値は等しく、ＶTと仮定する。）
が低下してくると、上述の理由で貫通電流が激増してく
る。特にデコーダとドライバあるいは周辺回路部でそれ
が顕著になる。これらを構成する回路数が圧倒的に多
く、しかも特殊な機能をもつためである。例えば、デコ
ーダやドライバについてみると、アドレス信号によって
多数の同じ形式の回路の中から少数の特定の回路を選択
し駆動する。ＶTが十分大きければ、多数の非選択回路
は完全にカットして、すなわち貫通電流を実質的に零に
したまま、この選択・駆動がなされる。一般にメモリの
記憶容量が増加すると、このデコーダやドライバの数は
増えるが、非選択回路に貫通電流が流れない限り、記憶
容量が増大しても全体の電流が増えることはない。しか
し、これが可能なのはＶTが大きい場合だけで、上述の
ように低くなると貫通電流は激増する。同様にチップ全
体が非選択（待機状態）の場合、従来はチップ内のほと
んどの回路をオフにして、電源電流を極力小さくできて
いたが、もはやこれは不可能となる。この問題はメモリ
ＬＳＩに限らず、メモリを内蔵するＣＭＯＳ論理回路を
基本にした全ての半導体集積回路で共通である。
るメモリを用いてさらに説明する。メモリＬＳＩ、例え
ばダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）では図８に示すように、メモリアレーＭＡ内の任意
のメモリセルＭＣを選択するために、行線（ワード線Ｗ
Ｌ）を選択・駆動するためのＸデコーダ（ＸＤＥＣ）と
ワードドライバ（ＷＤ）ならびに列線（データ線Ｄ）の
信号を増幅するセンスアンプ（ＳＡ）とセンスアンプを
駆動するセンスアンプ駆動回路（ＳＡＤ）および列線を
選択するＹデコーダ（ＹＤＥＣ）から構成される。さら
にこれらの回路を制御するための周辺回路（ＰＲ）が内
蔵されている。これらの回路の主要部は、動作時や待機
時あるいは電池バックアップ時などでの低消費電力化の
ために、上述のＣＭＯＳ論理回路を基本にした回路構成
になっている。しかし、トランジスタのしきい値電圧Ｖ
T（以下、簡単のためにＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの絶対値は等しく、ＶTと仮定する。）
が低下してくると、上述の理由で貫通電流が激増してく
る。特にデコーダとドライバあるいは周辺回路部でそれ
が顕著になる。これらを構成する回路数が圧倒的に多
く、しかも特殊な機能をもつためである。例えば、デコ
ーダやドライバについてみると、アドレス信号によって
多数の同じ形式の回路の中から少数の特定の回路を選択
し駆動する。ＶTが十分大きければ、多数の非選択回路
は完全にカットして、すなわち貫通電流を実質的に零に
したまま、この選択・駆動がなされる。一般にメモリの
記憶容量が増加すると、このデコーダやドライバの数は
増えるが、非選択回路に貫通電流が流れない限り、記憶
容量が増大しても全体の電流が増えることはない。しか
し、これが可能なのはＶTが大きい場合だけで、上述の
ように低くなると貫通電流は激増する。同様にチップ全
体が非選択（待機状態）の場合、従来はチップ内のほと
んどの回路をオフにして、電源電流を極力小さくできて
いたが、もはやこれは不可能となる。この問題はメモリ
ＬＳＩに限らず、メモリを内蔵するＣＭＯＳ論理回路を
基本にした全ての半導体集積回路で共通である。
【００１３】従って本発明の目的とするところは、ＭＯ
Ｓトランジスタを微細化しても高速・低電力の半導体集
積回路装置を提供すること、特にメモリあるいはメモリ
を内蔵する半導体集積回路装置において問題となるワー
ドドライバ，デコーダなどの貫通電流を低減することに
ある。なお、貫通電流に関する特許出願としては、特開
昭６０―１６７５２３号、特開平５―１０８１９４号、
特開平５―２１０９７６号、特開平６―２９８３４号、
特開平５―２６８０６５号、特開平５―２９１９２９
号、特開平５―３４７５５０号、特開平６―５３４９６
号、特開平６―１２０４３９、特開平６―２０３５５８
等がある。
Ｓトランジスタを微細化しても高速・低電力の半導体集
積回路装置を提供すること、特にメモリあるいはメモリ
を内蔵する半導体集積回路装置において問題となるワー
ドドライバ，デコーダなどの貫通電流を低減することに
ある。なお、貫通電流に関する特許出願としては、特開
昭６０―１６７５２３号、特開平５―１０８１９４号、
特開平５―２１０９７６号、特開平６―２９８３４号、
特開平５―２６８０６５号、特開平５―２９１９２９
号、特開平５―３４７５５０号、特開平６―５３４９６
号、特開平６―１２０４３９、特開平６―２０３５５８
等がある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、多数の同種の回路から構成されており、所望の時間
帯には少数の回路だけが選択的に動作し、残りは非選択
状態を保つような半導体集積回路において、上記多数の
回路を少なくとも１個以上のブロックとし、該ブロック
に対応して給電線を設け、この給電線に選択的に所望の
動作電圧を与える。その選択機能は、アドレス信号、活
性時と待機時などの動作モードを指定する信号あるいは
活性時間帯内でのある特定時間帯を指定する信号、もし
くはそれらの組み合わせ信号により実現される。
に、多数の同種の回路から構成されており、所望の時間
帯には少数の回路だけが選択的に動作し、残りは非選択
状態を保つような半導体集積回路において、上記多数の
回路を少なくとも１個以上のブロックとし、該ブロック
に対応して給電線を設け、この給電線に選択的に所望の
動作電圧を与える。その選択機能は、アドレス信号、活
性時と待機時などの動作モードを指定する信号あるいは
活性時間帯内でのある特定時間帯を指定する信号、もし
くはそれらの組み合わせ信号により実現される。
【００１５】
【作用】トランジスタのしきい値電圧が低くても、非選
択回路に流れる貫通電流を最小化できる。
択回路に流れる貫通電流を最小化できる。
【００１６】
【実施例】まず、本発明をＤＲＡＭのワードドライバ
（図８中ＷＤ）に適用した例について説明する。ワード
線が選択され所要のワード電圧ＶCHがワード線に印加さ
れた後の状態を例にとると、図９に示す従来の構成で
は、ＶTが十分高くありさえすれば、すべてのＣＭＯＳ
ドライバには貫通電流が流れない。しかし、ＶTが０．
４Ｖ程度以下と低くなると、ワードドライバに貫通電流
が流れるようになり、大容量化しワードドライバ数
（ｒ）が増加すると共にこの大きさは無視できなくな
る。この貫通電流の合計ＩAは、
（図８中ＷＤ）に適用した例について説明する。ワード
線が選択され所要のワード電圧ＶCHがワード線に印加さ
れた後の状態を例にとると、図９に示す従来の構成で
は、ＶTが十分高くありさえすれば、すべてのＣＭＯＳ
ドライバには貫通電流が流れない。しかし、ＶTが０．
４Ｖ程度以下と低くなると、ワードドライバに貫通電流
が流れるようになり、大容量化しワードドライバ数
（ｒ）が増加すると共にこの大きさは無視できなくな
る。この貫通電流の合計ＩAは、
【００１７】
【数４】
【００１８】と表せる。ここで、図２に示すようにＶT
は電流値Ｉ0で定義したしきい値電圧、Ｓはテーリング
係数である。ワードドライバ電源ＶCHは通常、外部電源
をチップ内部で昇圧して供給されるので、電流駆動能力
には限界があり、ＩAが大きくなると処理できなくな
る。これを解決する方法として、（１）ワードドライバ
の給電線に所要の電圧を所望の期間だけ印加する方法、
（２）ワードドライバ群を複数のドライバからなる多数
のブロックに分けて、所要の電圧を選択したい特定ブロ
ックにのみ印加する方法、（３）両者を組み合わせた方
法、がある。
は電流値Ｉ0で定義したしきい値電圧、Ｓはテーリング
係数である。ワードドライバ電源ＶCHは通常、外部電源
をチップ内部で昇圧して供給されるので、電流駆動能力
には限界があり、ＩAが大きくなると処理できなくな
る。これを解決する方法として、（１）ワードドライバ
の給電線に所要の電圧を所望の期間だけ印加する方法、
（２）ワードドライバ群を複数のドライバからなる多数
のブロックに分けて、所要の電圧を選択したい特定ブロ
ックにのみ印加する方法、（３）両者を組み合わせた方
法、がある。
【００１９】図１０は、ワードドライバの給電線に所要
の電圧を所望の期間だけ印加し、サブスレッショルド電
流が流れる時間を限定した実施例である。ドライバの論
理入力が確定した後にブロックの共通給電線に所要のワ
ード電圧を供給することに特長がある。図１１に示す動
作タイミングに従い、ワードドライバを構成するＰＭＯ
Ｓトランジスタの電圧関係に着目して、動作を説明す
る。ＮＭＯＳトランジスタとキャパシタ（蓄積容量）か
らなる周知のＤＲＡＭ用メモリセルの場合、非選択状態
のすべてのワード線の電圧はＶSS（０Ｖ）でなければな
らないために、選択しようとするワードドライバを含む
全てのワードドライバ内の該ＰＭＯＳトランジスタのゲ
ート電圧はＶCHである。次に選択動作が始まると選択ド
ライバ（＃１）のＰＭＯＳトランジスタのゲートＮX1だ
けが０Ｖとなる。このとき、その他のワードドライバ
（＃２〜＃ｒ）ではＶCHのままであり、これですべての
ワードドライバのＰＭＯＳトランジスタのゲート電圧が
確定する。今、ＰＭＯＳトランジスタのソースが接続さ
れた共通給電線ＰBの電圧を、上述したＰＭＯＳトラン
ジスタのゲート電圧が確定する前までは、該ＰＭＯＳト
ランジスタのサブスレッショルド電流が無視できる程度
に、ＶCHよりも低いある電圧以下、極端な場合には０Ｖ
に設定しておく。ここで、ある電圧とは、ＰＭＯＳトラ
ンジスタのＶTに対して、ＶCH−（０．４Ｖ−ＶT）程度
である。なぜなら、ＰＭＯＳトランジスタのサブスレッ
ショルド電流を無視できる程度に小さくするためには、
ゲート−ソース間の電圧からＶTを引いた実効ゲート電
圧が、前述したように０．４Ｖ程度必要だからである。
例えば、１６ギガビットＤＲＡＭでは、前述したように
ＶCH＝１．７５Ｖ，ＶT＝−０．０４Ｖ程度なので、こ
こでいうある電圧は、１．３１Ｖ程度である。ゲート電
圧確定後に共通給電線ＰBをＶCHに上げると、選択ワー
ド線には対応したＰＭＯＳトランジスタからＶCHの電圧
が印加される。所望の期間印加した後、すべてのワード
ドライバでＰＭＯＳトランジスタのゲート電圧をＶCHに
すると、選択ワード線は対応するＮＭＯＳトランジスタ
によって０Ｖに放電する。その後に、共通給電線ＰBの
電圧を再び上述したある電圧以下に降下させる。このよ
うな駆動法によって、共通駆動線にＶCHが印加されてい
る期間中には非選択ワードドライバのＰＭＯＳトランジ
スタにはサブスレッショルド電流は依然として流れ続け
るという問題点があるが、それ以外の時間帯には外電流
が流れることはない。なお、共通給電線に所要のワード
電圧を印加した後にドライバの論理入力が確定しても、
ワード線には正常な電圧が得られる。この場合には、給
電線にワード電圧を印加してからドライバの論理入力が
確定するまでの期間は、すべてのワードドライバにサブ
スレッショルド電流が無駄に流れる。これに対して、論
理入力が確定してから共通給電線にワード電圧を印加す
る方法では、この期間の無駄な電流は削減できる。ただ
し、やや低速な動作となる。共通給電線の寄生容量が大
きいために、この部分での立ち上がり時間が長く必要と
なり、その分だけアクセス時間が遅くなるためである。
の電圧を所望の期間だけ印加し、サブスレッショルド電
流が流れる時間を限定した実施例である。ドライバの論
理入力が確定した後にブロックの共通給電線に所要のワ
ード電圧を供給することに特長がある。図１１に示す動
作タイミングに従い、ワードドライバを構成するＰＭＯ
Ｓトランジスタの電圧関係に着目して、動作を説明す
る。ＮＭＯＳトランジスタとキャパシタ（蓄積容量）か
らなる周知のＤＲＡＭ用メモリセルの場合、非選択状態
のすべてのワード線の電圧はＶSS（０Ｖ）でなければな
らないために、選択しようとするワードドライバを含む
全てのワードドライバ内の該ＰＭＯＳトランジスタのゲ
ート電圧はＶCHである。次に選択動作が始まると選択ド
ライバ（＃１）のＰＭＯＳトランジスタのゲートＮX1だ
けが０Ｖとなる。このとき、その他のワードドライバ
（＃２〜＃ｒ）ではＶCHのままであり、これですべての
ワードドライバのＰＭＯＳトランジスタのゲート電圧が
確定する。今、ＰＭＯＳトランジスタのソースが接続さ
れた共通給電線ＰBの電圧を、上述したＰＭＯＳトラン
ジスタのゲート電圧が確定する前までは、該ＰＭＯＳト
ランジスタのサブスレッショルド電流が無視できる程度
に、ＶCHよりも低いある電圧以下、極端な場合には０Ｖ
に設定しておく。ここで、ある電圧とは、ＰＭＯＳトラ
ンジスタのＶTに対して、ＶCH−（０．４Ｖ−ＶT）程度
である。なぜなら、ＰＭＯＳトランジスタのサブスレッ
ショルド電流を無視できる程度に小さくするためには、
ゲート−ソース間の電圧からＶTを引いた実効ゲート電
圧が、前述したように０．４Ｖ程度必要だからである。
例えば、１６ギガビットＤＲＡＭでは、前述したように
ＶCH＝１．７５Ｖ，ＶT＝−０．０４Ｖ程度なので、こ
こでいうある電圧は、１．３１Ｖ程度である。ゲート電
圧確定後に共通給電線ＰBをＶCHに上げると、選択ワー
ド線には対応したＰＭＯＳトランジスタからＶCHの電圧
が印加される。所望の期間印加した後、すべてのワード
ドライバでＰＭＯＳトランジスタのゲート電圧をＶCHに
すると、選択ワード線は対応するＮＭＯＳトランジスタ
によって０Ｖに放電する。その後に、共通給電線ＰBの
電圧を再び上述したある電圧以下に降下させる。このよ
うな駆動法によって、共通駆動線にＶCHが印加されてい
る期間中には非選択ワードドライバのＰＭＯＳトランジ
スタにはサブスレッショルド電流は依然として流れ続け
るという問題点があるが、それ以外の時間帯には外電流
が流れることはない。なお、共通給電線に所要のワード
電圧を印加した後にドライバの論理入力が確定しても、
ワード線には正常な電圧が得られる。この場合には、給
電線にワード電圧を印加してからドライバの論理入力が
確定するまでの期間は、すべてのワードドライバにサブ
スレッショルド電流が無駄に流れる。これに対して、論
理入力が確定してから共通給電線にワード電圧を印加す
る方法では、この期間の無駄な電流は削減できる。ただ
し、やや低速な動作となる。共通給電線の寄生容量が大
きいために、この部分での立ち上がり時間が長く必要と
なり、その分だけアクセス時間が遅くなるためである。
【００２０】図１２ならびに図１３は、上述した問題点
を解決する概念的実施例で、ワードドライバ群を複数の
ドライバからなる多数のブロックに分割し、サブスレッ
ショルド電流を選択されたブロックだけに限定したこと
に特長がある。すなわち、分割数に逆比例して該電流を
低減できる。図１２は、ｎ個のワードドライバからなる
ブロックｍ個を１次元配置したもの（ただし、ｍ・ｎ＝
ｒ）で、図１０に示した実施例に比べて１／ｍだけサブ
スレッショルド電流を小さくできる。図１３は、ｌ（小
文字のエル）個のワードドライバからなるブロックをｋ
（以下ではボルツマン定数ではない）個だけ行方向に、
またｊ個だけ列方向に２次元（マトリクス）配置したも
の（ただし、ｊ・ｋ・ｌ＝ｒ）である。この構成では、
図１０に示した実施例に比べて１／（ｊ・ｋ）だけサブ
スレッショルド電流を小さくできる。図１２の１次元配
置は図１３の２次元配置についての説明から自明となる
ので、以下では２次元配置を例にさらにいくつかの実施
例をもとに詳細に説明する。
を解決する概念的実施例で、ワードドライバ群を複数の
ドライバからなる多数のブロックに分割し、サブスレッ
ショルド電流を選択されたブロックだけに限定したこと
に特長がある。すなわち、分割数に逆比例して該電流を
低減できる。図１２は、ｎ個のワードドライバからなる
ブロックｍ個を１次元配置したもの（ただし、ｍ・ｎ＝
ｒ）で、図１０に示した実施例に比べて１／ｍだけサブ
スレッショルド電流を小さくできる。図１３は、ｌ（小
文字のエル）個のワードドライバからなるブロックをｋ
（以下ではボルツマン定数ではない）個だけ行方向に、
またｊ個だけ列方向に２次元（マトリクス）配置したも
の（ただし、ｊ・ｋ・ｌ＝ｒ）である。この構成では、
図１０に示した実施例に比べて１／（ｊ・ｋ）だけサブ
スレッショルド電流を小さくできる。図１２の１次元配
置は図１３の２次元配置についての説明から自明となる
ので、以下では２次元配置を例にさらにいくつかの実施
例をもとに詳細に説明する。
【００２１】図１４は２次元配置の代表的選択方式の実
施例で、図１５はその動作タイミング図である。選択し
たいブロック、例えばＢ1,1に対応する行線（ＰS1）に
所要のワード電圧ＶCHを印加し、対応する列線（ΦB1）
には０Ｖを印加する。ブロック選択ＰＭＯＳトランジス
タＱ1,1はオンとなり、Ｂ1,1に属する給電線（Ｐ1,1）
はＶCHに充電される。Ｂ1,1に属するワードドライバを
構成するＰＭＯＳトランジスタのゲート電圧は既に確定
しているので、それに応じて選択されたワード線にＶCH
が印加される。もちろん前述したように、Ｐ1,1にＶCH
を印加した後に上述のゲート電圧が確定してもワード線
を正常に駆動できる。所望の期間だけ印加した後、Ｐ11
はそれに接続されているＮＭＯＳトランジスタで０Ｖに
放電される。非選択ブロックに属する給電線は０Ｖのま
まである。ここで簡単のために、ブロック選択ＰＭＯＳ
トランジスタならびに給電線放電用ＮＭＯＳトランジス
タのＶTを充分高く（０．４Ｖ程度）選んだ場合を考え
る。非選択ブロックの給電線は常に０Ｖなので、非選択
ブロック中のワードドライバにはサブスレッショルド電
流は流れない。したがって、全体の貫通電流を、ほぼ選
択ブロック内のｌ個のワードドライバの貫通電流だけと
大幅に低減できる。また、給電線が分割され、分割され
た寄生容量の小さい給電線を駆動すれば良いので、図１
０に示した実施例に比べて高速に動作できる。
施例で、図１５はその動作タイミング図である。選択し
たいブロック、例えばＢ1,1に対応する行線（ＰS1）に
所要のワード電圧ＶCHを印加し、対応する列線（ΦB1）
には０Ｖを印加する。ブロック選択ＰＭＯＳトランジス
タＱ1,1はオンとなり、Ｂ1,1に属する給電線（Ｐ1,1）
はＶCHに充電される。Ｂ1,1に属するワードドライバを
構成するＰＭＯＳトランジスタのゲート電圧は既に確定
しているので、それに応じて選択されたワード線にＶCH
が印加される。もちろん前述したように、Ｐ1,1にＶCH
を印加した後に上述のゲート電圧が確定してもワード線
を正常に駆動できる。所望の期間だけ印加した後、Ｐ11
はそれに接続されているＮＭＯＳトランジスタで０Ｖに
放電される。非選択ブロックに属する給電線は０Ｖのま
まである。ここで簡単のために、ブロック選択ＰＭＯＳ
トランジスタならびに給電線放電用ＮＭＯＳトランジス
タのＶTを充分高く（０．４Ｖ程度）選んだ場合を考え
る。非選択ブロックの給電線は常に０Ｖなので、非選択
ブロック中のワードドライバにはサブスレッショルド電
流は流れない。したがって、全体の貫通電流を、ほぼ選
択ブロック内のｌ個のワードドライバの貫通電流だけと
大幅に低減できる。また、給電線が分割され、分割され
た寄生容量の小さい給電線を駆動すれば良いので、図１
０に示した実施例に比べて高速に動作できる。
【００２２】図１は、２次元配置の選択方式の他の実施
例である。図１４に示した実施例と同様に、行の給電線
（例えばＰS1）と列の制御線（例えばΦB1）で交点のブ
ロックだけを選択する。図４に示した実施例と異なる点
は以下の通りである。図４では、選択されていない状態
における各ブロックの給電線の電圧は０Ｖで、ブロック
の選択動作が開始されてからも非選択ブロックの給電線
は全て０Ｖである。いずれかひとつのブロックを選択す
るとき、その給電線の電圧を０ＶからＶCHまで充電しな
ければならないため、低速でかつ過渡電流が大きくなる
欠点がある。これを解決するためには、あるブロックが
非選択状態から選択状態になるとき、その給電線の電圧
変化ができるだけ小さく、なおかつ他の非選択ブロック
のサブスレッショルド電流が無視できるほど小さく抑え
られていることが望ましい。図１に示す実施例は、これ
を実現するもので、以下の二つの特長を持つ。 （１）ドライバをブロックに分けた階層型給電線：それ
ぞれｌ個のワードドライバからなるブロックをｊ・ｋ個
設けて、マトリクス状に配置する。それらをｋ個ずつに
分け、ｊ個のセクタとする。各ブロックの給電線ＰB1〜
ＰBkを、ブロック選択トランジスタＱB1〜ＱBkを介し
て、セクタの給電線（例えばＰS1）に接続する。また、
各セクタの給電線ＰS1〜ＰSjを、セクタ選択トランジス
タＱS1〜ＱSjを介して、給電線Ｐに接続する。さらに、
Ｐを動作モードと待機モードを選択するトランジスタＱ
を介して、ワード電圧ＶCHの給電線に接続する。 （２）階層的なゲート幅の設定：ブロック選択トランジ
スタのゲート幅（ｄ・Ｗ）を、ブロック内のワードドラ
イバトランジスタのゲート幅の合計（ｌ・Ｗ）よりも十
分小さく選んでおく（ｄ≪ｌ）。また、セクタ選択トラ
ンジスタのゲート幅（ｅ・Ｗ）を、セクタ内のブロック
選択トランジスタのゲート幅の合計（ｋ・ｄ・Ｗ）より
も十分小さく選んでおく（ｅ≪ｋ・ｄ）。さらに、Ｑの
ゲート幅（ｆ・Ｗ）を、全セクタ選択トランジスタのゲ
ート幅の合計（ｊ・ｅ・Ｗ）よりも十分小さく選んでお
く（ｆ≪ｊ・ｅ）。
例である。図１４に示した実施例と同様に、行の給電線
（例えばＰS1）と列の制御線（例えばΦB1）で交点のブ
ロックだけを選択する。図４に示した実施例と異なる点
は以下の通りである。図４では、選択されていない状態
における各ブロックの給電線の電圧は０Ｖで、ブロック
の選択動作が開始されてからも非選択ブロックの給電線
は全て０Ｖである。いずれかひとつのブロックを選択す
るとき、その給電線の電圧を０ＶからＶCHまで充電しな
ければならないため、低速でかつ過渡電流が大きくなる
欠点がある。これを解決するためには、あるブロックが
非選択状態から選択状態になるとき、その給電線の電圧
変化ができるだけ小さく、なおかつ他の非選択ブロック
のサブスレッショルド電流が無視できるほど小さく抑え
られていることが望ましい。図１に示す実施例は、これ
を実現するもので、以下の二つの特長を持つ。 （１）ドライバをブロックに分けた階層型給電線：それ
ぞれｌ個のワードドライバからなるブロックをｊ・ｋ個
設けて、マトリクス状に配置する。それらをｋ個ずつに
分け、ｊ個のセクタとする。各ブロックの給電線ＰB1〜
ＰBkを、ブロック選択トランジスタＱB1〜ＱBkを介し
て、セクタの給電線（例えばＰS1）に接続する。また、
各セクタの給電線ＰS1〜ＰSjを、セクタ選択トランジス
タＱS1〜ＱSjを介して、給電線Ｐに接続する。さらに、
Ｐを動作モードと待機モードを選択するトランジスタＱ
を介して、ワード電圧ＶCHの給電線に接続する。 （２）階層的なゲート幅の設定：ブロック選択トランジ
スタのゲート幅（ｄ・Ｗ）を、ブロック内のワードドラ
イバトランジスタのゲート幅の合計（ｌ・Ｗ）よりも十
分小さく選んでおく（ｄ≪ｌ）。また、セクタ選択トラ
ンジスタのゲート幅（ｅ・Ｗ）を、セクタ内のブロック
選択トランジスタのゲート幅の合計（ｋ・ｄ・Ｗ）より
も十分小さく選んでおく（ｅ≪ｋ・ｄ）。さらに、Ｑの
ゲート幅（ｆ・Ｗ）を、全セクタ選択トランジスタのゲ
ート幅の合計（ｊ・ｅ・Ｗ）よりも十分小さく選んでお
く（ｆ≪ｊ・ｅ）。
【００２３】動作時には、ＱとＱS1及びＱB1をオンにし
て、選択ワードドライバ（＃１）を含むブロックＢ1及
びＢ1を含むセクタＳ1に対応した給電線ＰB1及びＰS1に
ＶCHを供給する。ここで、すべてのトランジスタのＶT
は、同じ低い値と仮定する。この構成により、非選択セ
クタ（Ｓ2〜Ｓj）のそれぞれ全体の貫通電流は、対応し
たセクタ選択トランジスタ（ＱS2〜ＱSj）１個のサブス
レッショルド電流に等しくなる。また、選択セクタ（Ｓ
1）内の非選択ブロック（Ｂ2〜Ｂk）の各々の貫通電流
は、対応したブロック選択トランジスタ（ＱB2〜ＱBk）
１個のサブスレッショルド電流に等しくなる。なぜな
ら、サブスレッショルド電流はトランジスタのゲート幅
に比例するから、例えばＳ1内の非選択ブロックで仮に
ｌ・ｉの電流が流れようとしても、結局は全体の貫通電
流は、ブロック選択トランジスタのサブスレッショルド
電流（ｄ・ｉ）に制限されるためである。したがって、
全貫通電流ＩAは、表１に示すようにほぼ（ｌ＋ｋ・ｄ
＋ｊ・ｅ）ｉとなる。ＩAを小さくするためには、ｌと
（ｋ・ｄ）及び（ｊ・ｅ）を同程度の値に設定するのが
よい。ここで、ｄ，ｅ，ｆを４程度にしておけば、直列
トランジスタ（Ｑ，ＱS1，ＱB1）の速度並びにチップ面
積に与える影響は小さくできる。
て、選択ワードドライバ（＃１）を含むブロックＢ1及
びＢ1を含むセクタＳ1に対応した給電線ＰB1及びＰS1に
ＶCHを供給する。ここで、すべてのトランジスタのＶT
は、同じ低い値と仮定する。この構成により、非選択セ
クタ（Ｓ2〜Ｓj）のそれぞれ全体の貫通電流は、対応し
たセクタ選択トランジスタ（ＱS2〜ＱSj）１個のサブス
レッショルド電流に等しくなる。また、選択セクタ（Ｓ
1）内の非選択ブロック（Ｂ2〜Ｂk）の各々の貫通電流
は、対応したブロック選択トランジスタ（ＱB2〜ＱBk）
１個のサブスレッショルド電流に等しくなる。なぜな
ら、サブスレッショルド電流はトランジスタのゲート幅
に比例するから、例えばＳ1内の非選択ブロックで仮に
ｌ・ｉの電流が流れようとしても、結局は全体の貫通電
流は、ブロック選択トランジスタのサブスレッショルド
電流（ｄ・ｉ）に制限されるためである。したがって、
全貫通電流ＩAは、表１に示すようにほぼ（ｌ＋ｋ・ｄ
＋ｊ・ｅ）ｉとなる。ＩAを小さくするためには、ｌと
（ｋ・ｄ）及び（ｊ・ｅ）を同程度の値に設定するのが
よい。ここで、ｄ，ｅ，ｆを４程度にしておけば、直列
トランジスタ（Ｑ，ＱS1，ＱB1）の速度並びにチップ面
積に与える影響は小さくできる。
【００２４】例えば待機時には、Ｑ，Ｑ1〜Ｑkをすべて
ほとんどオフの状態にする。全体の貫通電流ＩSはＱの
サブスレッショルド電流と等しくなり、従来に比べｆ／
ｊ・ｋ・ｌだけ小さくできる。なお、ブロックの給電線
の電圧は、ｊ・ｋ・ｌ・Ｗとｆ・Ｗの比とテーリング係
数によって定まるΔＶだけＶCHから下がり、図２に示す
ようになる。
ほとんどオフの状態にする。全体の貫通電流ＩSはＱの
サブスレッショルド電流と等しくなり、従来に比べｆ／
ｊ・ｋ・ｌだけ小さくできる。なお、ブロックの給電線
の電圧は、ｊ・ｋ・ｌ・Ｗとｆ・Ｗの比とテーリング係
数によって定まるΔＶだけＶCHから下がり、図２に示す
ようになる。
【００２５】表１には、数値例として１６ギガビットＤ
ＲＡＭを想定して得られた電流値も示している。そこで
用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが
流れる電圧で定義したしきい値電圧ＶTが−０．１２
Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度
Ｔが７５℃，実効ゲート長Ｌeffが０．１５μｍ，ゲー
ト酸化膜厚ＴOXが４ｎｍ，ワード電圧ＶCHが１．７５
Ｖ，電源電圧ＶCCが１Ｖである。本発明により、サブス
レッショルド電流が従来の約７００ｍＡから、動作時で
は約３５０分の１の約２ｍＡに、待機時では約３３００
０分の１の約２０μＡに低減できる。
ＲＡＭを想定して得られた電流値も示している。そこで
用いたパラメータは、ゲート幅５μｍで電流１０ｎＡが
流れる電圧で定義したしきい値電圧ＶTが−０．１２
Ｖ，テーリング係数Ｓが９７ｍＶ／ｄｅｃ．，接合温度
Ｔが７５℃，実効ゲート長Ｌeffが０．１５μｍ，ゲー
ト酸化膜厚ＴOXが４ｎｍ，ワード電圧ＶCHが１．７５
Ｖ，電源電圧ＶCCが１Ｖである。本発明により、サブス
レッショルド電流が従来の約７００ｍＡから、動作時で
は約３５０分の１の約２ｍＡに、待機時では約３３００
０分の１の約２０μＡに低減できる。
【００２６】
【表１】
【００２７】図３は、動作波形の模式図である。待機時
（Φ，ΦS1〜ΦSj，ΦB1〜ΦBk：Ｖ CH）には、ＱとＱS1
〜ＱSj及びＱB1〜ＱBkがほとんどオフになっているの
で、ＰはＶCHよりも低い電圧ＶCH−ΔＶ"になってお
り、ＰS1〜ＰSjはより低い電圧ＶCH−ΔＶ'に、ＰB1〜
ＰBkはそれよりもさらに低い電圧ＶCH−ΔＶになってい
る。すべてのワード線は、ＰB1〜ＰBkの電圧と無関係に
ＶSSに固定されている。外部クロック信号／ＲＡＳ（こ
こで「／」はバー信号を示す）がオンになると、まずΦ
でＱがオンになり、Ｐの寄生容量Ｃをｔ1時間充電しＶ
CHにする。次に、ΦS1でＱS1がオンになり、ＰS1の寄生
容量ＣS1をｔ2時間充電しＶCHにする。また、ΦB1でＱ
B1がオンになり、ＰB1の寄生容量ＣB1をｔ3時間充電し
ＶCHにする。このとき、ＱS2〜ＱSj及びＱB2〜ＱBkはほ
とんどオフのままである。その後、Ｘデコーダ出力信号
Ｘ1によりワードドライバ＃１が選択され、ワード線が
駆動される。／ＲＡＳがオフになると、ＱとＱS1及びＱ
B1はオフになる。Ｐ，ＰS1，ＰB1は、長時間が経過する
と、それぞれＶCH−ΔＶ"，ＶCH−ΔＶ'，ＶCH−ΔＶと
なる。ここで、アクセス時間を損なうことなく、給電線
（Ｐ，Ｐ1）をＶCHに充電できる。なぜなら、Ｃが大き
くてもΔＶ"は数百ｍＶ程度と小さく、しかも／ＲＡＳ
がオンした直後からＰの充電時間（ｔ1）を十分とれる
からである。また、セクタやブロックに分割されている
のでＣS1，ＣB1が比較的小さいため、ＰS1，ＰB1の充電
時間（ｔ2，ｔ3）は短くできるからである。
（Φ，ΦS1〜ΦSj，ΦB1〜ΦBk：Ｖ CH）には、ＱとＱS1
〜ＱSj及びＱB1〜ＱBkがほとんどオフになっているの
で、ＰはＶCHよりも低い電圧ＶCH−ΔＶ"になってお
り、ＰS1〜ＰSjはより低い電圧ＶCH−ΔＶ'に、ＰB1〜
ＰBkはそれよりもさらに低い電圧ＶCH−ΔＶになってい
る。すべてのワード線は、ＰB1〜ＰBkの電圧と無関係に
ＶSSに固定されている。外部クロック信号／ＲＡＳ（こ
こで「／」はバー信号を示す）がオンになると、まずΦ
でＱがオンになり、Ｐの寄生容量Ｃをｔ1時間充電しＶ
CHにする。次に、ΦS1でＱS1がオンになり、ＰS1の寄生
容量ＣS1をｔ2時間充電しＶCHにする。また、ΦB1でＱ
B1がオンになり、ＰB1の寄生容量ＣB1をｔ3時間充電し
ＶCHにする。このとき、ＱS2〜ＱSj及びＱB2〜ＱBkはほ
とんどオフのままである。その後、Ｘデコーダ出力信号
Ｘ1によりワードドライバ＃１が選択され、ワード線が
駆動される。／ＲＡＳがオフになると、ＱとＱS1及びＱ
B1はオフになる。Ｐ，ＰS1，ＰB1は、長時間が経過する
と、それぞれＶCH−ΔＶ"，ＶCH−ΔＶ'，ＶCH−ΔＶと
なる。ここで、アクセス時間を損なうことなく、給電線
（Ｐ，Ｐ1）をＶCHに充電できる。なぜなら、Ｃが大き
くてもΔＶ"は数百ｍＶ程度と小さく、しかも／ＲＡＳ
がオンした直後からＰの充電時間（ｔ1）を十分とれる
からである。また、セクタやブロックに分割されている
のでＣS1，ＣB1が比較的小さいため、ＰS1，ＰB1の充電
時間（ｔ2，ｔ3）は短くできるからである。
【００２８】以上の説明では、トランジスタのサブスト
レート（基板）の接続に触れなかったが、ＰＭＯＳトラ
ンジスタのサブストレートを全てＶCHに接続するのが望
ましい。その方が、ドレインを接続する給電線にサブス
トレートも接続するよりも、給電線の充電に要する電荷
が小さく充電時間が短くなる。前述のように非選択ブロ
ックの給電線はＶCHからΔＶだけ低下したときに、基板
バイアス効果により非選択ブロック内のＰＭＯＳトラン
ジスタのしきい電圧が高くなるためである。ソースがゲ
ートよりも低い電圧になる上に、しきい電圧が高くなる
ことによって、サブストレートがドレインと同じ電圧の
場合に比べ、小さなΔＶで同じ電流低減効果が得られ
る。
レート（基板）の接続に触れなかったが、ＰＭＯＳトラ
ンジスタのサブストレートを全てＶCHに接続するのが望
ましい。その方が、ドレインを接続する給電線にサブス
トレートも接続するよりも、給電線の充電に要する電荷
が小さく充電時間が短くなる。前述のように非選択ブロ
ックの給電線はＶCHからΔＶだけ低下したときに、基板
バイアス効果により非選択ブロック内のＰＭＯＳトラン
ジスタのしきい電圧が高くなるためである。ソースがゲ
ートよりも低い電圧になる上に、しきい電圧が高くなる
ことによって、サブストレートがドレインと同じ電圧の
場合に比べ、小さなΔＶで同じ電流低減効果が得られ
る。
【００２９】なお、ワード電圧ＶCHは電源電圧ＶCCから
昇圧されているので、ワードドライバのＭＯＳトランジ
スタには他の回路よりも大きな振幅の電圧がゲートに入
力される。そこで、その分だけＶTを高くしてさらに低
電流化することもできる。ただし、動作速度がやや遅く
なるという欠点がある。
昇圧されているので、ワードドライバのＭＯＳトランジ
スタには他の回路よりも大きな振幅の電圧がゲートに入
力される。そこで、その分だけＶTを高くしてさらに低
電流化することもできる。ただし、動作速度がやや遅く
なるという欠点がある。
【００３０】この欠点は、ワードドライバ内のトランジ
スタのしきい電圧を低くし、スイッチとして用いるトラ
ンジスタのしきい電圧をそれよりも高くすることによ
り、緩和される。例えば、図１のＱとＱS1〜ＱSj及びＱ
B1〜ＱBkのしきい電圧をワードドライバ内のトランジス
タよりも高くし、ｄ，ｅ，ｆを大きく設定することによ
り、スイッチのオン抵抗による動作速度の劣化は防止し
ながら、貫通電流をさらに低減できる。オフでのサブス
レッショルド電流には指数関数的に影響するのに対し、
オン抵抗には１次関数でしか影響しないためである。ゲ
ート幅に伴いゲート容量が大きくなっても、図３での充
電時間ｔ1，ｔ2，ｔ3が確保できれば、動作速度の点で
問題ない。したがって、動作速度を劣化させることなく
貫通電流をさらに低減できる。レイアウト面積の点で
も、比較的個数が少ないため問題ない。場合によって
は、Ｑだけにしきい電圧の高いトランジスタを用いて
も、待機電流の低減に有効である。
スタのしきい電圧を低くし、スイッチとして用いるトラ
ンジスタのしきい電圧をそれよりも高くすることによ
り、緩和される。例えば、図１のＱとＱS1〜ＱSj及びＱ
B1〜ＱBkのしきい電圧をワードドライバ内のトランジス
タよりも高くし、ｄ，ｅ，ｆを大きく設定することによ
り、スイッチのオン抵抗による動作速度の劣化は防止し
ながら、貫通電流をさらに低減できる。オフでのサブス
レッショルド電流には指数関数的に影響するのに対し、
オン抵抗には１次関数でしか影響しないためである。ゲ
ート幅に伴いゲート容量が大きくなっても、図３での充
電時間ｔ1，ｔ2，ｔ3が確保できれば、動作速度の点で
問題ない。したがって、動作速度を劣化させることなく
貫通電流をさらに低減できる。レイアウト面積の点で
も、比較的個数が少ないため問題ない。場合によって
は、Ｑだけにしきい電圧の高いトランジスタを用いて
も、待機電流の低減に有効である。
【００３１】本実施例では、スイッチとして１個のＰＭ
ＯＳトランジスタを用いているが、その他にも次の二つ
の条件を満たす範囲で種々の素子もしくは回路が考えら
れる。（１）スイッチが選択された場合：該スイッチを
短絡したと仮定したときに該スイッチの負荷（例えばブ
ロック選択用スイッチでは、ｌ個のワードドライバ）で
流れる動作電流（サブスレッショルド電流及び選択され
たワード線の充電電流）よりも、該スイッチの電流駆動
能力が大きい。（２）スイッチが非選択の場合：該スイ
ッチを短絡したと仮定したときに負荷で流れる待機電流
（サブスレッショルド電流）よりも、該スイッチの電流
供給能力が小さい。この二つの条件を満たすように、選
択時と非選択時とでインピーダンスをそれぞれ小と大と
いうように可変にできればよい。
ＯＳトランジスタを用いているが、その他にも次の二つ
の条件を満たす範囲で種々の素子もしくは回路が考えら
れる。（１）スイッチが選択された場合：該スイッチを
短絡したと仮定したときに該スイッチの負荷（例えばブ
ロック選択用スイッチでは、ｌ個のワードドライバ）で
流れる動作電流（サブスレッショルド電流及び選択され
たワード線の充電電流）よりも、該スイッチの電流駆動
能力が大きい。（２）スイッチが非選択の場合：該スイ
ッチを短絡したと仮定したときに負荷で流れる待機電流
（サブスレッショルド電流）よりも、該スイッチの電流
供給能力が小さい。この二つの条件を満たすように、選
択時と非選択時とでインピーダンスをそれぞれ小と大と
いうように可変にできればよい。
【００３２】図３に示した動作では、／ＲＡＳが０Ｖと
なっている活性期間中は、Φ，ΦＳ１，ΦＢ１を下げた
ままにして、Ｑ，ＱS1，ＱB1をオンに保っていた。これ
は、／ＲＡＳにより発生される活性時と待機時の動作モ
ードを指定する信号によりΦを制御し、その信号とアド
レス信号との組み合わせ信号によりΦS1，ΦB1を制御す
ることにより実現される。さらに、／ＲＡＳの立ち下が
りからワード線の駆動が終了するまでの期間を指定する
信号を用いて、ワード線駆動後はΦ，ΦS1，ΦB1をＶCH
にしてＱ，ＱS1，ＱB1をオフにすることも可能である。
これによりワード線駆動後の貫通電流を、活性時であっ
ても待機電流ＩSと同程度に低減できる。この効果は、
／ＲＡＳが０Ｖとなっている活性期間が長いほど大き
い。ただし、この場合、メモリセルの再書込みのため
に、／ＲＡＳの立上りから一定期間、Φ，ΦS1，ΦB1を
下げてＱ，ＱS1，ＱB1をオンにする必要がある。
なっている活性期間中は、Φ，ΦＳ１，ΦＢ１を下げた
ままにして、Ｑ，ＱS1，ＱB1をオンに保っていた。これ
は、／ＲＡＳにより発生される活性時と待機時の動作モ
ードを指定する信号によりΦを制御し、その信号とアド
レス信号との組み合わせ信号によりΦS1，ΦB1を制御す
ることにより実現される。さらに、／ＲＡＳの立ち下が
りからワード線の駆動が終了するまでの期間を指定する
信号を用いて、ワード線駆動後はΦ，ΦS1，ΦB1をＶCH
にしてＱ，ＱS1，ＱB1をオフにすることも可能である。
これによりワード線駆動後の貫通電流を、活性時であっ
ても待機電流ＩSと同程度に低減できる。この効果は、
／ＲＡＳが０Ｖとなっている活性期間が長いほど大き
い。ただし、この場合、メモリセルの再書込みのため
に、／ＲＡＳの立上りから一定期間、Φ，ΦS1，ΦB1を
下げてＱ，ＱS1，ＱB1をオンにする必要がある。
【００３３】図４は、５１２個のワードドライバを４個
のブロックに分けた例である。データ線対あたり５１２
個のメモリセル（ＭＣ1〜ＭＣ512）が設けられ、５１２
本のワード線により選択される。メモリセルを高密度に
配置するために、このワード線の線幅と間隔は最小加工
寸法と同程度である。そのため、ワードドライバをワー
ド線と同ピッチでレイアウトすることはできず、一般に
４段程度に分けてレイアウトされる。レイアウト上の各
段をそのままワードドライバのブロック（Ｂ1〜Ｂ4）と
したのが図４であり、各ブロックの給電線を別にするこ
とにより、レイアウト面積が増加することはない。この
ように、ｌの値を、データ対線あたりのメモリセル数よ
りも小さくできる。逆に大きくすることが可能なのは自
明であり、ｌの値の自由度は大きい。したがって、動作
時の貫通電流ＩAが最も小さくなるようにｌと（ｋ・
ｄ）及び（ｊ・ｅ）を設定することができる。
のブロックに分けた例である。データ線対あたり５１２
個のメモリセル（ＭＣ1〜ＭＣ512）が設けられ、５１２
本のワード線により選択される。メモリセルを高密度に
配置するために、このワード線の線幅と間隔は最小加工
寸法と同程度である。そのため、ワードドライバをワー
ド線と同ピッチでレイアウトすることはできず、一般に
４段程度に分けてレイアウトされる。レイアウト上の各
段をそのままワードドライバのブロック（Ｂ1〜Ｂ4）と
したのが図４であり、各ブロックの給電線を別にするこ
とにより、レイアウト面積が増加することはない。この
ように、ｌの値を、データ対線あたりのメモリセル数よ
りも小さくできる。逆に大きくすることが可能なのは自
明であり、ｌの値の自由度は大きい。したがって、動作
時の貫通電流ＩAが最も小さくなるようにｌと（ｋ・
ｄ）及び（ｊ・ｅ）を設定することができる。
【００３４】以上本発明をワードドライバに適用した実
施例を説明したが、本発明の趣旨を逸脱しないかぎり、
これに限定されるものではない。以下に示すような変形
も可能である。
施例を説明したが、本発明の趣旨を逸脱しないかぎり、
これに限定されるものではない。以下に示すような変形
も可能である。
【００３５】図５に、図１の階層型給電線方式をデコー
ダに適用した例を示す。ＮＡＮＤ回路とインバータのＣ
ＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した
例で、ＶCCとＶSSの両側に階層型給電線を用いることが
特徴である。ＮＡＮＤ回路は、待機時ではすべてＶCCを
出力し、動作時に少数が０Ｖを出力する。貫通電流はＶ
SS側のＮＭＯＳトランジスタで定まるので、ＶSS側に階
層型給電線を用いる。反対に、インバータは、待機時で
はすべて０Ｖを出力し、動作時に少数がＶCCを出力す
る。貫通電流はＰＭＯＳトランジスタで定まるので、Ｖ
CC側に階層型給電線を用いる。このように、ＶCCとＶSS
の両側に階層型給電線を用いることにより、多段の論理
回路であっても、動作を不安定にすること無く、貫通電
流を低減できる。なお、図１０から図１５に示したよう
な方式のいずれも、同様にデコーダなどの多段の回路に
適用できる。
ダに適用した例を示す。ＮＡＮＤ回路とインバータのＣ
ＭＯＳ論理回路２段で構成されたＡＮＤ回路で構成した
例で、ＶCCとＶSSの両側に階層型給電線を用いることが
特徴である。ＮＡＮＤ回路は、待機時ではすべてＶCCを
出力し、動作時に少数が０Ｖを出力する。貫通電流はＶ
SS側のＮＭＯＳトランジスタで定まるので、ＶSS側に階
層型給電線を用いる。反対に、インバータは、待機時で
はすべて０Ｖを出力し、動作時に少数がＶCCを出力す
る。貫通電流はＰＭＯＳトランジスタで定まるので、Ｖ
CC側に階層型給電線を用いる。このように、ＶCCとＶSS
の両側に階層型給電線を用いることにより、多段の論理
回路であっても、動作を不安定にすること無く、貫通電
流を低減できる。なお、図１０から図１５に示したよう
な方式のいずれも、同様にデコーダなどの多段の回路に
適用できる。
【００３６】センスアンプ駆動回路のようにＶCC／２を
中心に動作を行う回路でも、ＶCCとＶSSの両側に本発明
を適用することにより、貫通電流を低減できる。待機時
に同じ電圧を出力し、動作時に少数が動作する回路群で
あれば、本発明を適用できる。そのとき、全ての回路が
同一のトランジスタサイズである必要はなく、構成が異
なっていても良い。また、ブロック内の回路数やセクタ
内のブロック数が異なっていても良い。
中心に動作を行う回路でも、ＶCCとＶSSの両側に本発明
を適用することにより、貫通電流を低減できる。待機時
に同じ電圧を出力し、動作時に少数が動作する回路群で
あれば、本発明を適用できる。そのとき、全ての回路が
同一のトランジスタサイズである必要はなく、構成が異
なっていても良い。また、ブロック内の回路数やセクタ
内のブロック数が異なっていても良い。
【００３７】複数の回路が同時に動作する場合、１個の
ブロック内で複数の回路を動作させるか、複数のブロッ
クを同時に選択すればよい。また、スイッチとして動作
するトランジスタは複数に分割して配置しても良い。そ
の場合、給電線を短くして配線抵抗の影響を軽減でき、
選択ブロックの給電線を短時間で充電できる。
ブロック内で複数の回路を動作させるか、複数のブロッ
クを同時に選択すればよい。また、スイッチとして動作
するトランジスタは複数に分割して配置しても良い。そ
の場合、給電線を短くして配線抵抗の影響を軽減でき、
選択ブロックの給電線を短時間で充電できる。
【００３８】本発明は、ＤＲＡＭだけでなく、スタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリー
ド・オンリー・メモリ（ＲＯＭ）あるいはフラッシュメ
モリなどのメモリおよびメモリ内蔵論理ＬＳＩにも適用
できる。また、ＮＭＯＳ論理回路などのＣＭＯＳ以外の
論理回路にも適用できる。本発明は、しきい電圧が小さ
くなるほど効果が大きく、動作電流において貫通電流が
支配的となってくるしきい電圧０．４Ｖ程度以下のＬＳ
Ｉでは、効果が著しい。特に、動作電圧２Ｖ程度以下で
は動作速度の点から０．２Ｖ程度のしきい電圧が必要に
なり、あるいはゲート長０．２μｍ程度以下ではスケー
リング則により０．２Ｖ程度のしきい電圧となるので、
そのようなＬＳＩでは非常に効果が大きく、電池動作な
ども始めて可能となる。
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）やリー
ド・オンリー・メモリ（ＲＯＭ）あるいはフラッシュメ
モリなどのメモリおよびメモリ内蔵論理ＬＳＩにも適用
できる。また、ＮＭＯＳ論理回路などのＣＭＯＳ以外の
論理回路にも適用できる。本発明は、しきい電圧が小さ
くなるほど効果が大きく、動作電流において貫通電流が
支配的となってくるしきい電圧０．４Ｖ程度以下のＬＳ
Ｉでは、効果が著しい。特に、動作電圧２Ｖ程度以下で
は動作速度の点から０．２Ｖ程度のしきい電圧が必要に
なり、あるいはゲート長０．２μｍ程度以下ではスケー
リング則により０．２Ｖ程度のしきい電圧となるので、
そのようなＬＳＩでは非常に効果が大きく、電池動作な
ども始めて可能となる。
【００３９】
【発明の効果】以上に述べた実施例で明らかなように、
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。
本発明により、動作速度を損なうことなく貫通電流を低
減でき、低消費電力で高速動作を行う半導体装置を実現
できる。
【図１】ワードドライバに適用した実施例を示す図であ
る。
る。
【図２】ワードドライバのＰＭＯＳトランジスタの動作
点を示す図である。
点を示す図である。
【図３】図１に示した実施例の動作タイミング図であ
る。
る。
【図４】５１２個のワードドライバを４個のブロックに
分けた例を示す図である。
分けた例を示す図である。
【図５】デコーダに適用した実施例である。
【図６】従来のＣＭＯＳインバータの回路図である。
【図７】トランジスタのサブスレッショルド特性を示す
図である。
図である。
【図８】メモリのブロック図である。
【図９】ワードドライバの従来の給電線を示す図であ
る。
る。
【図１０】サブスレッショルド電流の流れる時間を限定
した実施例を示す図である。
した実施例を示す図である。
【図１１】図１０に示した実施例の制御タイミング図で
ある。
ある。
【図１２】ブロックを１次元配置した実施例を示す図で
ある。
ある。
【図１３】ブロックを２次元配置した実施例を示す図で
ある。
ある。
【図１４】２次元配置の代表的選択方式の実施例であ
る。
る。
【図１５】図１４に示した実施例の制御タイミング図で
ある。
ある。
ＷＤ…ワードドライバ、ＷＬ…ワード線、ＸＤＥＣ…Ｘ
デコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥ
Ｃ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＭＣ
…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、
ＶCH…ワード電圧、ＶCC…電源電圧、ＶSS…接地電圧
（０Ｖ）、Ｓ1〜Ｓj…セクタ、Ｂ1〜Ｂk…ブロック、ｊ
…セクタ数、ｋ…セクタ１個あたりのブロック数、ｌ…
ブロック１個あたりの回路数、Ｐ…給電線、Ｑ…動作モ
ードと待機モードを選択するトランジスタ、ＰS1〜ＰSk
…セクタの給電線、ＱS1〜ＱSj…セクタ選択トランジス
タ、ＰB1〜ＰBk…ブロックの給電線、ＱB1〜ＱBk…ブロ
ック選択トランジスタ。
デコーダ、Ｄ…データ線、ＳＡ…センスアンプ、ＹＤＥ
Ｃ…Ｙデコーダ、ＳＡＤ…センスアンプ駆動回路、ＭＣ
…メモリセル、ＭＡ…メモリアレー、ＰＲ…周辺回路、
ＶCH…ワード電圧、ＶCC…電源電圧、ＶSS…接地電圧
（０Ｖ）、Ｓ1〜Ｓj…セクタ、Ｂ1〜Ｂk…ブロック、ｊ
…セクタ数、ｋ…セクタ１個あたりのブロック数、ｌ…
ブロック１個あたりの回路数、Ｐ…給電線、Ｑ…動作モ
ードと待機モードを選択するトランジスタ、ＰS1〜ＰSk
…セクタの給電線、ＱS1〜ＱSj…セクタ選択トランジス
タ、ＰB1〜ＰBk…ブロックの給電線、ＱB1〜ＱBk…ブロ
ック選択トランジスタ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｃ Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 19/094 Ｂ (56)参考文献 特開 平６−203558（ＪＰ，Ａ) 特開 平５−210976（ＪＰ，Ａ) 特開 平６−29834（ＪＰ，Ａ) ＮＩＫＫＥＩ ＭＩＣＲＯＤＥＶＩＣ ＥＳ（1993−３）Ｐ．48−51 ＩＥＥＥ Ｊ．ＳＯＬＩＤ−ＳＴＡＴ Ｅ ＣＩＲＣＵＩＴＳ，ＶＯＬ．28，Ｎ Ｏ．11（1993−11）Ｐ．1136−1144 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (34)
- 【請求項１】複数の第１の回路ブロックと、 複数の第１のスイッチング素子と、 上記複数の第１のスイッチング素子に共通に接続された
第１の動作電位供給線と、 上記第１動作電位供給線と第１動作電位点との間に接続
された第２のスイッチング素子と、 複数の第２の回路ブロックと、 複数の第３のスイッチング素子と、 上記複数の第３のスイッチング素子に共通に接続された
第３の動作電位供給線と、 上記第３動作電位供給線と第２動作電位点との間に接続
された第４のスイッチング素子と、上記第１動作電位点と上記第２動作電位点に動作電位を
供給する 第４動作電位供給線と、 上記第４動作電位供給線と第３動作電位点との間に接続
された第５のスイッチング素子とを具備し、 上記複数の第１の回路ブロックの複数の第１のノードの
各ノードは、上記複数の第１のスイッチング素子の対応
するスイッチング素子を介して、上記第１動作電位供給
線と接続され、 上記複数の第１の回路ブロックの複数の第２のノードは
第２動作電位供給線と接続され、 上記複数の第１の回路ブロックの各回路ブロックは、ソ
ースが対応する上記第１のノードに接続され、ゲートが
入力ノードに接続されたＭＯＳトランジスタと、一端が
上記ＭＯＳトランジスタのドレインに接続され、他端が
対応する上記第２のノードに接続された負荷とを含み、 上記複数の第１の回路ブロックの各回路ブロックのＭＯ
Ｓトランジスタはゲート−ソース間電圧がほぼ０の場合
にそのソース−ドレイン経路にサブスレッショルド電流
を流し、 上記複数の第１のスイッチング素子のそれぞれのオフ時
のリーク電流が上記複数の第１の回路ブロックの対応す
る回路ブロックのＭＯＳトランジスタのサブスレッショ
ルド電流より小さくなる如く上記複数の第１のスイッチ
ング素子の素子定数が設定され、 上記複数の第１のスイッチング素子をオフとすることに
より、上記複数の第１の回路ブロックの各回路ブロック
の消費電流を上記複数の第１のスイッチング素子の対応
するスイッチング素子のリーク電流の値に制限せしめ、 上記第２のスイッチング素子のオフ時のリーク電流が上
記複数の第１のスイッチング素子の上記リーク電流の総
和よりも小さくなる如く上記第２のスイッチング素子の
素子の定数が設定され、その結果、上記複数の第１の回
路ブロックの消費電流の総和を上記第２のスイッチング
素子の上記リーク電流の値に制限し、 上記複数の第２の回路ブロックの複数の第３のノードの
各ノードは上記複数の第３のスイッチング素子の対応す
るスイッチング素子を介して上記第３動作電位供給線と
接続され、 上記複数の第２の回路ブロックの複数の第４のノードは
上記第２動作電位供給線と接続され、 上記複数の第２の回路ブロックの各回路ブロックは、ソ
ースが対応する上記第３のノードに接続され、ゲートが
入力ノードに接続されたＭＯＳトランジスタと、一端が
上記ＭＯＳトランジスタのドレインに接続され、他端が
対応する上記第４のノードに接続された負荷とを含み、 上記複数の第２の回路ブロックの各回路ブロックのＭＯ
Ｓトランジスタはゲート−ソース間電圧がほぼ０の場合
にそのソース−ドレイン経路にサブスレッショルド電流
を流し、 上記複数の第３のスイッチング素子のそれぞれのオフ時
のリーク電流が上記複数の第２の回路ブロックの対応す
る回路ブロックのＭＯＳトランジスタのサブスレッショ
ルド電流より小さくなる如く上記複数の第３のスイッチ
ング素子の素子定数が設定され、 上記複数の第３のスイッチング素子をオフとすることに
より、上記複数の第２の回路ブロックの各回路ブロック
の消費電流を上記複数の第３のスイッチング素子の対応
するスイッチング素子のリーク電流の値に制限せしめ、 上記第４のスイッチング素子のオフ時のリーク電流が上
記複数の第３のスイッチング素子の上記リーク電流の総
和よりも小さくなる如く上記第４のスイッチング素子の
素子定数が設定され、その結果、上記複数の第２の回路
ブロックの消費電流の総和を上記第４のスイッチング素
子の上記リーク電流の値に制限し、 上記第５のスイッチング素子をオフとすることにより、
上記複数の第１の回路ブロックの消費電流および上記複
数の第２の回路ブロックの消費電流の総和を上記第５の
スイッチング素子のリーク電流の値に制限する如く上記
第５のスイッチング素子の素子定数が設定されているこ
とを特徴とする半導体集積回路。 - 【請求項２】請求項１に記載の半導体集積回路におい
て、 上記複数の第１の回路ブロックの各回路ブロックのＭＯ
Ｓトランジスタは、ｐチャネルＭＯＳトランジスタであ
り、 上記複数の第１の回路ブロックの各回路ブロックの負荷
は、ｎチャネルＭＯＳトランジスタであり、 上記複数の第２の回路ブロックの各回路ブロックのＭＯ
Ｓトランジスタは、ｐチャネルＭＯＳトランジスタであ
り、 上記複数の第２の回路ブロックの各回路ブロックの負荷
は、ｎチャネルＭＯＳトランジスタであることを特徴と
する半導体集積回路。 - 【請求項３】請求項１又は２の何れかに記載の半導体集
積回路において、 上記複数の第１のスイッチング素子の各スイッチング素
子はＭＯＳトランジスタからなり、 上記第２のスイッチング素子はＭＯＳトランジスタから
なり、その定電流しきい値電圧の絶対値が上記複数の第
１のスイッチング素子の各スイッチング素子のＭＯＳト
ランジスタの定電流しきい値電圧の絶対値より大きいこ
とを特徴とする半導体集積回路。 - 【請求項４】請求項３に記載の半導体集積回路におい
て、 上記複数の第１のスイッチング素子の各スイッチング素
子はＭＯＳトランジスタからなり、そのソース−ドレイ
ン経路は対応する上記第１のノードと上記第１動作電位
点との間に電流経路を形成することを特徴とする半導体
集積回路。 - 【請求項５】請求項１乃至４の何れかに記載の半導体集
積回路において、複数 のメモリセルからなるメモリアレーをさらに具備
し、 上記複数の第１の回路ブロックは、上記複数のメモリセ
ルの所望のメモリセルを選択するワード線を駆動するワ
ードドライバであることを特徴とする半導体集積回路。 - 【請求項６】請求項１乃至４の何れかに記載の半導体集
積回路において、複数 のメモリセルからなるメモリセルアレーをさらに具
備し、 上記複数の第１の回路ブロックは、上記複数のメモリセ
ルの所望のメモリセルを選択するためのアドレス信号を
デコードするデコーダであることを特徴とする半導体集
積回路。 - 【請求項７】請求項１乃至４の何れかに記載の半導体集
積回路において、複数 のメモリセルからなるメモリセルアレーと、 上記複数のメモリセルの所望のメモリセルからの読出し
信号を検出するセンスアンプとをさらに具備し、 上記複数の第１の回路ブロックは、上記センスアンプを
駆動するセンスアンプ駆動回路であることを特徴とする
半導体集積回路。 - 【請求項８】 そのゲートに第１の電圧から第２の電圧ま
での電圧が印加され、上記ゲートに上記第１の電圧が印
加されるときよりも上記第２の電圧が印加されるときに
そのドレイン電流が大きくなり、そのゲート電圧が上記
第１の電圧のときにそのドレイン・ソース間にリーク電
流が流れる複数のＭＯＳトランジスタを具備する半導体
集積回路において、 第１の動作電圧が与えられている第１のノードと、 第２の動作電圧が与えられている第２のノードと、 その各々が、第３のノードと、上記第２のノードに接続
された第４のノードと、そのソース・ドレイン経路が上
記第３のノードと上記第４のノードとの間に形成された
少なくとも１個の上記ＭＯＳトランジスタとを有する複
数の回路ブロックと、 その各々が、上記第１のノードと対応する回路ブロック
の上記第３のノードとの間にそのソース・ドレイン経路
が接続されたＭＯＳトランジスタを有する複数の電流制
限手段と、 上記複数の電流制限手段のそれぞれを第１の状態若しく
は第２の状態に制御する制御回路とを具備し、 上記電流制限手段内のＭＯＳトランジスタのゲート幅
は、対応する回路ブロック内で上記第３のノードに接続
された少なくとも一つ以上のＭＯＳトランジスタのゲー
ト幅の合計よりも小さく、 上記複数の電流制限手段の各々は、上記第１の状態であ
るとき、対応する回路ブロックを通じて流れる電流を第
１の絶対値に制限し、 上記複数の電流制御手段の各々は、上記第２の状態であ
るとき、対応する回路ブロックを通じて上記第１の絶対
値よりも大きい絶対値の電流が流れることを許容せし
め、 上記制御回路は、上記複数の電流制限手段の少なくとも
一つが上記第１の状態で、かつ、他の少なくとも一つが
上記第２の状態となるよう制御可能であり、 上記複数の回路ブロックの各々は、 その各々が、第５のノードと、上記第２のノードに接続
された第６のノードと、上記第５のノードと上記第６の
ノードとの間にそのソース・ドレイン経路が形成された
少なくとも１個の上記ＭＯＳトランジスタとを有する複
数のサブ回路ブロックと、 その各々が、対応する回路ブロックの上記第３のノード
と対応するサブ回路ブロックの上記第５のノードとの間
にそのソース・ドレイン経路が接続された少なくとも１
個の上記ＭＯＳトランジスタを有する複数のサブ電流制
限手段と、 上記複数のサブ電流制限手段の各々を第３の状態若しく
は第４の状態に制御するサブ制御回路とを具備し、 上記サブ電流制限手段内のＭＯＳトランジスタのゲート
幅は、対応するサブ回路ブロック内で上記第５のノード
に接続された少なくとも一つ以上のＭＯＳトランジスタ
のゲート幅の合計よりも小さく、 上記複数のサブ電流制限手段の各々は、上記第３の状態
であるとき、対応するサブ回路ブロックを通じて流れる
電流を第２の絶対値に制限し、 上記複数のサブ電流制限手段の各々は、上記第４の状態
であるとき、対応するサブ回路ブロックを通じて上記第
２の絶対値よりも大きい絶対値の電流が流れることを許
容せしめ、 上記サブ制御回路は、上記複数のサブ電流制限手段の少
なくとも一つが上記第３の状態で、かつ、他の少なくと
も一つが上記第４の状態となるよう制御可能であること
を特徴とする半導体集積回路。 - 【請求項９】 請求項８に記載の半導体集積回路におい
て、 第７のノードと、 上記第７のノードと上記第１のノードとの間にそのソー
ス・ドレイン経路が接続されたＭＯＳトランジスタを有
する共通電流制限手段とをさらに具備し、 上記共通電流制限手段内のＭＯＳトランジスタのゲート
幅は、該共通電流制限手段に接続された上記複数の電流
制限手段に含まれるＭＯＳトランジスタのゲート幅の合
計よりも小さいことを特徴とする半導体集積回路。 - 【請求項１０】 請求項８又は９の何れかに記載の半導体
集積回路において、 上記複数の電流制限手段の少なくとも一つを選択する複
数の列線及び複数の行線をさらに具備し、 上記複数の電流制限手段はマトリクス配置されることを
特徴とする半導体集積回路。 - 【請求項１１】 請求項８乃至１０の何れかに記載の半導
体集積回路において、 上記複数の回路ブロックの各々に含まれリーク電流が流
れる上記ＭＯＳトランジスタのサブストレートはある電
圧に固定されていることを特徴とする半導体集積回路。 - 【請求項１２】 請求項８乃至１１の何れかに記載の半導
体集積回路において、 上記複数の回路ブロックの各々に含まれリーク電流が流
れる上記ＭＯＳトランジスタのしきい値電圧は、０.２
Ｖ以下であることを特徴とする半導体集積回路。 - 【請求項１３】 請求項１２に記載の半導体集積回路にお
いて、 上記しきい値電圧は、ゲート幅と実効ゲート長の比が５
／０．１５のときに絶対値が１０ｎＡのドレイン電流が
流れるゲートソース間電圧で定義した定電流しきい値電
圧であることを特徴とする半導体集積回路。 - 【請求項１４】 請求項８乃至１３の何れかに記載の半導
体集積回路において、 上記複数の回路ブロックの各々に含まれリーク電流が流
れる上記ＭＯＳトランジスタのゲート酸化膜厚は、４ｎ
ｍであることを特徴とする半導体集積回路。 - 【請求項１５】 請求項８乃至１４の何れかに記載の半導
体集積回路において、 上記複数の回路ブロックの各々に含まれリーク電流が流
れる上記ＭＯＳトランジスタのゲート長は、０.２μｍ
以下であることを特徴とする半導体集積回路。 - 【請求項１６】 請求項８乃至１５の何れかに記載の半導
体集積回路において、 上記複数の電流制限手段の一つが上記第１の状態である
とき、該電流制限手段に対応する回路ブロックの上記第
３のノードは、上記第２の動作電圧と実質的に同じであ
ることを特徴とする半導体集積回路。 - 【請求項１７】 請求項８乃至１６の何れかに記載の半導
体集積回路において、 上記動作電圧の絶対値は２ボルト以下であることを特徴
とする半導体集積回路。 - 【請求項１８】 請求項８乃至１７の何れかに記載の半導
体集積回路において、 上記回路ブロックのそれぞれは少なくとも一つの出力ノ
ードを含み、 上記出力ノードに出力される電圧は、上記電流制限手段
が上記第２の状態の場合に上記第３のノードに出力され
る電圧と実質的に同じであることを特徴とする半導体集
積回路。 - 【請求項１９】 そのゲートに第１の電圧から第２の電圧
までの電圧が印加され、上記ゲートに上記第１の電圧が
印加されるときよりも上記第２の電圧が印加されるとき
にそのドレイン電流が大きくなり、そのゲート電圧が上
記第１の電圧のときにそのドレイン・ソース間にリーク
電流が流れる複数のＭＯＳトランジスタを具備する半導
体集積回路において、 複数の行線と、 上記複数の行線と交差する複数の列線と、 上記複数の行線と上記複数の列線の交点に配置された複
数のメモリセルと、 第１の動作電圧が与えられている第１のノードと、 第２の動作電圧が与えられている第２のノードと、 その各々が、第３のノードと、上記第２のノードに接続
された第４のノードと、そのソース・ドレイン経路が上
記第３のノードと上記第４のノードとの間に形成された
少なくとも１個の上記ＭＯＳトランジスタとを有する複
数の回路ブロックと、 その各々が、上記第１のノードと対応する回路ブロック
の上記第３のノードとの間に設けられた複数の第１の電
流制限手段と、 上記複数の第１の電流制限手段のそれぞれを第１の状態
若しくは第２の状態に制御する制御回路とを具備し、 上記複数の回路ブロックは、行線の少なくとも一つを選
択し駆動する行選択・駆動回路群を構成し、 上記複数の第１の電流制限手段の各々は、上記第１の状
態であるとき、対応する回路ブロックを通じて流れる電
流を第１の絶対値に制限し、 上記複数の第１の電流制限手段の各々は、上記第２の状
態であるとき、対応する回路ブロックを通じて上記第１
の絶対値よりも大きい絶対値の電流が流れることを許容
せしめ、 上記制御回路は、上記複数の第１の電流制限手段の少な
くとも一つが上記第１の状態で、かつ、他の少なくとも
一つが上記第２の状態となるよう制御可能であり、 上記複数の回路ブロックの各々は、 その各々が、第５のノードと、上記第２のノードに接続
された第６のノードと、そのソース・ドレイン経路が上
記第５のノードと上記第６のノードとの間に形成された
少なくとも１個の上記ＭＯＳトランジスタとを有する複
数のサブ回路ブロックと、 その各々が、対応する回路ブロックの上記第３のノード
と対応するサブ回路ブロックの上記第５のノードとの間
に設けられた複数の第１のサブ電流制限手段と、 上記複数の第１のサブ電流制限手段のそれぞれを第３の
状態若しくは第４の状態に制御するサブ制御回路とを有
し、 上記複数の第１のサブ電流制限手段の各々は、上記第３
の状態であるとき、対応するサブ回路ブロックを通じて
流れる電流を第２の絶対値に制限し、 上記複数の第１のサブ電流制限手段の各々は、上記第４
の状態であるとき、対応するサブ回路ブロックを通じて
上記第２の絶対値よりも大きい電流が流れることを許容
せしめ、 上記サブ制御回路は、上記複数の第１のサブ電流制限手
段の少なくとも一つが上記第３の状態で、かつ、他の少
なくとも一つが上記第４の状態となるよう制御可能であ
ることを特徴とする半導体集積回路。 - 【請求項２０】 請求項１９に記載の半導体集積回路にお
いて、 第７のノードと、 上記第７のノードと上記第１のノードとの間に設けられ
た共通電流制限手段とをさらに具備することを特徴とす
る半導体集積回路。 - 【請求項２１】 請求項１９又は２０の何れかに記載の半
導体集積回路において、 上記複数の第１の電流制限手段の少なくとも一つを選択
する複数の列選択線及び複数の行選択線をさらに具備
し、 上記複数の第１の電流制限手段はマトリクス配置される
ことを特徴とする半導体集積回路。 - 【請求項２２】 請求項１９乃至２１の何れかに記載の半
導体集積回路において、 上記複数の第１の電流制限手段は行アドレスによって選
択されることを特徴とする半導体集積回路。 - 【請求項２３】 請求項１９乃至２２の何れかに記載の半
導体集積回路において、 上記複数のメモリセルは、複数のメモリマットに分割さ
れて配置され、 上記行選択・駆動回路群の複数の回路ブロックは、上記
メモリマットに対応して設けられることを特徴とする半
導体集積回路。 - 【請求項２４】 請求項１９乃至２３の何れかに記載の半
導体集積回路において、 その各々が、上記第２のノードと対応する回路ブロック
の上記第４のノードとの間に設けられた複数の第２の電
流制限手段と、 上記複数の第２の電流制限手段の各々は、上記第１の状
態であるとき、対応する回路ブロックを通じて流れる電
流を上記第１の絶対値に制限し、 上記複数の第２の電流制限手段の各々は、上記第２の状
態であるとき、対応する回路ブロックを通じて上記第１
の絶対値よりも大きい電流が流れることを許容せしめ、 上記制御回路は、上記複数の第２の電流制限手段の少な
くとも一つが上記第１の状態で、かつ、他の少なくとも
一つが上記第２の状態となるよう制御可能であり、 その各々が、対応する回路ブロックの第４のノードと対
応するサブ回路ブロックの上記第６のノードとの間に設
けられた複数の第２のサブ電流制限手段と、 上記複数の第２のサブ電流制限手段のそれぞれを上記第
３の状態若しくは上記第４の状態に制御するサブ制御回
路とを有し、 上記複数の第２のサブ電流制限手段の各々は、上記第３
の状態であるとき、対応するサブ回路ブロックを通じて
流れる電流を第２の絶対値に制限し、 上記複数の第２のサブ電流制限手段の各々は、上記第４
の状態であるとき、対応するサブ回路ブロックを通じて
上記第２の絶対値よりも大きい電流が流れることを許容
せしめ、 上記サブ制御回路は、上記複数の第２のサブ電流制限手
段の少なくとも一つが上記第３の状態で、かつ、他の少
なくとも一つが上記第４の状態となるよう制御可能であ
ることを特徴とする半導体集積回路。 - 【請求項２５】 請求項１９乃至２４の何れかに記載の半
導体集積回路において、 上記複数の第１の電流制限手段の各々は、上記第１のノ
ードと対応する回路ブロックの上記第３のノードとの間
にそのソース・ドレイン経路が接続された少なくとも１
個の上記ＭＯＳトランジスタを有し、 上記複数の第１のサブ電流制限手段の各々は、対応する
回路ブロックの上記第３のノードと対応するサブ回路ブ
ロックの上記第５のノードとの間にそのソース・ドレイ
ン経路が接続された少なくとも１個の上記ＭＯＳトラン
ジスタを有することを特徴とする半導体集積回路。 - 【請求項２６】 請求項２４又は２５に記載の半導体集積
回路において、 上記複数の第２の電流制限手段の各々は、上記第２のノ
ードと対応する回路ブロックの上記第４のノードとの間
にそのソース・ドレイン経路が接続された少なくとも１
個の上記ＭＯＳトランジスタを有し、 上記複数の第２のサブ電流制限手段の各々は、対応する
回路ブロックの上記第４のノードと対応するサブ回路ブ
ロックの上記第６のノードとの間にそのソース・ドレイ
ン経路が接続された少なくとも１個の上記ＭＯＳトラン
ジスタを有することを特徴とする半導体集積回路。 - 【請求項２７】 請求項１９乃至２６の何れかに記載の半
導体集積回路において、 上記複数のメモリセルのそれぞれは、１個のトランジス
タと１個のキャパシタで構成されることを特徴とする半
導体集積回路。 - 【請求項２８】 請求項１９乃至２７の何れかに記載の半
導体集積回路において、 上記複数のメモリセルの個数は、１６ギガ以上であるこ
とを特徴とする半導体集積回路。 - 【請求項２９】 請求項１９乃至２８の何れかに記載の半
導体集積回路において、 上記複数の回路ブロックの各々に含まれリーク電流が流
れる上記ＭＯＳトランジスタのサブストレートはある電
圧に固定されていることを特徴とする半導体集積回路。 - 【請求項３０】 請求項１９乃至２９の何れかに記載の半
導体集積回路において、 上記複数の回路ブロックの各々に含まれリーク電流が流
れる上記ＭＯＳトランジスタのしきい値電圧は、０.２
Ｖ以下であることを特徴とする半導体集積回路。 - 【請求項３１】 請求項３０に記載の半導体集積回路にお
いて、 上記しきい値電圧は、ゲート幅と実効ゲート長の比が５
／０．１５のときに絶対値が１０ｎＡのドレイン電流が
流れるゲートソース間電圧で定義した定電流しきい値電
圧であることを特徴とする半導体集積回路。 - 【請求項３２】 請求項１９乃至３１の何れかに記載の半
導体集積回路において、 上記複数の回路ブロックの各々に含まれリーク電流が流
れる上記ＭＯＳトランジスタのゲート酸化膜厚は、４ｎ
ｍであることを特徴とする半導体集積回路。 - 【請求項３３】 請求項１９乃至３２の何れかに記載の半
導体集積回路において、 上記複数の回路ブロックの各々に含まれリーク電流が流
れる上記ＭＯＳトランジスタの実効チャネル長は、０.
２μｍ以下であることを特徴とする半導体集積回路。 - 【請求項３４】 請求項１９乃至３３の何れかに記載の半
導体集積回路において、 外部から印加される電源電圧の絶対値は２ボルト以下で
あることを特徴とする半導体集積回路。
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-
1993
- 1993-02-02 JP JP5015236A patent/JP3047659B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
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|---|
| ＩＥＥＥ Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２８，ＮＯ．１１（１９９３−１１）Ｐ．１１３６−１１４４ |
| ＮＩＫＫＥＩ ＭＩＣＲＯＤＥＶＩＣＥＳ（１９９３−３）Ｐ．４８−５１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232348A (ja) | 1994-08-19 |
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