KR100281602B1

KR100281602B1 - 전력 저감 기구를 가지는 반도체 집적회로

Info

Publication number: KR100281602B1
Application number: KR1019980063750A
Authority: KR
Inventors: 다케시 사카타; 기요오 이토오; 마사시 호리구치
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1993-01-07
Filing date: 1998-12-31
Publication date: 2001-03-02
Also published as: US5606265A; US6268741B1; US5825198A; US5521527A; KR100281603B1; KR100281601B1; KR100281600B1; KR100281604B1; US5408144A; US6154062A; KR940018863A

Abstract

본 발명은 동작전압이 2.5V 이하의 반도체 집적회로 칩의 동작시의 소비전력을 저감하는 것을 목적으로 한다.

그 목적을 달성하기 위해서, 반도체 집적회로 칩내의 각 회로 블럭에 스위칭 소자를 설치했다. 여기에서, 각 회로 블럭의 스위칭 소자의 오프시의 리크전류가 대응하는 회로 블럭내의 MOS트랜지스터의 서브드레시홀드 전류보다 작게되도록 상기 복수의 스위칭 소자의 상수가 설정되어 있다. 그래서, 활성상태의 회로 블럭에 동작 전류를 공급하는 한편, 비활성 상태의 회로 블럭의 소비전류를 대응하는 스위칭 소자의 리크전류 값으로 제한시켜서, 그 결과, 비활성 상태의 회로블럭의 소비전류의 총합을 액티브 상태의 회로블럭의 동작전류보다도 작게 한다.

액티브 상태의 회로 블럭에 동작전류를 공급하는 한편으로, 비활성 상태의 회로 블럭의 소비전류를 저감할 수 있으므로, 반도체 집적회로 칩의 동작시에 있어서도 그 소비전력이 저감된다.

Description

전력 저감 기구를 가지는 반도체 집적회로

본 발명은 고속·저 전력 동작에 적합한 반도체 집적회로에 관한 것으로, 특히 미세 MOS트랜지스터로 구성된 반도체 집적회로에 관한 것이다.

지금까지 반도체 집적회로는 MOS 트랜지스터의 미세화를 원동력으로 해서 발전해 왔다. 그러나, 1989 인터내쇼날 심포지움 온 브엘에스아이 테크놀로지, 시스템 앤드 어플리케이숀스, 프로시딩스 오브 테크니컬 페이퍼스, 페이지 188-192(5,1989)(1989 International Symposium on VLSI Technology Systems and Applications Proceedings of Technical Papers, pp188-192(MAY. 1989))에 기술되어 있는 바와 같이, MOS 트랜지스터의 미세화에 수반하는 MOS트랜지스터의 내압이 저하하기 때문에 그 동작 전압을 낮게 하지 않을 수 없다. 또 전지 동작의 휴대용기기 등에서 사용되는 반도체 집적회로에서는 저소비전력화를 위해 더욱 동작전압을 내릴 필요가 있다.

동작전압을 내린 경우에 고속동작을 유지하기 위해서는 MOS 트랜지스터의 드레시홀드 전압(V_t)도 저하시킬 필요가 있다. 왜냐하면, 동작속도는, MOS트랜지스터의 실효게이트 전압, 즉 동작전압에서 V_t를 뺀 값으로 지배되고, 이 값이 클수록 고속이기 때문이다. 예를 들면, 실효채널 길이가 0.15㎛ 이하, 게이트산화막 두께가 4nm 정도, 칩 내부의 표준적 동작전압이 1V, 승압된 워드선의 전압의 1.75V 정도로 예상되는 16기가 비트 DRAM에서는, 계산에 의하면 트랜지스터의 정전류 드레시홀드치 전압은 -0.04V로도 된다. 여기서, 트랜지스터의 정전류 드레시홀드치 전압으로는 실효채널 폭/실효채널 길이가 30, 드레인 전류 10nA가 흐르는 경우의 게이트 소스간 전압을 말한다. 단, 서브 스트레이트-소스간의 전압은 0, 접합온도 25℃, 표준 조건으로 한다. 또한, 간단하게 하기 위해 P채널 MOS트랜지스터의 V_t는 부호를 반전시켜서 나타낸다.

그러나, V_t를 저하시키면, MOS트랜지스터의 서브드레시 홀드 영역에서의 드레인 전류 특성에 의해 이미 드레인 전류를 완전하게 차단할 수 없게 된다. 이 문제에 대해서 우선 종래의 CMOS인버터를 예로서 도 22a를 이용해서 설명한다. CMOS 인버터의 입력신호(IN)가 저레벨(V_ss)때에는 N채널 MOS트랜지스터(Mn)가 오프, IN이 고레벨(=Vcc)일 때에는 P채널 MOS 트랜지스터(Mp)가 오프로 된다. 따라서 이상적으로는 어느 쪽의 상태에 있어서도 고전원전압(Vcc)에서 CMOS 인버터를 통해서 접지 전위인 저전원전압(Vss)을 향해서 전류가 흐르는 일은 없다.

그러나, MOS트랜지스터의 V_t가 낮게 되면, 테일링(Tailing) 특성을 무시할 수 없게 된다. 도 22b에 나타난 바와 같이, 서브드레시홀드 영역에서의 드레인 전류(I_DS)는 게이트, 소스간 전압(V_GS)의 지수 함수에 비례하고 다음의 수학식 1에 나타낸다.

단, W는 MOS트랜지스터의 채널폭, Io, Wo는 V_t를 정의할 때의 전류치 및 채널폭, S는 테일링 계수(V_GS-logI_DS특성의 기울기의 역수)이다. 따라서, V_GS= 0에서도 서브 드레시홀드 영역에서의 전류(서브 드레시홀드 전류)가 흐른다. 서브 드레시홀드 전류는 다음의 수학식 2로 나타낸다.

도 22a의 CMOS 인버터의 입력신호가 변화하지 않는 비동작시에 있어서는 CMOS 인버터중 오프상태의 트랜지스터는 V_GS= 0 이다. 따라서, 고전원전압(Vcc)에서 CMOS 인버터를 통해서 접지전위인 저전원전압(Vss)을 향해서 흐르는 전류는, CMOS 인버터의 오프상태의 트랜지스터를 흐르는 전류(I_L)로 된다.

이 서브 드레시홀드 전류는 도 22b에 나타난 바와 같이, 드레시홀드 전압을 V_t에서 V_t'로 저하시키면 I_L에서 I_L'로 지수 함수적으로 크게 된다.

수학식 2에서 밝힌 바와 같이, 서브 드레시홀드 전류를 저감하기 위해서는 V_t를 크게 하던가 S를 작게하면 좋다. 그러나, V_t를 크게 하는 것은 실효 게이트 전압의 저하에 의한 속도의 저하를 초래한다. 또, S를 작게 하는 것은 다음의 이유에 의해 곤란하다.

테일링 계수(S)는 게이트 절연막의 용량(Cox)과 게이트하의 공핍층의 용량(C_D)을 이용하며 다음의 수학식 3으로 나탄낸다.

여기에서, k는 볼츠만(Boltzmann) 정수, T는 절대온도, q는 소전하(素電荷)이다. 수학식 3에서 밝힌 바와 같이, Cox 및 C_D가 어떤 값이던 관계없이 S≥kT In10/q이다. 따라서, 실온(약 300k)에서는 60mV 이하로 하는 것은 곤란하다.

이상 기술된 현상 때문에, 동작전압이 낮게 된 경우(예를 들면, 2V 또는 2.5V)에 있어서, V_t가 낮은 MOS트랜지스터를 포함하는 반도체 집적회로에서는 비동작회로부의 직류전류 소비량은 크게 증대해 버린다. 특히, 고온 동작시에는 S가 크게 되므로 이 문제는 더욱 심각하게 된다. 저전력화가 중요한 금후의 컴퓨터 등의 다운 사이징 시대에 있어서는, 이 서브 드레시홀드 전류의 증대는 본질적인 문제이다.

이 문제를, 대표적인 반도체집적회로인 메모리를 예로 해서 더 설명한다. 도 23에 나타난 바와 같이, 일반적으로 메모리는 메모리 어레이(MA)와, 메모리 어레이(MA)내의 메모리셀(MC)을 선택하기 위해 행선(워드선 W)을 선택ㆍ구동하기 위한 X 디코더(XDEC)와 워드 드라이버(WD) 및 열선(데이터선 D)의 신호를 증폭하는 센스앰프(SA)와 센스앰프를 구동하는 센스앰프 구동회로(SAD) 및 열선을 선택하는 Y 디코더(YDEC), 또 이들의 회로를 제어하기 위한 주변회로(PR)가 내장되어 있다. 이들의 회로의 주요부는 상술한 CMOS 인버터 논리회로를 기본으로 한 회로 구성으로 되어 있다.

그런데, 트랜지스터의 드레시홀드치 전압 V_t(이하, 간단히 하기 위하여 P채널 MOS 트랜지스터와 N채널 MOS트랜지스터의 절대치는 동일하며 V_t로 가정한다)이 낮으면, V_GS가 약 0으로 되어 있는 MOS트랜지스터의 소스 드레인 경로를 전류(서브드레시 홀드 전류)가 흐른다.

따라서, 특히 디코더와 드라이버 혹은 주변회로부와 같은 다수의 MOS트랜지스터를 가지는 회로에 있어서는 서브드레시홀드 전류의 총합이 대단히 크게 되는 것을 알 수 있다.

예를 들면, 디코더나 드라이버는, 어드레스 신호에 의해서 다수의 같은 형식의 회로 중에서 소수의 특정의 회로를 선택하여 구동한다. 예로서, 도 24에 종래의 DRAM의 워드 드라이버를 나타낸다. 전체의 CMOS 드라이버(#l-#r)의 MOS트랜지스터의 V_t가 충분히 크면, 비선택으로 되어 있는 다수의 회로에서는 V_GS가 약 0으로 되어 있는 MOS 트랜지스터의 소스ㆍ드레인 경로를 흐르는 전류(서브 드레시홀드 전류)는 거의 0으로 된다. 일반적으로 메모리의 기억 용량이 증가하면, 이 디코더나 드라이버의 수는 증가한다. 그러나, 디코더나 드라이버의 비선택 회로에 서브드레시홀드 전류가 흐르지 않는 한, 기억 용량이 증대해도 전체의 전류가 증가하지는 않는다.

그런데, 상기한 바와 같이 V_t가 적게 되면, 서브 드레시 홀드 전류는 비선택 회로의 수에 비례해서 증대한다.

또, 칩이 대기상태(비선택)의 경우, 종래는 칩내의 대부분의 회로를 오프로 해서 전원 전류소비를 극히 작게 하는 방법을 취하고 있었다. 그러나, 대기상태에 있어서도 MOS 트랜지스터의 미세화에 수반하는 서브드레시홀드 전류에 의한 전원전류 소비를 억제하는 것은 이미 불가능하다.

V_t가 작은 경우에 V_GS가 거의 0으로 되어 있는 MOS 트랜지스터의 소스ㆍ드레인 경로를 흐르는 전류(서브 드레시홀드 전류)는, 칩의 대기시 뿐만 아니라, 동작시에도 문제로 된다. 일반적으로 칩동작시 전류(I_ACT)와 칩대기시 전류(I_STB)는 각각

I_ACT≒ I_OP+ I_DC,

I_STB≒ I_DC

로 나타난다. 여기에서 I_OP는 칩내의 회로의 부하용량의 충방전전류이고, 칩의 동작전압(Vcc)과 칩내의 회로의 총부하용량(C_TOT) 및 동작 주파수(f)에 대해서,

I_OP= C_TOT·Vcc·f

이다. 또, I_DC는 상기한 서브드레시홀드 전류이다. 수학식 2에 나타난 바와 같이 서브드레시 홀드 전류는 V_t의 저하에 따라 지수함수 적으로 증대한다.

종래는 오히려 Vcc가 크고, V_t도 충분하게 크기 때문에,

I_OP》I_DC

이다. 따라서,

I_ACT≒ I_op

I_STB≒ I_DC

이다. 단, 이 경우의 I_DC는 약 0이다. 그 때문에, I_ACT에 대해서는 I_OP의 증가만이 문제시 되어 왔다.

그러나, Vcc와 V_t의 저하에 따라 I_DC가 증대하기 때문에, 결국은

I_OP≤ I_DC

로 되어 버린다. 또 Vcc 및 V_t가 저하하면

I_OP≤ I_DC

로 되는 것을 알고 있다. 이 경우에는

I_ACT≒ I_DC,

I_STB≒ I_DC

로 된다. 따라서, 칩 동작시 전류 I_ACT에 대해서도 서브드레시홀드 전류(I_DC)의 증가가 문제로 된다.

예로서, DRAM의 소비전류에 대해서 예측된 결과를 도 25에 나타낸다. 이 예측은 접합 온도 75℃, 표준조건의 경우에 대해서 구해진 것이다. 도 25에서 동작전압이 1.2V로 가정한 4G 비트 DRAM의 I_DC가 I_OP를 상회하는 것을 알 수 있다.

최악 조건을 고려하면, 이하에 나타난 바와 같이 실효채널 길이가 0.25㎛정도, 게이트 산화막 두께가 6nm 정도이고, 동작전압이 2.5V 정도에서도 I_DC가 문제로 된다. 여기에서는 256M비트 DRAM 상당의 수치예를 이용한다. 종래, 동작전압이 3.3V일때에 실효채널폭/실효채널 길이 = 30의 트랜지스터에 드레인 전류 10nA가 흐르는 게이트-소스간 전압으로 정의한 정전류 드레시 홀드치 전압은, 서브스트레이트 소스간의 전압은 0, 접합온도 25℃, 표준조건으로 동작전압의 10분의 1인 0.33V정도 이다. 그때, 포화영역의 드레인 전류특성을 외삽(外揷)해서 전류가 0으로 되는 게이트-소스간 전압으로 정의한 외삽한 드레시 홀드치 전압은 정전류 드레시홀드치 전압보다도 0.2V정도 큰 0.53V정도 이다. 동작전압을 2.5V로 저전압했을 때 실효게이트 전압을 확보하기 위해, 외삽한 드레시홀드치 전압을 동작전압에 비례시켜 저하시키면 0.4V 정도로 된다. 외삽한 드레시홀드치 전압과 정전류 드레시홀드치 전압의 차는 거의 일정하므로 정전류 드레시홀드치 전압은 0.2V정도로 된다. 또한, 드레시홀드치 전압의 온도 의존성을 고려하지 않으면 안된다. 일반적으로 칩의 실온동작을 보증할 때, 통상 주위 온도(T_a)가 0℃∼70℃에서의 동작을 보증하지 않으면 안된다. 또한, 칩내의 접합온도(T_j)는 소비전력 (P_d)에 의해 칩의 열전도율을 θ_ja로 해서,

T_j=T_a+θ_ja·P_d

로 되기 때문에, 보다 높은 온도를 고려하지 않으면 안된다. 예를 들면, 전원전압이 2.5V이고 동작전류(I_ACT)가 50mA로 가정하고, θ_ja가 200℃/W일 때 마진을 고려해서 T_a를 75℃로 하면, T_j는 100℃로 된다. 이 T_j에서의 정전류 드레시홀드치 전압은 드레시홀드치 전압의 온도 의존성을 -1.6mV/℃로 하면 약 0.1V로 된다. 또, 제조편차를 0.1V로 하면, 최악 조건에서의 10nA의 정전류 드레시홀드치 전압은 약 0.0V로 된다. 단, 실효게이트 길이를 0.25㎛로 가정하면, 정전류 드레시홀드치 전압을 정의하는 게이트 폭은 약 7.5㎛이다. I_DC에 기여하는 칩내의 MOS트랜지스터의 게이트폭의 합계가 4m정도이면, 테일링 계수(S)가 100mV/dec 일 때, 수학식 2에서 I_DC는 5mA로 된다. 이 5mA는 먼저 가정하는 I_ACT의 10분의 1이고, 무시할 수 없는 크기이다. 따라서, 동작전압이 2.5V정도 이하일 때에 CMOS 논리회로의 서브드레시홀드 전류가 문제로 된다.

그리고, 용도에서 요구되는 CMOS LSI의 소비전력을 고려해 본다. 휴대기기용 등의 LSI에서는, 통전(通電)되고 있는 시간대에서의 평균 소비전력이 문제이기 때문에 대기시 전류와 동작전류의 양자가 문제로 된다. 특히, 전지 동작기기에서는 평균 소비전력에 의해 대기시간이 정해지므로 양자가 중요하다. 한편, 통전되고 있는 시간대의 대부분에서 동작을 계속하도록 한 LSI도 많이 존재한다. 예를 들면, 고속동작용 프로세서, 메모리, ASIC 등이 있다. 그와 같은 LSI에서는 동작전류만이 문제이고, 예를 들면,

I_ACT≒ I_STB

이어도 관계없다. 어느 쪽이든 전체 LSI에서 I_ACT의 저감은 중요한 과제이다. 상기한 바와 같이 종래기술에서는, 가까운 장래에 I_ACT에 대해서도 I_DC가 지배적으로 되기 때문에, 동작시의 CMOS LSI의 리크전류를 저감하는 것이 중요하게 된다.

이상으로부터 본 발명의 목적은, 2.5V 이하의 전압을 동작전압으로 해서 V_GS가 거의 0인 경우에 그 소스-드레인 경로로 무시할 수 없는 크기의 전류가 흐르는 인헨스먼트형 MOS트랜지스터를 가지는 회로를 포함하는 반도체 집적회로의 소비전력을 저감한 반도체 집적회로를 제공하는 것이다.

본 발명의 다른 목적은, 메모리 혹은 메모리를 내장하는 반도체 집적회로에서 워드 드라이버, 디코더, 센스앰프 구동회로 등에 포함되는 MOS 트랜지스터의 서브드레시홀드 전류를 저감하는 것이다.

이들의 목적을 달성하기 위해서, 반도체 집적회로의 일부의 회로가 그 출력을 변화시키는 동작시에 있어서, 출력이 변화하지 않는 다른 회로의 MOS트랜지스터의 서브드레시홀드 전류를 저감하는 것에 의해 소비전력을 저감한다.

도 1은 서브 드레시홀드 전류가 흐르는 시간을 한정하고 있는 구성을 나타내는 도면,

도 2는 도 1에 나타난 구성의 제어 타이밍도,

도 3은 블럭을 1차원 배치한 실시예를 나타내는 도면,

도 4는 블럭을 2차원 배치한 실시예를 나타내는 도면,

도 5a는 워드 드라이버의 블럭을 1차원 배치한 실시예를 나타내는 도면,

도 5b는 도 5a에 나타난 실시예의 동작 타이밍도,

도 6은 도 5에 나타난 실시예의 워드 드라이버의 P채널 MOS트랜지스터의 동작점을 나타내는 도면,

도 7은 1차원 선택의 리크전류의 블럭수 의존성을 나타내는 도면,

도 8은 센스엠프 구동회로의 블럭을 1차원 배치한 실시예를 나타내는 도면,

도 9는 메모리 어레이 주요부의 구성예를 나타내는 도면,

도 10은 본 발명의 효과를 나타내는 도면,

도 11은 디코더 블럭을 1차원 배치한 실시예를 나타내는 도면,

도 12는 워드 드라이버의 블럭을 1차원 배치한 다른 실시예를 나타내는 도면,

도 13은 N채널 MOS 드라이버의 블럭을 1차원 배치한 실시예를 나타내는 도면,

도 14는 2차원으로 배치한 대표적 선택방식의 실시예를 나타내는 도면,

도 15는 도 19에 나타난 실시예의 제어 타이밍도,

도 16a는 워드드라이버의 블럭을 2차원 배치한 실시예를 나타내는 도면,

도 16b는 도 16에 나타난 실시예의 동작 타이밍도,

도 17은 도 16에 나타난 실시예의 워드 드라이버의 P채널 MOS트랜지스터의 동작점을 나타내는 도면,

도 18a는 2차원 선택에서의 리크전류의 블럭수 의존성을, 섹터수를 파라미터로 해서 나타내는 도면,

도 18b는 2차원 선택에서의 리크전류의 블럭수 의존성을, 블럭내 회로수를 파라미터로 해서 나타내는 도면,

도 19는 512개의 워드 드라이버를 4개의 블럭으로 나눈 예를 나타내는 도면,

도 20은 디코더의 블럭을 2차원 배치한 실시예를 나타내는 도면,

도 21은 계층형 워드선 구성에 적용한 실시예를 나타내는 도면,

도 22a는 종래의 CMOS 인버터 회로도,

도 22b는 트랜지스터의 서브 드레시홀드 특성을 나타내는 도면,

도 23은 메모리의 블럭도,

도 24는 워드드라이버의 종래의 급전법을 나타내는 도면,

도 25는 종래 기술에 의한 DRAM의 소비전류의 예측을 나타내는 도면이다.

상세하게는, 본 발명은,

제1 동작전위가 공급되는 제1 단자와,

제2 동작전위가 공급되는 제2 단자와,

상기 제1 단자와 상기 제2 단자와의 사이에 접속된 제1 회로 블럭과,

상기 제1 단자와 상기 제2 단자와의 사이에 접속된 제2 회로 블럭을 구비하고,

상기 제1 회로 블럭은 그 입력단자에 인가되는 입력신호에 응답한 출력신호를 그 출력단자로 송출할 때에 상기 제1 단자와 상기 출력단자와의 사이에 동작전류를 흘리고,

상기 제2 회로 블럭은 복수의 서브회로 블럭을 포함하고, 상기 복수의 서브회로 블럭의 각 서브회로 블럭은, 소스가 제1 노드에 접속되고, 게이트가 입력단자에 접속된 MOS트랜지스터와, 일단이 상기 MOS트랜지스터의 드레인에 접속되고, 타단이 제2 노드에 접속된 부하를 포함하고,

상기 복수의 서브회로 블럭의 각 서브회로 블럭의 MOS트랜지스터는 게이트-소스간 전압이 거의 0인 경우에 그 소스-드레인 경로로 서브 드레시홀드 전류를 흘리고,

상기 복수의 서브회로 블럭의 상기 복수의 제1 노드는 복수의 스위칭 소자를 통해서 상기 제1 단자에 접속되고, 상기 복수의 서브회로 블럭의 상기 복수의 제2 노드는 상기 제2 단자에 접속되고 있고,

상기 복수의 스위칭 소자의 각각의 오프시의 리크전류가 상기 복수의 서브회로 블럭의 대응하는 서브회로 블럭의 MOS트랜지스터의 서브드레시홀드 전류보다 작게 되게 되도록 상기 복수의 스위칭 소자의 상수가 설정되고,

상기 복수의 스위칭 소자를 오프함으로써 상기 제2 회로 블럭의 상기 복수의 서브회로 블럭의 각 서브회로 블럭의 소비전류를 상기 복수의 스위칭 소자의 대응하는 스위칭 소자의 리크전류의 값으로 제한하고, 그 결과, 상기 복수의 서브회로 블럭의 소비전류의 총합을 상기 제1 회로 블럭의 상기 동작 전류보다 작게 하는 것으로 구성되는, 동작전압이 2.5V이하인 반도체 집적회로 칩을 나타낸다.

이와 같은 구성에 의해 반도체 집적회로 칩이 활성상태로 되어 있을 때에도 칩내에서 제1 회로 블럭이 동작하는 한편, 비동작의 제2 회로 블럭의 서브드레시홀드 전류를 저감할 수 있다.

또, 본 발명은,

제1 동작전위가 공급되는 제1 단자와,

제2 동작전위가 공급되는 제2 단자와,

상기 제2 회로 블럭은 복수의 서브회로 블럭을 포함하고, 상기 복수의 서브회로 블럭의 각 서브회로 블럭은 소스가 제1 노드에 접속되고, 게이트가 입력단자에 접속된 MOS트랜지스터와 일단이 상기 MOS트랜지스터의 드레인에 접속되고, 타단이 제2 노드에 접속된 부하를 포함하고,

상기 복수의 서브회로 블럭의 각 서브회로 블럭의 MOS트랜지스터는 게이트- 소스간 전압이 거의 0인 경우에 그 소스-드레인 경로로 서브드레시홀드 전류를 흘리고,

상기 복수의 서브회로 블럭의 상기 복수의 제1노드는 복수의 스위칭소자를 통해서 상기 제1 단자에 접속되고, 상기 복수의 서브회로 블럭의 상기 복수의 제2노드는 상기 제2 단자에 접속되어 있고,

상기 복수의 스위칭 소자의 각각의 오프시의 리크전류가 상기 복수의 서브회로 블럭의 대응하는 서브회로 블럭의 MOS트랜지스터의 서브드레시홀드 전류보다 작게 되도록 상기 복수의 스위칭소자의 상수가 설정되고,

상기 복수의 스위칭소자를 오프하는 것에 의해 상기 제2 회로 블럭의 상기 복수의 서브 회로 블럭의 각 서브회로 블럭의 소비전류를 상기 복수의 스위칭소자의 대응하는 스위칭 소자의 리크전류치로 제한시키고 그 결과, 상기 복수의 서브회로 블럭의 소비전류 총합을 상기 제1 회로 블럭의 상기 동작전류보다 작게 하고,

상기 제2 회로 블럭의 상기 복수의 서브회로 블럭의 각 서브회로 블럭은 그 입력단자에 인가되는 입력신호에 응답한 출력신호를 그 출력단자로 송출할 때에, 상기 제1 단자와 상기 출력단자와의 사이에 동작전류를 흘리고,

상기 제1 회로 블럭의 복수의 서브회로 블럭을 포함하고, 상기 복수의 서브회로 블럭의 각 서브회로 블럭은 소스가 제1 노드에 접속되고, 게이트가 입력단자에 접속된 MOS트랜지스터와 일단이 상기 MOS트랜지스터의 드레인에 접속되고, 타단이 제2 노드에 접속된 부하를 포함하고,

상기 제1 회로블럭의 상기 복수의 서브회로블럭의 각 서브회로 블럭의 MOS 트랜지스터는 게이트-소스간 전압이 거의 0인 경우에 그 소스-드레인 경로로 서브드레시홀드 전류를 흘리고,

상기 제1 회로 블럭의 상기 복수의 서브회로 블럭의 상기 복수의 제1노드는 복수의 스위칭소자를 통해서 상기 제1 단자에 접속되고, 상기 제1 회로블럭의 상기 복수의 서브회로 블럭의 상기 제2 노드는 상기 제2 단자에 접속되어 있고,

상기 제1 회로 블럭의 상기 복수의 스위칭소자의 각각의 오프시의 리크전류가 상기 제1 회로 블럭의 상기 복수의 서브회로 블럭의 대응하는 서브회로 블럭의 MOS트랜지스터의 서브 드레시홀드 전류보다 작게 되도록, 상기 제1 회로 블럭의 상기 복수의 스위칭소자의 상수가 설정되고,

상기 제2 회로 블럭의 상기 복수의 스위칭소자를 온하는 것에 의해 상기 제2 회로 블럭의 상기 복수의 서브회로 블럭을 활성상태로 함과 동시에, 상기 제1 회로 블럭의 상기 복수의 스위칭소자를 오프로 하는 것에 의해 상기 제1 회로 블럭의 상기 복수의 서브회로 블럭의 각 서브회로 블럭의 소비전류를 상기 복수의 스위칭 소자의 대응하는 스위칭 소자의 리크전류치로 제한시켜고, 그 결과 상기 복수의 서브회로 블럭의 소비전류의 총합을 상기 제2 회로 블럭의 상기 동작전류의 총합보다 작게 하는 것으로 구성되는 동작전압이 2.5V 이하의 반도체 집적회로 칩을 나타낸다.

이와 같은 구성에 의해, 반도체 집적회로 칩이 활성상태로 되어 있을 때에, 칩내에서 제1 회로 블럭이 동작하는 한편, 비동작의 제2 회로 블럭의 서브드레시홀드 전류를 저감할 수 있음과 동시에, 칩내에서 제2 회로 블럭이 동작하는 한편, 비동작의 제1 회로 블럭의 서브 드레시홀드 전류를 저감할 수 있다.

또, 본 발명은

복수의 제1 회로 블럭과,

복수의 제1 스위칭 소자와,

상기 복수의 제1 스위칭 소자에 공통으로 접속된 제1 동작전위 공급선과,

상기 제1 동작 전위 공급선과 제1 동작 전위점과의 사이에 접속된 제2 스위칭 소자들을 구비하고,

상기 복수의 제1 회로 블럭의 복수의 제1 노드의 각 노드는 상기 복수의 제1 스위칭소자의 대응하는 스위칭소자를 통해서 상기 제1 동작전위 공급선과 접속되고,

상기 복수의 제1 회로블럭의 복수의 제2 노드는 제2 동작전위 공급선과 접속되고,

상기 복수의 제1 회로 블럭의 각 회로 블럭은 소스가 대응하는 상기 제1 노드에 접속되고, 게이트가 입력단자에 접속된 MOS트랜지스터와, 일단이 상기 MOS트랜지스터의 드레인에 접속되고, 타단이 대응하는 상기 제2 노드에 접속된 부하를 포함하고,

상기 복수의 제1 회로블럭의 각 회로 블럭의 MOS트랜지스터는 게이트-소스간 전압이 거의 0인 경우에 그 소스-드레인 경로로 서브드레시홀드 전류를 흘리고,

상기 복수의 제1 스위칭소자의 각각의 오프시의 리크전류가 상기 복수의 제1 회로 블럭의 대응하는 회로블럭의 MOS트랜지스터의 서브드레시홀드 전류보다 작게 되도록 상기 복수의 제1 스위칭소자의 상수가 설정되고,

상기 복수의 제1 스위칭소자를 오프로 하는 것에 의해, 상기 복수의 제1 회로 블럭의 각 회로 블럭의 소비전류를 상기 복수의 제1 스위칭소자의 대응하는 스위칭소자의 리크전류치로 제한시키고,

상기 제2 스위칭소자의 오프시의 리크전류가 상기 복수의 제1 스위칭소자의 상기 리크전류의 총합보다도 작게 되도록 상기 제2 스위칭 소자의 상수가 설정되고, 그 결과, 상기 복수의 제1 회로 블럭의 소비전류의 총합을 상기 제2 스위칭 소자의 상기 리크전류치로 제한하는 것으로 구성하는 반도체 집적회로 칩을 나타낸다.

이와 같은 구성으로 함으로써, 복수의 제1 회로블럭의 각 회로 블럭의 대기시에서의 소비전류는 제1 스위칭소자 서브드레시홀드 전류이하로 제한된다. 또, 제1 동작전위 공급선에 접속되는 복수의 제1 회로 블럭의 대기시에서의 복수의 제1 회로 블럭의 소비전류의 총합은 제2 스위칭 소자의 서브드레시홀드 전류이하로 제한된다.

또한, 본 발명은

제1 동작전위가 공급되는 제1 단자와,

제2 동작전위가 공급되는 제2 단자와,

상기 제1 단자와 상기 제2 단자와의 사이에 접속된 제1 회로블럭과,

상기 제1 단자와 상기 제2 단자와의 사이에 접속된 제2 회로블럭을 구비하고,

상기 제1 회로 블럭은 그 입력단자에 인가되는 입력신호에 응답한 출력신호를 그 출력단자로 송출할 때에, 상기 제1 단자와 상기 출력단자와의 사이에 동작전류를 흘리고,

상기 제2 회로블럭은 복수의 서브회로 블럭을 포함하고, 상기 복수의 서브회로 블럭의 각 서브회로 블럭은, 소스가 제1 노드에 접속되고, 게이트가 입력단자에 접속된 MOS트랜지스터와, 일단이 상기 MOS트랜지스터의 드레인에 접속되고, 타단이 제2 노드에 접속된 부하를 포함하고,

상기 복수의 서브회로 블럭의 상기 복수의 제1 노드는 복수의 스위칭 소자를 통해서 상기 제1 단자에 접속되고, 상기 복수의 서브회로 블럭의 상기 복수의 제2 노드는 상기 제2 단자에 접속되어 있고,

상기 복수의 스위칭 소자의 각각의 오프시의 리크전류가 상기 복수의 서브회로블럭의 대응하는 서브회로블럭의 MOS 트랜지스터의 서브 드레시홀드 전류보다 작게 되도록 상기 복수의 스위칭 소자의 상수가 설정되고,

상기 복수의 스위칭 소자를 오프로 하는 것에 의해, 상기 제2 회로 블럭의 상기 복수의 서브회로 블럭의 각 서브회로 블럭의 소비전류를 상기 복수의 스위칭 소자의 대응하는 스위칭 소자의 리크전류치로 제한시키고 그 결과, 상기 복수의 서브회로 블럭의 소비전류의 총합을 상기 제1 회로 블럭의 상기 동작 전류보다 작게 하고,

상기 제1 회로 블럭의 복수의 서브회로 블럭을 포함하고, 상기 복수의 서브회로 블럭의 각 서브회로 블럭은 소스가 제1 노드에 접속되고, 게이트가 입력단자에 접속된 MOS트랜지스터와, 일단이 상기 MOS트랜지스터의 드레인에 접속되며, 타단이 제2 노드에 접속된 부하를 포함하고,

상기 제1 회로 블럭의 상기 복수의 서브회로 블럭의 각 서브회로 블럭의 MOS트랜지스터는 게이트-소스간 전압이 거의 0인 경우에 그 소스-드레인 경로로 서브드레시홀드 전류를 흘리고,

상기 제1 회로 블럭의 상기 복수의 서브회로 블럭의 상기 복수의 제1 노드는 복수의 스위칭소자를 통해서 상기 제1 단자에 접속되고, 상기 제1 회로 블럭의 상기 복수의 서브회로 블럭의 상기 복수의 제2 노드는 상기 제2 단자에 접속되고 있고,

상기 제1 회로 블럭의 상기 복수의 스위칭소자의 각각의 오프시의 리크전류가 상기 제1 회로 블럭의 상기 복수의 서브회로 블럭의 대응하는 서브회로 블럭의 MOS트랜지스터의 서브드레시홀드 전류보다 작게 되도록 상기 제1 회로블럭의 상기 복수의 스위칭소자의 상수가 설정되고,

상기 제2 회로 블럭의 상기 복수의 스위칭 소자를 온으로 하는 것에 의해, 상기 제2 회로 블럭의 상기 복수의 서브회로 블럭을 활성상태로 함과 동시에 상기 제1 회로 블럭의 상기 복수의 스위칭이 소자를 오프로 하는 것에 의해, 상기 제1 회로 블럭의 상기 복수의 서브회로 블럭의 각 서브회로 블럭의 소비전류를 상기 복수의 스위칭 소자의 대응하는 스위칭 소자의 리크전류치로 제한시키고, 그 결과, 상기 복수의 서브회로 블럭의 소비전류의 총합을 상기 제2 회로 블럭의 상기 동작전류의 총합보다도 작게 하는 것으로 구성되는 동작전압이 2.5V 이하의 반도체 집적회로 칩을 나타낸다.

이와 같은 구성으로 하는 것에 의해, 상기한 바와 같이, 제1 동작전위공급선에 접속되는 복수의 제1 회로 블럭의 대기시에서의 복수의 제1 회로 블럭의 소비전류의 총합은 제2 스위칭소자의 서브드레시홀드 전류 이하로 제한됨과 동시에, 제3 동작전위 공급선에 접속되는 복수의 제2 회로 블럭의 대기시에서의 복수의 제2 회로 블럭의 소비전류의 총합은 제4 스위칭소자의 서브드레시홀드 전류 이하로 제한된다. 또한 복수의 제1 회로 블럭의 소비전류의 총합과 복수의 제2 회로 블럭의 소비전류의 총합과의 총합은 제5 스위칭소자 서브드레시홀드 전류이하로 제한된다.

이상으로 기술된 본 발명의 개요에 공통된 개념은 복수의 회로 블럭과, 상기 회로 블럭의 소망의 동작전압이 주어져 있는 적어도 2개의 상기 회로 단자를 가지고, 상기 회로블럭의 각각과 적어도 1개의 상기 회로단자와의 사이에 상기 회로 블럭의 상기 서브드레시홀드 전류의 전류 제어 수단을 설치하고, 특정 상기 회로 블럭은 적어도 1개의 다른 상기 회로 블럭이 논리동작하는 시간대의 일부를 포함하는 시간대에 상기 리크전류가 상기 전류 제어수단에 의해 제어되는 것이다. 이것에 의해 반도체 집적회로의 칩자체가 동작상태이고, 특정 회로 블럭이 동작하고 있는 시간대에, 다른 동작하지 않는 회로 블럭의 리크전류를 저감할 수 있다. 그 결과, 반도체 집적회로 전체의 동작시 리크전류를 저감할 수 있다.

따라서, MOS 트랜지스터의 미세화에 따른 트랜지스터의 드레시홀드치 전압이 낮게 되어도 비선택회로에 흐르는 리크전류를 최소화 할 수 있다.

우선, 본 발명을 DRAM의 워드드라이버(도 23중 WD)에 적용한 예에 대해서 설명한다. 워드선이 선택되고 소요의 워드전압(V_CH)이 워드선에 인가된 후의 상태를 예를 들면, 도 24에 나타나는 종래의 구성에서는 V_t가 충분히 높게만 하면, 전체의 CMOS 드라이버의 게이트-소스간 전압이 약 0볼트로 되어 있는 MOS 트랜지스터의 소스-드레인 경로에는 서브드레시홀드 전류가 거의 흐르지 않는다. 그러나, V_t가 0.4V정도 이하로 낮게 되면 워드드라이버에 서브드레시홀드 전류가 흐르게 되고, 대용량화하여 워드 드라이버수(r)가 증가함과 동시에 이 크기는 무시할 수 없게 된다. 이 서브드레시홀드 전류의 합계(I_A)는

로 나타나게 된다. 여기에서, 도 22에 나타난 바와같이 V_t는 전류치(Io)로 정의한 드레시 홀드치 전압, S는 테일링계수이다. 워드드라이버 전원(V_CH)은 통상, 외부전원을 칩내부에서 승압해서 공급되므로 전류 구동능력에는 한계가 있고, I_A가 크게 되면 처리할 수 없게 된다.

이것을 해결하는 방법으로서 ① 워드 드라이버의 급전선에 소요의 전압을 소망하는 기간만큼 인가하는 방법, ② 워드드라이버군을 복수의 드라이버로 되는 다수의 블럭으로 나누어서 소요의 전압을 선택하려는 특정 블럭에만 인가하는 방법, ③ 양자를 조합시키는 방법이 있다.

도 1은 워드 드라이버의 급전선에 소요의 전압을 소망의 기간만 인가하고, 서브드레시홀드 전류가 흐르는 시간을 한정한 예이다. 드라이버의 논리입력이 확정된 후에 블럭의 공통 급전선에 소요의 워드전압을 공급하는 것에 특징이 있다. 도 2에 나타난 동작 타이밍에 따라서, 워드 드라이버를 구성하는 PMOS 트랜지스터의 전압관계에 착안해서 동작을 설명한다. NMOS 트랜지스터와 캐패시터(축적용량)로 이루어지는 주지의 DRAM용 메모리셀의 경우, 비선택 상태의 전체의 워드선의 전압은 Vss(OV)로 되지 않으면 안되기 때문에, 선택하고자 하는 워드 드라이버를 포함하는 전체의 워드 드라이버내의 상기 PMOS 트랜지스터의 게이트 전압은 V_CH이다. 다음에 선택동작이 시작되면 선택 드라이버(#1)의 PMOS 트랜지스터의 게이트(N_X1)만이 OV로 된다. 이때, 그 외의 워드 드라이버(#2-#r)에서는 V_CH그대로 이고, 이것으로 전체의 워드 드라이버의 PMOS 트랜지스터의 게이트전압을 확정한다. 이제, PMOS 트랜지스터의 소스가 접속된 공통급전선(P_B)의 전압을 상기한 PMOS트랜지스터의 게이트 전압을 확정하기 전까지는 상기 PMOS 트랜지스터의 서브드레시홀드 전류가 무시할 수 있는 정도로 V_CH보다도 낮은 어떤 전압 이하, 극단적인 경우에는 OV로 설정해 놓는다. 여기서, 특정 전압으로는 PMOS 트랜지스터의 V_t에 대해서 V_CH-(0.4V-V_t)정도이다. 왜냐하면, PMOS 트랜지스터의 서브드레시홀드 전류를 무시할 수 있는 정도로 작게 하기 위해서는 게이트-소스간의 전압에서 V_t를 뺀 실효게이트 전압이 상기한 바와 같이 0.4V정도 필요하기 때문이다. 예를 들면, 16기가 비트 DRAM에서는 상기한 바와 같이 V_CH= 1.75V, V_t= -0.04V정도 이므로 여기에서 말하는 특정 전압은 1.31V정도이다. 게이트 전압 확정 후에 공통급전선(P_B)을 V_CH로 올리면, 선택 워드선에는 대응된 PMOS트랜지스터에서 V_CH의 전압이 인가된다. 소망하는 기간 인가된 후, 전체의 워드드라이버에서 PMOS 트랜지스터의 게이트 전압을 V_CH로 하면, 선택 워드선은 대응하는 NMOS 트랜지스터에 의해 OV로 방전한다. 그 후에 공통급전선(P_B)의 전압을 재차 상기한 특정 전압이하로 하강시킨다. 이와 같은 구동법에 의해 공통구동선을 V_CH에서 분리한 시간대에는 서브드레시홀드 전류가 흐르지 않게 된다. 그러나, 공통구동선에 V_CH가 인가되어 있는 기간중에는, 비선택 워드드라이버의 PMOS트랜지스터에는 서브드레시홀드 전류는 여전히 흐른다. 어느 것인가의 워드 드라이버를 동작시킬 때는 공통 구동선에 V_CH를 인가하지 않으면 안되기 때문에, 서브드레시홀드 전류를 저감할 수 없다.

또한, 공통급전선에 소요의 워드 전압을 인가한 후에 드라이버의 논리 입력을 확정해도 워드선에는 정상인 전압이 얻어진다. 이 경우에는 급전선에 워드전압을 인가하고 나서 드라이버의 논리입력을 확정하기까지의 기간은 전체의 워드 드라이버에 서브드레시홀드 전류가 불필요하게 흐른다. 이것에 대해서, 논리 입력을 확정하고나서 공통 급전선에 워드 전압을 인가하는 방법에서는 이 기간의 무용한 전류를 삭감할 수 있다. 단, 약간 저속으로 동작된다. 공통 급전선의 기생용량이 크기 때문에 이 부분에서의 상승 시간이 길어질 필요가 있어 그 만큼 억세스 시간이 지연되기 때문이다.

도 3 및 도 4는 상기된 문제점을 해결하는 개념적 실시예로 워드드라이버군을 복수의 드라이버로 이루어지는 다수의 블럭으로 분할하고, 서브 드레시홀드 전류를 선택된 블럭만큼으로 한정한 것에 특징이 있다. 즉, 분할수에 역비례해서 동작시의 서브 드레시홀드 전류를 저감할 수 있다. 도 3은 n개의 워드 드라이버로 이루어지는 블럭 m개를 1차원 배치한 것(단,m·n = r)으로 도 1에 나타난 실시예에 비해서 1/m 만큼 서브 드레시홀드 전류를 작게할 수 있다. 도 4는 l(L의 소문자)개의 워드 드라이버로 이루어지는 블럭을 k(이하에서는 볼츠만 정수가 아니다)개만 행방향으로, 또 j개만 열방향으로 2차원(매트릭스) 배치한 것(단, j·k·l = r)이다. 이 구성에서는 도 1에 나타난 실시예에 비해서 l/(j·k) 만큼 드레시홀드 전류를 작게할 수 있다. 이하에서는 1차원 배치와 2차원 배치에 대해서 각각 몇 개인가의 실시예를 기초로 상세하게 설명한다.

우선, 1차원 배치에 대해서 구체적인 실시예를 기초로 상세하게 설명한다. 도 5a 및 도 5b는 워드 드라이버의 블럭을 1차원 배치한 실시예의 구성과 동작 타이밍을 나타낸다. 본 실시예에서는 블럭의 급전선에 공통의 제2 급전선을 설치하여 계층적으로 급전한다. 이 계층형 급전선 방식은 다음의 2가지 특징을 갖는다. ① 드라이버를 블럭으로 나눈 계층형 급전선 : n개의 워드 드라이버(#1-#n)로 되는 블럭을 m개 설치하고, 각 블럭의 급전선(P₁-P_m)을 블럭 선택 트랜지스터(Q₁-Q_m)를 통해서 급전선(P)에 접속한다. 또한, P를 동작모드와 대기모드를 선택하는 트랜지스터(Q)를 통해서 워드 전압(V_CH)의 급전선에 접속한다. ② 계층적인 게이트 폭의 설정: 블럭선택 트랜지스터(Q₁~Q_M)의 게이트폭(aㆍW)을 하나의 블럭내의 워드드라이버 트랜지스터의 게이트폭 합계(n·W)보다도 충분히 작게 선택해 놓는다(A《n). 또, 트랜지스터(Q)의 게이트폭(b·W)을 전체 블럭의 선택 트랜지스터의 게이트폭 합계(m·a·W)보다도 충분히 작게 선택해 놓는다(b《m·a).

동작시에는 Q와 Q₁을 온으로 해서, 선택 워드드라이버(#1)를 포함하는 블럭(B₁)에 대응된 급전선(P₁)에 V_CH를 공급한다. 여기에서, 전체의 트랜지스터의 V_t는 동일한 낮은 값으로 가정한다. 이 구성에 의해, 비선택 블럭(B₂-B_m)의 각각의 블럭의 서브 드레시홀드 전류는 대응한 블럭 선택 트랜지스터(Q₂-Q_m) 1개의 서브드레시홀드 전류 이하로 된다. 왜냐하면, 서브 드레시홀드 전류는 트랜지스터의 게이트폭에 비례하므로 임시로 n·i의 전류가 흐르도록 해도 결국은 전체의 서브 드레시홀드 전류는 블럭 선택 트랜지스터의 서브 드레시홀드 전류(a·i)로 제한되기 때문이다. 그때, 비선택 블럭의 급전선(P₂-P_m)의 전압은 거의 대기시 그대로 △V만큼 하강되어 있다. 왜냐하면, P₂- P_m을 충전하는 Q₂- Q_m의 서브 드레시홀드 전류는 비교적 작기 때문이다. 따라서, 전체 서브 드레시홀드 전류(I_A)는 표 1에서 계산된대로 나타난 바와 같이, m》1일 때 거의(n+m·a)i로 된다. 또한, a를 4정도로 해놓으면 직렬 트랜지스터(Q, Q₁)의 속도 및 칩면적에 주는 영향을 작게할 수 있다.

	동작전류(I_A)	대기전류(I_S)	필요한 전하량
	동작전류(I_A)	대기전류(I_S)	t₁	t₂
종 래	m·n·i	m·n·i	0	0
본발명	n·i+(m-1)·a·i	b·i	C·△V'	C₁·△V

워드 드라이버수(m·n)가 일정의 조건에서는 선택 블럭의 서브 드레시홀드 전류(n·i)와, 비선택 블럭의 서브 드레시홀드 전류의 합계(m·a·i)는 반비례 한다. 그 때문에 I_A를 작게하기 위해서는 선택 블럭의 서브 드레시홀드 전류(n·i)와, 비선택 블럭의 서브 드레시홀드 전류의 합계(m·a·i)를 동일한 정도의 값으로 설정하는 것이 좋다. 즉, n≒m·a로 하면 좋다. 이 조건에서 멀어질수록 I_A는 크게 된다. 블럭수(m)의 설정은 블럭 선택신호를 위한 디코더의 경우나 레이아웃수 면적등에도 영향을 주지만 I_A를 최소치의 5배 정도 이하로 하는 것이 바람직하다. 그러기 위해서는, 선택 블럭의 서브 드레시홀드 전류와, 비선택 블럭의 서브 드레시홀드 전류의 합계중 어느 큰 쪽이 I_A가 최소로 되는 설정시의 10배 이내라면 좋다. 즉 선택 블럭의 서브드레시홀드 전류와, 비선택 블럭의 서브 드레시홀드 전류의 합계의 비가 0.01 이상에서 100이하 이면 좋다.

예로서, 워드 드라이버수(m·n)가 128k개의 경우의 동작시 서브 드레시홀드 전류(I_A)의 블럭 분할수 의존성을 도 7에 나타낸다. 배선저항과 배선용량은 무시되어 있다. 계산치와 시뮬레이션에 의해 구해진 값은 같은 경향을 나타내고 있고, n ≒ m·a로 되도록 m·n을 정한 경우에 최소치로 된다. 예를 들면, a = b = 4의 경우 블럭수(m)를 128 또는 256으로 했을 때에 최소로 되고, 종래의 85분의 1 이하로 된다. 또한 시뮬레이션에 의한 값의 쪽이 작게 되어 있으나 스위치로서 이용하는 PMOS 트랜지스터의 온 저항의 영향이라고 생각된다.

대기시에는 Q, Q₁- Qm을 전부 거의 오프상태로 한다. 전체 서브 드레시홀드 전류(I_s)는 Q의 서브 드레시홀드 전류와 같게 되고, 종래에 비해서 a/m·n만큼 작게 할 수 있다. 또한 블럭의 급전선의 전압은 m·n·W와 a·W의 비와 테일링 계수에 의해 정해진 △V 만큼 V_CH로부터 내려간다. 이때, 워드 드라이버의 P채널 MOS 트랜지스터의 동작점은 도 6과 같이 된다.

트랜지스터(Q)가 없는 경우, 즉 도 3의 스위치를 게이트폭(a·W)의 트랜지스터로 치환한 경우에는 대기시에 m개의 게이트폭(a·W)의 PMOS 트랜지스터의 서브 드레시홀드 전류의 합계(m·a·i)가 흐른다. 동작상태에서의 선택회로의 구동능력에서 블럭으로 분할해도 게이트폭의 비(a)를 작게할 수 없기 때문에 블럭의 분할 수(m)를 크게 하면, 대기전류가 크게 된다. 워드 드라이버수(m·n)가 일정한 조건에서는, m을 크게 하지 않으면 n을 작게 할 수 없으므로 동작시의 서브드레시홀드 전류의 n·i의 부분을 작게할 수 없다. 따라서, 대기시와 동작시의 양방의 서브 드레시홀드 전류를 동시에 최소화 할 수 없다.

본 실시예에서는 이 문제를 해결하기 위해서 트랜지스터(Q)를 삽입하고, 그 게이트폭을 b《m·a로 설정해서 전류제한 기능을 2계층으로 하고 있다. 즉, m개의 게이트폭(a·W)의 트랜지스터에 공통으로 게이트폭(b·W)의 트랜지스터를 설치하고 전류제한 기능을 2계층으로 하는 것에 의해 동작시의 서브 드레시홀드 전류를 n·i+(m-l)·a·i로 한 그대로, 대기시의 서브 드레시홀드 전류를 b·i로 저감할 수 있다. 대기시의 서브 드레시홀드 전류가 m 및 n에 의존하지 않기 때문에 동작시의 서브 드레시홀드 전류가 최소로 되도록 하는 m·n의 조합 즉, n≒m·a로 설정할 수 있다.

도 5b에 따라서, 동작 타이밍을 설명한다. 대기시(Ф, Ф₁- Ф_m: V_CH)에는 Q 및 Q₁- Q_m이 거의 오프로 되어 있다. 그 때문에 P는 V_CH보다도 낮은 전압(V_CH- △V)으로 되어 있고, P₁~P_m은 그 보다 더욱 낮은 전압 V_CH-△V로 되어 있다. 전체의 워드선은 P₁~ P_m의 전압과 관계없이 V_ss로 고정되어 있다. 외부 블럭신호 / RAS(여기에서, "/"는 바신호를 나타낸다)가 온으로 되면 우선 Ф에서 Q가 온으로 되고, P의 기생용량(C)을 t₁시간 충전하여 V_CH로 한다. 다음에, Ф₁에서 Q₁이 온으로 되고, P₁의 기생용량(C₁)을 t₂시간 충전하여 V_CH로 한다. 이때, Q₂~ Q_m은 거의 오프 그대로이다. 그후, X디코더 출력신호(X₁)에 의해 워드 드라이버(#1)가 선택되고 워드선이 구동된다. /RAS가 오프로 되면, Q 및 Q₁은 오프로된다. P, P₁은 상기한 기구에 의해 장시간이 경과하면 각각 V_CH- △V', V_CH- △V로 된다. 여기에서, 억세스 시간을 손상하지 않고 급전선(P, P₁)을 V_CH로 충전할 수 있다. 왜냐하면, C를 크게 해도 △V'는 수백 mV정도로 작고, 또 /RAS가 온한 직후로부터 P의 충전시간(t₁)을 충분히 얻을 수 있기 때문이다. 또, 블럭으로 분할되어 있으므로, C₁이 비교적 작기 때문에 P₁의 충전시간(t₂)은 짧게 할 수 있기 때문이다.

디코더에도 계층형 급전선을 적용하는 것에 의해 서브 드레시홀드 전류를 대폭으로 저감할 수 있다.

도 8, 도 9에 센스앰프 구동회로(도 23 중 SAD)에 적용한 계층형 급전선 방식 및 1개의 트랜지스터와 1개의 캐패시터로 구성되는 메모리셀에 의한 메모리 어레이의 주요부를 나타낸다. 공지된 Vcc/2 프리차지 방식을 이용하고 있기 때문에 이 센스앰프 구동회로는 Vcc/2를 중심으로 동작을 행한다. 이 때문에 Vcc와 Vss의 양쪽에 계층형 급전선을 이용하고 있는 것이 특징이다. 여기에서 PMOS 트랜지스터(Q_P)와 NMOS 트랜지스터(Q_N)의 콘덕턴스가 동일하게 한다. 서브 어레이내의 CMOS 센스앰프(SA) 군은 대응하는 센스앰프 구동회로에서 선택적으로 구동된다. 이때, 급전선(Vcc, Vss)에 흐르는 전류(I_A')는 다수의 비선택 구동회로의 서브 드레시홀드 전류로 지배된다. 예를 들면, 도면중의 트랜지스터(Q_P, Q_N)의 게이트를 각각 Vcc, 0으로 하여 비선택 상태로 해도 센스앰프구동선(CP, CN)이 Vcc/2되므로, 서브드레시홀드 전류가 P'₁에서 P"₁으로 흐른다. 이것을 저지하기 위해서는 양측에 적용하는 것이 불가결하다. 만약, 상기한 바와 같이 Vcc만으로 계층형 급전선을 적용하면 Vcc/2에서 새롭게 Q_N의 서브드레시홀드 전류가 P"₁으로 흐르게 되어, Vcc/2의 레벨저하를 초래한다. 왜냐하면, 칩에 내장된 Vcc/2의 공급회로의 전류구동능력은 작기 때문이다.

주변회로(도 23중 PR)부에는 상기한 서브드레시홀드 전류가 흐르지 않는다고 가정하고, 워드 드라이버, 디코더 및 센스앰프 구동회로에 본 발명을 적용한 효과를 도 10에 나타낸다. 예로서 16기가 비트 DRAM을 든다. 그래서, 이용된 파라미터는 게이트폭 5㎛로 전류 10nA가 흐르는 전압으로 정의된 드레시홀드치 전압(V_t)이 -0.12V, 테일링계수(S)가 97mV/dec., 접합온도(T)가 75℃, 실효 게이트 길이(L_eff)가 0.15㎛, 게이트 산화막 두께(T_ox)이 4nm, 워드 전압(V_CH)이 1.75V, 전원전압(Vcc)이 1V, 사이클 시간이 180ns, 리플레쉬 사이클수가 128k, 칩사이즈가 23mm × 45mm, 1사이클로 충방전하는 데이터선의 총용량이 17nF이다. 본 발명에 의해 동작전류를 종래의 약 1.05A에서 약 10분의 1의 109mA로 저감할 수 있다. 이것은 서브 드레시 홀드 전류가 종래의 약 0.97A에서 약 30분의 1의 34mA로 현저히 저감할 수 있기 때문이다.

이상, 본 발명에서 블럭을 1차원 배치하는 경우에 대해, 워드 드라이버나 센스 엠프 구동회로에 적용한 실시예를 나타내면서 설명해왔다. 본 발명은 지금까지 기술된 실시예에 한정되는 것은 아니고 이하에 나타난 바와 같은 변형도 가능하다.

도 11에 디코더에 적용된 계층형 급전선 방식의 예를 나타낸다.

도 11은 NAND 회로와 인버터의 CMOS 논리회로 2단으로 구성된 AND 회로로 구성된 예이다. 도 11에서는 센스앰프 구동회로와 같이 Vcc/2를 중심으로 동작을 행하는 회로가 아니어도 Vcc와 Vss의 양측에 계층형 급전선을 이용하는 것이 특징이다. NAND 회로는 대기시에서는 모두 V_CC를 출력하고, 동작시에 소수(小數)가 OV를 출력한다. 서브 드레시홀드 전류는 Vss측의 N채널 MOS 트랜지스터로 정해지기 때문에 Vss측에 계층형 급전선을 이용한다. 반대로, 인버터는 대기시에는 모두 OV를 출력하고, 동작시에 소수가 Vcc를 출력한다. 서브 드레시홀드 전류는 P채널 MOS 트랜지스터로 정해지기 때문에 Vcc측에 계층형 급전선을 이용한다.

대기시에 같은 전압을 출력하고, 동작시에 소수가 동작하는 회로군이라면 본 발명을 적용할 수 있다. 그때, 전체의 회로가 동일한 트랜지스터 사이즈일 필요는 없고, 구성이 다른 것이어도 좋다.

도 12는 본 발명을 워드 드라이버에 적용한 다른 실시예이다. 도 12는 2메가 개의 워드 드라이버내 16개가 동시에 동작하는 경우의 예를 나타내고 있다. 도 5에 나타난 실시예에서의 급전선을 복수로 분할한 예이다. 도 12에서는 512개의 워드 드라이버로 블럭을 구성하고, 512개의 블럭(B_1.11~B_.256, B_2.1~B_2.256)으로 이루어지는 8개의 섹터(S₁-S₈)를 설치하고 있다. 각 섹터내에서 2개의 블럭(예를 들면 B_1.1과 B_2.1)이 급전선(예를 들면 P₁)을 공유하고 있다. 급전선(P₁~P₂₅₆)을 블럭 선택 트랜지스터(Q₁~Q₂₅₆)를 통해서 128개씩 급전선(P_L, P_R)에 접속한다. 급전선(P_L, P_R)은 8개의 섹터에 공통이다. 또, P_L, P_R은 트랜지스터(Q_L, Q_R)를 통해서 V_CH의 급전선에 접속된다. Q₁~Q₂₅₆의 게이트폭을 2개의 블럭내의 워드드라이버 즉, 1K개의 워드 드라이버의 트랜지스터의 게이트폭의 합계보다도 충분히 작게 선택해 놓는다. 또, Q_L, Q_R의 게이트폭을 급전선(P_L, P_R)에 각각 접속되어 있는 블럭 선택 트랜지스터, 즉 (8 × 128)개의 블럭 선택 트랜지스터의 게이트폭의 합계보다도 충분히 작게 선택해 놓는다. 동작시에는 8개의 섹터는 같은 동작을 한다. 예를 들면 Q_L,Q_R과 각 섹터내의 Q₁을 온으로 해서 선택 워드드라이버(#1)를 포함하는 2개의 블럭(B_1.1과 B_2.1)으로 V_CH를 공급한다. 서브 드레시홀드 전류는 도 5에 나타낸 실시예에서 m을 256, n을 4K로 했을 때와 동일하게 된다. 이와 같이 복수의 회로가 동시에 동작하는 경우, 복수의 블럭을 동시에 선택하면 좋다. 또, 스위치회로서 동작하는 트랜지스터를 복수로 분할하여 배치하는 것에 의해, 급전선을 짧게해서 배선저항의 영향을 경감할 수 있고, 선택 블럭의 급전선(P₁)을 단시간에 충전할 수 있다.

도 13에 본 발명을 N채널 MOS 드라이버에 적용한 실시예를 나타낸다. 트랜지스터의 드레인측에 계층형 급전선을 이용하는 것이 특징이다. 각 드라이버는 2개의 N채널 MOS 트랜지스터로 구성된 푸시풀(push pull) 회로이다. 비선택의 드라이버는 0V를 출력하고, 선택된 드라이버는 Vcc - V_t를 출력한다. 트랜지스터의 드레인측, 즉 Vcc측에 계층형 급전선을 이용하는 것에 의해 비선택 드라이버의 출력을 변화시키지 않고, 도 5에 나타난 실시예와 마찬가지로 서브드레시홀드 전류를 저감할 수 있다. 예를 들면 도 13에 나타난 바와 같이 블럭 선택 트랜지스터(Q₂~Q_m)가 오프일 때, 서브 드레시홀드 전류에 대한 드레인 전압의 영향이 작아도 P₂-P_m의 전압이 크게 저하해서 워드 드라이버 트랜지스터에 전류가 흐르지 않게 된다. 이와 같이, 본 발명은 CMOS 이외의 논리회로에도 적용할 수 있다.

이상의 설명에서는 트랜지스터의 서브 스트레이트와 접속되지 않았으나 어떤 실시예라도 전원에 접속하는 것이 바람직하다. 그 쪽이 드레인을 접속하는 급전선에 서브 스트레이트도 접속하는 것보다 급전선의 충전에 요하는 전하가 작아 충전시간이 짧게 된다. 예를 들면 도 5에 나타난 실시예에서는 P채널 MOS 트랜지스터의 서브 스트레이트를 전체 V_CH에 접속하는 것에 의해, 상기한 바와 같이 비선택 블럭의 급전선은 V_CH에서 △V만큼 저하했을 때에, 기판 바이어스 효과에 의해 비선택 블럭내의 P채널 MOS 트랜지스터의 드레시홀드 전압이 높게 된다. 소스가 게이트보다도 낮은 전압으로되는 이상, 드레시홀드치 전압이 높아지게 되는 것에 의해 서브 스트레이트가 드레인과 같은 전압의 경우에 비해서 작은 △V로서 같은 전류저감 효과가 얻어진다.

이상에서는 트랜지스터의 드레시홀드치 전압은 모두 같게 하여 설명했다. 그러나, 스위치로서 이용하는 트랜지스터의 드레시홀드치 전압을 다른 트랜지스터보다도 높게하는 것에 의해 서브 드레시홀드 전류를 더 저감할 수 있다. 예를 들면,도 5의 Q 및 Q₁~Q_m의 드레시홀드치 전압을 워드 드라이버내의 트랜지스터보다도 높게 하고, a 및 b를 크게 선택하는 것에 의해 스위치의 온저항에 의한 동작속도의 열화는 방지하면서 서브 드레시홀드 전류를 더 저감할 수 있다. 오프에서의 서브 드레시홀드 전류에는 지수 함수적으로 영향을 주는 것에 대해서, 온저항에는 1차 함수로 밖에 영향을 주지 않기 때문이다. 게이트폭에 따른 게이트 용량이 크게 되어도, 도 7에서의 충전시간(t₁, t₂)을 확보할 수 있으면, 동작속도의 점에서 문제가 없다. 또 레이아웃면적의 점에서도 비교적 개수가 적기 때문에 문제는 없다. 경우에 따라서는 Q만으로 드레시홀드치 전압이 높은 트랜지스터를 이용해도 대기전류의 저감에 유효하다.

도 7에 나타난 타이밍도에서는, /RAS가 0V로되어 있는 활성 기간중은 Ф 및 Ф₁을 내린 그대로해서 Q 및 Q₁을 온으로 유지하고 있다. 이것은 /RAS에 의해 발생되는 활성시와 대기시의 동작모드를 지정하는 신호에 의해 Ф를 제어하여 그 신호와 어드레스 신호와의 조합신호에 의해 Ф₁을 제어하는 것에 의해 실현된다. 또한, /RAS의 하강에서 워드선의 구동이 종료하기까지의 기간을 지정하는 신호를 이용해서 워드선 구동후 Ф 및 Ф₁을 V_CH로해서 Q 및 Q₁을 오프로 하는 것도 가능하다. 이것에 의해 워드선 구동후의 서브 드레시홀드 전류를 활성시라도 대기전류(I_S)와 같은 정도로 저감할 수 있다. 이 효과는 /RAS가 0V로 되어 있는 활성기간이 길 수록 크다. 단, 이 경우, 메모리셀의 재기록을 위해 /RAS의 상승에서 일정기간, Ф 및 Ф₁을 내려서 Q 및 Q₁을 온으로 할 필요가 있다. 예를 들면 도 11에 나타난 디코더에 적용한 실시예에 대해서도 마찬가지로 출력확정후의 서브드레시홀드전류를 더 저감 가능하다.

다음에, 2차원 배치에 대해서, 몇개의 실시예에 의거해서 상세히 설명한다,

도 14는 2차원 배치의 대표적 선택 방식의 실시예이고 도 15는 그 동작 타이밍도이다. 선택하려는 블럭, 예를 들면 B₁,₁에 대응하는 행선(Ps_l)에 소요의 워드전압(V_CH)을 인가하고, 대응하는 열선(Ф_B1)에는 OV를 인가한다. 블럭선택 P채널 MOS트랜지스터(Q₁,₁)는 온으로 되고, B₁,₁에 속하는 급전선(P₁,₁)은 V_CH로 충전된다. B₁,₁에 속하는 워드 드라이버를 구성하는 P채널 MOS트랜지스터의 게이트 전압은 이미 확정하고 있기 때문에 그것에 따라 선택된 워드선에 V_CH가 인가된다. 물론 상기한 바와 같이 P₁,₁에 V_CH를 인가한 후에 상기한 게이트전압을 확정하여도 워드선을 정상적으로 구동할 수 있다. 소망의 기간만큼 인가된 후, P₁,₁은 그것에 접속되어 있는 N채널 MOS트랜지스터에서 OV로 방전된다. 비선택블럭에 속하는 급전선은 OV 그대로 이다. 여기서 간단히 하기 위해, 블럭선택 P채널 MOS 트랜지스터 및 급전선 방전용 N채널 MOS트랜지스터의 V_T를 충분히 높혀서(0.4V정도) 선택한 경우를 생각한다. 비선택 블럭의 급전선은 상시 OV이므로, 비선택 블럭중의 워드 드라이버에는 서브드레시홀드전류는 흐르지 않는다. 따라서, 전체의 서브드레시홀드 전류를 거의 선택블럭내의 1개의 워드 드라이버의 서브드레시홀드전류 만큼으로 대폭 저감할 수 있다. 또, 급전선이 분할되고, 분할된 기생용량이 작은 급전선을 구동하면 좋으므로 도 1에 나타낸 실시예에 비해 고속으로 동작할 수 있다.

도 16a 및 도 16b는 2차원 배치된 선택방식의 다른 실시예의 구성과 동작타이밍을 나타낸다. 본 실시예는 도 5a도에 나타난 1차원 선택의 구성을 복수개 반복설치하고, 전원단자와 전원과의 사이에 트랜지스터를 더 설치한 것으로 간주한다. 그와 같이 본 경우, 도 5의 트랜지스터(Q)가 도 16a의 트랜지스터(Qs₁~Q_Sj)에 대응한다. 도 14에 나타난 실시예와 마찬가지로, 행의 급전선(예를 들면 P_S1)과 열의 제어선(예를 들면 Ф_B1)에서 교점의 블럭만을 선택한다. 도 14에 나타난 실시예와 다른 점은 이하와 같다. 도 14에서는 선택되어 있지 않는 상태에서의 각 블럭의 급전선의 전압은 OV이고, 블럭의 선택동작이 개시되고난 후라도 비선택 블럭의 급전선은 모두 OV이다. 어느 한쪽의 블럭을 선택할 때, 그 급전선의 전압을 OV에서 V_CH까지 충전하지 않으면 안되기 때문에 저속이고, 또 과도전류가 크게 되는 결점이 있다. 이것을 해결하기 위해서는 특정 블럭이 비선택상태에서 선택상태로 될 때, 그 급전선의 전압변화가 될 수 있는 한 작고, 또 다른 비선택 블럭의 서브드레시홀드 전류가 무시할 수 있을 정도로 작게 억제되는 것이 바람직하다. 제16도에 나타나는 실시예는 이것을 실현하는 것으로, 이하의 두가지의 특징을 갖는다. ① 드라이버를 블럭으로 나눈 계층형 급전선 : 각각 1개의 워드 드라이버로 이루어지는 블럭을 j·k개 설치하여, 매트릭스 모양으로 배치한다. 그들을 k개씩 나누어서, j개의 섹터로 한다. 각 블럭의 급전선(P_B1~P_BK)을 블럭선택 트랜지스터(Q_B1~Q_BK)를 통해서, 섹터의 급전선(예를 들면 P_S1)에 접속한다. 또, 각 섹터의 급전선(Ps₁~P_Sj)을 섹터선택트랜지스터(Q_S1~Q_Sj)를 통해서, 급전선(P)에 접속한다. 또한, P를 동작모드와 대기모드를 선택하는 트랜지스터(Q)를 통해서, 워드전압(V_CH)의 급전선에 속한다. ② 계층적인 게이트폭의 설정 : 블럭선택 트랜지스터의 게이트 폭(d·W)을 블럭내의 워드 드라이버 트랜지스터의 게이트 폭의 합계(1·W) 보다도 충분히 작게 선택해 놓는다(d《 1). 또, 섹터선택 트랜지스터의 게이트 폭(e·W)을 섹터내의 블럭선택 트랜지스터의 게이트 폭의 합계(k·d·W) 보다도 충분히 작게 선택해 놓는다(e《 k·d). 또한, Q의 게이트 폭(f·W)을 전체 섹터 선택트랜지스터의 게이트 폭의 합계(j·e·W) 보다도 충분히 작게 선택해 놓는다(f《 j·e).

동작시에는 Q와 Q_S1및 Q_B1을 온으로 해서, 선택워드 드라이버(#1)를 포함하는 블럭 B₁및 B₁을 포함하는 섹터(S₁)에 대응된 급전선(P_B1및 P_S1)에 V_CH를 공급한다. 여기에서, 전체 트랜지스터(V_T)는 같은 낮은 값으로 가정한다. 이 구성에 의해, 비선택 섹터(S₂~S_j)의 각각 전체의 서브드레시홀드 전류는 대응한 섹터 선택트랜지스터(Q_S2~Q_Sj) 1개의 서브드레시홀드 전류와 같게 된다. 또, 선택섹터(S₁)내의 비선택블럭(B₂~B_K)의 각각의 서브드레시홀드 전류는 대응된 블럭선택 트랜지스터(Q_B2~Q_BK) 1개의 서브드레시홀드 전류와 같게 된다. 왜냐하면, 서브드레시홀드 전류는 트랜지스터의 게이트 폭에 비례한다. 따라서, 예를 들면 S₁내의 비선택 블럭에서 임시로 1·i의 전류가 흐르도록 해도 결국은 전체의 서브드레시홀드 전류는 블럭선택 트랜지스터의 서브드레시홀드 전류(d·i)로 제한된다. 그 결과, 전체 서브드레시홀드 전류(I_A)는 표 2에 나타난 바와 같이 k》1, j》1일 때 거의 (1+k · d+j ·e)i로 된다. 또한, d, e, f를 4정도로 해 놓으면, 직렬 트랜지스터(Q, Q_S1, Q_B1)의 속도 및 칩면적에 주는 영향을 작게 할 수 있다.

워드 드라이버수(j·k·l)가 일정한 조건에서는 선택섹터내의 선택블럭의 서브드레시홀드 전류(1·i)와, 선택섹터내의 비선택 블럭의 서브드레시홀드 전류의 합계(k·d·i)와, 비선택 섹터의 서브드레시홀드 전류의 합계(j·e·i)의 3개의 곱은 일정하게 된다. 그 때문에, I_A를 작게하기 위해서는 선택섹터내의 선택 블럭의 서브드레시홀드 전류(1·i)와, 선택섹터내의 비선택 블럭의 서브드레시홀드 전류의 합계(k·d·i)와, 비선택 섹터의 서브드레시홀드 전류의 합계(j·e·i)를 같은 정도의 값으로 설정하는 것이 좋다. 즉, 1≒k·d≒j·e로 하면 좋다. 이 조건에서 멀어질 수록 I_A는 크게 된다. 섹터수(j) 및 블럭수(k)의 설정은 선택회로 내에서의 디코더의 경우나 레이아웃면적 등에도 영향을 주지만, I_A를 최소치의 5배 정도 이하로 하는 것이 바람직하다. 그를 위해서는, 선택섹터내의 선택블럭의 서브드레시홀드 전류와, 선택섹터내의 비선택 블럭의 서브드레시홀드 전류의 합계와, 비선택 섹터의 서브드레시홀드 전류의 합계의 3자 중에서 가장 큰 것이지만, I_A가 최소로 되는 설정시의 15배 이내라면 좋다. 그를 위해서는 선택섹터내의 선택블럭의 서브드레시홀드 전류와, 선택 섹터내의 비선택 블럭의 서브드레시홀드 전류의 합계와, 비선택 섹터의 서브드레시홀드 전류의 합계 3자 중에서 가장 큰 것과 가장 작은 것의 비가 약 60(15÷( )) 이하라면 좋다.

예로서, 워드 드라이버수(m·n)가 32메가 개의 경우 동작시 서브드레시홀드 전류(I_A)의 섹터수 및 블럭 분할수 의존성을 도 18a 및 도 18b에 나타난다. 도 18a는 특정한 섹터수(j)에 대해서 블럭수(k)와 워드 드라이버수(1)를 바꾼 경우를 나타내고, 도 18b는 특정한 블럭내 워드 드라이버수(1)에 대해서 섹터수(j)와 블럭수(k)를 바꾼 경우를 나타낸다. 도 18a에는 참고를 위해 도 5a도에 나타낸 1차원 선택에 대해서도 나타낸다. 게이트 폭의 계수(d·e·f)를 8로 하고 배선저항이나 배선용량은 무시하고 있다. 1≒k·d≒j·e로 되도록 j=256, k=128, l=1k로 한 경우에 최소치로 된다. 이때, 종래의 8K분의 1로 되고, 1차원 선택의 최소치보다 8분 1로 더 저감할 수 있다.

대기시에는 Q, Q₁~Q_k를 모두 거의 오프 상태로 한다. 전체의 서브드레시홀드 전류(Is)는 Q의 서브드레시홀드 전류와 같게 되고, 종래에 비해서 f/j·k·l 만큼 작게 할 수 있다. 또한, 블럭의 급전선의 전압은 j·k·l·W과 f·W의 비와 테일링 계수에 의해 정해진 △V 만큼 V_CH에서 내려서 도 17에 나타나게 된다. 이 △V는 도 6와는 다른 값이다.

트랜지스터(Q)는 도 5a도에 나타난 실시예의 트랜지스터(Q)와 마찬가지로, 대기시와 동작시의 양방의 서브드레시홀드 전류를 동시에 최소화 하기 위해서 설치되어 있다. 이것에 의해 전류 제한 기능이 3계층으로 되고, 대기시의 서브드레시홀드 전류가 j, k, l에 의존하지 않기 때문에, 대기시의 서브드레시홀드 전류가 작은 조건에서 동작시의 서브드레시홀드 전류가 최소로 되도록 j, k, l을 조합, 즉, 1≒k · d≒j·e로 설정할 수 있다.

표 2에는 수치예로서 16기가 비트 DRAM을 상정해서 얻어진 전류치도 나타내고 있다. 거기서 이용된 파라미터는 게이트 폭 5μm로 전류 10nA가 흐르는 전압으로 정의된 드레시홀드치전압(V_T)이 -0.12V, 테일링계수(S)가 97mV/dec., 접합온도(T)가 75℃, 실효게이트길이(L_eff)가 0.15μm, 게이트 산화막두께(Tox)가 4nm, 워드전압(V_CH)이 1.75V, 전원전압(Vcc)이 1V이다. 본 발명에 의해 서브드레시홀드 전류가 종래의 약 700mA에서 동작시에서는 약 350분 1의 약 2mA로, 대기시에는 약 33000분의 1의 약 20μA로 저감할 수 있다.

	동작전류(I_A)	대기전류(I_S)	충전되는 전하량
	동작전류(I_A)	대기전류(I_S)	t₁	t₂	t₃
종래	j·k·l·i(695mA)	j·k·l·i(695mA)	0	0	0
본발명	l·i+(k-1)·d·i+ (j-1)·e·i(1.99mA)	f·i(21.2μA)	C_S1·△V"	C_B1·△V'	C₁·△V

(수치예는 16Gb DRAM의 예상치)

도 18은 동작파형의 모식도이다. 대기시(Ф, Ф_S1~Ф_Sj, Ф_Bk: V_CH)에는 Q와 Q_S1~Q_Sj및 Q_B1~Q_Bk가 거의 오프로 되어 있다. 그 때문에, P는 V_CH보다도 낮은 전압(V_CH-△V")으로 되어 있고, P_S1~P_Sj는 보다 낮은 전압(V_CH-△V')으로, P_B1~P_Bk는 그것보다 더 낮은 전압(V_CH-△V)으로 되어 있다. 전체의 워드선은 P_B1~P_Bk의 전압과 관계없이 V_ss로 고정되어 있다. 외부클릭신호/RAS(여기서 『/』는 바신호를 나타낸다)가 온으로 되면, 우선 Ф에서 Q가 온으로 되고, P의 기생용량(C)을 t₁시간 충전하여 V_CH로 한다. 다음에 Ф_S1에서 Q_S1이 온으로 되고, P_S1의 기생용량(C_s1)을 t₂시간 충전하여 V_CH로 한다. 또 Ф_B1에서 C_B1이 온으로 되어, P_B1의 기생용량(C_B1)을 t₃시간 충전하여 V_CH로 한다. 이때, Q_S2~Q_S1및 Q_B2~Q_BK는 거의 오프 그대로이다. 그 후, X디코더 출력신호(X₁)에 의해 워드 드라이버(#1)가 선택되어 워드선이 구동된다. /RAS가 오프로 되면, Q와 Q_S1및 Q_B1은 오프로 된다. P, P_S1, P_B1은 장시간이 경과하면, 각각 V_CH-△V", V_CH-△V', V_CH-△V로 된다. 여기에서, 억세스시간을 손실하지 않고, 급전선(P, P₁)을 V_CH로 충전할 수 있다. 왜냐하면, C가 커도 △V"는 수백 mV정도로 작고, 또 /RAS가 온된 직후에서 P의 충전시간(t₁)을 충분히 얻을 수 있기 때문이다. 또, 섹터나 블럭으로 분할되어 있기 때문에 C_S1, C_B1이 비교적 적으므로, P_S1, P_B1의 충전시간(t₂, t₃)은 짧게 할 수 있기 때문이다.

1차원 배치한 실시예와 마찬가지로, 본 실시예에서도 P채널 MOS트랜지스터의 서브스트레이트를 전부 V_CH로 접속하는 것이 바람직하다. 그편이 드레인을 접속하는 급전선에 서브스트레이트를 접속하는 것보다도 급전선의 충전에 요하는 전하가 작고 충전시간이 짧게 된다. 상기한 바와 같이, 비선택 블럭의 급전선은 V_CH에서 △V만큼 저하했을 때 기판 바이어스 효과에 의해 비선택 블럭내의 P채널 MOS트랜지스터의 드레시홀드 전압이 높게 되기 때문이다. 소스가 게이트 보다도 낮은 전압으로 되는 이상에는 드레시홀드 전압이 높게 되는 것에 의해 서브스트레이트가 드레인과 같은 전압의 경우에 비해서 작은 △V로 같은 전류저감 효과가 얻어진다.

또한, 워드전압(V_CH)은 전원전압(V_CC)에서 승압되어 있으므로 워드 드라이버의 MOS트랜지스터에는 다른 회로 보다도 큰 진폭의 전압이 게이트로 입력된다. 그래서, 그만큼 V_T를 높게하여 더 저전류화 할 수 있다. 단, 동작속도가 약간 늦어진다는 결점이 있다.

이 결점은 워드 드라이버내의 트랜지스터의 드레시홀드 전압을 낮게 하고, 스위치로서 이용하는 트랜시스터의 드레시홀드 전압을 그것보다도 높게하는 것에 의해 완화된다. 예를 들면 제16도의 Q와 Q_S1~Q_sj및 Q_B1~Q_BK의 드레시홀드 전압을 워드 드라이버내의 트랜지스터 보다도 높게하여 d, e, f를 크게 설정하는 것에 의해 스위치의 온저항에 의한 동작속도의 열화는 방지하면서, 서브드레시홀드 전류를 더 저감할 수 있다. 오프에서의 서브드레시홀드 전류에는 지수함수적으로 영향을 주는 것에 대해서, 온저항에서는 1차 함수 밖에 영향을 주지 않기 때문이다. 게이트 폭에 따른 게이트 용량이 크게 되어도, 제18도에서의 충전시간(t₁, t₂, t₃)을 확보할 수 있으면 동작속도의 점에서 문제는 없다. 따라서, 동작속도를 열화시키지 않고 서브레시홀드 전류를 더 저감할 수 있다. 레이아웃면적의 점에서도 비교적 갯수가 작기 때문에 문제가 없다. 경우에 따라 Q만큼으로 드레시홀드 전압이 높은 트랜지스터를 이용해도 대기전류의 저감에 유효하다.

본 실시예에서는 스위치로서 1개의 P채널 MOS트랜지스터를 이용하고 있으나, 그 외에도 다음의 두개의 조건을 만족하는 범위에서 여러 가지의 소자 또는 회로가 고려된다. ① 스위치가 선택된 경우 : 상기 스위치를 단락했다고 가정했을 때에 상기 스위치의 부하(예를 들면, 블럭선택용 스위치에서는 1개의 워드 드라이버)에서 흐르는 동작전류(서브드레시홀드 전류 및 선택된 워드선의 충전전류) 보다도 상기 스위치의 전류 구동능력이 크다. ② 스위치가 비선택의 경우 : 상기 스위치를 단락했다고 가정했을 때에 부하에서 흐르는 대기 전류(서브드레시홀드 전류) 보다도 그 스위치의 전류공급능력이 작다. 이 2개의 조건을 만족하도록, 선택시와 비선택시에서 임피이던스를 각각 소와 대라고 하는 가변으로 할 수 있으면 좋다.

도 18에 나타난 동작에서는 /RAS가 OV로 되어 있는 활성기간중은 Ф, Ф_S1, Φ_B1을 내린 그대로해서 Q, Q_S1, Q_B1을 온으로 유지하고 있다. 이것은 /RAS에 의해 발생되는 활성시와 대기시의 동작모드를 지정하는 신호에 의해 Ф를 제어하여, 그 신호와 어드레스신호와의 조합신호에 의해 Ф_S1, Ф_B1을 제어하는 것에 의해 실현된다. 또한, /RAS의 하강에서 워드선의 구동이 종료하기 까지의 기간을 지정하는 신호를 이용해서, 워드선 구동후는 Ф, Ф_S1, Ф_B1을 V_CH로 해서 Q, Q_S1, Q_B1을 오프로 하는 것도 가능하다. 이것에 의해 워드선 구동후의 서브드레시홀드 전류를 활성시라도 대기전류(Is)와 같은 정도로 저감할 수 있다. 이 효과는 /RAS가 OV로 되어 있는 활성기간이 길수록 크다. 단, 이 경우, 메모리셀의 재기록을 위해서 /RAS의 상승에서 일정기간 Ф, Ф_S1, Ф_B1을 내려서 Q, Q_S1, Q_B1을 온으로 할 필요가 있다.

도 19는 512개의 워드 드라이버를 4개의 블럭으로 나눈 예이다. 데이터선쌍당 512개의 메모리셀(MC₁~MC₅₁₂)이 설치되어 512개의 워드선에 의해 선택된다. 메모리셀을 고밀도로 배치하기 위해, 이 워드선의 선폭과 간격은 최소 가공치수와 같은 정도이다. 그 때문에 워드 드라이버를 워드선과 같은 피치로서 레이아웃하는 것을 가능하지 않고, 일반적으로 4단 정도로 나누어서 레이아웃된다. 레이아웃상의 각단을 그대로 워드 드라이버의 블럭(B₁~B₄)로 한 것이 도 19이고, 각 블럭의 급전선을 별도로 하는 것에 의해 레이아웃 면적이 증가하지는 않는다. 이와 같이 1의 값을 데이터쌍선당의 메모리셀수보다도 작게 할 수 있다. 역으로 크게 하는 것이 가능한 것은 자명하고, 1의 값의 자유도는 크다. 따라서, 동작시의 서브드레시홀드 전류(I_A)가 최소로 되도록 1과 (k·d) 및 (j·e)를 설정할 수 있다.

이상, 2차원 배치에 대해서 워드 드라이버에 적용한 실시예를 설명했으나, 이하에 나타난 바와 같은 응용도 가능하다.

도 20에 도 16과 같은 2차원 배치의 계층형 급전선 방식을 디코더에 적용한 예를 나타낸다. NAND회로와 인버터의 CMOS 논리회로 2단으로 구성된 AND회로로 구성한 예로 Vcc와 Vss의 양쪽에 계층형 급전선을 이용하는 것이 특징이다. NAND 회로는 대기시에서는 전부 Vcc를 출력하고, 동작시에 소수가 OV를 출력한다. 서브드레시홀드 전류는 Vss측의 N채널 MOS트랜지스터로 정해지므로 Vss측에 계층형 급전선을 이용한다. 반대로, 인버터는 대기시에서는 모두 OV를 출력하고, 동작시에 소수가 Vcc를 출력한다. 서브드레시홀드 전류는 P채널 MOS트랜지스터로 정해지므로, Vcc측에 계층형 급전선을 이용한다. 이와 같이 Vcc와 Vss의 양쪽에 계층형 급전선을 이용하는 것에 의해 다단의 논리회로라도 동작을 불안정하게 하는 것은 없이, 서브드레시홀드 전류를 저감할 수 있다.

센스앰프 구동회로와 같이 Vcc/2를 중심으로 동작을 행하는 회로에서도 Vcc와 Vss의 양측에 본 발명을 적용하는 것에 의해 서브드레시홀드 전류를 저감할 수 있다. 대기시에 같은 전압을 출력하고, 동작시에 소수가 동작하는 회로군이라면 본 발명을 적용할 수 있다. 그때, 전체 회로가 동일한 트랜지스터의 사이즈일 필요는 없고, 구성이 다르게 해도 좋다. 또, 블럭내의 회로수와 섹터내의 블럭수가 다르게 되어 있어도 좋다.

복수의 회로가 동시에 동작하는 경우, 1개의 블럭내에서 복수의 회로를 동작시키든가, 복수의 블럭을 동시에 선택하면 좋다. 또, 스위치로서 동작하는 트랜지스터는 복수로 분할해서 배치해도 좋다. 그 경우, 급전선을 짧게해서 배선저항의 영향을 경감할 수 있고, 선택블럭의 급전선을 단시간으로 충전할 수 있다.

다음에, 1차원 선택과 2차원 선택의 양쪽을 하나의 반도체 집적회로 내에서 이용하는 예를 나타낸다. 도 21은 본 발명을 계층형 워드선 구성에 적용한 실시예를 모식적으로 나타내고 있다. 계층형 워드선 구성은 예를 들면, 1993 아이이이 인터내쇼날 솔리드-스테이트 서키트즈 컨퍼런스, 다이제스트 오브 테크니컬 페이퍼스, 페이지 50-51(2, 1993)(1993 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, PP. 50-51(February 1993)) 또는 에잇틴스 유로피언 솔리드 스테이트 서키트즈 컨퍼런스, 프로시딩스, 페이지 131~134(9, 1992)(Eighteenth European Solid State Circuits Conference, Proceedings, pp. 131~134(September 1992)에 개시되어 있다.

메인 워드 드라이버에 대해서는 각각 1개의 드라이버로 이루어지는 j개의 블럭(MB₁~MB_j)으로 되어 있다. NMOS 트랜지스터(Q_M1~Q_Mj)가 블럭선택 트랜지스터이다. 서브워드 드라이버에 대해서는 각각 1개의 드라이버로 되는 블럭을 j·k개 설치하여 매트릭스 모양으로 배치한다. 그들을 k개의 블럭(SB₁~SB_k)으로 되는 j개의 섹터(SS₁~SS_j)로 하고 있다. 행어드레스 드라이버(RLD₁~RLD_j)내의 PMOS 트랜지스터가 섹터 선택트랜지스터, 서브 열어드레스 드라이버(SCLD₁~SCLD_k)내의 PMOS 트랜지스터가 블럭선택 트랜지스터의 역할을 맡는다.

동작은 이하와 같이 행해진다. 예를 들면, 메인 열 어드레스선(MCL₁)과 행어드레스드라이버(RLD₁)에 의해 구동된 행어드레스선(RL₁)에 의해, 서브 열 어드레스드라이버(SCLD₁)가 선택되어 서브 열 어드레스선(SCL₁)이 구동된다. 또한, 서브 열 어드레스선(SCL₁)과 메인워드선(MWL)에 의해, 서브워드 드라이버가 선택되어 한개의 서브워드선(SWL)이 구동되고, 메모리셀(MC)이 선택된다.

서브워드선(SWL)이 구동된 후의 서브드레시홀드 전류는 메인워드 드라이버의 블럭의 1차원선택과, 서브워드 드라이버의 블럭의 2차원 선택에 의해, 상기한 바와 같이 각각 저감된다. 즉, 메인워드 드라이버의 비선택 블럭(MB₁)에 흐르는 1·i_M, 메인워드 드라이버의 비선택 블럭(MB₂~MB_j)으로 흐르는 (j-1)·a·i_M, 서브워드 드라이버의 선택 센터(SS₁)내 선택블럭(SB₁)으로 흐르는 1·is, 서브워드 드라이버의 선택 섹터(SS₁)내 비선택 블럭(SB₂~SB_k)으로 흐르는 (k-1)·a·is, 메인워드 드라이버의 비선택 섹터(SS₂~SS_j)로 흐르는 (j-1)·b·is의 합계로 된다.

또한, 메인워드 드라이버의 블럭선택 트랜지스터를 NMOS 트랜지스터로 해서 접지측에 설치하고 있는 것은 비선택 메인워드 드라이버는 V_CH를 출력하기 위해, 그 서브드레시홀드 전류가 접지측의 NMOS 트랜지스터로 정해지기 때문이다.

서브워드 드라이버는 원래 2차원 배치되어 있고, 또 그 선택선이 급전선의 역할을 겸하고 있기 때문에 본 발명의 2차원 선택의 적용이 용이하다. 또, 개수가 많기 때문에, 서브드레시홀드 전류 저감의 효과가 크다. 그때, 메인워드 드라이버를 같도록 분할하는 것에 의해 본 발명의 1차원 선택을 실현할 수 있다. 그 경우, 메인워드 드라이버의 블럭을 선택하는 신호는 서브워드 드라이버의 섹터를 선택하는 신호의 상보 신호이므로 공통의 회로에서 발생시킬 수도 있다.

계층형 워드선 구성은 종래의 워드선 구성에 비해서, 선택하는 메모리셀 수를 저감하는 것에 의해 충방전 전류의 저감에 효과적이다. 그 외에, 본 실시예에 나타난 바와 같이 서브드레시홀드 전류를 저감하는 본 발명의 선택급전의 적용에도 적합하다.

또한, 본 실시예에서는 열어드레스선을 계층구조로 하고 있다. 그 때문에, 서브열어드레스선의 배선저항과 용량이 작고, 고속화가 가능하다. 계층형 워드선 구성의 장점의 하나는 서브워드선의 배선지연이 작고 고속 동작이 가능한 것이다. 본 실시예는 고속동작이라는 점에서도 계층형 워드선 구성의 장점이 더욱 개선되어 있다.

본 발명은 DRAM 뿐만 아니라, 스태이틱·랜덤·억세스·메모리(SRAM)나 리이드·오운리·메모리(ROM) 또는 후레쉬 메모리 등의 메모리 및 메모리 내장논리 LSI에도 적용할 수 있다. 또 N채널 MOS 논리회로 등의 CMOS 이외의 논리회로에도 적용할 수 있다. 또한, 이상에서는 접지에 대해서 2.5V라는 양의 전압이 동작전압으로서 공급되는 것으로 해서 설명을 했었으나, 접지에 대해서 음의 전압이 동작 전압으로서 공급되는 경우도 같은 논의가 성립된다. -2V라는 절대치가 2.5V 이하의 동작전압에서 동작하는 반도체 집적회로에 본 발명은 유효하다.

이상에 기술된 실시예에서 명확히 한 바와 같이, 본 발명에 의해 동작속도를 손상시키지 않고 서브드레시홀드 전류를 저감할 수 있고, 저소비전력으로 고속동작을 행하는 반도체 장치를 실현할 수 있다. 본 발명은 드레시홀드 전압이 작게 될수록 효과가 크고, 동작전류에 있어서 서브드레시홀드 전류가 지배적으로 되어온 정전류 드레시홀드치 전압이 0.2V 정도 이하(외삽 드레시홀드치 전압이 0.4V 정도 이하)의 LSI에서는 효과가 현저하다. 즉, 동작전압 2.5V 정도 이하에서는 동작속도의 점에서, 혹은 게이트 길이 0.25μm 정도 이하에서는 스케일링측에 의해 그와 같은 드레시홀드치 전압이 필요로 되기 때문에, 그와 같이 LSI에서는 대단히 효과가 크다.

Claims

복수의 열선과,

복수의 행선과,

상기 열선 및 상기 행선 사이에 소망의 교차점에 배치된 복수의 메모리셀과,

제1 동작전압이 공급된 제1 노드 및 제2 노드와, 제2 동작전압이 공급된 제3 노드 및 제4 노드와, 상기 제1 노드 및 상기 제3 노드 사이에 연결된 복수의 제1 논리게이트와, 상기 제2 노드 및 상기 제4 노드 사이에 연결된 복수의 제2 논리게이트와, 상기 제1 논리게이트 및 상기 제1 노드 사이에 설치된 제1 전류제어수단과, 상기 제2 논리게이트 및 상기 제4 노드 사이에 설치된 제2 전류제어수단을 구비하는 상기 메모리셀을 선택하는 선택회로를 구비하고,

상기 제1 논리게이트의 각 출력은 상기 제2 논리게이트의 각 입력에 접속되며,

제1 상태일 때 제1 전류경로는 상기 제1 전류제어수단을 통하여 상기 제1 노드 및 상기 제1 논리게이트 중 적어도 한 게이트의 출력 사이에 형성되며, 제2 전류경로는 상기 제2 전류제어수단을 통하여 상기 제4 노드 및 상기 제2 논리게이트 중 적어도 하나의 게이트의 출력 사이에 형성되며,

제2 상태일 때 제3 전류경로는 각각 상기 제3 노드 및 상기 제1 논리게이트의 출력 사이에 형성되며, 제4 전류경로는 각각 상기 제2 노드 및 상기 제2 논리게이트의 출력 사이에 형성되며, 상기 제2 상태에서 상기 제1 노드 및 상기 제1 논리게이트 사이에 흐르는 제1 전류용량은 상기 제1 전류제어수단에 의하여 상기 제1 상태에서의 상기 제1 전류용량 보다 더 작게 설정되며, 상기 제2 상태에서 상기 제4 노드 및 상기 제2 논리게이트 사이에 흐르는 제2 전류용량은 상기 제2 전류제어수단에 의하여 상기 제1 상태에서의 상기 제2 전류용량보다 더 작게 설정되는 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 제1 노드 및 상기 제3 노드 사이에 접속된 복수의 제3 논리게이트와,

상기 제2 노드 및 상기 제4 노드 사이에 접속된 복수의 제4 논리게이트와,

상기 제1 노드 및 상기 제3 논리게이트 사이에 설치된 제3 전류제어수단과,

상기 제4 노드 및 상기 제4 논리게이트 사이에 설치된 제4 전류제어수단을 더 구비하고,

상기 제3 논리게이트의 각 출력은 상기 제4 논리게이트의 상기 각 입력에 접속되며,

제3 상태일 때, 제5 전류경로는 상기 제3 전류제어수단을 통하여 상기 제1 노드 및 상기 제3 논리게이트 중 적어도 하나의 게이트의 출력 사이에 형성되며, 제6 전류경로는 상기 제4 전류제어수단을 통하여 상기 제4 노드 및 상기 제4 논리게이트 중 적어도 하나의 게이트의 출력 사이에 형성되며,

제4 상태일 때, 제7 전류경로는 상기 제3 노드 및 상기 제3 논리게이트의 각 출력 사이에 형성되며, 제8 전류경로는 상기 제2 노드 및 상기 제4 논리게이트의 각 출력 사이에 형성되며, 상기 제4 상태에서 상기 제1 게이트 및 상기 제3 논리게이트 사이에 흐르는 제3 전류용량은 상기 제3 전류제어수단에 의하여 상기 제3 상태에서의 상기 제3 전류용량 보다 더 적게 설정되며, 상기 제4 상태에서의 상기 제4 노드 및 상기 제4 논리게이트 사이에 흐르는 제4 전류용량은 상기 제4 전류제어수단에 의하여 상기 제3 상태에서의 상기 제4 전류용량보다 더 적게 설정되며,

상기 제3 논리게이트와 상기 제4 논리게이트는, 상기 제1 논리게이트 및 상기 제2 논리게이트가 상기 제3 상태일 때 상기 제4 상태인 것을 특징으로 하는 반도체 집적회로.
제 2 항에 있어서,

상기 제1 동작전압이 상기 제1 노드에 공급되는 제1 급전선과,

상기 제2 동작전압이 상기 제1 노드에 공급되는 제2 급전선과,

상기 제1 급전선 및 상기 제1 노드 사이에 설치된 제1 주전류(main current)제어수단과,

상기 제2 급전선 및 상기 제4 노드 사이에 설치된 제2 주전류제어수단을 더 구비하고,

상기 제1 상태 또는 상기 제3 상태일 때, 상기 제1 동작전압은 상기 제1 주전류제어수단을 통하여 상기 제1 노드에 공급되며, 상기 제2 동작전압은 상기 제2 주전류제어수단을 통하여 상기 제4 노드로 공급되는 것을 특징으로 하는 반도체 집적회로.
제 3 항에 있어서,

제1 동작전압이 공급된 제5 노드 및 제6 노드와,

제2 동작전압이 공급된 제7 노드 및 제8 노드와,

상기 제5 노드 및 상기 제7 노드 사이에 접속된 복수의 제5 논리게이트와,

상기 제6 노드 및 상기 제8 노드 사이에 접속된 복수의 제6 논리게이트와,

상기 제5 노드 및 상기 제5 논리게이트 사이에 설치된 제5 전류제어수단과,

상기 제8 노드 및 상기 제6 논리게이트 사이에 설치된 제6 전류제어수단과,

상기 제1 급전선 및 상기 제5 노드 사이에 설치된 제3 주전류제어수단과,

상기 제2 급전선 및 상기 제8 노드 사이에 설치된 제4 주전류제어수단을 더 구비하는 반도체 집적회로.
제 1 항에 있어서,

상기 제1 전류제어수단은 상기 제1 노드에 접속된 소스와, 상기 제1 논리게이트에 접속된 드레인을 가지는 제1 MOS 트랜지스터를 포함하며, 상기 제2 전류제어수단은 상기 제4 노드에 접속된 소스와, 상기 제2 논리게이트에 접속된 드레인을 가지는 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
제 5 항에 있어서,

상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 드레시홀드 전압 모두의 절대치는 상기 제1 논리게이트 및 상기 제2 논리게이트에 포함된 MOS 트랜지스터의 드레시홀드 전압의 절대치보다 더 크며, 드레시홀드 전압은 드레인전류 절대치가 10nA이고 유효게이트 폭과 유효게이트 길이의 비가 30이고 상온일 때, 게이트 및 소스간에 측정된 일정 드레시홀드 전압으로서 각각 정의되는 것을 특징으로 하는 반도체 집적회로.
제 5 항에 있어서,

상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 분극은 서로 상보적인 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 제1 논리게이트 및 상기 제2 논리게이트는 각각 CMOS 논리게이트에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로.
제 8 항에 있어서,

상기 제1 논리게이트는 다중 입력-출력(multi-inputs-outputs)에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로.
제 9 항에 있어서,

상기 제1 논리게이트는 NAND 게이트에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로.
제 8 항에 있어서,

상기 제2 논리게이트는 인버터에 의하여 형성되는 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 메모리셀의 기억용량은 16 Gbits 이상인 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 제1 논리게이트 및 상기 제2 논리게이트 모두는, 제1 전압에서 제2 전압까지 변화하는 게이트 전압과 상기 제1 전압에서보다 상기 제2 전압에서 더 크게 되는 드레인전류를 가지며, 상기 게이트전압이 상기 제1 전압과 동일하게 되더라도 드레인 및 소스 간에 실질적으로 흐르는 리크전류를 가지는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적회로.
제 13 항에 있어서,

상기 제1 논리게이트 및 상기 제2 논리게이트에 각각 포함된 상기 MOS 트랜지스터의 기판은, 상기 제2 작동전압과 동일한 고정된 일정전압이 인가되는 것을 특징으로 하는 반도체 집적회로.
제 13 항에 있어서,

상기 제1 논리게이트 및 상기 제2 논리게이트의 상기 MOS 트랜지스터의 각 드레시홀드 전압은, 드레시홀드 전압이 드레인전류 절대치가 10nA이고 유효게이트 폭과 유효게이트 길이의 비가 30이고 상온일 때, 게이트 및 소스 간에 측정된 일정 전류의 드레시홀드 전압으로서 각각 정의될 때 0.2 V 이하인 것을 특징으로 하는 반도체 집적회로.
제 13 항에 있어서,

상기 제1 논리게이트 및 상기 제2 논리게이트의 상기 MOS 트랜지스터의 게이트 산화막의 두께는 6nm 이하인 것을 특징으로 하는 반도체 집적회로.
제 13 항에 있어서, 상기 제1 논리게이트 및 상기 제2 논리게이트의 상기 MOS 트랜지스터의 유효채널 길이는 0.25μm 이하인 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 반도체 집적회로의 외부로부터 인가된 급전압의 절대치는 2.5V 이하인 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 제1 전압 및 상기 제2 전압 간의 전압차는 2.5V 이하인 것을 특징으로 하는 반도체 집적회로.