JPH06208790A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06208790A JPH06208790A JP5003011A JP301193A JPH06208790A JP H06208790 A JPH06208790 A JP H06208790A JP 5003011 A JP5003011 A JP 5003011A JP 301193 A JP301193 A JP 301193A JP H06208790 A JPH06208790 A JP H06208790A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【目的】 内部電源を低電圧化した場合にも高速動作を
保ち、且つスタンドバイ電流を低く抑えることのできる
半導体装置を提供すること。 【構成】 消費電流が大きいアクティブ時と消費電流が
極めて小さいスタンドバイ時が存在し、スタンドバイ時
には一定の“Ｈ”レベル又は“Ｌ”レベルに固定になっ
ている接続ノードをソース又はドレインとする、ｐチャ
ネル及びｎチャネルのＭＯＳトランジスタを有する半導
体装置において、同一チャネルのＭＯＳトランジスタに
関し、スタンドバイ時にカットオフするトランジスタＱ
1 ，Ｑ4 のしきい値Ｖt1，Ｖt4を、スタンドバイ時にオ
ンするトランジスタＱ2 ，Ｑ3 のしきい値Ｖt2，Ｖt3よ
りも高く設定（Ｖt1＞Ｖt2，｜Ｖt4＞Ｖt3｜）してなる
ことを特徴とする。
保ち、且つスタンドバイ電流を低く抑えることのできる
半導体装置を提供すること。 【構成】 消費電流が大きいアクティブ時と消費電流が
極めて小さいスタンドバイ時が存在し、スタンドバイ時
には一定の“Ｈ”レベル又は“Ｌ”レベルに固定になっ
ている接続ノードをソース又はドレインとする、ｐチャ
ネル及びｎチャネルのＭＯＳトランジスタを有する半導
体装置において、同一チャネルのＭＯＳトランジスタに
関し、スタンドバイ時にカットオフするトランジスタＱ
1 ，Ｑ4 のしきい値Ｖt1，Ｖt4を、スタンドバイ時にオ
ンするトランジスタＱ2 ，Ｑ3 のしきい値Ｖt2，Ｖt3よ
りも高く設定（Ｖt1＞Ｖt2，｜Ｖt4＞Ｖt3｜）してなる
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、消費電流が大きいアク
ティブ動作と消費電流が極めて小さいスタンドバイ動作
が存在する半導体装置に係わり、特に低電圧化に適した
構成の半導体装置に関する。
ティブ動作と消費電流が極めて小さいスタンドバイ動作
が存在する半導体装置に係わり、特に低電圧化に適した
構成の半導体装置に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭやその他ＬＳＩの高集積
化，バッテリ駆動のために、低消費電力化と共に内部電
源Ｖccの低下が進められている。例えばＤＲＡＭでは、
図１５（ａ）に示すように、各世代毎に動作の内部電源
Ｖccは低下する方向にある。具体的には１Ｇ，４Ｇビッ
トのＤＲＡＭでは、Ｖccが１．５〜１．０Ｖにまで低下
する。また、電池駆動（バッテリ駆動）用ＬＳＩにおい
ても、Ｖccとして１．５Ｖ〜０．８Ｖ動作が要望されて
いる。
化，バッテリ駆動のために、低消費電力化と共に内部電
源Ｖccの低下が進められている。例えばＤＲＡＭでは、
図１５（ａ）に示すように、各世代毎に動作の内部電源
Ｖccは低下する方向にある。具体的には１Ｇ，４Ｇビッ
トのＤＲＡＭでは、Ｖccが１．５〜１．０Ｖにまで低下
する。また、電池駆動（バッテリ駆動）用ＬＳＩにおい
ても、Ｖccとして１．５Ｖ〜０．８Ｖ動作が要望されて
いる。
【０００３】しかしながら、ＬＳＩにおいてはＭＯＳト
ランジスタのしきい値電圧Ｖt が存在し、図１５（ｂ）
に示すように、Ｖt 付近にＶccが近づくと急激に動作ス
ピード（ゲート遅延時間）が低下してしまう問題があ
る。これを防止するために、しきい値電圧Ｖt を小さく
してしまうと、スタンドバイ電流が急激に増加する問題
を招く。
ランジスタのしきい値電圧Ｖt が存在し、図１５（ｂ）
に示すように、Ｖt 付近にＶccが近づくと急激に動作ス
ピード（ゲート遅延時間）が低下してしまう問題があ
る。これを防止するために、しきい値電圧Ｖt を小さく
してしまうと、スタンドバイ電流が急激に増加する問題
を招く。
【０００４】図１６に従来例として、メモリ内のある一
部の回路を示す。これは、３段のインバータの例であ
る。スタンドバイ時には、ノードＮ1 とＮ3 が“Ｌ”レ
ベルとなり、ノードＮ2 とＮ4 が“Ｈ”レベルとなる。
このとき、前２段のインバータを見ると、トランジスタ
Ｑ1 とＱ4 を通してリーク電流Ｉleakが流れる。同様に
メモリ全体にこの状態が存在し、トランジスタのしきい
値を下げるとリーク電流が大幅に増加する。
部の回路を示す。これは、３段のインバータの例であ
る。スタンドバイ時には、ノードＮ1 とＮ3 が“Ｌ”レ
ベルとなり、ノードＮ2 とＮ4 が“Ｈ”レベルとなる。
このとき、前２段のインバータを見ると、トランジスタ
Ｑ1 とＱ4 を通してリーク電流Ｉleakが流れる。同様に
メモリ全体にこの状態が存在し、トランジスタのしきい
値を下げるとリーク電流が大幅に増加する。
【０００５】図１５（ｃ）は、トランジスタのしきい値
電圧Ｖt と１６ＭビットＤＲＡＭレベルチップのスタン
ドバイ電流との関係を示す。この図から、スンドバイ電
流を１μＡに抑えるには、最低０．６Ｖのしきい値電圧
が必要となることが分る。
電圧Ｖt と１６ＭビットＤＲＡＭレベルチップのスタン
ドバイ電流との関係を示す。この図から、スンドバイ電
流を１μＡに抑えるには、最低０．６Ｖのしきい値電圧
が必要となることが分る。
【０００６】図１７に、ＳＲＡＭ（ａ）及びＤＲＡＭ
（ｂ）のスタンドバイ時とアクティブ時における電流の
変化を示す。アクティブ時の電流をＩcc1 ，スタンドバ
イ時の電流をＩcc2 とする。通常、メモリはデータをア
クセスしない時にスタンドバイ状態にし電流を減らすの
であるが、スタンドバイ状態の期間の方がアクティブ状
態のそれよりも遥かに長いので、このときの電流Ｉcc2
を十分に低下させる必要がある。このスタンドバイ状態
は、バッテリバックアップで動作しない時の電流の決め
手となる。
（ｂ）のスタンドバイ時とアクティブ時における電流の
変化を示す。アクティブ時の電流をＩcc1 ，スタンドバ
イ時の電流をＩcc2 とする。通常、メモリはデータをア
クセスしない時にスタンドバイ状態にし電流を減らすの
であるが、スタンドバイ状態の期間の方がアクティブ状
態のそれよりも遥かに長いので、このときの電流Ｉcc2
を十分に低下させる必要がある。このスタンドバイ状態
は、バッテリバックアップで動作しない時の電流の決め
手となる。
【０００７】
【発明が解決しようとする課題】このように従来の半導
体装置においては、ＬＳＩの内部電源Ｖccを低電圧化し
た場合、Ｖccがトランジスタのしきい値Ｖt に近付いて
動作速度が遅くなる問題があり、またしきい値Ｖt を下
げるとスタンドバイ電流が増大するという問題があっ
た。
体装置においては、ＬＳＩの内部電源Ｖccを低電圧化し
た場合、Ｖccがトランジスタのしきい値Ｖt に近付いて
動作速度が遅くなる問題があり、またしきい値Ｖt を下
げるとスタンドバイ電流が増大するという問題があっ
た。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、内部電源を低電圧化し
た場合にも高速動作を保ち、且つスタンドバイ電流を低
く抑えることのできる半導体装置を提供することにあ
る。
ので、その目的とするところは、内部電源を低電圧化し
た場合にも高速動作を保ち、且つスタンドバイ電流を低
く抑えることのできる半導体装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の骨子は、スタン
ドバイ時の消費電流低減と高速動作という相反する問題
を解決するために、ＭＯＳトランジスタのしきい値の設
定やスタンドバイ時の電源Ｖcc，Ｖssの可変設定を行う
ことにある。
ドバイ時の消費電流低減と高速動作という相反する問題
を解決するために、ＭＯＳトランジスタのしきい値の設
定やスタンドバイ時の電源Ｖcc，Ｖssの可変設定を行う
ことにある。
【００１０】即ち本発明（請求項１）は、消費電流が大
きいアクティブ時と消費電流が極めて小さいスタンドバ
イ時が存在し、スタンドバイ時には一定の“Ｈ”レベル
又は“Ｌ”レベルに固定になっている接続ノードをソー
ス又はドレインとする、ｐチャネル及びｎチャネルのＭ
ＯＳトランジスタを有する半導体装置において、同一チ
ャネルのＭＯＳトランジスタに関し、スタンドバイ時に
カットオフするトランジスタのしきい値を、スタンドバ
イ時にオンするトランジスタのしきい値よりも高く設定
したことを特徴とする。ここで、本発明の望ましい実施
態様としては、次のものがあげられる。
きいアクティブ時と消費電流が極めて小さいスタンドバ
イ時が存在し、スタンドバイ時には一定の“Ｈ”レベル
又は“Ｌ”レベルに固定になっている接続ノードをソー
ス又はドレインとする、ｐチャネル及びｎチャネルのＭ
ＯＳトランジスタを有する半導体装置において、同一チ
ャネルのＭＯＳトランジスタに関し、スタンドバイ時に
カットオフするトランジスタのしきい値を、スタンドバ
イ時にオンするトランジスタのしきい値よりも高く設定
したことを特徴とする。ここで、本発明の望ましい実施
態様としては、次のものがあげられる。
【００１１】(1) 同一チャネルのＭＯＳトランジスタに
関し、しきい値が低い方のトランジスタのチャネル幅
を、しきい値が高い方のトランジスタのチャネル幅より
小さく設定すること。
関し、しきい値が低い方のトランジスタのチャネル幅
を、しきい値が高い方のトランジスタのチャネル幅より
小さく設定すること。
【００１２】(2) ＮＯＲ，ＮＡＮＤなどＭＯＳトランジ
スタが直列接続されており、スタンドバイ時にこの直列
回路がカットオフする場合には、直列接続のトランジス
タの少なくとも１個のしきい値電圧を高くすること。
スタが直列接続されており、スタンドバイ時にこの直列
回路がカットオフする場合には、直列接続のトランジス
タの少なくとも１個のしきい値電圧を高くすること。
【００１３】また、本発明（請求項３）は、消費電流が
大きいアクティブ時と消費電流が極めて小さいスタンド
バイ時が存在し、スタンドバイ時には一定の“Ｈ”レベ
ル又は“Ｌ”レベルに固定になっている接続ノードをソ
ース又はドレインとする、ｐチャネル及びｎチャネルの
ＭＯＳトランジスタを有する半導体装置において、スタ
ンドバイ時にカットオフするｐＭＯＳトランジスタが接
続しているＶcc電源側を、スタンドバイ時にＶccの電位
よりも下げ、スタンドバイ時にカットオフするｎＭＯＳ
トランジスタが接続しているＶss電源側を、スタンドバ
イ時にＶssの電位よりも上げ、かつスタンドバイ時にオ
ンするｐＭＯＳ，ｎＭＯＳに接続する各電源側の電位を
変えないことを特徴とする。ここで、本発明の望ましい
実施態様としては、次のものがあげられる。
大きいアクティブ時と消費電流が極めて小さいスタンド
バイ時が存在し、スタンドバイ時には一定の“Ｈ”レベ
ル又は“Ｌ”レベルに固定になっている接続ノードをソ
ース又はドレインとする、ｐチャネル及びｎチャネルの
ＭＯＳトランジスタを有する半導体装置において、スタ
ンドバイ時にカットオフするｐＭＯＳトランジスタが接
続しているＶcc電源側を、スタンドバイ時にＶccの電位
よりも下げ、スタンドバイ時にカットオフするｎＭＯＳ
トランジスタが接続しているＶss電源側を、スタンドバ
イ時にＶssの電位よりも上げ、かつスタンドバイ時にオ
ンするｐＭＯＳ，ｎＭＯＳに接続する各電源側の電位を
変えないことを特徴とする。ここで、本発明の望ましい
実施態様としては、次のものがあげられる。
【００１４】(1) ＮＯＲ，ＮＡＮＤなどＭＯＳトランジ
タスが直列接続されており、その端にＶcc，Ｖssがある
場合、スタンドバイ時にカットオフする直列回路では、
そのＶccを下げ、Ｖssを上げること。
タスが直列接続されており、その端にＶcc，Ｖssがある
場合、スタンドバイ時にカットオフする直列回路では、
そのＶccを下げ、Ｖssを上げること。
【００１５】(2) ｐチャネル及びｎチャネルのＭＯＳト
ランジスタからなるセルが複数個配置されたコア回路が
複数個設けられている場合、アクティブ時となっても選
択されないコア回路は、スタンドバイ時にカットオフす
るｐＭＯＳトランジスタが接続しているＶcc電源側と、
スタンドバイ時にカットオフするｎＭＯＳトランジスタ
が接続しているＶss電源側を、スタンドバイ時と同じ電
位に保持すること。
ランジスタからなるセルが複数個配置されたコア回路が
複数個設けられている場合、アクティブ時となっても選
択されないコア回路は、スタンドバイ時にカットオフす
るｐＭＯＳトランジスタが接続しているＶcc電源側と、
スタンドバイ時にカットオフするｎＭＯＳトランジスタ
が接続しているＶss電源側を、スタンドバイ時と同じ電
位に保持すること。
【００１６】
【作用】本発明（請求項１，２）によれば、スタンドバ
イ時にカットオフするトランジスタ及びオンするトラン
ジスタのしきい値を上述のように設定することにより、
次のような作用を奏する。例えば、カットオフするトラ
ンジスタのしきい値を変えずに、オンするトランジスタ
のしきい値を低くすることにより、スタンドバイ時にお
けるリーク電流を増やすことなく、高速化をはかること
が可能となる。逆に、オンするトランジスタのしきい値
を変えずに、カットオフするトランジスタのしきい値を
高くすることにより、高速動作を阻害することなく、ス
タンドバイ時におけるリーク電流を抑制することが可能
となる。
イ時にカットオフするトランジスタ及びオンするトラン
ジスタのしきい値を上述のように設定することにより、
次のような作用を奏する。例えば、カットオフするトラ
ンジスタのしきい値を変えずに、オンするトランジスタ
のしきい値を低くすることにより、スタンドバイ時にお
けるリーク電流を増やすことなく、高速化をはかること
が可能となる。逆に、オンするトランジスタのしきい値
を変えずに、カットオフするトランジスタのしきい値を
高くすることにより、高速動作を阻害することなく、ス
タンドバイ時におけるリーク電流を抑制することが可能
となる。
【００１７】低電圧化した場合、両トランジスタのしき
い値を下げると、スタンドバイ時のリーク電流が問題と
なるが、カットオフするトランジスタのしきい値をスタ
ンドバイ電流が低減できる程度に高くし、オンするトラ
ンジスタのしきい値をアクティブ時の電流が大幅に増大
しない程度に低くすることにより、スタンドバイ電流を
抑制しつつ高速動作を実現することが可能となる。
い値を下げると、スタンドバイ時のリーク電流が問題と
なるが、カットオフするトランジスタのしきい値をスタ
ンドバイ電流が低減できる程度に高くし、オンするトラ
ンジスタのしきい値をアクティブ時の電流が大幅に増大
しない程度に低くすることにより、スタンドバイ電流を
抑制しつつ高速動作を実現することが可能となる。
【００１８】また、しきい値電圧が低いトランジスタの
チャネル幅を狭くし、しきい値電圧が高いトランジスタ
のチャネル幅を広くすることにより、スタンドバイから
アクティブのゲート遅延をアクティブからスタンドバイ
へのゲート遅延と同じくらいにでき、ＬＳＩ全体での動
作スピードを速くすることが可能となる。
チャネル幅を狭くし、しきい値電圧が高いトランジスタ
のチャネル幅を広くすることにより、スタンドバイから
アクティブのゲート遅延をアクティブからスタンドバイ
へのゲート遅延と同じくらいにでき、ＬＳＩ全体での動
作スピードを速くすることが可能となる。
【００１９】本発明（請求項３）によれば、スタンドバ
イ動作において、入力が“Ｌ”レベルでカットオフする
ｎＭＯＳトランジスタに接続するＶssの電位を上げるこ
とにより、ゲート入力は“Ｌ”レベルになったままなの
で、ゲート・ソース間電圧はマイナス電位となる。従っ
て、このｎＭＯＳトランジスタのしきい値電圧を低くし
てもカットオフ特性は大幅に改善し、リーク電流を抑え
ることができる。
イ動作において、入力が“Ｌ”レベルでカットオフする
ｎＭＯＳトランジスタに接続するＶssの電位を上げるこ
とにより、ゲート入力は“Ｌ”レベルになったままなの
で、ゲート・ソース間電圧はマイナス電位となる。従っ
て、このｎＭＯＳトランジスタのしきい値電圧を低くし
てもカットオフ特性は大幅に改善し、リーク電流を抑え
ることができる。
【００２０】ｐＭＯＳも同様に、スタンドバイ動作にお
いて、入力が“Ｈ”レベルでカットオフするｐＭＯＳト
ランジスタに接続するＶccの電位を下げることにより、
ゲート入力は“Ｈ”レベルのままなので、ゲート・ソー
ス間電圧はカットオフする方向に進む。従って、このｐ
ＭＯＳトランジスタのしきい値電圧を低くしてもカット
オフ特性は大幅に良くなり、リーク電流を抑えることが
できる。
いて、入力が“Ｈ”レベルでカットオフするｐＭＯＳト
ランジスタに接続するＶccの電位を下げることにより、
ゲート入力は“Ｈ”レベルのままなので、ゲート・ソー
ス間電圧はカットオフする方向に進む。従って、このｐ
ＭＯＳトランジスタのしきい値電圧を低くしてもカット
オフ特性は大幅に良くなり、リーク電流を抑えることが
できる。
【００２１】このように、スタンドバイ時にカットオフ
するＭＯＳトランジスタのしきい値を下げることがで
き、これによりＶccの電位を従来より下げても高速動作
が実現でき、かつスタンドバイ時のリーク電流を抑える
ことが可能となる。
するＭＯＳトランジスタのしきい値を下げることがで
き、これによりＶccの電位を従来より下げても高速動作
が実現でき、かつスタンドバイ時のリーク電流を抑える
ことが可能となる。
【００２２】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。
明する。
【００２３】まず、請求項１の発明の実施例について説
明する。図１は、本発明の第１の実施例に係わるメモリ
一般の回路の一部の論理ゲートを示す。これは、３段の
インバータの例である。
明する。図１は、本発明の第１の実施例に係わるメモリ
一般の回路の一部の論理ゲートを示す。これは、３段の
インバータの例である。
【００２４】前記図１６に示したようにメモリはアクテ
ィブとスタンドバイ状態が存在し、スタンドバイ時は、
メモリチップ中の殆どの回路はある一定の値を持つ。即
ち、各ノードが“Ｈ”レベルのＶcc又は“Ｌ”レベルの
Ｖssとなっている。
ィブとスタンドバイ状態が存在し、スタンドバイ時は、
メモリチップ中の殆どの回路はある一定の値を持つ。即
ち、各ノードが“Ｈ”レベルのＶcc又は“Ｌ”レベルの
Ｖssとなっている。
【００２５】図１の例では、ノードＮ1 ，Ｎ3 が“Ｌ”
レベル、ノードＮ2 ，Ｎ4 が“Ｈ”レベルとなってい
る。このときに前２段のインバータを見ると、ソース・
ドレイン間にＶccが付加されている（カットオフしてい
る）トランジスタＱ1 ，Ｑ4 のしきい値電圧Ｖt1，Ｖt4
を高いまま（従来のしきい値電圧）としておけば、スタ
ンドバイ電流を例えば１μＡに抑えることができる。そ
して、ソース・ドレイン間の電圧が０Ｖの（オンしてい
る）トランジスタＱ2 ，Ｑ3 のしきい値電圧Ｖt2，Ｖt3
を低くしてもスタンドバイ電流は増加しない。
レベル、ノードＮ2 ，Ｎ4 が“Ｈ”レベルとなってい
る。このときに前２段のインバータを見ると、ソース・
ドレイン間にＶccが付加されている（カットオフしてい
る）トランジスタＱ1 ，Ｑ4 のしきい値電圧Ｖt1，Ｖt4
を高いまま（従来のしきい値電圧）としておけば、スタ
ンドバイ電流を例えば１μＡに抑えることができる。そ
して、ソース・ドレイン間の電圧が０Ｖの（オンしてい
る）トランジスタＱ2 ，Ｑ3 のしきい値電圧Ｖt2，Ｖt3
を低くしてもスタンドバイ電流は増加しない。
【００２６】上記の理由から、スタンドバイ時における
リーク電流を増やすことなく、しきい値電圧Ｖt2，Ｖt3
を低下させることができる。Ｖt2，Ｖt3を下げると、ア
クティブ時のトランジスタのリーク電流の増大が起こる
が、前記図１７に示すようにメモリのアクティブ電流は
大きく、一般に数１０ｍＡ〜数１００ｍＡもあるので、
多小のリーク電流があっても無視できる。例えば１ｍＡ
のリーク電流を許すと、Ｖt2，Ｖt3のしきい値電流は、
図１５（ｃ）より０．３Ｖにまで低下できる。これは同
じく図１５（ｃ）よりＶt1，Ｖt4のリークが１μＡとす
ると、０．６Ｖのしきい値電圧が必要な点を考えると Ｖt1−Ｖt2＝０．３Ｖ，｜Ｖt4｜−｜Ｖt3｜＝０．３Ｖ となる。即ち、 Ｖt1＞Ｖt2，｜Ｖt4｜＞｜Ｖt3｜ となる。
リーク電流を増やすことなく、しきい値電圧Ｖt2，Ｖt3
を低下させることができる。Ｖt2，Ｖt3を下げると、ア
クティブ時のトランジスタのリーク電流の増大が起こる
が、前記図１７に示すようにメモリのアクティブ電流は
大きく、一般に数１０ｍＡ〜数１００ｍＡもあるので、
多小のリーク電流があっても無視できる。例えば１ｍＡ
のリーク電流を許すと、Ｖt2，Ｖt3のしきい値電流は、
図１５（ｃ）より０．３Ｖにまで低下できる。これは同
じく図１５（ｃ）よりＶt1，Ｖt4のリークが１μＡとす
ると、０．６Ｖのしきい値電圧が必要な点を考えると Ｖt1−Ｖt2＝０．３Ｖ，｜Ｖt4｜−｜Ｖt3｜＝０．３Ｖ となる。即ち、 Ｖt1＞Ｖt2，｜Ｖt4｜＞｜Ｖt3｜ となる。
【００２７】このときのゲート遅延を、図２に示す。図
２において、（ａ）は従来の全Ｖtが高い場合を示し、
（ｂ）（ｃ）は本実施例の場合を示している。図２
（ｂ）において、ディレイｄ1 ，ｄ3 は従来通りである
が、ディレイｄ2 ，ｄ4 はＶt2，Ｖt3が低くできるため
ゲート遅延は小さく、アクティブ状態からスタンドバイ
状態の変化時に高速化している。
２において、（ａ）は従来の全Ｖtが高い場合を示し、
（ｂ）（ｃ）は本実施例の場合を示している。図２
（ｂ）において、ディレイｄ1 ，ｄ3 は従来通りである
が、ディレイｄ2 ，ｄ4 はＶt2，Ｖt3が低くできるため
ゲート遅延は小さく、アクティブ状態からスタンドバイ
状態の変化時に高速化している。
【００２８】ここで、しきい値が低く高速のトランジス
タＱ2 ，Ｑ3 において、その速度が速い分、チャネル幅
Ｗ2 ，Ｗ3 を小さくして速度を落とす。そして、この減
ったＷをしきい値が高く低速のトランジスタＱ1 ，Ｑ4
に振り分けて、Ｗ1 ，Ｗ4 を大きくしてＱ1 ，Ｑ4 を高
速化することができる。
タＱ2 ，Ｑ3 において、その速度が速い分、チャネル幅
Ｗ2 ，Ｗ3 を小さくして速度を落とす。そして、この減
ったＷをしきい値が高く低速のトランジスタＱ1 ，Ｑ4
に振り分けて、Ｗ1 ，Ｗ4 を大きくしてＱ1 ，Ｑ4 を高
速化することができる。
【００２９】即ち、Ｗ1 ＞Ｗ2 ，Ｗ4 ＞Ｗ3 とすれば、
図２（ｃ）に示すディレイｄ1,ｄ2,ｄ3,ｄ4 共、図２
（ａ）のディレイｄ1,ｄ2,ｄ3,ｄ4 よりＶccミニマム時
には遅延を小さくして高速化することができる。
図２（ｃ）に示すディレイｄ1,ｄ2,ｄ3,ｄ4 共、図２
（ａ）のディレイｄ1,ｄ2,ｄ3,ｄ4 よりＶccミニマム時
には遅延を小さくして高速化することができる。
【００３０】図３は、本実施例のＶccミニマムでのゲー
ト遅延時間を示す。従来の例えばＶt ＝０．６Ｖの時の
遅延を(1) に示す。これに対して全部をＶt ＝０．３に
した時の遅延を(3) に示すが、この場合はスタンドバイ
電流が多くなる。本実施例はＶt ＝０．３と０．６の２
通りを、ｐＭＯＳ，ｎＭＯＳの両方に適用している。そ
して、従来のＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 のＷをＷ1 ＝Ｗ，
Ｗ2 ＝Ｗ，Ｗ3 ＝２Ｗ，Ｗ4 ＝２Ｗとした場合で、本実
施例のＶccミニマム時のＶt ＝０．６Ｖのトランジスタ
Ｑ1 ，Ｑ4 のスピードよりＶt ＝０．３（Ｖ）のＱ2 ，
Ｑ3 のトランジスタのスピードがＫ倍高速の場合、 Ｗ1 ＝２ＫＷ／（Ｋ＋１） Ｗ2 ＝２Ｗ／（Ｋ＋１） Ｗ3 ＝４Ｗ／Ｋ＋１ Ｗ４＝４ＫＷ／（Ｋ＋１）
ト遅延時間を示す。従来の例えばＶt ＝０．６Ｖの時の
遅延を(1) に示す。これに対して全部をＶt ＝０．３に
した時の遅延を(3) に示すが、この場合はスタンドバイ
電流が多くなる。本実施例はＶt ＝０．３と０．６の２
通りを、ｐＭＯＳ，ｎＭＯＳの両方に適用している。そ
して、従来のＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 のＷをＷ1 ＝Ｗ，
Ｗ2 ＝Ｗ，Ｗ3 ＝２Ｗ，Ｗ4 ＝２Ｗとした場合で、本実
施例のＶccミニマム時のＶt ＝０．６Ｖのトランジスタ
Ｑ1 ，Ｑ4 のスピードよりＶt ＝０．３（Ｖ）のＱ2 ，
Ｑ3 のトランジスタのスピードがＫ倍高速の場合、 Ｗ1 ＝２ＫＷ／（Ｋ＋１） Ｗ2 ＝２Ｗ／（Ｋ＋１） Ｗ3 ＝４Ｗ／Ｋ＋１ Ｗ４＝４ＫＷ／（Ｋ＋１）
【００３１】とし、Ｗ1 ／Ｗ2 ＝Ｋ倍，Ｗ4 ／Ｗ3 ＝Ｋ
倍として、Ｑ1 ，Ｑ4 のチャネル幅をＱ2 ，Ｑ3 のチャ
ネル幅よりＫ倍してやりアクティブ→スタンドバイ，ス
タンドバイ→アクティブのスピードを同一にする。この
場合、アクティブ→スタンドバイ，スタンドバイ→アク
ティブの遅延はおおよそ次のようになる。即ち、スタン
ドバイ→アクティブの遅延は、本実施例で （Ｋ＋１）／２ＫＷ＋｛（Ｋ＋１）／４ＫＷ｝×２ 従来例で （１／Ｗ）＋（１／２Ｗ）×２ となり、本実施例の方が従来例よりも２Ｋ／（Ｋ＋１）
倍速くなる。また、アクティブ→スタンドバイの遅延
は、本実施例で ｛（Ｋ＋１）／２Ｗ｝×(1/K) ＋｛（Ｋ＋１）／４Ｗ｝
×(1/K) ×２ 従来例で （１／Ｗ）＋（１／２Ｗ）×２ となり、スタンドバイ→アクティブの場合と同様に、本
実施例の方が従来例よりも２Ｋ／（Ｋ＋１）倍速くな
る。即ち、従来の遅延を１とすると全トランジスタＶt
＝０．３の遅延は１／Ｋで本実施例の遅延は（Ｋ＋１）
／２Ｋとなるので、本実施例の遅延は ｛１＋（１／Ｋ）｝／２＝（Ｋ＋１）／２Ｋ で中間のスピードとなる。図３は (1)と (3)の中間に
(2)が来ることを示している。
倍として、Ｑ1 ，Ｑ4 のチャネル幅をＱ2 ，Ｑ3 のチャ
ネル幅よりＫ倍してやりアクティブ→スタンドバイ，ス
タンドバイ→アクティブのスピードを同一にする。この
場合、アクティブ→スタンドバイ，スタンドバイ→アク
ティブの遅延はおおよそ次のようになる。即ち、スタン
ドバイ→アクティブの遅延は、本実施例で （Ｋ＋１）／２ＫＷ＋｛（Ｋ＋１）／４ＫＷ｝×２ 従来例で （１／Ｗ）＋（１／２Ｗ）×２ となり、本実施例の方が従来例よりも２Ｋ／（Ｋ＋１）
倍速くなる。また、アクティブ→スタンドバイの遅延
は、本実施例で ｛（Ｋ＋１）／２Ｗ｝×(1/K) ＋｛（Ｋ＋１）／４Ｗ｝
×(1/K) ×２ 従来例で （１／Ｗ）＋（１／２Ｗ）×２ となり、スタンドバイ→アクティブの場合と同様に、本
実施例の方が従来例よりも２Ｋ／（Ｋ＋１）倍速くな
る。即ち、従来の遅延を１とすると全トランジスタＶt
＝０．３の遅延は１／Ｋで本実施例の遅延は（Ｋ＋１）
／２Ｋとなるので、本実施例の遅延は ｛１＋（１／Ｋ）｝／２＝（Ｋ＋１）／２Ｋ で中間のスピードとなる。図３は (1)と (3)の中間に
(2)が来ることを示している。
【００３２】このように本実施例によれば、スタンドバ
イ時にカットオフするトランジスタＱ1 ，Ｑ4 のしきい
値Ｖt1，Ｖt4はそのままなので、スタンドバイ時のリー
ク電流は低減できる。また、アクティブ時には大きなア
クティブ電流が流れるので、アクティブ時にオフする
（スタンドバイ時にオンする）トランジスタＱ2 ，Ｑ3
のしきい値Ｖt2，Ｖt3はアクティブ電流に比べ低ければ
よいため、しきい値Ｖt2，Ｖt3は低くできる。よって、
アクティブからスタンドバイへ変わる時のゲート遅延時
間は大幅に短くなり、低Ｖccでも高速化することができ
る。即ち、スタンドバイ時におけるリーク電流を増やす
ことなく高速化をはかることができる。
イ時にカットオフするトランジスタＱ1 ，Ｑ4 のしきい
値Ｖt1，Ｖt4はそのままなので、スタンドバイ時のリー
ク電流は低減できる。また、アクティブ時には大きなア
クティブ電流が流れるので、アクティブ時にオフする
（スタンドバイ時にオンする）トランジスタＱ2 ，Ｑ3
のしきい値Ｖt2，Ｖt3はアクティブ電流に比べ低ければ
よいため、しきい値Ｖt2，Ｖt3は低くできる。よって、
アクティブからスタンドバイへ変わる時のゲート遅延時
間は大幅に短くなり、低Ｖccでも高速化することができ
る。即ち、スタンドバイ時におけるリーク電流を増やす
ことなく高速化をはかることができる。
【００３３】また、しきい値電圧が低いトランジスタＱ
2 ，Ｑ3 のチャネル幅を狭くし、しきい値電圧が高いト
ランジスタＱ1 ，Ｑ4 のチャネル幅を広くすることによ
り、スタンドバイからアクティブのゲート遅延をアクテ
ィブからスタンドバイへのゲート遅延と同じくらいにで
き、これによりＬＳＩ全体での動作スピードを速くする
ことができる。
2 ，Ｑ3 のチャネル幅を狭くし、しきい値電圧が高いト
ランジスタＱ1 ，Ｑ4 のチャネル幅を広くすることによ
り、スタンドバイからアクティブのゲート遅延をアクテ
ィブからスタンドバイへのゲート遅延と同じくらいにで
き、これによりＬＳＩ全体での動作スピードを速くする
ことができる。
【００３４】図４及び図５の（ａ）〜（ｃ）は、それぞ
れ本発明の第２の実施例を示す。これは、本発明をイン
バータばかりでなくＮＡＮＤやＮＯＲゲートに適用した
例である。
れ本発明の第２の実施例を示す。これは、本発明をイン
バータばかりでなくＮＡＮＤやＮＯＲゲートに適用した
例である。
【００３５】ＮＡＮＤでは、図４（ａ）（ｂ）に示すよ
うに出力がスタンドバイ時に“Ｈ”となる場合、スタン
ドバイ時にカットオフするｎＭＯＳトランジスタのしき
い値Ｖt を高くし、図４（ｃ）に示すように出力がスタ
ンドバイ時に“Ｌ”となる場合、スタンドバイ時にカッ
トオフするｐＭＯＳトランジスタのしきい値Ｖt を高く
する。ここで、出力がスタンドバイ時“Ｈ”の時、直列
のｎＭＯＳトランジスタは少なくとも１つがしきい値Ｖ
t が高ければよい。
うに出力がスタンドバイ時に“Ｈ”となる場合、スタン
ドバイ時にカットオフするｎＭＯＳトランジスタのしき
い値Ｖt を高くし、図４（ｃ）に示すように出力がスタ
ンドバイ時に“Ｌ”となる場合、スタンドバイ時にカッ
トオフするｐＭＯＳトランジスタのしきい値Ｖt を高く
する。ここで、出力がスタンドバイ時“Ｈ”の時、直列
のｎＭＯＳトランジスタは少なくとも１つがしきい値Ｖ
t が高ければよい。
【００３６】ＮＯＲでは、図５（ａ）に示すように出力
がスタンドバイ時に“Ｈ”となる場合、スタンドバイ時
にカットオフするｎＭＯＳトランジスタのしきい値Ｖt
を高くし、図５（ｂ）（ｃ）に示すように出力がスタン
ドバイ時に“Ｌ”となる場合、スタンドバイ時にカット
オフするｐＭＯＳトランジスタのしきい値Ｖt を高くす
る。ここで、出力がスタンドバイ時“Ｌ”の時、直列の
ｐＭＯＳトランジスタは少なくとも１つがしきい値Ｖt
が高ければよい。
がスタンドバイ時に“Ｈ”となる場合、スタンドバイ時
にカットオフするｎＭＯＳトランジスタのしきい値Ｖt
を高くし、図５（ｂ）（ｃ）に示すように出力がスタン
ドバイ時に“Ｌ”となる場合、スタンドバイ時にカット
オフするｐＭＯＳトランジスタのしきい値Ｖt を高くす
る。ここで、出力がスタンドバイ時“Ｌ”の時、直列の
ｐＭＯＳトランジスタは少なくとも１つがしきい値Ｖt
が高ければよい。
【００３７】このように本発明は、インバータに限らず
各種のＬＳＩに適用することができ、第１の実施例と同
様の効果が得られる。また、第１の実施例と同様に、し
きい値Ｖt の低いものはチャネルＷを小さくし、Ｖt の
高いものはＷを大きくすればより有効である。
各種のＬＳＩに適用することができ、第１の実施例と同
様の効果が得られる。また、第１の実施例と同様に、し
きい値Ｖt の低いものはチャネルＷを小さくし、Ｖt の
高いものはＷを大きくすればより有効である。
【００３８】図６は、本発明をＤＲＡＭに適用した第３
の実施例を示す。この例では、スタンドバイ時、（１／
２）Ｖccのプリチャージの場合はソース・ドレイン間が
０Ｖなので、全てのトランジスタのしきい値Ｖt を低く
できる。
の実施例を示す。この例では、スタンドバイ時、（１／
２）Ｖccのプリチャージの場合はソース・ドレイン間が
０Ｖなので、全てのトランジスタのしきい値Ｖt を低く
できる。
【００３９】図７は、本発明の第４の実施例を示す。こ
れは、本発明をＤＲＡＭのカラムデコーダに適用した例
である。全てスタンドバイのノードの電位に基づいて、
Ｖtの高低及びＷの大きさを変えることにより高速化す
ることができる。
れは、本発明をＤＲＡＭのカラムデコーダに適用した例
である。全てスタンドバイのノードの電位に基づいて、
Ｖtの高低及びＷの大きさを変えることにより高速化す
ることができる。
【００４０】以上のように請求項１の発明は、全てのス
タンドバイ時にノードが固定の回路に適用できる。しか
も、一部動作マージンの厳しい所にはｎＭＯＳ，ｐＭＯ
Ｓ両方にＶt の低いものを用いても、全体のリーク電流
には影響しないので、本発明はチップ全体をＶccが低い
動作では有効である。
タンドバイ時にノードが固定の回路に適用できる。しか
も、一部動作マージンの厳しい所にはｎＭＯＳ，ｐＭＯ
Ｓ両方にＶt の低いものを用いても、全体のリーク電流
には影響しないので、本発明はチップ全体をＶccが低い
動作では有効である。
【００４１】次に、請求項３の発明の実施例について説
明する。図８は、本発明の第５の実施例に係わるメモリ
一般の回路の一部の倫理ゲートを示す。これは、４段の
インバータの例である。
明する。図８は、本発明の第５の実施例に係わるメモリ
一般の回路の一部の倫理ゲートを示す。これは、４段の
インバータの例である。
【００４２】前記図１６に示したようにメモリはアクテ
ィブとスタンドバイ状態が存在し、スタンドバイ時は、
メモリチップ中の殆どの回路はある一定の値を持つ、即
ち、各ノードが“Ｈ”レベルのＶcc又は“Ｌ”レベルの
Ｖssとなっている。
ィブとスタンドバイ状態が存在し、スタンドバイ時は、
メモリチップ中の殆どの回路はある一定の値を持つ、即
ち、各ノードが“Ｈ”レベルのＶcc又は“Ｌ”レベルの
Ｖssとなっている。
【００４３】図８の例では、ノードＮ1 ，Ｎ3 ，Ｎ5 が
“Ｌ”レベル、ノードＮ2 ，Ｎ4 が“Ｈ”レベルとなっ
ている。このとき、トランジスタＱn1，Ｑn3のｎＭＯ
Ｓ、Ｑp2，Ｑp4のｐＭＯＳには、ソース・ドレイン間に
従来の方式では高い電位差が発生している。
“Ｌ”レベル、ノードＮ2 ，Ｎ4 が“Ｈ”レベルとなっ
ている。このとき、トランジスタＱn1，Ｑn3のｎＭＯ
Ｓ、Ｑp2，Ｑp4のｐＭＯＳには、ソース・ドレイン間に
従来の方式では高い電位差が発生している。
【００４４】本実施例では、このＱn1，Ｑn3の電源のＶ
ssをチップ内部制御のＶss1 とし、Ｑp2，Ｑp4の電源の
Ｖccをチップ内部制御のＶcc1 とし、スタンドバイ時に
は、Ｖcc1 をＶccより低くして、Ｖss1 はＶssより高く
することを特徴としている。これによりスタンドバイ時
には、例えばＱn1のゲート・ソース間電位はＶss−Ｖss
1 （Ｖss1 ＞Ｖss）のため、Ｖss−Ｖss1 −Ｖt ＜−Ｖ
t となり通常のトランジスタのしきい値Ｖt で、ゲート
・ソース間が０Ｖのトランジスタよりカットオフ特性が
大幅に改善される。
ssをチップ内部制御のＶss1 とし、Ｑp2，Ｑp4の電源の
Ｖccをチップ内部制御のＶcc1 とし、スタンドバイ時に
は、Ｖcc1 をＶccより低くして、Ｖss1 はＶssより高く
することを特徴としている。これによりスタンドバイ時
には、例えばＱn1のゲート・ソース間電位はＶss−Ｖss
1 （Ｖss1 ＞Ｖss）のため、Ｖss−Ｖss1 −Ｖt ＜−Ｖ
t となり通常のトランジスタのしきい値Ｖt で、ゲート
・ソース間が０Ｖのトランジスタよりカットオフ特性が
大幅に改善される。
【００４５】例えば、Ｖt ＝０．３ＶでもＶss−Ｖss1
−Ｖt ＝−０．３−０．３＝−０．６で、従来のＶt ＝
０．６Ｖのトランジスタの特性と同じになる。これによ
り、回路全体のしきい値電圧を下げられるので、図９に
示すようにゲート遅延時間は大幅に短縮され、従来のＶ
t よりも低いＶccでＬＳＩが動作可能となり、しかもス
タンドバイ電流を従来と同様に抑えることができる。勿
論、アクティブ時には、Ｖss1 ，Ｖcc1 のノードはＶs
s，Ｖccの電位に戻され、通常のＬＳＩと同じ動作方法
となる。
−Ｖt ＝−０．３−０．３＝−０．６で、従来のＶt ＝
０．６Ｖのトランジスタの特性と同じになる。これによ
り、回路全体のしきい値電圧を下げられるので、図９に
示すようにゲート遅延時間は大幅に短縮され、従来のＶ
t よりも低いＶccでＬＳＩが動作可能となり、しかもス
タンドバイ電流を従来と同様に抑えることができる。勿
論、アクティブ時には、Ｖss1 ，Ｖcc1 のノードはＶs
s，Ｖccの電位に戻され、通常のＬＳＩと同じ動作方法
となる。
【００４６】図１０（ａ）は第５の実施例におけるＶss
1 ，Ｖcc1 の発生回路、図１０（ｂ）はこの回路におけ
る信号波形図を示す。図１０（ｂ）に示すようにφ1 ，
φ2のクロックをＲＡＳと同期させて動作することによ
り、アクティブ時には、 Ｖcc1 ＝Ｖcc，Ｖss1 ＝Ｖss スタンドバイ時には、 Ｖcc1 ＜Ｖcc，Ｖss1 ＞Ｖss′ となる。φ1 ，φ2 によりスタンドバイ時にはＱp5，Ｑ
n5を切ることにより、自動的にＶcc1 ，Ｖss1 の電位は
Ｖcc以下、Ｖss以上になる。
1 ，Ｖcc1 の発生回路、図１０（ｂ）はこの回路におけ
る信号波形図を示す。図１０（ｂ）に示すようにφ1 ，
φ2のクロックをＲＡＳと同期させて動作することによ
り、アクティブ時には、 Ｖcc1 ＝Ｖcc，Ｖss1 ＝Ｖss スタンドバイ時には、 Ｖcc1 ＜Ｖcc，Ｖss1 ＞Ｖss′ となる。φ1 ，φ2 によりスタンドバイ時にはＱp5，Ｑ
n5を切ることにより、自動的にＶcc1 ，Ｖss1 の電位は
Ｖcc以下、Ｖss以上になる。
【００４７】また、図１１はメモリに適用した模式的な
構成例を示している。周辺回路のスタンドバイ時にカッ
トオフするＭＯＳトランジスタは共通線Ｌ1 及びＬ2 に
接続され、各コア回路のスタンドバイ時にカットオフと
なるｐＭＯＳトランジスタの一方の端子はトランジスタ
Ｑ11，Ｑ21，〜，Ｑ31を介して共通線Ｌ1 に接続され、
各コア回路のスタンドバイ時にカットオフとなるｎＭＯ
Ｓトランジスタの一方の端子はトランジスタＱ12，Ｑ2
2，〜，Ｑ32を介して共通線Ｌ2 に接続されている。そ
して、共通線Ｌ1 はトランジスタＱ01を介して電源Ｖcc
に接続され、共通線Ｌ2 はトランジスタＱ02を介して電
源Ｖssに接続されている。
構成例を示している。周辺回路のスタンドバイ時にカッ
トオフするＭＯＳトランジスタは共通線Ｌ1 及びＬ2 に
接続され、各コア回路のスタンドバイ時にカットオフと
なるｐＭＯＳトランジスタの一方の端子はトランジスタ
Ｑ11，Ｑ21，〜，Ｑ31を介して共通線Ｌ1 に接続され、
各コア回路のスタンドバイ時にカットオフとなるｎＭＯ
Ｓトランジスタの一方の端子はトランジスタＱ12，Ｑ2
2，〜，Ｑ32を介して共通線Ｌ2 に接続されている。そ
して、共通線Ｌ1 はトランジスタＱ01を介して電源Ｖcc
に接続され、共通線Ｌ2 はトランジスタＱ02を介して電
源Ｖssに接続されている。
【００４８】そして、スタンドバイ時はトランジスタＱ
01，Ｑ02がオフで、共通線Ｌ1 はＶcc1 の電位、共通線
Ｌ2 はＶss1 の電位となり、アクティブ時はトランジス
タＱ01，Ｑ02がオンで、共通線Ｌ1 はＶccの電位、共通
線Ｌ2 はＶssの電位となる。さらに、アクティブ時にお
いて、例えばコア回路１はトランジスタＱ11，Ｑ12がオ
ンでＶccとＶssの電位となり、トランジスタＱ11，Ｑ12
がオフではＶcc1 とＶss1 の電位となる。なお、この図
には示さないが、周辺回路及び各コア回路の必要な部分
には電源Ｖcc及びＶssが接続されている。
01，Ｑ02がオフで、共通線Ｌ1 はＶcc1 の電位、共通線
Ｌ2 はＶss1 の電位となり、アクティブ時はトランジス
タＱ01，Ｑ02がオンで、共通線Ｌ1 はＶccの電位、共通
線Ｌ2 はＶssの電位となる。さらに、アクティブ時にお
いて、例えばコア回路１はトランジスタＱ11，Ｑ12がオ
ンでＶccとＶssの電位となり、トランジスタＱ11，Ｑ12
がオフではＶcc1 とＶss1 の電位となる。なお、この図
には示さないが、周辺回路及び各コア回路の必要な部分
には電源Ｖcc及びＶssが接続されている。
【００４９】このような構造では、共通線Ｌ1 ，Ｌ2 に
多数のコア回路がつながるため、スタンドバイ→アクテ
ィブ時やアクティブ→スタンドバイ時に大きな駆動電流
が必要となる。そこで各コア回路と共通線Ｌ1 ，Ｌ2 と
の間にトランジスタＱ11〜Ｑ32を設置し、選択するコア
回路のみトランジスタをオン・オフするようにしてい
る。
多数のコア回路がつながるため、スタンドバイ→アクテ
ィブ時やアクティブ→スタンドバイ時に大きな駆動電流
が必要となる。そこで各コア回路と共通線Ｌ1 ，Ｌ2 と
の間にトランジスタＱ11〜Ｑ32を設置し、選択するコア
回路のみトランジスタをオン・オフするようにしてい
る。
【００５０】このような構成であれば、スタンドバイと
アクティブとの切り換えの際に全てのコア回路でＶcc，
Ｖssの電位を変更するのではなく、一部のコア回路でＶ
cc，Ｖssの電位を変更するため、スタンドバイ→アクテ
ィブ時やアクティブ→スタンドバイ時における消費電流
を大幅に低減することができる。
アクティブとの切り換えの際に全てのコア回路でＶcc，
Ｖssの電位を変更するのではなく、一部のコア回路でＶ
cc，Ｖssの電位を変更するため、スタンドバイ→アクテ
ィブ時やアクティブ→スタンドバイ時における消費電流
を大幅に低減することができる。
【００５１】図１２及び図１３は、本発明の第６の実施
例を示す。図１２（ａ）〜（ｃ）はＮＡＮＤゲートの各
スタンドバイ時の固定ノードでの、Ｖss1 ，Ｖcc1 の利
用法を示す。図１３（ａ）〜（ｃ）はＮＯＲゲートの例
を示す。この他、他の論理ゲートでも同じであるが、ス
タンドバイ時出力が“Ｈ”の時は、Ｖssの代わりにＶss
1 を用い、スタンドバイ時出力が“Ｌ”の時は、Ｖccの
代わりにＶcc1 を用いればよい。
例を示す。図１２（ａ）〜（ｃ）はＮＡＮＤゲートの各
スタンドバイ時の固定ノードでの、Ｖss1 ，Ｖcc1 の利
用法を示す。図１３（ａ）〜（ｃ）はＮＯＲゲートの例
を示す。この他、他の論理ゲートでも同じであるが、ス
タンドバイ時出力が“Ｈ”の時は、Ｖssの代わりにＶss
1 を用い、スタンドバイ時出力が“Ｌ”の時は、Ｖccの
代わりにＶcc1 を用いればよい。
【００５２】図１４は本発明の第７の実施例を示し、こ
れはＤＲＡＭのカラムデコーダの例である。図１２及び
図１３の記号を用いて示してある。これも、図１２及び
図１３で説明したルールに従い同様に実現することがで
きる。なお、本発明は上述した各実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々変形し
て実施することができる。
れはＤＲＡＭのカラムデコーダの例である。図１２及び
図１３の記号を用いて示してある。これも、図１２及び
図１３で説明したルールに従い同様に実現することがで
きる。なお、本発明は上述した各実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々変形し
て実施することができる。
【００５３】
【発明の効果】以上詳述したように本発明によれば、Ｍ
ＯＳトランジスタのしきい値の設定やスタンドバイ時の
電源Ｖcc，Ｖssの可変設定を行うことにより、スタンド
バイ時の消費電流低減と高速動作という相反する問題を
解決することができ、内部電源を低電圧化した場合にも
高速動作を保ち、且つスタンドバイ電流を低く抑えた半
導体装置を実現することが可能となる。
ＯＳトランジスタのしきい値の設定やスタンドバイ時の
電源Ｖcc，Ｖssの可変設定を行うことにより、スタンド
バイ時の消費電流低減と高速動作という相反する問題を
解決することができ、内部電源を低電圧化した場合にも
高速動作を保ち、且つスタンドバイ電流を低く抑えた半
導体装置を実現することが可能となる。
【図１】本発明の第１の実施例に係わるメモリ回路の一
部の論理ゲートを示す図。
部の論理ゲートを示す図。
【図２】第１の実施例におけるゲート遅延を示す図。
【図３】第１の実施例におけるＶccミニマムでのゲート
遅延時間を説明するための図。
遅延時間を説明するための図。
【図４】本発明をＮＡＮＤに適用した第２の実施例を示
す図。
す図。
【図５】本発明をＮＯＲに適用した第２の実施例を示す
図。
図。
【図６】本発明をＤＲＡＭに適用した第３の実施例を示
す。
す。
【図７】本発明をＤＲＡＭのカラムデコーダに適用した
第４の実施例を示す図。
第４の実施例を示す図。
【図８】本発明の第５の実施例に係わるメモリ回路の一
部の倫理ゲートを示す図。
部の倫理ゲートを示す図。
【図９】第５の実施例に用いるＶss1 ，Ｖcc1 の発生回
路を示す図。
路を示す図。
【図１０】第５の実施例におけるゲート遅延時間を説明
するための図。
するための図。
【図１１】第５の実施例をメモリに適用した模式的な構
成例を示す図。
成例を示す図。
【図１２】本発明をＮＡＮＤに適用した第６の実施例を
示す図。
示す図。
【図１３】本発明をＮＯＲに適用した第６の実施例を示
す図。
す図。
【図１４】本発明をＤＲＡＭのカラムデコーダに適用し
た第７の実施例を示す図。
た第７の実施例を示す図。
【図１５】従来の問題点を説明するための図。
【図１６】従来のインバータの回路構成を示す図。
【図１７】従来のＳＲＡＭ及びＤＲＡＭのスタンドバイ
時とアクティブ時における電流の変化を示す。
時とアクティブ時における電流の変化を示す。
Ｑ1,Ｑ2 ，Ｑn1〜Ｑn5…ｎＭＯＳトランジスタ Ｑ3,Ｑ4 ，Ｑp1〜Ｑp5…ｐＭＯＳトランジスタ Ｎ1 〜Ｎ5 …ノード Ｖcc，Ｖss…内部電源 Ｖcc1 ，Ｖss1 …内部制御電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 8321−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (3)
- 【請求項１】消費電流が大きいアクティブ時と消費電流
が極めて小さいスタンドバイ時が存在し、スタンドバイ
時には一定の“Ｈ”レベル又は“Ｌ”レベルに固定にな
っている接続ノードをソース又はドレインとする、ｐチ
ャネル及びｎチャネルのＭＯＳトランジスタを有する半
導体装置において、 同一チャネルのＭＯＳトランジスタに関し、スタンドバ
イ時にカットオフするＭＯＳトランジスタのしきい値
を、スタンドバイ時にオンするＭＯＳトランジスタのし
きい値よりも高く設定してなることを特徴とする半導体
装置。 - 【請求項２】同一チャネルのＭＯＳトランジスタに関
し、しきい値が低い方のＭＯＳトランジスタのチャネル
幅を、しきい値が高い方のＭＯＳトランジスタのチャネ
ル幅より小さく設定したことを特徴とする請求項１記載
の半導体装置。 - 【請求項３】消費電流が大きいアクティブ時と消費電流
が極めて小さいスタンドバイ時が存在し、スタンドバイ
時には一定の“Ｈ”レベル又は“Ｌ”レベルに固定にな
っている接続ノードをソース又はドレインとする、ｐチ
ャネル及びｎチャネルのＭＯＳトランジスタを有する半
導体装置において、 スタンドバイ時にカットオフするｐチャネルＭＯＳトラ
ンジスタが接続しているＶcc電源側を、スタンドバイ時
にＶccの電位よりも下げる手段と、スタンドバイ時にカ
ットオフするｎチャネルＭＯＳトランジスタが接続して
いるＶss電源側を、スタンドバイ時にＶssの電位よりも
上げる手段と、を具備してなることを特徴とする半導体
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003011A JPH06208790A (ja) | 1993-01-12 | 1993-01-12 | 半導体装置 |
| KR1019940000401A KR970010642B1 (ko) | 1993-01-12 | 1994-01-12 | 반도체 장치 |
| US08/397,757 US5541885A (en) | 1993-01-12 | 1995-03-07 | High speed memory with low standby current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003011A JPH06208790A (ja) | 1993-01-12 | 1993-01-12 | 半導体装置 |
Publications (1)
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