JP3000950B2 - 半導体メモリ装置のワード線駆動回路 - Google Patents
半導体メモリ装置のワード線駆動回路Info
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- JP3000950B2 JP3000950B2 JP9048628A JP4862897A JP3000950B2 JP 3000950 B2 JP3000950 B2 JP 3000950B2 JP 9048628 A JP9048628 A JP 9048628A JP 4862897 A JP4862897 A JP 4862897A JP 3000950 B2 JP3000950 B2 JP 3000950B2
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- 238000010586 diagram Methods 0.000 description 16
- 230000004913 activation Effects 0.000 description 5
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- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のワード線駆動回路に関し、特にワード線不活性化時に
ワード線電位を負電圧とするワード線駆動回路に関す
る。
のワード線駆動回路に関し、特にワード線不活性化時に
ワード線電位を負電圧とするワード線駆動回路に関す
る。
【０００２】
【従来の技術】半導体メモリ装置は、その微細化、高集
積化、低電圧化にともない、待機時における微細メモリ
セルからの漏れ電流が大きな問題となってきている。こ
れは、低電圧で微細な半導体メモリ装置を高速動作をさ
せるためには、メモリセルトランジスタのしきい値電圧
を低下させることが不可欠であるためであり、低いしき
い値電圧下では、トランジスタオフ時の漏れ電流は無視
できなくなる。
積化、低電圧化にともない、待機時における微細メモリ
セルからの漏れ電流が大きな問題となってきている。こ
れは、低電圧で微細な半導体メモリ装置を高速動作をさ
せるためには、メモリセルトランジスタのしきい値電圧
を低下させることが不可欠であるためであり、低いしき
い値電圧下では、トランジスタオフ時の漏れ電流は無視
できなくなる。
【０００３】このような問題に対する一つの回答とし
て、待機時にメモリセルトランジスタのゲート電位を負
電圧とすることにより、トランジスタのゲート−ソース
間電位を実効的に逆バイアスとして漏れ電流の防止を図
る負電圧ワード線方式がある。ただし、この方式では、
負電圧を扱うためにワード線駆動回路に工夫が必要とな
る。
て、待機時にメモリセルトランジスタのゲート電位を負
電圧とすることにより、トランジスタのゲート−ソース
間電位を実効的に逆バイアスとして漏れ電流の防止を図
る負電圧ワード線方式がある。ただし、この方式では、
負電圧を扱うためにワード線駆動回路に工夫が必要とな
る。
【０００４】図９に、山内等によって報告された（山内
等、電子情報通信学会総合大会講演予行集、Ｐ．２３
１、１９９５年）従来例１の負電圧ワード線駆動回路の
回路構成図を示す。
等、電子情報通信学会総合大会講演予行集、Ｐ．２３
１、１９９５年）従来例１の負電圧ワード線駆動回路の
回路構成図を示す。
【０００５】このワード線駆動回路は、基本的な回路構
成および動作は良く知られているＮＭＯＳトランジスタ
で構成されたものと同様であるが、ノード７３を高速に
引き抜くためＮＭＯＳトランジスタ７４および７５を付
加し、さらに通常は接地電源に接続されるＮＭＯＳトラ
ンジスタ７１および７２のソースを負電圧電源に接続
し、かつ、ＮＭＯＳトランジスタ７１および７２のしき
い値電圧を高くすることにより、負電圧から昇圧電圧ま
でのスイッチング機能を実現している。
成および動作は良く知られているＮＭＯＳトランジスタ
で構成されたものと同様であるが、ノード７３を高速に
引き抜くためＮＭＯＳトランジスタ７４および７５を付
加し、さらに通常は接地電源に接続されるＮＭＯＳトラ
ンジスタ７１および７２のソースを負電圧電源に接続
し、かつ、ＮＭＯＳトランジスタ７１および７２のしき
い値電圧を高くすることにより、負電圧から昇圧電圧ま
でのスイッチング機能を実現している。
【０００６】ワード線ＷＬ選択時には、ＷＤをローレベ
ルにした後、ＲＡをハイレベルにすることにより、ノー
ド７３はＮＭＯＳトランジスタのセルフブートにより高
電位に引き上げられるため、ＷＬにはＲＡのハイレベル
がそのまま伝播する。この時、ＮＭＯＳトランジスタ７
２のゲートはローレベルではあるが、ソースが負電圧な
ため、ゲート−ソース間電圧Ｖｇｓはプラスになってお
り、ＮＭＯＳトランジスタ７２はオンしやすい状態にな
る。そこで、ＮＭＯＳトランジスタ７２にはしきい値が
高いものを用いて、負電圧ＶＢＢがＷＬに伝播するのを
防いでいる。
ルにした後、ＲＡをハイレベルにすることにより、ノー
ド７３はＮＭＯＳトランジスタのセルフブートにより高
電位に引き上げられるため、ＷＬにはＲＡのハイレベル
がそのまま伝播する。この時、ＮＭＯＳトランジスタ７
２のゲートはローレベルではあるが、ソースが負電圧な
ため、ゲート−ソース間電圧Ｖｇｓはプラスになってお
り、ＮＭＯＳトランジスタ７２はオンしやすい状態にな
る。そこで、ＮＭＯＳトランジスタ７２にはしきい値が
高いものを用いて、負電圧ＶＢＢがＷＬに伝播するのを
防いでいる。
【０００７】一方、ワード線ＷＬ非選択時には、ＷＤが
ハイレベルになることにより、ＮＭＯＳトランジスタ７
２がオンし、ワード線ＷＬは負電圧ＶＢＢレベルにな
る。
ハイレベルになることにより、ＮＭＯＳトランジスタ７
２がオンし、ワード線ＷＬは負電圧ＶＢＢレベルにな
る。
【０００８】図１０には、Ｙａｍａｇａｔａ等によって
報告された（Ｔ．Ｙａｍａｇａｔａｅｔ ａｌ．、ＩＥ
ＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ、ｖｏｌ．３０、Ｐ．１１８３、Ｎｏｖ，１９９５）
従来例２である負電圧ワード線駆動回路の回路構成図を
示す。
報告された（Ｔ．Ｙａｍａｇａｔａｅｔ ａｌ．、ＩＥ
ＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ、ｖｏｌ．３０、Ｐ．１１８３、Ｎｏｖ，１９９５）
従来例２である負電圧ワード線駆動回路の回路構成図を
示す。
【０００９】この従来例では、２つのＰＭＯＳトランジ
スタ８１、８２およびＮＭＯＳトランジスタ８３、８４
のそれぞれのゲートをお互いのドレインに接続する構成
になっている。
スタ８１、８２およびＮＭＯＳトランジスタ８３、８４
のそれぞれのゲートをお互いのドレインに接続する構成
になっている。
【００１０】ワード線選択時には、ＮＭＯＳトランジス
タ８３がオンし、ＮＭＯＳトランジスタ８４のゲート電
位を負電圧に引き下げるため、ＮＭＯＳトランジスタ８
４はオフし、ＰＭＯＳトランジスタ８２がオンするため
ワード線が昇圧電位ＶＰＰに引き上げられる。
タ８３がオンし、ＮＭＯＳトランジスタ８４のゲート電
位を負電圧に引き下げるため、ＮＭＯＳトランジスタ８
４はオフし、ＰＭＯＳトランジスタ８２がオンするため
ワード線が昇圧電位ＶＰＰに引き上げられる。
【００１１】一方、非選択時には、ＰＭＯＳトランジス
タ８２がオフし、ＮＭＯＳトランジスタ８４がオンする
ためワード線が負電圧レベルに引き下げられる。
タ８２がオフし、ＮＭＯＳトランジスタ８４がオンする
ためワード線が負電圧レベルに引き下げられる。
【００１２】さらに、この例では、ワード線ＷＬのスイ
ッチングの際に、ＷＤに負電圧ＶＢＢを逆流させない目
的で、ゲートをＶＰＰに接続したＮＭＯＳトランジスタ
と、ゲートをＶＳＳに接続したＰＭＯＳトランジスタと
を付加している。ただし、これらのトランジスタは、信
号の駆動力を弱めてＷＬのスイッチング動作には邪魔に
なるため、しきい値の低いトランジスタを用いている。
ッチングの際に、ＷＤに負電圧ＶＢＢを逆流させない目
的で、ゲートをＶＰＰに接続したＮＭＯＳトランジスタ
と、ゲートをＶＳＳに接続したＰＭＯＳトランジスタと
を付加している。ただし、これらのトランジスタは、信
号の駆動力を弱めてＷＬのスイッチング動作には邪魔に
なるため、しきい値の低いトランジスタを用いている。
【００１３】
【発明が解決しようとする課題】第一の問題点は、従来
例１、２ともに、負電圧を扱うためにしきい値を変化さ
せた特別なトランジスタが必要な点である。
例１、２ともに、負電圧を扱うためにしきい値を変化さ
せた特別なトランジスタが必要な点である。
【００１４】このようなしきい値を変化させたトランジ
スタを形成するためには、そのための専用のプロセスが
余計に必要となり、製造工程数が増加してしまう。
スタを形成するためには、そのための専用のプロセスが
余計に必要となり、製造工程数が増加してしまう。
【００１５】第二の問題点は、従来例２では、ＰＭＯＳ
トランジスタ８１およびＮＭＯＳトランジスタ８３の出
力電位が決定した後にＰＭＯＳトランジスタ８２および
ＮＭＯＳトランジスタ８４で構成されるＣＭＯＳインバ
ーターの出力が決定するため、動作がトランジスタの大
きさに敏感になり、しかも速度が遅くなりやすい。
トランジスタ８１およびＮＭＯＳトランジスタ８３の出
力電位が決定した後にＰＭＯＳトランジスタ８２および
ＮＭＯＳトランジスタ８４で構成されるＣＭＯＳインバ
ーターの出力が決定するため、動作がトランジスタの大
きさに敏感になり、しかも速度が遅くなりやすい。
【００１６】
【課題を解決するための手段】本発明の半導体メモリ装
置のワード線駆動回路は、第１のＰＭＯＳトランジスタ
のドレインを第２のＰＭＯＳトランジスタのゲートに接
続し、第２のトランジスタのソース電位を引き下げるこ
とにより、前記第１および第２のＰＭＯＳトランジスタ
の接続部に生ずる負電圧セルフブートを利用し、ソース
を負電圧電源に接続したＮＭＯＳトランジスタのスイッ
チングを実現している。
置のワード線駆動回路は、第１のＰＭＯＳトランジスタ
のドレインを第２のＰＭＯＳトランジスタのゲートに接
続し、第２のトランジスタのソース電位を引き下げるこ
とにより、前記第１および第２のＰＭＯＳトランジスタ
の接続部に生ずる負電圧セルフブートを利用し、ソース
を負電圧電源に接続したＮＭＯＳトランジスタのスイッ
チングを実現している。
【００１７】［作用］上述の回路構成をとることによ
り、しきい値を変化させた特殊なトランジスタを用いる
ことなく、簡単な構成ですむ。また、出力が１段の論理
で決定するため高速動作が可能である。
り、しきい値を変化させた特殊なトランジスタを用いる
ことなく、簡単な構成ですむ。また、出力が１段の論理
で決定するため高速動作が可能である。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て、具体的に図面を参照して説明する。
て、具体的に図面を参照して説明する。
【００１９】図１に本発明の第１の実施例の回路構成図
を示す。
を示す。
【００２０】ＰＭＯＳトランジスタ１１はソースが第１
のワード駆動回路選択線ＷＤＮ、ゲートが接地電源ＶＳ
Ｓ、ドレインはＰＭＯＳトランジスタ１２およびＮＭＯ
Ｓトランジスタ１３から構成されたＣＭＯＳインバータ
ーのゲートに接続され、ＰＭＯＳトランジスタ１２のソ
ースは第２のワード駆動回路選択線ＷＤＮ’に、そして
ＮＭＯＳトランジスタ１３のソースは負電圧電源ＶＢＢ
に接続されている。前記ＣＭＯＳインバーターの出力は
ＮＭＯＳトランジスタ１４のソースに接続され、そして
ＮＭＯＳトランジスタ１４とＣＭＯＳインバーターを形
成するＰＭＯＳトランジスタ１５のソースはワード線活
性化信号ＲＡに接続されている。
のワード駆動回路選択線ＷＤＮ、ゲートが接地電源ＶＳ
Ｓ、ドレインはＰＭＯＳトランジスタ１２およびＮＭＯ
Ｓトランジスタ１３から構成されたＣＭＯＳインバータ
ーのゲートに接続され、ＰＭＯＳトランジスタ１２のソ
ースは第２のワード駆動回路選択線ＷＤＮ’に、そして
ＮＭＯＳトランジスタ１３のソースは負電圧電源ＶＢＢ
に接続されている。前記ＣＭＯＳインバーターの出力は
ＮＭＯＳトランジスタ１４のソースに接続され、そして
ＮＭＯＳトランジスタ１４とＣＭＯＳインバーターを形
成するＰＭＯＳトランジスタ１５のソースはワード線活
性化信号ＲＡに接続されている。
【００２１】本実施例の動作のタイミングチャートを図
２に示す。
２に示す。
【００２２】まず、ワード線ＷＬ活性化時には、第１の
ワード駆動回路選択線ＷＤＮをローレベルにした上で、
第２のワード駆動回路選択線ＷＤＮ’をローに引き下げ
ることにより、ノード１６はＰＭＯＳトランジスタのセ
ルフブートにより負電圧に引き下げられ、ＮＭＯＳトラ
ンジスタ１３がオフする。この時、このインバーターは
活性化されるので、ワード線活性化信号ＲＡを昇圧レベ
ルＶＰＰにすることにより、ワード線ＷＬはＶＰＰレベ
ルのハイレベルに引き上げられる。
ワード駆動回路選択線ＷＤＮをローレベルにした上で、
第２のワード駆動回路選択線ＷＤＮ’をローに引き下げ
ることにより、ノード１６はＰＭＯＳトランジスタのセ
ルフブートにより負電圧に引き下げられ、ＮＭＯＳトラ
ンジスタ１３がオフする。この時、このインバーターは
活性化されるので、ワード線活性化信号ＲＡを昇圧レベ
ルＶＰＰにすることにより、ワード線ＷＬはＶＰＰレベ
ルのハイレベルに引き上げられる。
【００２３】一方、ワード線ＷＬ非活性化時には、ＷＤ
ＮおよびＷＤＮ’をハイレベルに引き上げることによ
り、ＰＭＯＳトランジスタ１２および１５がオフし、Ｎ
ＭＯＳトランジスタ１３および１４がオンするため、ワ
ード線は負電圧ＶＧＤレベルに引き下げられる。
ＮおよびＷＤＮ’をハイレベルに引き上げることによ
り、ＰＭＯＳトランジスタ１２および１５がオフし、Ｎ
ＭＯＳトランジスタ１３および１４がオンするため、ワ
ード線は負電圧ＶＧＤレベルに引き下げられる。
【００２４】図３に本発明の第２の実施例の回路構成図
を示す。
を示す。
【００２５】本実施例は、ＰＭＯＳトランジスタ２１の
ゲートを負電圧電源ＶＢＢに接続している点で前記第１
の実施例と異なるが、動作は同様である。本実施例の構
成を取ることにより、ノード２６のセルフブートの効果
が大きくなるため、第１の実施例に比べ、より負電圧Ｖ
ＢＢの絶対値が大きい場合でも動作可能になる。
ゲートを負電圧電源ＶＢＢに接続している点で前記第１
の実施例と異なるが、動作は同様である。本実施例の構
成を取ることにより、ノード２６のセルフブートの効果
が大きくなるため、第１の実施例に比べ、より負電圧Ｖ
ＢＢの絶対値が大きい場合でも動作可能になる。
【００２６】図４に本発明の第３の実施例の回路構成図
を示す。
を示す。
【００２７】本実施例は、ＰＭＯＳトランジスタ３１の
ソースに、ゲートを接地電位ＶＳＳに接続したＰＭＯＳ
トランジスタ３７を付加している点で前記第２の実施例
と異なる。このような構成を取ることにより、さらに負
電圧ＶＢＢの絶対値を大きくしていった場合に、負電圧
がワード駆動回路選択線ＷＤＮに逆流する場合があるの
を防止できる。
ソースに、ゲートを接地電位ＶＳＳに接続したＰＭＯＳ
トランジスタ３７を付加している点で前記第２の実施例
と異なる。このような構成を取ることにより、さらに負
電圧ＶＢＢの絶対値を大きくしていった場合に、負電圧
がワード駆動回路選択線ＷＤＮに逆流する場合があるの
を防止できる。
【００２８】図５に本発明の第４の実施例の回路構成図
を示す。
を示す。
【００２９】ＰＭＯＳトランジスタ４１は、ソースはワ
ード駆動回路選択線ＷＤＮ、ゲートは接地電源ＶＳＳ、
ドレインはワード線ＷＬを出力するＣＭＯＳインバータ
ーを構成しソースをワード線活性化信号ＲＡに接続した
ＰＭＯＳトランジスタ４２に接続され、前記ＣＭＯＳイ
ンバーターを構成するＮＭＯＳトランジスタ４３は、ソ
ースを負電圧電源ＶＢＢに、そして、ゲートをＮＭＯＳ
トランジスタ４４のドレインおよびＰＭＯＳトランジス
タ４５のドレインに接続し、ＮＭＯＳトランジスタ４４
はゲートをワード線ＷＬ、ソースを負電圧電源ＶＢＢに
接続し、さらにＰＭＯＳトランジスタ４５はゲートを接
地電源ＶＳＳに、ソースをワード駆動回路選択線ＷＤＮ
に接続している。
ード駆動回路選択線ＷＤＮ、ゲートは接地電源ＶＳＳ、
ドレインはワード線ＷＬを出力するＣＭＯＳインバータ
ーを構成しソースをワード線活性化信号ＲＡに接続した
ＰＭＯＳトランジスタ４２に接続され、前記ＣＭＯＳイ
ンバーターを構成するＮＭＯＳトランジスタ４３は、ソ
ースを負電圧電源ＶＢＢに、そして、ゲートをＮＭＯＳ
トランジスタ４４のドレインおよびＰＭＯＳトランジス
タ４５のドレインに接続し、ＮＭＯＳトランジスタ４４
はゲートをワード線ＷＬ、ソースを負電圧電源ＶＢＢに
接続し、さらにＰＭＯＳトランジスタ４５はゲートを接
地電源ＶＳＳに、ソースをワード駆動回路選択線ＷＤＮ
に接続している。
【００３０】図６は図５に示した第４の実施例の動作の
タイミングチャートを示す。
タイミングチャートを示す。
【００３１】まず、ワード線ＷＬ活性化時には、ワード
駆動回路選択線ＷＤＮをローレベルとし、ワード線活性
化信号ＲＡを昇圧レベルＶＰＰのハイレベルにすること
により、ＰＭＯＳトランジスタ４１およびＮＭＯＳトラ
ンジスタ４４をオンし、ＮＭＯＳトランジスタ４３のゲ
ートに負電圧ＶＢＢが印加されるためこのＮＭＯＳトラ
ンジスタ４３はオフし、ワード線ＷＬがＶＰＰレベルに
引き上げられる。この時、ＰＭＯＳトランジスタ４５は
負電圧ＶＢＢがワード駆動回路選択線ＷＤＮに伝播され
るのを防止している。
駆動回路選択線ＷＤＮをローレベルとし、ワード線活性
化信号ＲＡを昇圧レベルＶＰＰのハイレベルにすること
により、ＰＭＯＳトランジスタ４１およびＮＭＯＳトラ
ンジスタ４４をオンし、ＮＭＯＳトランジスタ４３のゲ
ートに負電圧ＶＢＢが印加されるためこのＮＭＯＳトラ
ンジスタ４３はオフし、ワード線ＷＬがＶＰＰレベルに
引き上げられる。この時、ＰＭＯＳトランジスタ４５は
負電圧ＶＢＢがワード駆動回路選択線ＷＤＮに伝播され
るのを防止している。
【００３２】一方、ワード線ＷＬ非活性化時には、ま
ず、ワード駆動回路選択線ＷＤＮをローレベルに保った
まま、ワード線活性化信号ＲＡをローレベルにすること
により、ノード４６がＰＭＯＳトランジスタのセルフブ
ートにより引き下げられるため、ＰＭＯＳトランジスタ
４１のしきい値の影響を受けないＲＡのローレベルがそ
のままＮＭＯＳトランジスタ４４のゲートに印加され、
このＮＭＯＳトランジスタ４４の駆動力を十分に引き下
げられる。その後、ワード駆動回路選択線ＷＤＮをハイ
レベルにすることにより、ＮＭＯＳトランジスタ４３が
オンするため、もともと駆動力が落ちていたＮＭＯＳト
ランジスタ４４が容易にオフし、ワード線ＷＬが負電圧
ＶＢＢレベルに引さ下げられる。
ず、ワード駆動回路選択線ＷＤＮをローレベルに保った
まま、ワード線活性化信号ＲＡをローレベルにすること
により、ノード４６がＰＭＯＳトランジスタのセルフブ
ートにより引き下げられるため、ＰＭＯＳトランジスタ
４１のしきい値の影響を受けないＲＡのローレベルがそ
のままＮＭＯＳトランジスタ４４のゲートに印加され、
このＮＭＯＳトランジスタ４４の駆動力を十分に引き下
げられる。その後、ワード駆動回路選択線ＷＤＮをハイ
レベルにすることにより、ＮＭＯＳトランジスタ４３が
オンするため、もともと駆動力が落ちていたＮＭＯＳト
ランジスタ４４が容易にオフし、ワード線ＷＬが負電圧
ＶＢＢレベルに引さ下げられる。
【００３３】本実施例では、前記第１ないし第３の実施
例に比べ、ワード駆動回路選択線がＷＤＮの１本ですむ
利点がある。
例に比べ、ワード駆動回路選択線がＷＤＮの１本ですむ
利点がある。
【００３４】図７に本発明の第５の実施例の回路構成図
を示す。
を示す。
【００３５】本実施例は、ＰＭＯＳトランジスタ５１の
ゲートを負電圧電源ＶＢＢに接続している点で前記第４
の実施例と異なるが、動作は同様である。
ゲートを負電圧電源ＶＢＢに接続している点で前記第４
の実施例と異なるが、動作は同様である。
【００３６】本実施例の構成を取ることにより、ノード
５６のセルフブートの効果が大きくなるため、第４の実
施例に比べ、より負電圧ＶＢＢの絶対値が大さい場合で
も動作可能になる。
５６のセルフブートの効果が大きくなるため、第４の実
施例に比べ、より負電圧ＶＢＢの絶対値が大さい場合で
も動作可能になる。
【００３７】図８に本発明の第６の実施例の回路構成図
を示す。
を示す。
【００３８】本実施例は、ＰＭＯＳトランジスタ６１の
ソースに、ゲートを接地電位ＶＳＳに接続したＰＭＯＳ
トランジスタ６６を付加している点で、前記第５の実施
例と異なる。このような構成を取ることにより、さらに
負電圧ＶＢＢの絶対値を大きくしていった場合に、負電
圧がワード駆動回路選択線ＷＤＮに逆流する場合がある
のを防止できる。
ソースに、ゲートを接地電位ＶＳＳに接続したＰＭＯＳ
トランジスタ６６を付加している点で、前記第５の実施
例と異なる。このような構成を取ることにより、さらに
負電圧ＶＢＢの絶対値を大きくしていった場合に、負電
圧がワード駆動回路選択線ＷＤＮに逆流する場合がある
のを防止できる。
【００３９】
【発明の効果】以上述べてきた本発明では、従来例に比
ベワード線駆動回路を構成するトランジスタ数が、従来
例の６〜７個に比べ、５〜６個と同等以下である。ワー
ド線駆動回路は、１つのメモリデバイスの中で数千個と
非常に多数使用されるため同様な性能が１つでも少ない
トランジスタで実現できる効果は大きい。
ベワード線駆動回路を構成するトランジスタ数が、従来
例の６〜７個に比べ、５〜６個と同等以下である。ワー
ド線駆動回路は、１つのメモリデバイスの中で数千個と
非常に多数使用されるため同様な性能が１つでも少ない
トランジスタで実現できる効果は大きい。
【００４０】さらに、本発明の第１ないし第３の実施例
では、ワード線ＷＬの出力が１段のインバーター出力で
決まるため、また、本発明の第４ないし第６の実施例で
は、ＰＭＯＳトランジスタのセルフブートによりＮＭＯ
Ｓトランジスタ４５の出力の決定が速いため、従来例２
に比べ高速動作が可能である。
では、ワード線ＷＬの出力が１段のインバーター出力で
決まるため、また、本発明の第４ないし第６の実施例で
は、ＰＭＯＳトランジスタのセルフブートによりＮＭＯ
Ｓトランジスタ４５の出力の決定が速いため、従来例２
に比べ高速動作が可能である。
【００４１】また、本発明では、プルアツプ部がＰＭＯ
Ｓトランジスタで構成されているため実施例１に比べて
も高速動作が可能である。
Ｓトランジスタで構成されているため実施例１に比べて
も高速動作が可能である。
【００４２】そして、本発明では、出力がトランジスタ
の寸法比率に敏感でないため、設計も簡単で安定した動
作が見込める。
の寸法比率に敏感でないため、設計も簡単で安定した動
作が見込める。
【図１】本発明の第１の実施例を示す回路構成図であ
る。
る。
【図２】本発明の第１の実施例の回路の動作タイミング
チャートである。
チャートである。
【図３】本発明の第２の実施例を示す回路構成図であ
る。
る。
【図４】本発明の第３の実施例を示す回路構成図であ
る。
る。
【図５】本発明の第４の実施例を示す回路構成図であ
る。
る。
【図６】本発明の第４の実施例の回路の動作タイミング
チャートである。
チャートである。
【図７】本発明の第５の実施例を示す回路構成図であ
る。
る。
【図８】本発明の第６の実施例を示す回路構成図であ
る。
る。
【図９】従来例１を示す回路構成図である。
【図１０】従来例２を示す回路構成図である。
１１、１２、１５、２１、２２、２５、３１、３２、３
５、３７、４１、４２、４５、５１、５２、５５、６
１、６２、６５、６６、８１、８２ ＰＭＯＳトランジ
スタ １３、１４、２３、２４、３３、３４、４３、４４、５
３、５４、６３、６４、７１、７２、７４、７５、８
３、８４ ＮＭＯＳトランジスタ １６、２６、３６、４６、５６、７３ ノード ＷＬ ワード線 ＷＤＮ 第１のワード駆動回路選択線 ＷＤＮ’ 第２のワード駆動回路選択線 ＶＰＰ 昇圧レベル電源 ＶＢＢ 負電圧電源 ＶＳＳ 接地電源
５、３７、４１、４２、４５、５１、５２、５５、６
１、６２、６５、６６、８１、８２ ＰＭＯＳトランジ
スタ １３、１４、２３、２４、３３、３４、４３、４４、５
３、５４、６３、６４、７１、７２、７４、７５、８
３、８４ ＮＭＯＳトランジスタ １６、２６、３６、４６、５６、７３ ノード ＷＬ ワード線 ＷＤＮ 第１のワード駆動回路選択線 ＷＤＮ’ 第２のワード駆動回路選択線 ＶＰＰ 昇圧レベル電源 ＶＢＢ 負電圧電源 ＶＳＳ 接地電源
Claims (7)
- 【請求項１】 ＰＭＯＳトランジスタの負電圧セルフブ
ートを利用し、ソースが負電圧電源に接続されたＮＭＯ
Ｓトランジスタのスイッチング機能を実現することを特
徴とする半導体メモリ装置のワード線駆動回路。 - 【請求項２】 ゲートを接地電源に接続した第１のＰＭ
ＯＳトランジスタと、該第１のＰＭＯＳトランジスタの
ドレインをゲートに接続した第２のＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタとから構成され、前記第
２のＰＭＯＳトランジスタのソース電位を引き下げるこ
とによって、前記第１および第２のＰＭＯＳトランジス
タの接点電位をセルフブートにより負電位に引き下げ前
記ＮＭＯＳトランジスタのスイッチング機能を実現する
ことを特徴とする請求項１に記載の半導体メモリ装置の
ワード線駆動回路。 - 【請求項３】 前記第１のＰＭＯＳトランジスタのゲー
トが負電圧電源に接続されていることを特徴とする請求
項２に記載の半導体メモリ装置のワード線駆動回路。 - 【請求項４】 前記第１のＰＭＯＳトランジスタのソー
スに、ゲートを接地電源に接続した第３のＰＭＯＳトラ
ンジスタのドレインを接続することを特徴とする請求項
３に記載の半導体メモリ装置のワード線駆動回路。 - 【請求項５】 ゲートを接地電源に接続した第１のＰＭ
ＯＳトランジスタと、該第１のＰＭＯＳトランジスタの
ドレインをゲートに接続した第２のＰＭＯＳトランジス
タと、前記第２のＰＭＯＳトランジスタとドレイン同士
を共有した第１のＮＭＯＳトランジスタと、ゲートを前
記第２のＰＭＯＳトランジスタのドレインと接続しドレ
インを前記第１のＮＭＯＳトランジスタのゲートと接続
した第２のＮＭＯＳトランジスタと、前記第１のＰＭＯ
Ｓトランジスタのソースと前記第２のＮＭＯＳトランジ
スタのドレインとを接続するゲートを接地電源に接続し
た第３のＰＭＯＳトランジスタとから構成されることを
特徴とする請求項１に記載の半導体メモリ装置のワード
線駆動回路。 - 【請求項６】 前記第１のＰＭＯＳトランジスタのゲー
トが負電圧電源に接続されていることを特徴とする請求
項５に記載の半導体メモリ装置のワード線駆動回路。 - 【請求項７】 前記第１のＰＭＯＳトランジスタのソー
スに、ゲートを接地電源に接続した前記第３のＰＭＯＳ
トランジスタのドレインを接続することを特徴とする請
求項６に記載の半導体メモリ装置のワード線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048628A JP3000950B2 (ja) | 1997-03-04 | 1997-03-04 | 半導体メモリ装置のワード線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048628A JP3000950B2 (ja) | 1997-03-04 | 1997-03-04 | 半導体メモリ装置のワード線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247391A JPH10247391A (ja) | 1998-09-14 |
| JP3000950B2 true JP3000950B2 (ja) | 2000-01-17 |
Family
ID=12808664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9048628A Expired - Lifetime JP3000950B2 (ja) | 1997-03-04 | 1997-03-04 | 半導体メモリ装置のワード線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3000950B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016039A (ja) * | 2008-10-20 | 2009-01-22 | Renesas Technology Corp | 半導体記憶装置 |
-
1997
- 1997-03-04 JP JP9048628A patent/JP3000950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10247391A (ja) | 1998-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991012 |