JPH06326592A - ドライバ回路を具える電子回路 - Google Patents
ドライバ回路を具える電子回路Info
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- JPH06326592A JPH06326592A JP6078735A JP7873594A JPH06326592A JP H06326592 A JPH06326592 A JP H06326592A JP 6078735 A JP6078735 A JP 6078735A JP 7873594 A JP7873594 A JP 7873594A JP H06326592 A JPH06326592 A JP H06326592A
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- 230000003068 static effect Effects 0.000 description 3
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- 101150096622 Smr2 gene Proteins 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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Abstract
(57)【要約】
【目的】 入力キャパシタンスが低く、しかも大きな容
量性負荷を駆動でき、信号伝搬によるスキューを低くし
たＢＩＣＭＯＳラインドライバを具える電子回路を提供
する。 【構成】 入力信号を受ける入力端Ｄと、この入力信号
に応答して互いに補数となる出力信号を生じる第１及び
第２出力端Ｑ′，Ｑと、これら第１及び第２出力端をそ
れぞれ駆動する第１及び第２バイポーラプッシュプル段
Ｂ１，Ｂ３；Ｂ４，Ｂ６とを有するＢＩＣＭＯＳドライ
バ回路を具える電子回路において、前記の入力端から前
記のプッシュプル段への複数の信号路10，20，30中にこ
れらプッシュプル段を制御するように配置され、これら
信号路中の伝搬遅延を互いにほぼ等しくするように相対
寸法が決定された複数のＣＭＯＳ論理段11，12，13，2
1，22を設ける。
量性負荷を駆動でき、信号伝搬によるスキューを低くし
たＢＩＣＭＯＳラインドライバを具える電子回路を提供
する。 【構成】 入力信号を受ける入力端Ｄと、この入力信号
に応答して互いに補数となる出力信号を生じる第１及び
第２出力端Ｑ′，Ｑと、これら第１及び第２出力端をそ
れぞれ駆動する第１及び第２バイポーラプッシュプル段
Ｂ１，Ｂ３；Ｂ４，Ｂ６とを有するＢＩＣＭＯＳドライ
バ回路を具える電子回路において、前記の入力端から前
記のプッシュプル段への複数の信号路10，20，30中にこ
れらプッシュプル段を制御するように配置され、これら
信号路中の伝搬遅延を互いにほぼ等しくするように相対
寸法が決定された複数のＣＭＯＳ論理段11，12，13，2
1，22を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号を受ける入力
端子と、この入力信号に応答して互いに補数となる出力
信号を生じる第１及び第２出力端と、これら第１及び第
２出力端をそれぞれ駆動する第１及び第２バイポーラプ
ッシュプル段とを有するＢＩＣＭＯＳドライバ回路を具
える電子回路に関するものである。
端子と、この入力信号に応答して互いに補数となる出力
信号を生じる第１及び第２出力端と、これら第１及び第
２出力端をそれぞれ駆動する第１及び第２バイポーラプ
ッシュプル段とを有するＢＩＣＭＯＳドライバ回路を具
える電子回路に関するものである。
【０００２】ＣＭＯＳ／ＢＩＣＭＯＳ ＩＣ設計におけ
る主たる問題は、入力キャパシタンスが小さいドライバ
により（ゲートアレイのような）大きな容量性負荷をい
かに駆動するかということ、すなわち小さな信号から大
きな信号をいかに形成するかということである。更に、
伝搬中のスキュー（ゆがみ）が極めて低い、互いに補数
の信号出力を得るのがしばしば好都合である。このこと
は、双方の出力に対する伝搬遅延が殆ど同じであるとい
うことを意味する。このことは、例えばラッチやフリッ
プフロップに対して双方のクロック位相を発生させるよ
うな分野において重要となる。
る主たる問題は、入力キャパシタンスが小さいドライバ
により（ゲートアレイのような）大きな容量性負荷をい
かに駆動するかということ、すなわち小さな信号から大
きな信号をいかに形成するかということである。更に、
伝搬中のスキュー（ゆがみ）が極めて低い、互いに補数
の信号出力を得るのがしばしば好都合である。このこと
は、双方の出力に対する伝搬遅延が殆ど同じであるとい
うことを意味する。このことは、例えばラッチやフリッ
プフロップに対して双方のクロック位相を発生させるよ
うな分野において重要となる。
【０００３】
【従来の技術】多段インバータを標準のＣＭＯＳやＢＩ
ＣＭＯＳで構成する方法は、各段を通る伝搬遅延や互い
に補数となる信号間の固有のスキューの為に不満足なも
のとなる。米国特許第 4,937,480号の図１には、１つの
入力を互いに補数となる２つの出力に変換するＢＩＣＭ
ＯＳ回路に関する他の方法が開示されている。このＢＩ
ＣＭＯＳ回路は完全に対照的な装置である。この１つの
入力信号がまず最初に差動増幅器により２つの電圧レベ
ルに変換され、この差動増幅器が次に双安定素子を制御
する。この双安定素子の出力ノードは、互いに同じであ
る交差結合出力回路のそれぞれに接続されている。
ＣＭＯＳで構成する方法は、各段を通る伝搬遅延や互い
に補数となる信号間の固有のスキューの為に不満足なも
のとなる。米国特許第 4,937,480号の図１には、１つの
入力を互いに補数となる２つの出力に変換するＢＩＣＭ
ＯＳ回路に関する他の方法が開示されている。このＢＩ
ＣＭＯＳ回路は完全に対照的な装置である。この１つの
入力信号がまず最初に差動増幅器により２つの電圧レベ
ルに変換され、この差動増幅器が次に双安定素子を制御
する。この双安定素子の出力ノードは、互いに同じであ
る交差結合出力回路のそれぞれに接続されている。
【０００４】この既知の回路の差動増幅器は常に、定常
状態においてさえも、可成りの量の電力を消費する。ス
イッチング速度を速くすればするほど、差動トランジス
タ対が要するテール電流が大きくなり、従って定常状態
の電力消費量が多くなる。従来の回路での変換は、多数
の異なる電源電圧ＶＥＥ，ＶＥ１，ＧＮＤや多数の異な
る基準電圧ＶＢＥ，ＶＢＢＣ，ＶＢＢ，ＶＣＳ２を用い
て行われている。
状態においてさえも、可成りの量の電力を消費する。ス
イッチング速度を速くすればするほど、差動トランジス
タ対が要するテール電流が大きくなり、従って定常状態
の電力消費量が多くなる。従来の回路での変換は、多数
の異なる電源電圧ＶＥＥ，ＶＥ１，ＧＮＤや多数の異な
る基準電圧ＶＢＥ，ＶＢＢＣ，ＶＢＢ，ＶＣＳ２を用い
て行われている。
【０００５】差動トランジスタ対による電力消費とは別
に、従来の回路には、その動作が電源電圧及び制御電圧
の精度により大部分決定されるという追加の欠点があ
る。更に、従来の回路では、電圧発生器又はこれらの電
圧に対する給電線を設けるための追加の基板面積を必要
とする。
に、従来の回路には、その動作が電源電圧及び制御電圧
の精度により大部分決定されるという追加の欠点があ
る。更に、従来の回路では、電圧発生器又はこれらの電
圧に対する給電線を設けるための追加の基板面積を必要
とする。
【０００６】
【発明が解決しようとする課題】本発明の目的は、低い
入力キャパシタンスを有するも大きな容量性負荷を駆動
するＢＩＣＭＯＳラインドライバを提供せんとするにあ
る。本発明の他の目的は、伝搬中のスキューが極めて低
いＢＩＣＭＯＳラインドライバ回路を提供せんとするに
ある。本発明の更に他の目的は、基準電圧に対する複雑
な平衡及び制御手段を省略したＢＩＣＭＯＳラインドラ
イバ回路を提供せんとするにある。
入力キャパシタンスを有するも大きな容量性負荷を駆動
するＢＩＣＭＯＳラインドライバを提供せんとするにあ
る。本発明の他の目的は、伝搬中のスキューが極めて低
いＢＩＣＭＯＳラインドライバ回路を提供せんとするに
ある。本発明の更に他の目的は、基準電圧に対する複雑
な平衡及び制御手段を省略したＢＩＣＭＯＳラインドラ
イバ回路を提供せんとするにある。
【０００７】
【課題を解決するための手段】本発明は、入力信号を受
ける入力端子と、この入力信号に応答して互いに補数と
なる出力信号を生じる第１及び第２出力端と、これら第
１及び第２出力端をそれぞれ駆動する第１及び第２バイ
ポーラプッシュプル段とを有するＢＩＣＭＯＳドライバ
回路を具える電子回路において、前記の入力端から前記
のプッシュプル段への複数の信号路中にこれらプッシュ
プル段を制御するように配置され、これら信号路中の伝
搬遅延を互いにほぼ等しくするように相対寸法が決定さ
れた複数のＣＭＯＳ論理段を具えたことを特徴とする。
ける入力端子と、この入力信号に応答して互いに補数と
なる出力信号を生じる第１及び第２出力端と、これら第
１及び第２出力端をそれぞれ駆動する第１及び第２バイ
ポーラプッシュプル段とを有するＢＩＣＭＯＳドライバ
回路を具える電子回路において、前記の入力端から前記
のプッシュプル段への複数の信号路中にこれらプッシュ
プル段を制御するように配置され、これら信号路中の伝
搬遅延を互いにほぼ等しくするように相対寸法が決定さ
れた複数のＣＭＯＳ論理段を具えたことを特徴とする。
【０００８】各ＣＭＯＳ論理段がインバータを有し、こ
れらインバータの相対寸法を伝搬遅延が互いにほぼ等し
くなるように定めるのが好ましい。本発明は、ＣＭＯＳ
論理段を適切な寸法にすることにより、例えばこれらの
トランジスタの寸法を選択することによりこれらの駆動
出力容量を調整し、これにより、入力端からバイポーラ
プッシュプル段のプッシュ部分への信号路及び入力端か
らバイポーラプッシュプル段のプル部分への信号路中に
生じる伝搬遅延差を補償するという認識を基に成したも
のである。
れらインバータの相対寸法を伝搬遅延が互いにほぼ等し
くなるように定めるのが好ましい。本発明は、ＣＭＯＳ
論理段を適切な寸法にすることにより、例えばこれらの
トランジスタの寸法を選択することによりこれらの駆動
出力容量を調整し、これにより、入力端からバイポーラ
プッシュプル段のプッシュ部分への信号路及び入力端か
らバイポーラプッシュプル段のプル部分への信号路中に
生じる伝搬遅延差を補償するという認識を基に成したも
のである。
【０００９】従来既知のように、インバータのＰＦＥＴ
のチャネルの幅対長さの比（Ｗ／Ｌ）とインバータのＮ
ＦＥＴのチャネルの幅対長さの比との間の比は約1.7 が
実際上最適なものとして用いられている。従って、本発
明で用いるＣＭＯＳインバータのこの比は1.7 とするの
が好ましいが、これらＣＭＯＳインバータは駆動出力の
必要な差を考慮して互いに異なる寸法のトランジスタを
有するようにしうる。
のチャネルの幅対長さの比（Ｗ／Ｌ）とインバータのＮ
ＦＥＴのチャネルの幅対長さの比との間の比は約1.7 が
実際上最適なものとして用いられている。従って、本発
明で用いるＣＭＯＳインバータのこの比は1.7 とするの
が好ましいが、これらＣＭＯＳインバータは駆動出力の
必要な差を考慮して互いに異なる寸法のトランジスタを
有するようにしうる。
【００１０】以下図面につき説明するに、ラインドライ
バ回路において補数信号を得る最も明瞭な方法を図１に
示す。このラインドライバ回路は共通入力信号Ｄにより
駆動される第１インバータＵ12と、この第１インバータ
の一方の出力により駆動される第２インバータＵ22とを
具え、この第２インバータの出力が信号Ｑとなり、第１
インバータＵ12の他方の出力が信号Ｑの補数Ｑ′とな
る。インバータＵ12及びＵ22がＣＭＯＳであるかＢＩＣ
ＭＯＳであるかにかかわらず、信号Ｑはある伝搬遅延を
置いて信号Ｑ′を追従する。すなわち、インバータＵ22
はインバータＵ12がその負荷全体をスイッチングするま
で簡単にスイッチングしえない。図２の回路は信号Ｑ′
に対する負荷の影響を除去するものであるが、インバー
タＵ32及びＵ42による２つの追加の伝搬遅延を伴う為に
この影響の除去は動作速度の遅れの犠牲の下に成される
ものである。図２における信号Ｑ及びＱ′間のスキュー
（ゆがみ）は幾分少なくしうるが、依然として存在する
ものであり、信号Ｑ及びＱ′の負荷に著しく依存する。
更に、回路の全体的な伝搬遅延は図１の回路の場合より
も大きくなる。
バ回路において補数信号を得る最も明瞭な方法を図１に
示す。このラインドライバ回路は共通入力信号Ｄにより
駆動される第１インバータＵ12と、この第１インバータ
の一方の出力により駆動される第２インバータＵ22とを
具え、この第２インバータの出力が信号Ｑとなり、第１
インバータＵ12の他方の出力が信号Ｑの補数Ｑ′とな
る。インバータＵ12及びＵ22がＣＭＯＳであるかＢＩＣ
ＭＯＳであるかにかかわらず、信号Ｑはある伝搬遅延を
置いて信号Ｑ′を追従する。すなわち、インバータＵ22
はインバータＵ12がその負荷全体をスイッチングするま
で簡単にスイッチングしえない。図２の回路は信号Ｑ′
に対する負荷の影響を除去するものであるが、インバー
タＵ32及びＵ42による２つの追加の伝搬遅延を伴う為に
この影響の除去は動作速度の遅れの犠牲の下に成される
ものである。図２における信号Ｑ及びＱ′間のスキュー
（ゆがみ）は幾分少なくしうるが、依然として存在する
ものであり、信号Ｑ及びＱ′の負荷に著しく依存する。
更に、回路の全体的な伝搬遅延は図１の回路の場合より
も大きくなる。
【００１１】本発明の好適例のＢＩＣＭＯＳラインドラ
イバは、全出力−零スタティック出力のプルダウンドラ
イバと、標準のＢＩＣＭＯＳプルアップとを新規な並列
構造で組合わせ、極めて高速で極めて低いスキューの補
数信号ドライバを構成するものである。
イバは、全出力−零スタティック出力のプルダウンドラ
イバと、標準のＢＩＣＭＯＳプルアップとを新規な並列
構造で組合わせ、極めて高速で極めて低いスキューの補
数信号ドライバを構成するものである。
【００１２】
【実施例】図３は本発明回路の一実施例を示すもので、
この回路は共通入力端Ｄから出力端Ｑに至る第１入力信
号路10と、共通入力端Ｄから補数出力端Ｑ′に至る第２
入力信号路20と、共通入力端Ｄから出力端Ｑ及びＱ′に
至る第３入力信号路30とを有している。以下に詳細に説
明するように、直接（非反転）信号路10は出力Ｑに対す
るプルダウンを制御し、直接信号路20は出力Ｑ′に対す
るプルアップを制御し、反転信号路30は出力Ｑに対する
プルダウンと出力Ｑ′に対するプルアップとを制御す
る。ラインがＦＥＴのゲート又はバイポーラ装置のベー
スを通過する場合を除いて、互いに交差するラインはこ
れらの交差点で互いに接続されているものではない。Ｐ
ＦＥＴはそのゲートに白丸を付して示し、ＮＦＥＴには
この白丸を付していない。
この回路は共通入力端Ｄから出力端Ｑに至る第１入力信
号路10と、共通入力端Ｄから補数出力端Ｑ′に至る第２
入力信号路20と、共通入力端Ｄから出力端Ｑ及びＱ′に
至る第３入力信号路30とを有している。以下に詳細に説
明するように、直接（非反転）信号路10は出力Ｑに対す
るプルダウンを制御し、直接信号路20は出力Ｑ′に対す
るプルアップを制御し、反転信号路30は出力Ｑに対する
プルダウンと出力Ｑ′に対するプルアップとを制御す
る。ラインがＦＥＴのゲート又はバイポーラ装置のベー
スを通過する場合を除いて、互いに交差するラインはこ
れらの交差点で互いに接続されているものではない。Ｐ
ＦＥＴはそのゲートに白丸を付して示し、ＮＦＥＴには
この白丸を付していない。
【００１３】代表的なＣＭＯＳインバータを11，21，1
2，13及び22で示してある。ＶCCに近い値が論理的な高
レベル信号であり、接地電位（Ｇrd）に近い値が論理的
な低レベル信号であるものとする。代表的な適用例で
は、入力信号が高レベルであると、出力Ｑ及びＱ′が別
々のラインに得られ、通常それぞれ論理的な高レベル及
び低レベルに保持される。入力信号Ｄが低レベルになる
と、出力Ｑを低レベルにプルダウンする必要があり、出
力Ｑ′を高レベルにプルアップする必要がある。入力信
号Ｄが高レベルになると、出力Ｑを高レベルにプルアッ
プする必要があり、出力Ｑ′を低レベルにプルダウンす
る必要がある。
2，13及び22で示してある。ＶCCに近い値が論理的な高
レベル信号であり、接地電位（Ｇrd）に近い値が論理的
な低レベル信号であるものとする。代表的な適用例で
は、入力信号が高レベルであると、出力Ｑ及びＱ′が別
々のラインに得られ、通常それぞれ論理的な高レベル及
び低レベルに保持される。入力信号Ｄが低レベルになる
と、出力Ｑを低レベルにプルダウンする必要があり、出
力Ｑ′を高レベルにプルアップする必要がある。入力信
号Ｄが高レベルになると、出力Ｑを高レベルにプルアッ
プする必要があり、出力Ｑ′を低レベルにプルダウンす
る必要がある。
【００１４】15及び25で示す回路はそれぞれ以下に説明
するように全出力−零スタティック出力のプルダウンド
ライバを表す。回路15及び25には、ＤＣ電源ＶCCからバ
イポーラトランジスタＢ６及びＢ３のそれぞれのベース
電極に電流を流す手段が設けられており、これにより基
準値、代表的には接地電位よりもコレクタ−エミッタ飽
和電圧ＶSAT だけ高い値にほぼ等しい電圧に回路の出力
をプルダウンしうる。更に回路15及び25にはそれぞれ帰
還手段Ｕ２，Ｐ７及びＵ１，Ｐ４が設けられ、回路の出
力端における完全な高レベル−低レベル遷移に応答して
プルダウン回路をターン・オフさせて零スタティック出
力を得る。好適例では、プルダウン回路を急速にターン
・オンさせるとともに出力をＶSAT にプルダウンさせる
ために、このプルダウン回路でダーリントン構造を採用
する。
するように全出力−零スタティック出力のプルダウンド
ライバを表す。回路15及び25には、ＤＣ電源ＶCCからバ
イポーラトランジスタＢ６及びＢ３のそれぞれのベース
電極に電流を流す手段が設けられており、これにより基
準値、代表的には接地電位よりもコレクタ−エミッタ飽
和電圧ＶSAT だけ高い値にほぼ等しい電圧に回路の出力
をプルダウンしうる。更に回路15及び25にはそれぞれ帰
還手段Ｕ２，Ｐ７及びＵ１，Ｐ４が設けられ、回路の出
力端における完全な高レベル−低レベル遷移に応答して
プルダウン回路をターン・オフさせて零スタティック出
力を得る。好適例では、プルダウン回路を急速にターン
・オンさせるとともに出力をＶSAT にプルダウンさせる
ために、このプルダウン回路でダーリントン構造を採用
する。
【００１５】ＰＦＥＴ Ｐ７／Ｐ４は、出力Ｑ／Ｑ′が
接地電位Ｇrd 付近に降下した際にＰＦＥＴ Ｐ７／Ｐ
４をターン・オフさせる帰還を行うインバータＵ２／Ｕ
１による制御の下でＶCCからチャネル電流を得る。バイ
ポーラトランジスタＢ５，Ｂ６及びＢ２，Ｂ３は急速な
プルダウンのための高利得ダーリントン回路を構成す
る。ＰＮ接合ダイオードＤ２／Ｄ１及びショットキーダ
イオードＳ２／Ｓ１は、出力電圧が 0.2ボルトよりも降
下した際にトランジスタＢ５／Ｂ２のベース電流を抽出
することによりトランジスタＢ５／Ｂ２及びＢ６／Ｂ３
を飽和しないようにし、これによりトランジスタＢ６／
Ｂ３のベース駆動を阻止する。回路27及び28はそれぞれ
出力Ｑ及びＱ′に対する標準のＢＩＣＭＯＳプルアップ
回路を構成する。
接地電位Ｇrd 付近に降下した際にＰＦＥＴ Ｐ７／Ｐ
４をターン・オフさせる帰還を行うインバータＵ２／Ｕ
１による制御の下でＶCCからチャネル電流を得る。バイ
ポーラトランジスタＢ５，Ｂ６及びＢ２，Ｂ３は急速な
プルダウンのための高利得ダーリントン回路を構成す
る。ＰＮ接合ダイオードＤ２／Ｄ１及びショットキーダ
イオードＳ２／Ｓ１は、出力電圧が 0.2ボルトよりも降
下した際にトランジスタＢ５／Ｂ２のベース電流を抽出
することによりトランジスタＢ５／Ｂ２及びＢ６／Ｂ３
を飽和しないようにし、これによりトランジスタＢ６／
Ｂ３のベース駆動を阻止する。回路27及び28はそれぞれ
出力Ｑ及びＱ′に対する標準のＢＩＣＭＯＳプルアップ
回路を構成する。
【００１６】動作に当たって、入力信号Ｄは３つの並列
の信号路10，20及び30を通って伝達される。トランジス
タＰ１及びＮ１は出力Ｑ′に対するＢＩＣＭＯＳプルア
ップ回路を制御し、トランジスタＰ６及びＮ６は出力Ｑ
に対するプルダウンドライバを制御する。トランジスタ
Ｐ２及びＮ２は入力信号を反転し、この反転信号を出力
Ｑに対するプルアップ回路27及び出力Ｑ′に対するプル
ダウンドライバ25に供給する。Ｕ３及びＵ４は出力Ｑ及
びＱ′をＶCC又はＧndに保持する小型のＣＭＯＳ“キー
パー”を構成する。
の信号路10，20及び30を通って伝達される。トランジス
タＰ１及びＮ１は出力Ｑ′に対するＢＩＣＭＯＳプルア
ップ回路を制御し、トランジスタＰ６及びＮ６は出力Ｑ
に対するプルダウンドライバを制御する。トランジスタ
Ｐ２及びＮ２は入力信号を反転し、この反転信号を出力
Ｑに対するプルアップ回路27及び出力Ｑ′に対するプル
ダウンドライバ25に供給する。Ｕ３及びＵ４は出力Ｑ及
びＱ′をＶCC又はＧndに保持する小型のＣＭＯＳ“キー
パー”を構成する。
【００１７】信号Ｄを入力端から直接受ける場合、トラ
ンジスタＰ１の寸法（ＦＥＴチャネルの幅対長さの比）
とトランジスタＮ１の寸法との比と、トランジスタＰ２
の寸法とトランジスタＮ２の寸法との比と、トランジス
タＰ６の寸法とトランジスタＮ６の寸法との比とをすべ
て同じにして、入力端における単一の共通しきい値すな
わちスイッチング電圧を保証するようにする必要があ
る。図３のこれらトランジスタの符号の後ろの括弧内に
示す数字が関連のトランジスタのＦＥＴチャネルの幅対
長さの比の一例であるも、これらの数値に限定されるも
のではない。本発明の原理内で他の寸法比を用いても本
発明の利点を達成しうること当業者にとって明らかであ
る。
ンジスタＰ１の寸法（ＦＥＴチャネルの幅対長さの比）
とトランジスタＮ１の寸法との比と、トランジスタＰ２
の寸法とトランジスタＮ２の寸法との比と、トランジス
タＰ６の寸法とトランジスタＮ６の寸法との比とをすべ
て同じにして、入力端における単一の共通しきい値すな
わちスイッチング電圧を保証するようにする必要があ
る。図３のこれらトランジスタの符号の後ろの括弧内に
示す数字が関連のトランジスタのＦＥＴチャネルの幅対
長さの比の一例であるも、これらの数値に限定されるも
のではない。本発明の原理内で他の寸法比を用いても本
発明の利点を達成しうること当業者にとって明らかであ
る。
【００１８】本発明の構成によれば幾多の利点が得られ
る。まず第１に、並列入力構成である為、設計者は３つ
の入力インバータ11，12及び21を適切な寸法にすること
により、他の素子に対する最適な設計を変更する必要な
く、“低速”及び“高速”信号路を設定し、３つの信号
路の各々の全伝搬遅延が互いにほぼ同じとなるようにす
ることができる。スキューを低くするためには、中央の
信号路30を“高速”にして追加の伝搬遅延を解消する必
要がある。従って、Ｐ２／Ｎ２インバータをＰ１／Ｎ１
及びＰ６／Ｎ６インバータよりも大きく、代表的には約
２倍以上大きくする。適切な寸法比の例は、中間レンジ
の入力しきい値に対しＰ１／Ｎ１＝Ｐ２／Ｎ２＝Ｐ６／
Ｎ６＝８／５であり、低スキューに対しＰ１／Ｐ２＝Ｐ
６／Ｐ２＝約１／３である。しかし、本発明の回路は３
つのすべての入力信号路に対し共通の入力しきい値を有
するものに限定されるものではない。第２に、補数信号
の双方が最小数の伝搬遅延で発生される。第３に、ＢＩ
ＣＭＯＳプルアップ回路27，28、特に全出力−零スタテ
ィック出力のプルダウンドライバ15，25を用いている
為、大きな負荷を駆動するための極めて高い利得が得ら
れる。更に、利得が大きい為、出力信号Ｑ及びＱ′間の
スキューを比較的それらの負荷に依存しないようにす
る。
る。まず第１に、並列入力構成である為、設計者は３つ
の入力インバータ11，12及び21を適切な寸法にすること
により、他の素子に対する最適な設計を変更する必要な
く、“低速”及び“高速”信号路を設定し、３つの信号
路の各々の全伝搬遅延が互いにほぼ同じとなるようにす
ることができる。スキューを低くするためには、中央の
信号路30を“高速”にして追加の伝搬遅延を解消する必
要がある。従って、Ｐ２／Ｎ２インバータをＰ１／Ｎ１
及びＰ６／Ｎ６インバータよりも大きく、代表的には約
２倍以上大きくする。適切な寸法比の例は、中間レンジ
の入力しきい値に対しＰ１／Ｎ１＝Ｐ２／Ｎ２＝Ｐ６／
Ｎ６＝８／５であり、低スキューに対しＰ１／Ｐ２＝Ｐ
６／Ｐ２＝約１／３である。しかし、本発明の回路は３
つのすべての入力信号路に対し共通の入力しきい値を有
するものに限定されるものではない。第２に、補数信号
の双方が最小数の伝搬遅延で発生される。第３に、ＢＩ
ＣＭＯＳプルアップ回路27，28、特に全出力−零スタテ
ィック出力のプルダウンドライバ15，25を用いている
為、大きな負荷を駆動するための極めて高い利得が得ら
れる。更に、利得が大きい為、出力信号Ｑ及びＱ′間の
スキューを比較的それらの負荷に依存しないようにす
る。
【００１９】図４は図３の回路の変形例を示す。図３と
同じ符号を付した素子は図３と同様に機能する。前述し
たように、３つの入力信号路10，20，30が得られる。信
号路10は出力Ｑに対するプルダウン回路15′を有し、信
号路20は出力Ｑ′に対するプルアップ回路28を有し、信
号路30は出力Ｑに対するプルアップ回路27と出力Ｑ′に
対するプルダウン回路25′とを有する。この変形例によ
っても優れた低スキュー特性を得ることができるも、利
得はそれほど高くはない。その理由は図３の高利得のプ
ルダウンドライバの代わりにＢＩＣＭＯＳプルダウン回
路15′及び25′を用いている為である。
同じ符号を付した素子は図３と同様に機能する。前述し
たように、３つの入力信号路10，20，30が得られる。信
号路10は出力Ｑに対するプルダウン回路15′を有し、信
号路20は出力Ｑ′に対するプルアップ回路28を有し、信
号路30は出力Ｑに対するプルアップ回路27と出力Ｑ′に
対するプルダウン回路25′とを有する。この変形例によ
っても優れた低スキュー特性を得ることができるも、利
得はそれほど高くはない。その理由は図３の高利得のプ
ルダウンドライバの代わりにＢＩＣＭＯＳプルダウン回
路15′及び25′を用いている為である。
【００２０】プルダウン回路15′は以下のように動作す
る。入力Ｄが低レベルになると、ＰＦＥＴ Ｐ６が良好
な速度で迅速にターン・オンするも、その駆動は出力が
高−低レベル遷移を行うとＶgsが減少する為に急激にタ
ーン・オフし、従って１ボルトよりも低いプルダウンを
保証しない。ＮＦＥＴ Ｎ７′はＰ２／Ｎ２を通る伝搬
遅延後にターン・オンするも、0.7 ボルトまでのアクテ
ィブプルダウンを行う。回路25′は正しい極性とするた
めにインバータＵ１′を加えただけであり回路15′と同
様に動作する。
る。入力Ｄが低レベルになると、ＰＦＥＴ Ｐ６が良好
な速度で迅速にターン・オンするも、その駆動は出力が
高−低レベル遷移を行うとＶgsが減少する為に急激にタ
ーン・オフし、従って１ボルトよりも低いプルダウンを
保証しない。ＮＦＥＴ Ｎ７′はＰ２／Ｎ２を通る伝搬
遅延後にターン・オンするも、0.7 ボルトまでのアクテ
ィブプルダウンを行う。回路25′は正しい極性とするた
めにインバータＵ１′を加えただけであり回路15′と同
様に動作する。
【００２１】この場合、図３においても同様に、ＣＭＯ
Ｓ入力論理回路より成る簡単なインバータの代わりに、
例えばＮＡＮＤ又はＮＯＲ回路を設けて追加の機能を達
成し、この入力論理回路を、追加の伝搬遅延を考慮して
適切な寸法にすることができることに注意すべきであ
る。
Ｓ入力論理回路より成る簡単なインバータの代わりに、
例えばＮＡＮＤ又はＮＯＲ回路を設けて追加の機能を達
成し、この入力論理回路を、追加の伝搬遅延を考慮して
適切な寸法にすることができることに注意すべきであ
る。
【００２２】本発明による回路は他の同一チップ上回路
を駆動するのに用いたり、例えばバスに対する出力ドラ
イバとして用いたりするのに有効である。本発明は上述
した実施例に限定されず、幾多の変更を加えうること勿
論である。
を駆動するのに用いたり、例えばバスに対する出力ドラ
イバとして用いたりするのに有効である。本発明は上述
した実施例に限定されず、幾多の変更を加えうること勿
論である。
【図１】補数出力を生じる通常のドライバ回路を示す線
図である。
図である。
【図２】補数出力を生じる他の通常のドライバ回路を示
す線図である。
す線図である。
【図３】本発明によるラインドライバ回路を示す回路図
である。
である。
【図４】本発明によるラインドライバ回路の変形例を示
す回路図である。
す回路図である。
10 第１入力信号路 11，12，13，21，22 ＣＭＯＳインバータ 15，25 プルダウンドライバ 20 第２入力信号路 27，28 プルアップ回路 30 第３入力信号路
Claims (8)
- 【請求項１】 入力信号を受ける入力端（Ｄ）と、この
入力信号に応答して互いに補数となる出力信号を生じる
第１及び第２出力端（Ｑ′，Ｑ）と、これら第１及び第
２出力端をそれぞれ駆動する第１及び第２バイポーラプ
ッシュプル段（Ｂ１，Ｂ３；Ｂ４，Ｂ６）とを有するＢ
ＩＣＭＯＳドライバ回路を具える電子回路において、 前記の入力端から前記のプッシュプル段への複数の信号
路（10，20，30）中にこれらプッシュプル段を制御する
ように配置され、これら信号路中の伝搬遅延を互いにほ
ぼ等しくするように相対寸法が決定された複数のＣＭＯ
Ｓ論理段（11，12，13，21，22）を具えたことを特徴と
するドライバ回路を具える電子回路。 - 【請求項２】 請求項１に記載のドライバ回路を具える
電子回路において、 前記の第１バイポーラプッシュプル段が、 第１バイポーラトランジスタ（Ｂ１；Ｑ１）を有する第
１プッシュ段及び第２バイポーラトランジスタ（Ｂ３；
Ｑ２）を有する第１プル段であって、第１及び第２バイ
ポーラトランジスタのそれぞれのコレクタ−エミッタ通
路が第１出力端（Ｑ′）を介して相互に接続され且つ電
源電圧ノード（ＶCC）及び大地間で直列に配置されてい
る当該第１プッシュ段及び第１プル段を具え、 前記の第２バイポーラプッシュプル段が、 第３バイポーラトランジスタ（Ｂ３；Ｑ３）を有する第
２プッシュ段及び第４バイポーラトランジスタ（Ｂ６；
Ｑ４）を有する第２プル段であって、第３及び第４バイ
ポーラトランジスタのそれぞれのコレクタ−エミッタ通
路が第２出力端（Ｑ）を経て相互接続され且つ電源電圧
ノード（ＶCC）及び大地間で直列に配置されている当該
第２プッシュ段及び第２プル段を具え、 前記の複数の信号路は、 前記の第１プッシュ段への第１通路（20）と、 前記の第１プル段への第２通路（30）と、 前記の第２プッシュ段への第３通路（30）と、 前記の第２プル段への第４通路（10）とを具えているこ
とを特徴とするドライバ回路を具える電子回路。 - 【請求項３】 請求項２に記載のドライバ回路を具える
電子回路において、 前記の第１通路が第１のＣＭＯＳ論理段（21）を具え、 前記の第２通路が第２のＣＭＯＳ論理段（11）及び第３
のＣＭＯＳ論理段（22）を具え、 前記の第３通路が前記の第２のＣＭＯＳ論理段及び第４
のＣＭＯＳ論理段（13）を具え、 前記の第４通路が第５のＣＭＯＳ論理段（12）を具えて
いることを特徴とするドライバ回路を具える電子回路。 - 【請求項４】 請求項３に記載のドライバ回路を具える
電子回路において、前記の第３及び第５のＣＭＯＳ論理
段のそれぞれの出力端が第５バイポーラトランジスタ
（Ｂ２）及び第６バイポーラトランジスタ（Ｂ５）のベ
ース−エミッタ通路をそれぞれ経て第２バイポーラトラ
ンジスタ（Ｂ３）及び第４バイポーラトランジスタ（Ｂ
６）のベースにそれぞれ結合されていることを特徴とす
るドライバ回路を具える電子回路。 - 【請求項５】 請求項４に記載のドライバ回路を具える
電子回路において、第３及び第５のＣＭＯＳ論理段のそ
れぞれの電源ノードが第１ＦＥＴ（Ｐ４）及び第２ＦＥ
Ｔ（Ｐ７）の導通チャネルをそれぞれ経て電源電圧ノー
ド（ＶCC）に結合され、前記の第１ＦＥＴが比較的高い
電圧を有する第１出力に応答してターン・オンされると
ともに比較的低い電圧を有する第１出力に応答してター
ン・オフされ、前記の第２ＦＥＴも比較的高い電圧を有
する第２出力に応答してターン・オンされるとともに比
較的低い電圧を有する第２出力に応答してターン・オフ
されるようになっていることを特徴とするドライバ回路
を具える電子回路。 - 【請求項６】 請求項４又は５に記載のドライバ回路を
具える電子回路において、前記の第３及び第５のＣＭＯ
Ｓ論理段のそれぞれの出力端がダイオード手段（Ｄ１，
Ｓ１；Ｄ２，Ｓ２）をそれぞれ経て前記の第１出力端
（Ｑ′）及び第２出力端（Ｑ）にそれぞれ結合されてい
ることを特徴とするドライバ回路を具える電子回路。 - 【請求項７】 請求項３に記載のドライバ回路を具える
電子回路において、前記の第３のＣＭＯＳ論理段（Ｐ３
／Ｎ３）の電源ノードが前記の第１出力端（Ｑ′）に接
続され、 前記の第５のＣＭＯＳ論理段（Ｐ６／Ｎ６）の電源ノー
ドが前記の第２出力端（Ｑ）に接続され、 前記の第２のＣＭＯＳ論理段（11）による制御の下で、
前記の第２バイポーラトランジスタ（Ｑ２）がターン・
オンされた際にこの第２バイポーラトランジスタのベー
スを前記の第１出力端（Ｑ′）に接続する第１スイッチ
（Ｎ４′）が第２バイポーラトランジスタのベースと前
記の第１出力端との間に配置され、 前記の第５のＣＭＯＳ論理段による制御の下で、前記の
第５バイポーラトランジスタ（Ｑ４）がターン・オンし
た際にこの第５バイポーラトランジスタのベースを前記
の第２出力端（Ｑ）に接続する第２スイッチ（Ｎ７′）
がこの第５バイポーラトランジスタのベースと前記の第
２出力端との間に配置されていることを特徴とするドラ
イバ回路を具える電子回路。 - 【請求項８】 請求項１に記載のドライバ回路を具える
電子回路において、各ＣＭＯＳ論理段がインバータを有
し、これらインバータは伝搬遅延を互いにほぼ等しくす
るような大きさとなっていることを特徴とするドライバ
回路を具える電子回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4974293A | 1993-04-19 | 1993-04-19 | |
| US08/049742 | 1993-04-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326592A true JPH06326592A (ja) | 1994-11-25 |
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Family
ID=21961460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07873594A Expired - Fee Related JP3487631B2 (ja) | 1993-04-19 | 1994-04-18 | ドライバ回路を具える電子回路 |
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| Country | Link |
|---|---|
| US (1) | US5519339A (ja) |
| EP (1) | EP0621691B1 (ja) |
| JP (1) | JP3487631B2 (ja) |
| DE (1) | DE69407471T2 (ja) |
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| DE10037452B4 (de) * | 2000-08-01 | 2006-07-27 | Infineon Technologies Ag | Nachführschaltung |
| PT2088779E (pt) * | 2003-07-03 | 2011-03-07 | Panasonic Corp | Meio de gravação, aparelho de leitura, método de gravação, circuito integrado, programa e método de leitura |
| TWI305479B (en) * | 2006-02-13 | 2009-01-11 | Advanced Semiconductor Eng | Method of fabricating substrate with embedded component therein |
| US11239832B1 (en) * | 2021-04-06 | 2022-02-01 | Macronix International Co., Ltd. | Low-skew complementary signal generator |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60142618A (ja) * | 1983-12-28 | 1985-07-27 | Hitachi Ltd | 入力バツフア回路 |
| JPS62230221A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | バツフア回路 |
| KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| JPS6439817A (en) * | 1987-08-05 | 1989-02-10 | Toshiba Corp | Complementary output circuit |
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| KR920009200B1 (ko) * | 1990-01-25 | 1992-10-14 | 삼성전자 주식회사 | 바이씨모스 풀 스윙 구동회로 |
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| US5254887A (en) * | 1991-06-27 | 1993-10-19 | Nec Corporation | ECL to BiCMIS level converter |
-
1994
- 1994-04-13 DE DE69407471T patent/DE69407471T2/de not_active Expired - Fee Related
- 1994-04-13 EP EP94201002A patent/EP0621691B1/en not_active Expired - Lifetime
- 1994-04-18 JP JP07873594A patent/JP3487631B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-01 US US08/382,952 patent/US5519339A/en not_active Expired - Fee Related
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |