JP2550138B2 - バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 - Google Patents

バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に高速かつ低
消費電力なシステムに好適なバイポーラトランジスタと
電界効果トランジスタとを有する半導体集積回路装置に
関する。
〔従来の技術〕
バイポーラトランジスタとMOSトランジスタを同一半
導体基板上に形成し、かつこれらのトランジスタを回路
内で複合する事によつて、バイポーラとMOSの特長を合
わせ持つ高性能VLSIを実現する事ができる。この複合技
術はBi−CMOS（Bipolar−CMOS）技術と呼ばれ、メモリ
およびゲートアレイ等のVLSIに応用されている。これら
のVLSIを実現する回路の代表的な一例を第３図に示す。
第３図はBi−CMOSインバータ回路の一例であり、図の様
に出力部はバイポーラトランジスタ120,121のトーテム
ポールで構成され、また入力部はMOSトランジスタで構
成され出力部のバイポーラトランジスタを入力部のMOS
トランジスタが駆動する構成となつている。この回路の
特長は、入力部がMOSトランジスタで構成されているの
で、入力インピーダンスが非常に高い事、またMOSトラ
ンジスタによつて出力部のバイポーラトランジスタの相
補動作するので、直流電流が流れず消費電力が非常に小
さい事、出力部がバイポーラトランジスタで構成されて
いるので負荷駆動力が高い事などがある。従つて、Bi−
CMOS回路は高速性と低消費電力性をあわせ持つVLSIに適
した回路構成となつている。
この回路例の場合、出力部をよく知られているTTL（T
ransistor−Transistor Logic）でも用いられているト
ーテムポール接続であり、また入力部はCMOS（Compleme
ntary MOS）構成となつていることなどからもわかる様
に、電源電圧はTTLやCMOSと同様に5Vである。もちろん
第３図の一例にとどまらず、現在応用製品化されている
メモリやゲートアレイ等のBi−CMOSVLSIは電源電圧5Vの
もとで動作する。
これらのBi−CMOS技術に関する文献は数多くあるが、
例えば特開昭59−11034号公報，特開昭59−176624号公
報，特開昭60−27227号公報、「0.5 MICRON BICMOS TEC
HNOLOGY」（1987 IEDM,pp838〜840）に記載されてい
る。
バイポーラとCMOSを組合わせて、高速化と低消費電力
化を図つた他の回路として第63図，第64図に示すような
回路が知られている（特開昭61−84112号公報）。それ
ぞれインバータ回路である。基本的動作を説明する。同
一部品は同一符号を付けている。入力308が“0"レベル
の時、PMOSトランジスタ（PMOS）300がオンし、NPNトラ
ンジスタ（以下、NPNと略記する）303にベース電流が供
給される。そこでNPN300がオンする。又、NMOSトランジ
スタ（NOMS）301がオフし、NPN304へのベース電流は供
給されず、NPN304はオフする。したがつて、出力309は
“1"レベルになる。一方、入力308が“1"レベルになる
と、PMOS300はオフになり、NPN303へのベース電流は供
給されずに、NPN303はオフになる。又、NMOS301がオン
になり、出力レベル（この時は“1"）がゲートに入力さ
れているNMOS302が未だオン状態であるので、NPN304に
ベース電流が供給され、NPN304はオンになる。したがつ
て、出力309か“0"レベルになる。出力309が“0"レベル
になると、NMOS302がオフとなるので、NPN304へのベー
ス電流が遮断され、低消費電力特性をねらうことができ
る。しかし、第63図の回路は、出力309が立下る時、即
ち、入力308が立下り、NPN300がオフになる時に、NPN30
3のベース電位を引き下げる素子がない。このため、NPN
303が速やかにオフにならずに、NPN303と304のオン状態
のタイミングが生じ、Vcc電源180からGND電源181へ貫通
電流が流れ、低消費電力化と、高速化の妨げとなつてい
た。この点を改良したのが第64図である。NMOS305を設
けることによつて、入力308が立上る時に、オン状態に
なるNMOS305を介して、NPN300のベース電流を急速に下
げて、NPN303を急速にオフするようにしている。NPN304
のベースとエミツタ間に挿入されているインピーダンス
素子Z306や抵抗307は、NPN304がオフする時に、ベース
電流をGND電位に落とすものである。
〔発明が解決しようとする課題〕
従来のBi−CMOSシステム・回路技術の改良すべき点は
二点あり、一点目は電源電圧5Vにおける回路特性（消費
電力）と耐圧に関するものであり、もう一点は回路構成
に関するものである。以下、これら二つの技術的課題に
ついて説明する。
従来は、第３図に示すBi−CMOS回路を電源電圧5Vのも
とで使用してきた。しかしながら、微細化技術の進歩に
ともない次の問題が生じてきた。すなわち第一点は消費
電力の問題であり、第二点は素子の耐圧の問題である。
微細化が進むと当然１チツプ上に形成するトランジスタ
の数は増加する。１回路当りの消費電力が一定とする
と、集積度に比例して消費電力が増加していく。例え
ば、現在、集積度が２万ゲート／チツプでありそのチツ
プ当りの消費電力が5Wであつたとすると、微細化が進み
集積度が４万ゲート／チツプとなれば、チツプ当りの消
費電力は10Wとなる。この様な単純計算でも明らかな様
に、１回路当りの消費電力が一定の場合には、微細化に
ともなう集積度の増加に比例して、チツプ当りの消費電
力が増大していく。消費電力が大きくなると、チツプ内
の温度が上昇し、トランジスタの特性や信頼性が劣化す
るので、これを冷却する必要が生じてくる。数ワツト以
下の場合には空冷用のフアンが必要となり、またそれ以
上の消費電力となれば、水冷の設備が必要となる。これ
らチツプ冷却に必要な設備は、最終的には、高コスト
化，製品の大型化となつて表われ、VLSI技術がめざす、
製品の低コスト化，小形化といつた方向に逆行する結果
となる。微細化が進み、集積度が高くなるにつれ、この
消費電力の増加の問題が表面化しつつある。そこで、Bi
−CMOS回路の低消費電力化が必要となつてきている。一
方、微細化にともなうもう一つの課題は、素子の耐圧の
問題である。現在の微細化は電源電圧一定のもとで行な
われるので、素子にかかる電界強度は増加する一方であ
り、それにともなう素子特性の劣化あるいは絶縁破壊が
問題となつてきている。これら微細化にともなう消費電
力と耐圧の問題を解決するBi−CMOSシステムの表現が必
要である。
第二点目の課題は回路構成に関するものである。第３
図に示す従来型の回路では、高速スイツチング特性をそ
こなわず回路定数の最適化によつて低消費電力化する事
は困難である事を以下説明する。まず第３図，第４図に
よつて回路動作を説明する。第３図の入力162に第４図
に示す入力電圧162が印加したとすると、最初入力162が
Highの時、PMOS100はオフしており、NMOS110,115はオ
ン、NMOS114はオフしている。ここで入力がHighからLow
に変化するとPMOS100がオンしNMOS115がオフするのでPM
OS100からバイポーラ120にベース電流が供給され120が
オンする。一方、NMOS110はオフするのでバイポーラ121
はオフしており、したがつて出力165はHighとなる。こ
の時、NMOS114はオンとなり、バイポーラ121のベース・
エミツタを短絡し、121を確実にオフする。次に入力がL
owからHighに変化するとPMOS100がオフし、NMOS115がオ
ンしてバイポーラ120のベース電位を下げるので、バイ
ポーラ120はオフする。一方、NMOS110がオンし、バイポ
ーラ121にベース電流を供給するので121はオンとなり、
出力165はLowとなる。この時NMOS114はオンからオフへ
と変化する。NMOS110がオンとなつたすぐにはNMOS114を
オンとなつているが、NMOS114のオン抵抗は110のオン抵
抗に比較して大きく設計するので、NMOS110からの電流
はNMOS114ばかりでなくバイポーラ121のベースにも供給
され、121はオンする。この回路はバイポーラ120と121
が相補動作をするので低消費電力型の回路ではあるが、
120と121がスイツチングする過渡状態において、電源16
0から接地161向けて貫通電流が流れるので消費電力が増
大する。そこで消費電力を低減するためには、バイポー
ラ120と121のスイツチングを高速に行ない貫通電流を最
小にする必要がある。例えば入力162がLowからHighに変
化するとき、バイポーラ120はオンからオフへと切り変
わる。この動作を高速化する為には、NMOS115のチヤネ
ル幅Ｗを大きくとり、NMOSのオン抵抗を小さくする事に
よつて、バイポーラ120のベース電位を高速に下げる必
要がある。一方、入力がHighからLowに変化するとき、
この回路が高速に動作する為には、120を高速にオンす
るためにPMOS100からバイポーラ120に高速にベース電流
を供給する必要がある。その為には、PMOS100からの電
流がNMOS115へ漏れず、全く120のベースへと供給される
必要がある。ところが、入力162がHighからLowへと変化
する過渡状態においては、PMOS100とNMOS115が同時にオ
ンする状態があるので、PMOS100の電流の一部はNMOS115
へと漏れてしまう。そこで、この電流の漏れを小さくす
る為に、NMOS115のオン抵抗を大きくする、すなわちNMO
S115のチヤネル幅Ｗを小さく設計する必要がある。この
様に、第３図に示す従来回路は、低消費電力の為にはNM
OS115のチヤネル幅を大きく設計したバイポーラ120を高
速にオフして貫通電流を小さくする必要がある一方、高
速化の為にはベースの漏れ電流を小さくする為NMOS115
のチヤネル幅を小さく設計する必要がある。すなわち低
消費電力化と高速化を同時に実現しようとすると矛盾が
生じる。この限界を克服し、回路の低消費電力化と高速
化を同時に実現する回路構成とすることが必要である。
上記従来技術によると、回路の貫通電流による消費電
力の増加が回路全体の消費電力に対して大きな割合を占
める、つまり、貫通電流による消費電力のオーバーヘッ
ドが無視できなくなる。従って、貫通電流を抑えること
が必要である。
上記従来技術は、NPNバイポーラトランジスタ304を駆
動するNMOSトランジスタ（NMOS）301と302の接続関係に
ついては、特に配慮されておらず以下の問題があつた。
この問題点について、第65図と第66図を用いて説明す
る。第65図に示すように、NMOS301と302の接続点Ａには
NMOSのドレインあるいはソースの接合容量310がある。
又、NPN304のベース回りには、ベース容量やNMOS302の
接合容量等の寄生容量311がある。第66図は、動作タイ
ミングとNMOS301と302のオン，オフ状態を示す。Ｉから
Ｖまで５つの領域に分けられる。領域Ｉは、入力308が
“0"レベルで、出力309が“I"レベルに整定している状
態である。この時、NMOS301はオフ、NMOS302はオンであ
るので、Ａ点の電位、NPN304のベース電位共にGND電位
である。領域IIは、入力308が立上り、出力309が立下り
を始めようとする状態である。この時、NMOS301,302は
オンとなり、Ａ点の電位はNMOS301と302のオン抵抗等で
決まる時定数で上昇する。又、NPN304のベース電位が上
昇し、NPN304がオンとなる。領域IIIは、入力308が“1"
レベルで、出力308が“0"レベルになつている状態であ
る。この時、NMOS301はオンで、NMOS302はオフである。
Ａ点の電位は、NMOS301のスレツシヨルド電圧をVthとす
るとVcc−Vthとなる。NPN304のベース電位は抵抗307と
寄生容量311の時定数をGND電位に減衰する。領域IVは、
入力308が立下り、出力309が立上りを始めようにする状
態である。この時、NMOS301,302は共にオフ状態とな
り、Ａ点の電位の領域IIIの状態を維持し、NPN304のベ
ース電位は領域IIIと同じ時定数で減少し続ける。領域
Ｖは、入力308が“0"レベルで、出力309が“1"レベルに
なる状態がある。この時、NMOS301はオフで、NMOS302が
オンとなる。Ａ点の電位はGND電位に向かつて減衰する
が、NPN304のベース電位は一旦、上昇してから、GND電
位に向かつて減衰する。これは寄与容量310に充電され
ていた電荷が、NMOS310がオンになることによつて、寄
生容量311へ電荷が分配されることによつて起こる。こ
のため、NPN303がオンになり、NPN304がオフになるタイ
ミングの時に、NPN304がオフにならず、Vcc電源180から
GND電源181に向かつて貫通電流が発生する。この貫通電
流により、消費電力が増加すると共に、NPN303による負
荷の充電電流が、NPN304の方へも逃げるので、高速化の
妨げにもなつていた。
第３図に示す従来技術の問題点はドライバMOS100,110
がオンしてバイポーラトランンジスタ120,121のベース
電流を供給しようとするが、ベース周りの寄与容量があ
るためこれの充電が完了するまではベース電位がバイポ
ーラトランジスタのベースエミツタ電圧VBEまで達しな
いのでオンするのが遅れることにある。
本発明の目的は、高速で低消費電力のバイポーラトラ
ンジスタと電界効果トランジスタとを有する半導体集積
回路を提供することにある。
本発明の他の目的は、消費電力と耐圧との最適な関係
を満たす半導体集積回路装置の提供にある。
本発明の他の目的は、低消費電力化と高速化を十分に
満たす半導体集積回路装置の提供にある。
本発明の他の目的は、貫通電流を十分に抑制する半導
体集積回路装置の提供にある。
本発明の他の目的はバイポーラトランジスタのベース
電位がベースエミツタ電圧VBEに達するまでの時間を短
縮することである。
〔課題を解決するための手段〕
上記の目的である低消費電力化と耐圧の問題の回避は
電源電圧を従来の5.0Vより下げ、例えば電源電圧4Vとす
る事によつて達成される。これはもちろん電源電圧を4V
に限定するものではなく、システムの要求する性能領域
を狙って適切な電源電圧を選択する。したがつて、5.0V
より低く、かつ要求性能を満足できる電源電圧を用いる
という手段によつて、上記目的は達成される。この事を
用いて以下説明する。第５図は、第３図に代表されるBi
−CMOSゲート回路の特性を示したグラフである。横軸は
ゲート当りの消費電力、縦軸はゲート遅延時間であり、
動作周波数と負荷容量は一定とし、電源電圧を変化した
時の特性を示している。電源電圧を3Vから3.5V,4Vと増
加していくと消費電力はわずかに増加し、ゲート遅延時
間は著しく小さくなる。電源電圧を4Vから更に4.5V,5V
と増加すると消費電力が大きく増加し、ゲート遅延時間
はわずかに小さくなる。この様にBi−CMOSゲート回路の
遅延時間は3Vから4V程度の領域で電源電圧に強く依存
し、それ以上に電源電圧を上げた場合には消費電力のみ
が増加し、遅延時間はあまり小さくならず、漸近的に一
定値に近づく傾向を示す。したがつて、例えば電源電圧
を5Vから4V程度に低下しても、遅延時間の増加は小さく
とどめの消費電力のみを大きく減少する事が可能であ
る。例えば、第５図に示した斜線領域は、あるシステム
が必要とする性能領域である。Bi−CMOS回路を従来通り
電源電5Vで使用した場合には、遅延時間性能は満足する
が、消費電力が大きく必要な条件を満たさない。必要な
性能領域内にあるのは電源電圧が4V前後の領域である。
この様な場合には、Bi−CMOS回路を例えば電源電圧4Vで
使用する事によつて必要な性能を満足する事ができる。
Bi−CMOS回路を5Vより低い電源電圧で使用するという考
えは、微細化が進み集積度が著しく高くなつて始めてそ
の必要性が明らかになり、また第５図に示すBi−CMOS回
路の特性を分析する事によつてその可能性が明らかにな
る。また、5Vより低い電源電圧でBi−CMOS回路を使用す
る場合には、回路を構成する各トランジスタにかかる電
圧が低下し、したがつて微細化によつて懸念される素子
の耐圧上の問題をも回避する事が可能となる。
次に他の目的である高速性を維持しつつ低消費電力化
が可能なBi−CMOS回路構成の実現について第１図，第２
図を用いて説明する。Bi−CMOS回路は電源電圧を下げる
事によつて高速性を損なわずに低消費電力化が可能であ
る事は第５図をもつて示したが、その特性は第５図に示
す曲線によつて制限される。更なり高速化と低消費電力
化を同時に実現する事は従来型のBi−CMOS回路では不可
能である事は前述した通りである。本発明は高速化と低
消費電力化が同時に実現可能な回路構成を提供する。第
１図のその原理を示す回路であり、第２図にその動作を
示す。第１図において、192はバイポーラトランジスタ
（バイポーラ）であり、コレクタとエミツタが電源160
と出力165の間に接触され、またMOS型電界効果トランジ
スタとなるFET194は電源167とバイポーラ192のベースと
に接続されゲートは入力162に接続される。また、バイ
ポーラ192のベースと端子168の間には第１の電位差減少
素子となる電流バイパス素子190とFET195とが直列に接
続され、FET195のゲートは入力162に接続される。バイ
ポーラ193のコレクタとエミツタは出力165と電源161の
間に接続され、またFET196は端子169と193のベースとに
接続されゲートは入力162に接続される。またバイポー
ラ193とベースと電源168との間には第２の電位差減少素
子となる電流バイパス素子191が接続される。かかる回
路構成における動作の一例を第２図に示す。FET194〜19
6は入力電圧の変化にしたがつてオン・オフし、電流バ
イパス素子190,191は出力電圧の変化からある遅延をも
つてオン・オフする。バイポーラトランジスタ192,193
はこれらFET194〜196と電流バイパス素子190,191のオン
・オフにしたがつてスイツチングする。例えば入力電圧
がHighの時、FET194はオフし、FET195,196はオンしてい
る。電流バイパス素子190は出力Lowでオフし、191はオ
ンするものとする。入力電圧がHighからLowに変化する
とFET194はオンし、FET195,196はオフする。電流バイパ
ス素子190と191は出力電圧の変化からある遅延をもつて
スイツチングするので、初期状態を保ち190はオフ,191
はオンである。FET194がオンであり、電流バイパス素子
190がオフなので、電源167よりバイポーラトランジスタ
192にベース電流が供給され192はオンする。一方、FET1
96はオフ、電流バイパス素子191はオンなのでバイポー
ラトランジスタ193はオフしている。したがつて出力はL
owからHighへと変化する（状態II）。出力電圧が変化し
た後、ある遅延時間をもつて電流バイパス素子190はオ
フからオンへ、191はオンからオフへと変化する（状態I
II）。次に入力電圧がLowからHighへと変化するとFET19
4はオフし、FET195,196はオンする。この時、電流バイ
パス素子190はオンしているので、バイポーラ192のベー
ス電位は190,195を通して下がり192はオフする。一方、
FET196はオン、電流バイパス素子191はオフしているの
で、端子169から196を通してバイポーラトランジスタ19
3にベース電流が供給され、193がオンし、出力はHighか
らLowへと変化する（状態IV）。出力電圧が変化してか
らある遅延時間をもつて、電流バイパス素子190はオフ
し、191はオンする（状態Ｖ）。上述した回路構成と動
作が、従来回路と比較して特徴ある点は、バイポーラト
ランジスタ192のベース電流引抜きの役割はたす素子190
が、少なくとも出力電圧Voutが、Vout＞Vcc−VBEとなる
までオフしている事にある。ここでVccは電源電圧、VBE
はバイポーラトランジスタ192のベースエミツタ間電圧
を示す。また、バイポーラトランジスタ193のベース電
流引抜きの役割をはたす素子191が、少なくとも出力電
圧Voutが、Vout＞VGND＋VBEとなるまでオフしている。
ここでVGNDは電源161の電圧である。かかる特徴を有す
る回路構成によつて、本発明の目的が達成される。
本発明の上記の貫通電流を十分に抑制するという他の
目的は、NPNトランジスタのトーテムポール接続を出力
段とし、上側のNPNトランジスタとPMOSをいわゆるダー
リントン接続とし、下側のNPNトランジスタのベース電
流は、Vccに接続され、出力が立下がつた時点でオフす
るMOS及び、そのMOSと下側のNPNトランジスタのベース
との間に接続されたNMOSを介して供給することにより、
達成される。
本発明の上記のバイポーラトランジスタのベース電位
をベース・エミッタ電圧VBEにする間での時間を短縮す
るという他の目的は第74図に示す様に、上記目的はバイ
ポーラトランジスタのベース端子にスイツチ素子314,31
9を接続し、ベース電位をベース・エミツタ電位VBEを超
えないレベルにスイツチ素子の他方の端子をバイアスし
ておくことにより達成される。
〔作用〕
以下、上記回路構成と動作が本発明の第２の目的を達
成する事を第１図，第２図により説明する。まず、Bi−
CMOS回路を低消費電力化する為には、バイポーラトラン
ジスタ192と193のスイツチング時に生じる電源160から1
61に向けて流れる貫通電流を小さくする必要がある。そ
のためには、例えば出力電圧立下り時を考えると、バイ
ポーラ192は高速にオフしなければならない。192を高速
にオフするには192のベース電流バイパス素子190とFET1
95のオン抵抗を充分小さくして、ベース電流を急速にバ
イパスすればよい。出力立下り時（状態IV）に電流バイ
パス素子190はオンしており、190のオン抵抗を充分小さ
く設計しておけば、ベース電流を引抜いて192を高速に
オフする事ができる。また、出力電圧が立上る時には、
バイポーラ193が高速にオフしなければならない。193を
高速にオフするには、193の第２のベース電流バイパス
素子191のオン抵抗を充分小さくベース電流を急速にバ
イパスすればよい。ところで、出力立上り時（状態II）
に電流バイパス素子191は既にオンしており、193は前も
つてオフしている。191は出力電圧が充分立下るのをみ
た後、193をオフしてしまうのである。この様に、第1,
第２の電流バイパス素子190,191のオン抵抗を充分小さ
く設計する事によつて、バイポーラトランジスタ192,19
3をスイツチング時に高速にオフあるいはスイツチング
時より事前にオフしておくことがてきるので、低消費電
力化が達成される。一方、高速化に対しては、例えば出
力立上り時（状態II）には、第１の電流バイパス素子19
0はオフしている。したがつて、FET194からバイポーラ
トランジスタ192に供給されるベース電流は第１の電流
バイパス素子190に少しも漏れる事なく全て192のベース
に供給される。すなわち、低消費電力化のために電流バ
イパス素子のオン抵抗をいかに小さく設計しようとも、
バイポーラトランジスタ192がオフからオンに変化する
時（状態II）には電流バイパス素子190がオフしてお
り、オン抵抗の影響は受けずインピーダンスが極めて高
い理想的な状態となつている。また、出力立下り時（状
態IV）には、電流バイパス素子191はオフしており、FET
196からバイポーラトランジスタ193に供給されるベース
電流は電流バイパス素子191に少しも漏れる事なく全て1
93のベースに供給される。電流バイパス素子190と同様
に、191のオン抵抗をいかに小さく設計しようとも、バ
イポーラトランジスタ193がオンする時には、191はオフ
しており、インピーダンスが極めて高い理想的な状態に
ある。
この様に、本発明回路の構成においては、低消費電力
化の為の設計が、高速化と独立して行えるため、低消費
電力化と高速化を同時に行う事ができ、本発明第二の目
的を達成する。
トーテムポール接続した下側のNPNトランジスタのベ
ース電流はVcc電源に接続されたMOSを通して強力に供給
される。これは、MOSのドレイン・ソース間電圧が出力
電位に依らず、ほぼVcc−VBE分印加できるためである。
但し、VBEはNPNのベース・エミツタ間順方向電圧であ
る。それによつて、下側のNPNトランジスタは強力に駆
動されるので立下り遅延時間の遅れを少なくすることが
できる。又、出力が立下つた後は、そのベース電流を遮
断するので消費電力を小さくすることができる。更に、
ベース電流を遮断するMOSをVcc電源に接続することによ
り、第65図と第66図に示したように、出力が立上る時
に、電荷の分配による下側のNPNトランジスタのオンを
防ぐことができるので、貫通電流を少なくでき低消費電
力を達成できる。
さらに、上記目的を達成するための別の構成について
第74図，第75図で説明する。第74図の具体的な回路の一
例は第76図に示されている。第74図のD1（33）とD2（31
8）はそれぞれ第76図の117・103と118に対応している。
これらは152、150によって制御される。この制御の内容
について説明すると、ハイからロウレベルに変化すると
きはドライバPMOSがオンしようとし、ドライバNMOSはオ
フしようとするが、この期間においてはスイツチ素子30
3（D1）はオフ状態、スイツチ素子318は（D2）オン状態
となるようにD1,D2を制御する。これによりドライバPMO
Sのドレイン電流が漏れなくベース端子に流れる。ま
た、318（D2）がオン状態なのでバイポーラトランジス
タ121はカツトオフする。入力がロウからハイレベルに
変化する場合は、ドライバPMOSはオフしようとし、ドラ
イバNMOSはオンしようとするが、この期間ではスイツチ
素子303（D1）はオン状態、スイツチ素子318（D2）はオ
フ状態となるようにD1,D2を制御する。これによりバイ
ポーラトランジスタ121はオンし、バイポーラトランジ
スタ120はオフする。
以上のようにベースに接続されたスイツチ素子をバイ
ポーラトランジスタがオンしようとする場合にはオン・
オフしようとする場合にはオンさせるように動作させ
る。
次に別のスイツチ素子D5（314）,D4（319）の一方の
端子は、バイポーラトランジスタのベース・エミツタ間
電圧VBEを超えない固定電位を持つ端子168,170に接続さ
れているので、ベース電位をベース・エミツタ電位VBE
へ速く立上らせるように動く。すなわち、入口がハイか
らロウレベルへ変化する場合はドライバPMOS100のドレ
イン電流によりバイポーラトランジスタ120のベース周
りの寄生容量を充電しようとするが、この時はすでに、
NPN120のベースは、D5（314）を介してVBEより低いある
固定電位にバイアスされている。したがつて、NPN120を
高速にオンする事ができる。一方、入力がロウからハイ
レベルに変化する場合には、スイツチ素子319（D4）が
オン状態であるため、バイポーラトランジスタ121のベ
ースは、D4を介してあらかじめ、VBEより小さいある固
定電圧にバイアスされている。したがつて、NPN121を高
速にオンする事ができる。
〔実施例〕
第６図は、本第一の発明の一実施例を示す。第６図は
計算機の一般的な構成を示しておりバス244を介して中
央処理装置CPU（Central Processing Unit）、CPUに入
力されるデータ及び／又はCPUから出力されるデータを
記憶するメモリ、メモリコントローラ、i/oプロセツサ
が接続されている。このシステムにおいて、例えばCPU
を例にとると、演算を高速に行なうためにCPUに用いら
れるゲート回路は高速性能が要求される。また、CPUが
いくつかのチツプに分割されると信号がチツプ間を渡る
ため入出力に要する遅延時間が加わる。この入出力にか
かるオーバーヘツドを低減するためには信号のチツプ間
渡りを少なくし、入出力に要する遅延をなくする事が必
要である。このために、第６図のシステムはなるべく単
一の半導体基板に集積化オンチツプ化することとなり、
集積度が高くなる。すなわち第６図に示すシステムは高
速性と低消費電力性が同時に要求される典型的な例であ
る。このシステムの要求性能は、例えば第５図に示す斜
線領域であり、電源電5VのBi−CMOS回路は消費電力が大
きく、このシステムに適さない。そこで、斜線に示す性
能領域で動作する為に、電源電圧を4Vまで下げる。5Vの
Bi−CMOS回路では、遅延時間の要求は満足するが、消費
電力が大きく第６図のシステムを構成する事ができな
い。電源電圧を4Vまで低下すると、遅延時間，消費電力
ともに要求性能を満足するので、第６図のシステムは電
源電位差4Vの以下に詳述するBi−CMOS回路によつて実現
することができる。
第７図は、バス244にBi−CMOS回路によるプロセツサ
とRAM,ROMおよびタイマが接続されるデータ処理装置で
ある。図に示す様に、バス244にはRAM,ROMおよびタイマ
が接続され、バスの負荷容量が大きい。したがつて、プ
ロセツサをBi−CMOS回路で構成し、バスを高速に駆動す
る必要がある。ところが、本システムの場合にも第６図
の場合と同様に要求の性能を満足する為には電源電圧を
下げる必要がある。ここで、電源電圧は、上述の4Vに限
らず、例えば3.3Vやそれ以下の2.5V,1.5V等の5V未満の
将来の基準電圧である。
以下に詳述するBi−CMOS回路によって第７図のシステ
ムを構成すると最適の設計となる場合もある。
5Vより低い電源電圧を用いる必要性を以下に述べる。
まず、TTL（トランジスタ−トランジスタロジツク回
路）においては、将来電源電圧を3.3V±0.3Vとする計画
がある（ISSCC '86 Tech.Dig.P224）。このTTLと信号レ
ベルを合わせ、コンパテイビリテイを持たせるには、バ
イ−CMOSの電源電圧も3.3V±0.3Vにあわせる必要があ
る。こうすることによつて、信号のレベル変換をするこ
となしに、TTLとのインターフエースが可能となり。他
の例では、ECLに、バイ−CMOSの電源電圧をECLの電源電
圧にそろえると、電源系統が一つに統一され、使い勝手
がよい。ECLとバイ−CMOSの混在システムはオンチツプ
上で構成する場合もあれば、複数チツプで構成すること
もあるが、いずれの場合にも、電源系統を統一すること
によつて電源回路および電源配線を単純化することが可
能となる。ECLの電源電圧は、例えば100Kシリーズの場
合、−4.5V±10％である。通常ECLの電源はGNDより負の
方向に電位をとるので、この場合バイ−CMOSも負の電源
−4.5V±10％で動作する。しかし、pseudo−ECLの例に
もみられるように、正の電源電位でECLを動作する事も
可能である。こうすれば、バイ−CMOSも正の電源で動作
する事ができる。正負電源いずれにおいても、その電源
電位差の絶対値|4.5V±10％｜において、ECLとバイ−CM
OSの電源電位を統一し、電源系統を単純化することが可
能である。また、例えば、バイ−CMOSとNTL（Non−Thre
shold Logic）との混在システムが考えられる。上記ECL
とバイ−CMOSの混在システムは、ECLの高い論理能力と
高速性をバイ−CMOSシステムに取り込む為であり、NTL
とバイ−CMOSの混在システムは、主にNTLの高速性を生
かすためである。これらECLやNTLは高速であるが消費電
力が大きいので、例えば演算ユニツトのクリテイカルパ
スにのみ用い、残りをBi−CMOS回路で構成することによ
つて、低消費電力で高速なシステムを構成することが可
能となる。NTLは通常2V±10％の電源を用いる。したが
つて、バイ−CMOSの電源もNTLと共通の2V＋10％とする
ことによつて、電源の共通化がはかれる。
また、例えば、電源に乾電池を用いる場合がある。電
池１本の場合には1.5V±10％,2本直列の場合には、3.0V
±10％,3本直列の場合には4.5V±10％で動作することに
なる。乾電池はノイズが小さく、しかも小型であり、将
来の電源としてメリツトが高い。
また、第61図は、例えば第19図に示すような本発明の
バイ−CMOSゲートの特性を示している。横軸は電源電
圧、縦軸はゲート遅延時間である。ここで示す特性から
わかるように、ゲート遅延時間は4V付近以下で急激に大
きくなる。したがつて、バイ−CMOSゲートを高速にしか
も電源バラツキの影響を比較的小さい電圧領域は4Vであ
る。一方、微細化が進むとデバイスの物理的制約条件、
例えばパンチスル，ゲートの絶縁破壊，ホツトエレクト
ロン効果などの制約条件から電源電圧は低くならざるを
得ない。また、消費電力は電源電圧の２乗で変化するか
ら低消費電力化の観点からは電源電圧は低い程よい。特
に、マイクロプロセツサなどの複雑なロジツクは、チツ
プ上に多くの機能を載せ、しかも高速に動作する必要が
あり、低消費電力化がシステム設計上の重要な要因とな
る。したがつて、本実施例の場合、ゲート遅延時間の電
源電圧バラツキが比較的小さく、かつなるべく低い電圧
として、例えば電源電圧を4V±10％とする例が考えられ
る。
上記いずれかの電源電位を用いた場合の信号レベルの
一例を第62図に示す。チツプ内部は電源フルスイングの
信号を用い、出力回路に渡される。出力回路はフルスイ
ング信号をECL信号に変換し、チツプ外部へと出力す
る。入力回路はECL信号を受け取りレベル変換を行つ
て、フルスイング信号を出力し内部回路を動作する。チ
ツプ内部でフルスイングの信号を用いることにより、次
段ゲートの漏れ電流をなくし低消費電力化をはかること
ができる。特に、低電圧電源の場合にはMOSトランジス
タのしきい値電圧を低くして電流駆動力を上げる場合が
多いので、入力信号をフルスイング化してMOSによる漏
れ電流を小さくする必要がある。また、チツプ間ではEC
Lの小さい振幅レベルを用いることにより、高速，低ノ
イズの信号伝搬を行う。このように、チツプ内部では、
電源電圧フルスイングの信号を用い、チツプ間ではECL
信号を用いることにより、高速・低消費電力の低電圧電
源システムを構成することができる。
第８図は本発明の一実施例であるインバータ回路であ
る。120はコレクタがVcc電源160に、エミツタが出力端
子165に接続されるNPNトランジスタ以下NPNと略すであ
り、121はコレクタが出力端子165に、エミツタがGND端
子161に接続されるNPNトランジスタであり、100はソー
スがVcc電源160に、ドレインがNPN120のベースに、ゲー
トが入力端子に接続されるPMOSトランジスタ（以下PMOS
と略す）、110はドレインが出力端子165に、ソースがNP
N121のベースに、ゲートが入力端子162に接続されるNMO
Sトランジスタ（以下NMOSと略す）、103はソースがNPN1
20のベース、ドレインが出力端子165に接続されるPMOS,
114はドレインがNPN121のベースに、ソースがGND端子16
1に接続されるNMOS、150は入力端子が出力端子165に、
出力端子がPMOS103とNMOS114のゲートに接続されCMOSイ
ンバータである。
次に動作を第10図を用いて説明する。まず状態Ｉでは
入力電圧がHighなのでPMOS100はオフ、NMOS110はオンし
ている。このとき、出力165はLowなのでインバータ150
の出力242はHighとなり、PMOS103はオフ、NMOS114はオ
ンしている。次に、入力電圧がLowに変化し、状態IIに
なると、NMOS110はオフ、PMOS100はオンしてベース電流
を供給しNPN120がオンする。この時、インバータの出力
242はHighを維持しているのでPMOS103はオフ、NMOS114
はオンしている。NPN121はオフである。領域IIではNPN1
20によつて、出力電圧Voutは、Vout＝Vcc−VBEまで上昇
する。ここでVccは電源電圧（以下Vccと記す）VBEはNPN
のベース・エミツタ間電圧（以下VBEと記す）である。
状態IIIに入るとインバータ150の出力242がLowに反転
し、NMOS114がオフ,PMOS103がオンして出力電圧VoutをV
out＝Vccまで引き上げる。次に入力電圧がLowからHigh
に反転し状態IVに入ると、PMOS100はオフし、NMOS110が
オンしてNPN121にベース電流を供給しNPN121がオンす
る。この時、インバータ出力242はLowを維持しているの
で、PMOSはオン,NMOS114はオフのままである。出力電圧
VoutはVout＝VGND＋VBEまで下がる。ここでVGNDは接地
電位であり、以下VGNDと記す。最後に、状態Ｖではイン
バータ150の出力242がHighに反転し、PMOS103かオフ,NM
OS14がオンし、出力電圧VoutはVout＝VGNDまで下がる。
本実施例によれば、PMOS100がNPN120にベース電流を
供給する時、PMOS103がオフしているのでPMOS100のドレ
イン電流がもれなくNPN120のベース電流として供給さ
れ、NPN120を高速にオンする事ができる（状態II）。ま
た、この状態でMOS114がオンしており、NPN121のベース
をGNDに接地しているので状態II、すなわち出力立上り
時にNPN121はあらかじめオフしており、貫通電流は流れ
ない。また、出力立下り時（状態IV）では、NMOS114が
オフしているので、NMOSのドレイン電流がもれなくNPN1
21に供給され、NPN121を高速にオンする事ができる。こ
の時、PMOS103はオンしているのでNPN120のベース・エ
ミツタ間を短絡しており、NPN120はオフしている。よつ
て、貫通電流が流れない。この様に、本実施例において
は、NPN120およびNPN121がオンする時に、それぞれのベ
ース電流引抜き素子として働くPMOS103とNMOS114がオフ
しているので、NPNを理想的な状態でオンする事ができ
る。NPNトーテムポール接続の出力をMOSで駆動するタイ
プのBi−CMOS回路では、NPNのベース電流をいかにすば
やく引抜き、NPNを高速にオフして貫通電流を小さくす
るかが低消費電力化のきめ手となる。その為には、NPN
のベース電流引抜き時のインピーダンスが小さくなる様
設計する必要があるが、そうすると逆にNPNがオンする
時にベース電流が引抜き素子に逃げてしまう。したがつ
て、従来のBi−CMOS回路では、ベース電流引抜き素子を
高インピーダンスにして高速化設計すると消費電力が増
加し、逆に、ベース電流引抜き素子を低インピーダンス
にして低消費電力化設計すると低速化するという根本的
な問題点があつた。しかし、本実施例はこの問題を解消
している。すなわち、低消費電力化の為に、ベース電流
引抜き素子であるPMOS103とNMOS114のオン抵抗を充分小
さく設計しておいても、NPNがオンする時には、それぞ
れの引抜き素子103と114はオフで高インピーダンス状態
にある。したがつて、高速性を損う事なしに低消費電力
化設計をする事ができる。
第９図は、第８図のインバータと同様の考えを３入力
NAND回路に展開した実施例である。第８図のインバータ
に、PMOS101,102を100に並列接続し、NMOS111,112を110
に直列接続している。動作はインバータの例から容易に
理解されるのでここでは省略する。本実施例の他に一般
にｋ入力のNAND回路が構成可能である。
第11図は、第８図のインバータと同様の考え方を３入
力NOR回路に展開した実施例である。第８図のインバー
タに、PMOS101,102を100に直列接続し、NMOS111,112を1
10に並列接続している。動作はインバータの例から容易
に理解できるのでここでは省略する。本実施例の他に一
般にｋ入力のNOR回路が構成可能である。
第12図は、第８図のインバータと同様の考えを３ステ
ートインバータ回路に展開した実施例である。第８図の
インバータに、PMOS101を100に直列に接続し、NMOS111
を110に直列に接続し、トランスフアゲート240をPMOS10
3と並列接続し、NMOS115をNMO114と並列接続し、CMOSイ
ンバータ153の入力をイネーブル端子166にその出力をPM
OS111とトランスフアゲート240のNMOSゲートに接続し、
イネーブル端子166をNMOS111とトランスフアゲート240
のPMOSゲートに接続している。動作は、イネーブル端子
116がHighの時はPMOS101,NMOS111がオン、トランスフア
ゲート240,NMOS115がオフしており、入力162に入る信号
に従つて第８図のインバータと同じ動作をする。一方、
イネーブル端子116にLow信号が入ると、PMOS101,NMOS11
1はオフ、トランスフアゲート240、NMOS115がオンしてN
PN120,121がオフし、出力端子165はハイインピーダンス
状態となる。
第13図は、本実施例インバータを用いたラツチ回路構
成例である。トランスフアゲート241とCNOSインバータ1
54、Bi−CMCOSインバータ159が直列接続され、トランス
フアゲート240が159の出力と154の入力の間に接続さ
れ、CMOSインバータ153の入力端子がトランスフアゲー
ト241のNMOSゲートに接続され、153の出力が241のPMOS
ゲートに接続され、トランスフアゲート241の他の端子
を入力端子162に接続し、Bi−CMOSインバータ159の出力
を出力端子165に接続し、トランスフアゲート241のNMOS
ゲートをラツチパルス端子167に接続している。ラツチ
パルス端子167にHigh信号が入るとデータが入力端子162
から回路内に書き込まれる。ラツチパルス端子にLowが
入ると書き込み禁止となり、以前書き込まれたデータを
保持する。
第14図は本発明の他の実施例である。第８図のインバ
ータ回路に次の素子を追加した構成である。すなわちNM
OS113をPMOS103に並列接続し、CMOSインバータ151の入
力端子をCMOSインバータ150の出力端子242に接続し、そ
の出力端子をNMOS113のゲートに接続している。
その動作を第16図に示す。第８図のインバータと異な
る点は、NMOS113が、PMOS103と同じタイミングでオン・
オフしている点である。このNMOS113を追加すると、NPN
120のベース電流引抜きが強化される。すなわち、ソー
ス電圧Vsが、Vs＝VG＋VthPとなり、PMOS103はオフす
る。ここで、VGはPMOSのゲート電圧、VthPはPMOSのしき
い値電圧である。VG＝０だからすなわちVs＝VthPとな
り、NPN120のベース電圧はVthPより以下には下がらな
い。そこでNMOS113を追加する事によつて、NPN120のベ
ース電圧を出力電圧に等しいGNDまで下げる事ができ
る。この実施例の様にNMOS113を追加してベース引抜き
を強化すると、低消費電力化が可能となる。また、NPN1
20がオンする時に、NMOS113はオフしているので、113を
追加しても、NPNは理想的な状態でオンし、高速性は損
われない。
第15図は第14図のインバータと同様の考えを、３入力
NAND回路に展開した例である。展開の方法は第８図のイ
ンバータを第９図の3NANDに展開した時と同様である。
また、動作は第14図のインバータの動作から容易に理解
される。
第17図は、第14図のインバータと同様の考えを、３入
力NOR回路に展開した例である。展開の方法は第８図の
インバータを第11図の3NORに展開した時と同様である。
また、動作は第14図のインバータの動作から容易に理解
される。
第18図は、第14図と同様の考えを３ステートインバー
タ回路に展開した例である。展開の方法は、第８図のイ
ンバータを第12図の３ステートインバータに展開したも
のと同様である。また動作は第12の３ステートインバー
タから容易に理解される。
第48図は第15図の回路のNPN120およびNPN121のベース
・エミツタ間に、それぞれ抵抗140,141を追加した回路
である。この様にNPNのベース・エミツタ間に抵抗を挿
入するのは、以下の理由による。第14図のインバータ回
路の動作説明で明らかなように、第15図の3NAND回路に
おいては、PMOS100,101,102がオフで、かつPMOS103およ
びNMOS113がオフとなる状態がある。この時、NPN2120の
ベースはフローテイング状態となつている。もし、PMOS
100のゲートに接続している入力端子164に、ノイズが入
り、PMOS100が一瞬オンしたとすると、PMOS100を通して
電源100よりNPN120のベースに電流が流れる。NPN120の
ベースはフローテイング状態であるから、ベース電流の
逃げ道はなく、したがつてNPN120はオンし、NPN120のエ
ミツタから、NMOS110,111,112,114を介してGND161に貫
通電流が流れ、消費電力を増大したり、最悪の場合回路
が誤動作する。第48図の如く、抵抗140をNPN120のベー
ス・エミツタ間に挿入すれば、ノイズによつてPMOS100
からNPN120のベースに流れようとする電流をバイパス
し、NPN120はオンすることはない。ここで、もちろん抵
抗140は、回路の立上り特性に悪影響を持たない程度に
十分高い抵抗値に設定しておく。同様に、第15図におい
て、NMOS110,111はオンだが、NMOS112および114がオフ
となり、NPN121のベースがフローテイング状態となるこ
とがある。この時、入力164にノイズが入り、NMOS112が
一瞬オンすると、出力165（ハイレベル）からPMOS110,1
11,112を介してNPN121のベースに電流が流れ、NPN121が
オンする。すると、電流160からPMOS100およびPMOS103,
NMOS113を介し、NPN121のコレクタ電流となつて、接地1
61に貫通電流が流れ、消費電力を増大したり、最悪の場
合、回路が誤動作する。第48図の如く、抵抗141をNPN12
1のベース・エミツタ間に接続すれば、ノイズによる電
流をバイパスしてNPN121はオンしない。ここで、抵抗14
1は抵抗140と同様、回路特性を劣化させることがない程
度に十分高い抵抗値に設定する。以上の如く、NPN120,1
21のベースエミツタ間の抵抗を接続することによつて、
回路の信頼性を向上する事ができる。この方法は、第14
図のインバータ回路、第17図の3NOR回路をはじめ、同タ
イプの回路に応用できる。
第19図は本発明の他の実施例である。第８図のインバ
ータ回路に次の素子を追加した構成である。すなわち、
NMOS115のドレインをNPN120のベースに接続し、NMOS116
のドレインをNMOS115のソースに接続し、NMOS116のソー
スをGND電源に接続し、CMOSインバータ150の出力にCMOS
インバータ151を接続し、その出力をNMOS115のゲートに
接続する。動作は第21図に示す通りである。
本実施の特長は、第８図のインバータにベース電流引
抜き用NMOS115,116を介して、ベースをGNDに接地する点
である。NPN120のベース・エミツタ間の単に短絡するだ
けでなく、GNDに引抜く事によつて、NPN120をより高速
にオフする事ができる。
第20図は本実施例の3NANDへの展開例、第22図は3NOR
への展開例、第23図は３ステートインバータへの展開例
である。展開方法および動作は前述実施例から容易に理
解される。
第24図は本発明の他の実施例である。第14図のインバ
ータの実施例に次の素子を追加している。すなわち、第
14図のNMOS110のドレインと出力端子165の間にNMOS119
を挿入し、119のドレインを出力端子165に、ソースをNM
OS110のドレインに、ゲートをCMOSインバータ243の出力
に接続する。本実施例の動作は第26図に示す。本実施例
の特長は、出力立上り時（第26図状態II）にNMOS119が
オフしており、NPN120のエミツタ電流がNMOS110からNPN
121のベースへ漏れる事を防いでいる点にある。これに
よつて、出力の立上りを高速化する事ができる。
第25図は本実施例の3NANDへの展開例、第27図は3NOR
への展開例、第28図はステートインバータへの展開例で
ある。展開方法および動作は前述実施例から容易に理解
される。
第29図は本発明の他の実施例である。第８図の実施例
回路にNMOS116を追加している。NMOS116のドレインをNP
N120のベースに、ソースをGNDに、ゲートを入力端子162
に接続している。動作は第31図から容易に理解されるよ
う、本実施例が前述の実施と異なるのは、出力立上り時
に、NPN120のベース電流がNMOS116を介して漏れてしま
う事である。この考え方は本発明の主旨に反している。
しかしながら、NMOS116はベース引抜きPMOS103の補助と
して追加しているので、きわめて小さく、かつベース電
流の漏れもきわめて小さく設計する。更に出力立下りに
関しては第８図の実施例と同様である。したがつて、ベ
ース電流のもれをなくするという本発明の主旨は生かさ
れている。むしろ、NPN120のベース電流引抜きをNMOS11
6で補助し、NPN120を高速にオフすることで、低消費電
力化の効果が大きい。
第30図は本実施例の3NANDへの展開例、第32図は3NOR
への展開例、第33図は３ステートインバータへの展開令
である。展開方法および動作は前述実施例から容易に理
解される。
第34図は第８図の実施例回路のNPN120のベース・エミ
ツタ間に抵抗140を追加接続したものである。この抵抗
を接続する理由は、NPN120のベースがフローテイング状
態とならないようにし、回路の信頼性を向上するため
と、NPN120のベース電流引抜きPMOS103の補助の役割が
ある。例えば、入力102がハイ、出力105がロウである
と、PMOS100および103はオフしている。したがつてNPN1
20のベースはフローテイング状態にある。この時、入力
102にノイズが入り、PMOS100が一瞬オンすると、NPN120
をオンし出力部に貫通電流が流れる。抵抗140をNPN120
のベースエミツタ間に接続することによつて、ノイズに
よるPMOS100の電流をバイパスすることができ、NPN120
はオンしない。抵抗の値は、回路の立上り特性を劣化し
ないように十分高い値に設定する事が重要である。
第35図は本実施例の3NANDへの展開例、第36図は3NOR
への展開例、第37図は３ステートインバータへの展開例
である。
第38図は本発明の他の実施例である。本実施例は、前
述の実施例と異なり、NPN120のベース・エミツタの間に
PMOSがない。したがつて出力のハイレベルはVout＝Vcc
−VBEとなる。動作は第40図から理解される。第39図は
本実施例の3NANDへの展開、第41図は3NORへの展開、第4
2図は３ステートインバータへの展開である。また、第4
3図は、第39図のNMOS116〜118のゲート入力位置を変え
たものである。この入力位置の変化によつて、使用条件
によつては高速化が計れる。
第44図は、第39図に抵抗141を追加接続したものであ
る。抵抗を接続する理由は、第34図でも説明したよう
に、NPN120のベースがフローテイング状態になるのを防
ぎ、ノイズによる回路誤動作を防止するためである。
第45図は、第44図に示す回路をSi基板上に形成した場
合の断面構造を示している。Ｐ基板上にＰウエル,Nウエ
ル層を形成し、その上にそれぞれNMOSとPMOS,NPNおよび
抵抗を形成する。それぞれの素子は、微細な金属配線層
によつて互いに接続されるが、ここでは簡単の為に実線
にて接線関係を表わしている。金属配線層は、一層とは
限らず必要に応じて、互いに絶縁層によつて電気的に分
離された第２層，第３層等の多層配線層によつて接続さ
れる。この様な構造のものが同一シリコン基板上に多数
形成され、お互いを例えば第２層目，第３層目の金属配
線層によつて接続し、一つのシステムあるいはその一部
を構成する。
第46図は第44図に示す回路の平面レイアウトパターン
例である。本実施例ではベース電流引抜き用MOSおよび
帰還インバータをセルの中央部に置き、その上下にNPN
ドライブ用のPMOS,NMOS、更にその上下にNPNをレアウト
している。このようなレイアウトは縦長のセルとなるの
で、セル上を横方向に走る、異なる配線層のチヤネルを
数多く取ることができるので、例えばゲートアレイなど
に適したレイアウトである。一方、第47図に示すのは、
同じく第44図の回路の平面レイアウトパターンの一例で
あるが、NPNドライブ用PMOS,NMOSの様に、NPNおよび引
抜き用MOS、帰還インバータ等を配置している。この形
のセルは、CMOSセルとセル高さをそろえることができる
ので、例えばCMOSセル数個の中にBi−CMOSセル１個を置
くことができ、CMOSセルとBi−CMOSセルの数の割合を自
由に選ぶことができる。このようにして、必要な部分に
のみBi−CMOSセルを配置し、より集積度な高い設計が可
能となる。したがつて、本実施例のセルは例えばスタン
ダードセル方式のLSIなどに適している。
第49図は本発明の一実施例であるインバータ回路であ
る。回路動作は第51図に示す。本回路の特徴は、出力の
立下りをPNPトランジスタで行うことにある。PNPトラン
ジスタは、ベースの電位が出力電位よりVBE（バイポー
ラトランジスタのベース・エミツタ間電圧）低くなつた
時点でオンするので、出力立下りが高速である。第50図
は本実施例を3NAND回路に、第52図は3NOR回路に、第53
図はトライステート回路に展開応用した例である。
第54図は前記実施例と同様に、出力立下りをPNPトラ
ンジスタで行うことに特徴がある。ただし、本実施例は
帰還インバータを用いておらず、出力振幅のフルスイン
グを抵抗によつて行なう、つまり、抵抗140はPMOS100を
通して出力信号を電源電圧まで立ち上げ、抵抗130はNMO
S110を通して出力信号を接地電圧まで立ち下げる。この
ように、抵抗によって出力振幅をフルスイングする場合
に本実施例が高速である理由は、NPN120とPNP130のベー
スが、それぞれ異なるベータレシオによつて駆動される
点にある。NPN120を駆動するPMOS100とNMOS115とによつ
て構成するCMOS部のしきい値電圧を高く設定し、逆にPN
P130を駆動するPMOS104とPMOS110とによつて構成するCM
OS部のしきい値電圧を低く設定する。このことによつ
て、バイポーラトランジスタ120、130は、各々の入力電
圧の変化の初期にターンオンを開始することになるの
で、120とPNP130をそれぞれ高速にオンすることが可能
となる。第55図は、本実施例インバータの3NAND回路へ
の展開例、第57図は3NOR回路への展開例、第58図はトラ
イステート回路への展開例である。なお、第54図に示す
インバータの動作タイミングを第56図に示す。
第59図は第14図に示す本発明Bi−CMOSインバータとCM
OSインバータとを直列接続して、好ましくは単一の半導
体基板に集積化した例である。本発明回路は出力がフル
スイングするので次段のCMOSインバータ153には漏れ電
流は流れない。
第60図は本発明のBi−CMOSインバータ同士を直列接続
して、好ましくは単一の半導体基板に集積化した例であ
る。この場合にも、本発明回路の出力がフルスイングで
あるために、次段のBi−CMOSゲートに漏れ電流が流れる
ことはない。
以上２つの実施例に示した如く、出力信号が電源フル
スイングする事は、次段ゲートの漏れ電流をなくすので
低消費電力化のために重要な特性である。特に、将来電
源の低電圧化が進むと、MOSのしきい値を低くする可能
性が高い。その理由はMOSの電流駆動力を向上するため
である。MOSのしきい値を低くした場合、ゲートの出力
信号振幅が電源電圧より小さいと、MOSがオンし漏れ電
流が流れ消費電力が増大したり、入出力信号のノイズマ
ージンを小さくしたりする。したがつて、電源電圧を低
下する場合、本発明回路の如く、出力信号が電源レベル
にフルスイングすることが重要な特性となる。
以下、本発明の他の実施例を図面により説明する。
第67図は本発明の他の実施例となるインバータ回路で
ある。315はコレクタがVcc電源端子180に、エミツタが
出力端子326に接続されるNPN、316はコレクタが出力端
子326に、エミツタがGND電源端子181に接続されるNPN、
319はソースがVcc電源端子180に、ドレインがNPN315の
ベースに、ゲートが入力端子325に接続されるPMOS、320
はドレインがNPN315のベースに、ソースがGND電源端子1
81に、ゲートが入力端子325に接続されるNMOS、317はド
レインがVcc電源端子180に、ソースがNMOS318のドレイ
ンに、ゲートがCMOSインバータ321の出力に接続されたN
MOS、318はドレインがNMOS317のソースに、ソースがNPN
316のベースに、ゲートが入力端子325に接続されたNMO
S、322と321は出力端子326とNMOS317のゲートの間に挿
入されているCMOSインバータ、323と324は各々、NPN315
と316のベース，エミツタ間に挿入された抵抗である。
次に動作について説明する。第68図に動作タイミング
とPMOS319とNMOS320,317,318のオン・オフ状態を示す。
ＩからＶまでの５つの領域に分けて説明する。
領域Ｉは、入力325が“0"レベルで、出力326が“1"レ
ベルに整定している状態である。この時PMOS319はオ
ン、NMOS320はオフであるので、NPN315のベースはVcc電
位である。出力326はNPN315の動きでVcc−VBE電位まで
急速に上昇した後、抵抗323を介してVcc電位になつてい
る。一方、NMOS317はオンであるが、NMOS318はオフであ
るので、NPN316のベース電流は遮断され、又、抵抗324
を介してNPN316のベース電位はGND電位となり、NPN316
はオフになつている。
領域IIは、入力325が立上り、インバータ321の出力が
“1"レベルで、出力326が立下りつつある状態である。
この時、PMOS319はオフでNMOS320がオンであるので、NP
N315にベース電流が供給されずに、ベース電位がGND電
位に落ちるので、NPN315はオフである。一方、NMOS317,
318はオンであるので、NPN316にVcc電源180から強力に
ベース電流が供給される。したがつて、NPN316はオンと
なり、出力326は、“0"レベルとなる。本実施例では、
領域ＩからIIへ移る時に、第66図で説明した様な電荷の
分配が起こる。つまり、NMOS317と318の接続部の寄生容
量に充電されていた電荷が、NMOS318がオンになるため
に、NPN316のベース電位を上昇するように分配される。
しかし、このタイミングではNPN316をオン状態にする時
であるので、この現象はNPN316を、急速にオンにする良
い働きをする。
領域IIIは、入力325が“1"レベルで、出力326が“0"
レベルになり、インバータ321の出力が“0"レベルにな
つている状態である。この時、PMOS319はオフで、NMOS3
20はオンであるので、NPN315のベース電位はGND電位で
あり、NPN315はオフである。一方NMOS317がオフとなる
ので、NPN316へのベース電流の供給は止まり、NPN316は
オフとなる。しかし、NPN315もオフであるので出力326
は“0"レベルを保持する。
領域IVは、入力325が立下り、インバータ321の出力が
“0"レベルで、出力326が立上りつつある状態である。
この時、PMOS319はオンで、NMOS320はオフとなるので、
NPN315にベース電流が供給され、NPN315はオンとなる。
一方、NMOS317,318は共にオフであるので、NPN316はオ
フのままである。したがつて、出力326は“1"レベルに
なる。
領域Ｖは、領域Ｉと同じである。
本実施例によれば、MOS電流でバイポーラのベース電
流を強力に供給し、バイポーラが働いた後はベース電流
の供給を止めるので高速，低消費電力特性を有するバイ
ポーラ・CMOS複合のインバータ回路を得ることもでき
る。又、従来問題のあつた電荷の分配による悪影響を取
り除く構成としているので、より低消費電力で高速な特
性を得ている。なお、遅延用のCMOSインバータ321と322
を２個挿入しているが、これは、第68図を見てわかるよ
うに、出力326が充分下がるまで、NMOS317をオン状態に
しておくために入れているものである。例えば、出力32
6が充分下がり切らないうちにNMOS317がオフすると、NP
N316へのベース電流の供給が充分にならず、遅延時間の
増大や、出力レベルの不安定性の原因となる。したがつ
て、デバイス定数によつては、遅延インバータの数をも
つと増やすことも必要であり、あるいは遅延インバータ
が不要な場合もある。遅延インバータが必要な場合に
は、占有面積を少なくするために、MOSのチヤネル幅は
小さくし、チヤネル流Ｌはそのプロセスの最小値より大
きくしておくと有効である。
又、抵抗323は出力326の“1"レベルをVccレベルまで
持つていくのに挿入したもので、出力の“1"レベルがVc
c−VBEの良い場合には不要である。又、抵抗323がある
場合にはNMOS320を除去してもよい。抵抗324はNPN316が
オフ状態の時にNPN316のベース電位をGND電位にするも
ので他の手段でもよい。例えば、ゲートが出力326にあ
るいはNPN315のベースに接続され、ドレインがNPN316の
ベースに、ソースが、NPN316のエミツタに接続されたNM
OSでも良い。
本実施例では、NPN316のベース電流の遮断用にNMOS31
7を用いたが、PMOSに置き変えることも可能である。但
し、その場合は出力326の反転信号をPMOSのゲートに印
加する必要がある。以下の例でも同様である。
第69図は第67図に示したインバータ回路と同様の考え
により、３入力NAND回路に展開したものである。同一部
品は同一符号で示す。又、同じ機能を持つ部品は第67図
の番号の後にA,B,Cを付けている。第67図のインバータ
回路について詳細に説明したので、CMOS回路を理解でき
る同業者は容易に動作を理解できるであろう。なお、本
実施例では３入力NAND回路を例にとつて説明したが、２
入力,4入力等一般のｋ入力NAND回路に本発明は適用でき
る。
第70図は、第67図に示したインバータ回路と同様な考
えにより、３入力NOR回路に展開したものである。同一
部品は一符号で示す。又、同じ機能をもつ部品は第67図
の番号の後にA,B,Cを付けている。第67図のインバータ
回路につい詳細に説明したので、CMOS回路を理解できる
同業者は容易に動作を理解できるであろう。なお、本実
施例では３入力NOR回路を例にとつて説明したが、２入
力,4入力等一般のｋ入力NOR回路に本発明は適用でき
る。
第71図は、第67図に示したインバータ回路と同様な考
えにより、３ステートインバータ回路に展開したもので
ある。同一部品は同一符号で示す。増えている素子は、
イネーブル端子335に接続されているCMOSインバータ33
0、NMOS317と318に直列に接続されているNMOS331,PMOS3
19と直列に接続されているPMOS332,NMOS320と直列に接
続されているNMOS333,NPN315のベース・エミツタ間に接
続されているトランスフアゲート334及び、NPN316のベ
ース・エミツタ間に接続されているNMOS336である。
次に、動作について説明する。
まず、イネーブル端子335が“1"レベルの場合には、
上記した増加素子のうち、電流経路に入つているNMOS33
1,PMOS332,NMOS333は全てオンであり、NPN315と316のベ
ース・エミツタ間に挿入されているトランスフアゲート
334,NMOS336はオフとなつている。したがつて、電気的
には第67図のインバータと同じ回路図になり、インバー
タ回路として働く。
一方、イネーブル端子335が“0"レベルの場合には、
上記のオン・オフ状態が逆転する。したがつて、NPN315
と316のベース・エミツタ間は短絡され、ベース電流供
給路も遮断されるので、NPN315と316はオフとなる。
又、出力端子326から、Vcc端子180、あるいはGND端子18
1への経路も遮断されるので、ハイインピーダンス状態
となる。
本発明のインバータ回路を用いてラツチ回路を構成す
ることも可能である。即ち、第13図にラツチ回路を示し
たが、Bi−CMOSインバータ回路に第67図で示したインバ
ータ回路を用いれば良い。
以上、インバータ回路,NAND回路,MOR回路,3ステート
回路，ラツチ回路を例にとつて説明したが、NPNはシヨ
ツトキーバリヤダイオード付NPNトランジスタでも良
い。又、以上からわかるように、CMOSで構成できる回路
全てに本発明は適用できる。又、帰還インバータ321,32
2は速度を必要としないので、通常のLDD（Lightly Dope
d Drain）構造のMOSを使用し、その他のMOSは非対象LDD
構造のMOSを使用することも可能である。本発明の回路
はCMOS回路と混在可能であり、高速，低消費電力である
ので大規模，高性能なゲートアレイLSIや、データ処理
装置等へ応用できる。又、電源電圧を下げてもスピード
の低下が小さく、微細プロセス向きの回路であるとも言
える。
第72図は、本発明のその他の実施例となるインバータ
回路である。上側のNPN315の制御は第14図の回路を用
い、下側のNPN316の制御は第67図の回路を用いたもので
ある。
又、第73図は、本発明のその他の実施例となるインバ
ータ回路である。上側のNPN315の制御は第38図の回路を
用い、下側のNPN316の制御は第67図の回路を用いたもの
である。
上記の他にも、各種回路の組合せが可能であり、それ
らも本発明の範ちゅうに入る。又、インバータ回路に限
らぬことは明白である。
更に、本発明中に示すベースバイアス素子を各種回
路、例えば、第14図に示すような回路に付加することも
可能である。
以下、本発明の実施例を第76〜80図により説明する。
第76図は、前記第14図に示した回路に次の素子を追加
したものである。すなわち、NMOS114のドレインをNPN12
0のベースに接続し、ソースをVDEより低くGNDより高い
ある固定電位端子168に接続し、ゲートを入力端子162に
接続し、NMOS119のドレインをNPN121のベースに、ソー
スをVBEより低くGNDより高いある固定電位端子169に、
ゲートを出力端子105に接続する。
第77図は上記一実施例によるインバータ論理ゲートの
動作タイムチヤートを示す。
まず入力162（ａ）がハイからロウレベルに変化する
場合を考えると、出力165,初段の帰還インバータ150,終
段の帰還インバータ152は第77図（ｂ），（ｃ），
（ｄ）のような出力が得られる。ここでドライバPMOS10
0は（ｅ）に示すように入力162の立下りによりOFFからO
NへのドライバNMOS110は（ｆ）に示すようにONからOFF
へと状態が変化する。
この遷移帰還において、PMOS103とNMOS117は（ｇ），
（ｉ）に示すように少なくとも出力165が十分ハイレベ
ルになるまでオフしており、NMOS114は入力に同期して
オフとなるため、バイポーラトランジスタ120のベース
電流の漏れは小さく抑えられる。またベースエミツタ電
圧VBEを超えないように設定したベースバイアス電圧
（例えば0.4V）が、あらかじめNMOS114を介してNPN120
のベースに与えられるため、ベース周りの寄生容量をあ
らかじめ0.4Vまで充電しており、ベース電位がVBEに達
する時間は速められる。
一方、バイポーラNPNトランジスタ121については、NM
OS118が前もつてオンしているためベースの蓄積電荷を
放電できる状態にあり、NMOS119はオフであるのベース
バイアス電圧は印加されず、バイポーラトランジスタ12
1はカツトオフされる。
次に入力162がロウからハイレベルに変化する場合は
ドライバNMOS110はOFFからONへ、ドライバPMOS100はON
からOFFへと変化する。この遷移期間において、NMOS118
は前もつてオフしており、また、NMOS119は前もつてオ
ンしており、NPN121のベースはあらかじめ0.4Vとなつて
いる。バイポーラトランジスタ121は、ベースがVBE（約
0.8V）になるとオンする。つまり、通常はベースを0Vか
ら0.8Vまで立ち上げる時間が必要である。しかし、第76
図の回路では、端子169を設けたことによって、ベース
電圧が0.4Vになっているので、0.4Vから0.8Vに立ち上げ
るだけでバイポーラトランジスタをオンできる。したが
ってNPN121は高速にオンする事ができる。バイポーラト
ランジスタ120についてはPMOS103及びNMOS117は前もつ
てオンしており、少なくとも出力165が十分ロウレベル
になるまでオン状態が維持される。NMOS114は入力162に
同期してオンとなる。ベースの蓄積電荷やベース周りの
寄生容量に蓄えられた電荷はNMOS103,117を介して放電
される。NMOS114はオンとなつてもベースバイアス電圧
はVBEを超えないのでバイポーラトランジスタ120はオン
することはない。
第78図は本発明の他の一実施例で、多入力論理ゲート
への展開の一例として３入力NANDゲートについて示した
ものである。前記第76図の実施例との相違はドライバPM
OS101,102を並列に、ドライバNMOS111,112及びスイツチ
NMOS115,116を直列に追加した点である。
第79図は本発明の他の実施例で多入力論理ゲートへの
展開の一例のうち、他の論理機能への展開の例として３
入力NORについて示したものである。前記第76図の実施
例との相違点はドライバPMOS100,101,102を直列にし、
ドライバNMOS110,111,112及びスイツチNMOS114,115,116
を並列に接続した点である。
第80図は本発明の他の一実施例で、他の論理機能への
展開のうち、クロツクドインバータ（スリーステートイ
ンバータ）について示したものである。
構成は前記第76図の実施例（インバータ）にクロツク
エネーブル入力166,エネーブル入力反転用インバータ15
3,NMOS300,NMOS301,PMOS107,NMO302,トランスフアゲー
ト240を追加したものである。イネーブル入力166をハイ
レベルにすると本回路は第76図のインバータと同じ動作
を行う。一方、イネーブル入力166をロウレベルにする
と、トランスフアゲート240およびNMOS302がオンしNPN1
20および121がオフする。また、NMOS300がオフし、結
局、出力165がハイインピーダンスとなる。
〔発明の効果〕
本発明によれば、回路に印加される電圧が低いので素
子の耐圧条件が満足されている。また、消費電力がおよ
そ電圧の２乗に比例して低くなるので、従来に比較して
数倍の回路をワンチツプ上に集積化する事ができる。そ
の結果、信号のチツプ間渡りによる遅延が低減されシス
テムの高速化が可能となる。また、消費電力が小さいの
で、発熱量が小さく、冷却設備が簡単化され低コスト化
が可能となる。この他、高集積化に伴うあらゆるメリツ
トが生かされる。
また、本発明によれば、出力段バイポーラがオンする
時に、ベース電流引抜き素子がオフしており、高インピ
ーダンス状態にあるので、ベース電流の漏れがなく、高
速にバイポーラをオンする事ができる。したがつて、ベ
ース電流引抜き素子を十分大きく設計し、低消費電力化
を計つても高速性が損われる事はない。また、引抜き素
子を介して、出力電圧を高速に電源フル振巾する事がで
きる。また、本発明によれば、電界効果トランジスタ及
びバイポーラトランジスタから成る高速，低消費電力，
大規模の半導体集積回路を得ることができる。
また、本発明によればバイポーラトランジスタのベー
ス電位があらかじめ、ベース・エミツタ間電圧VBEより
は低く、GND電位よりは高いある固定電圧（例えば0.4
V）にバイアスされているので、バイポーラ・トランジ
スタを高速にオンする事が可能となる。
【図面の簡単な説明】
第１図は本発明回路図、第２図は動作タイミング図、第
３図は従来回路図、第４図は動作タイミング図、第５図
は性能グラフ、第６図及び第７図は第一発明の実施例、
第８図から第44図は実施例の回路図および動作タイミン
グ図、第45図は実施例の縦構造断面図、第46図及び第47
図は実施例の平面図、第48図から第62図は本発明の実施
例を説明する図、第63図，第64図は従来のBiCMOSインバ
ータ回路、第65図，第66図はその動作説明図、第67図は
本発明の実施例のインバータ回路図、第68図はその動作
説明図、第69図，第70図，第71図は、各々、本発明の実
施例の３入力NAND回路、３入力NOR回路、３ステートイ
ンバータ回路を示す図、第72図，第73図は本発明の他の
実施例のインバータ回路、第74図は本発明の実施例の回
路図、第75図は動作タイミング図、第76図から第79図は
本発明の実施例を示す回路図、第80図は動作タイミング
図である。 100〜109……PMOS、111〜119,317,318……NMOS、120,12
1,315,316……NPNトランジスタ、140,141……抵抗、150
〜154,321,322……CMOSインバータ、159……BiCMOSイン
バータ、160……Vcc電源、161……GND電源、162〜164…
…入力端子、165……出力端子、166……イネーブル端
子、167……ラツチパルス端子、190,191……電流バイパ
ス素子、192,193……バイポーラトランジスタ、194〜19
6……FET、200……第１層金属配線、201……第２層金属
配線、204……第１ゲート、240,241……トランスフアゲ
ート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｈ０１Ｌ 21/82 Ｍ 17/567 (72)発明者 栗田 公三郎 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 加藤 和男 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭62−5723（ＪＰ，Ａ)

Claims (37)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の電位を有する第１の電源端子部と、 第２の電位を有する第２の電源端子部と、 少なくとも１つの入力信号が入力される入力端子部と、 出力信号が出力される出力端子部と、 コレクタが上記第１の電源端子部に、エミッタが上記出
    力端子部に接続されるバイポーラトランジスタと、 ゲートが上記入力端子部に接続され、上記入力信号に応
    じて、上記第１の電源端子部と上記バイポーラトランジ
    スタのベースとの電流路を形成し上記バイポーラトラン
    ジスタをオン状態にする少なくとも１つの電界効果トラ
    ンジスタと、 上記入力端子部に接続され、上記入力信号に応じて、上
    記バイポーラトランジスタのスイッチング動作に対して
    相補的に上記出力端子部と上記第２の電源端子部との電
    流路を形成するスイッチング部と、 上記出力端子部と上記第１の電源端子部との間に接続さ
    れ、上記バイポーラトランジスタがオン状態で、上記第
    １の電源端子部から上記バイポーラトランジスタを介し
    て上記出力信号が出されると、上記第１の電源端子部か
    ら上記出力端子部への電流路を形成し、上記出力信号の
    電位を上記第１の電位と実質的に等しくするフル振幅部
    とを有することを特徴とする半導体集積回路装置。
  2. 【請求項２】特許請求の範囲第１項において、 上記フル振幅部は第１のインバータ入力部が上記出力端
    子部に接続され、第１のインバータ出力部から第１のイ
    ンバータ出力信号を出力する第１のインバータ回路と、 上記第１のインバータ出力信号によって制御され、上記
    第１の電源端子部から上記出力端子部への電流路を形成
    する少なくとも１つの第１のスイッチング素子とを有す
    ることを特徴とする半導体集積回路装置。
  3. 【請求項３】特許請求の範囲第２項において、 上記フル振幅部上記は第１のインバータ回路の上記第１
    のインバータ出力部に第２のインバータ入力部が接続さ
    れ、第２のインバータ出力部から第２のインバータ出力
    信号を出力する第２のインバータ回路と、 上記第２のインバータ出力信号によって制御され、上記
    バイポーラトランジスタのベースから電荷を引き抜く少
    なくとも１つの第２のスイッチング素子とを有すること
    を特徴とする半導体集積回路装置。
  4. 【請求項４】第１の電位を有する第１の電源端子部と、 第２の電位を有する第２の電源端子部と、 少なくとも１つの入力信号が入力される入力端子部と、 出力信号が出力される出力端子部と、 コレクタが上記第１の電源端子部に、エミッタが上記出
    力端子部に接続されるバイポーラトランジスタと、 ゲートが上記入力端子部に接続され、上記入力信号に応
    じて、上記第１の電源端子部と上記バイポーラトランジ
    スタのベースとの電流路を形成し上記バイポーラトラン
    ジスタをオン状態にする少なくとも１つの電界効果トラ
    ンジスタと、 上記入力端子部に接続され、上記入力信号に応じて、上
    記バイポーラトランジスタのスイッチング動作に対して
    相補的に上記出力端子部と上記第２の電源端子部との電
    流路を形成するスイッチング部と、 上記出力端子部と上記バイポーラトランジスタのベース
    との間に接続され、上記バイポーラトランジスタがオン
    状態で、上記第１の電源端子部から上記バイポーラトラ
    ンジスタを介して上記出力信号が出されると、上記電界
    効果トランジスタを介して上記第１の電源端子部から上
    記出力端子部への電流路を形成し、上記出力信号の電位
    を上記第１の電位と実質的に等しくするフル振幅部とを
    有することを特徴とする半導体集積回路。
  5. 【請求項５】特許請求の範囲第４項において、 上記フル振幅部は第１のインバータ入力部が上記出力端
    子部に接続され、第１のインバータ出力部から第１のイ
    ンバータ出力信号を出力する第１のインバータ回路と、 上記第１のインバータ出力信号によって制御され、上記
    電界効果トランジスタを介して上記第１の電源端子部か
    ら上記出力端子部への電流路を形成する少なくとも１つ
    の第１のスイッチング素子とを有することを特徴とする
    半導体集積回路装置。
  6. 【請求項６】特許請求の範囲第５項において、 上記フル振幅部は上記第１のインバータ回路の上記第１
    のインバータ出力部に第２のインバータ入力部が接続さ
    れ、第２のインバータ出力部から第２のインバータ出力
    信号を出力する第２のインバータ回路と、 上記第２のインバータ出力信号によって制御され、上記
    バイポーラトランジスタのベースから電荷を引き抜く少
    なくとも１つの第２のスイッチング素子とを有すること
    を特徴とする半導体集積回路装置。
  7. 【請求項７】特許請求の範囲第１項乃至第６項のいずれ
    か１項において、 上記バイポーラトランジスタはダーリントン接続された
    複数のバイポーラトランジスタであることを特徴とする
    半導体集積回路装置。
  8. 【請求項８】第１の電位を有する第１の電源端子部と、 第２の電位を有する第２の電源端子部と、 少なくとも１つの入力信号が入力される入力端子部と、 出力信号が出力される出力端子部と、 コレクタが上記第１の電源端子部に、エミッタが上記出
    力端子部に接続される第１のバイポーラトランジスタ
    と、 ゲートが上記入力端子部に接続され、上記入力信号に応
    じて、上記第１の電源端子部と上記バイポーラトランジ
    スタのベースとの電流路を形成し上記バイポーラトラン
    ジスタをオン状態にする少なくとも１つの第１の電界効
    果トランジスタと、 コレクタが上記出力端子部に、エミッタが上記第２の電
    源端子部に接続される第２のバイポーラトランジスタ
    と、 ゲートが上記入力端子部に接続され、上記入力信号に応
    じて、上記第１のバイポーラトランジスタのスイッチン
    グ動作に対して相補的に上記出力端子部と上記第２のバ
    イポーラトランジスタのベースとの電流路を形成し上記
    第２のバイポーラトランジスタをオン状態にする少なく
    とも１つの第２の電界効果トランジスタと、 上記出力端子部に接続され、上記第１のバイポーラトラ
    ンジスタがオン状態で、上記第１の電源端子部から上記
    第１のバイポーラトランジスタを介して上記出力信号が
    出力されると、上記第１の電源端子部から上記出力端子
    部への電流路を形成し、上記出力信号の電位を上記第１
    の電位と実質的に等しくし、上記第２のバイポーラトラ
    ンジスタがオン状態で、上記第２の電源端子部から上記
    第２のバイポーラトランジスタを介して上記出力信号が
    出されると、上記出力端子部から上記第２の電源端子部
    への電流路を形成し、上記出力信号の電位を上記第２の
    電位と実質的に等しくするフル振幅部とを有することを
    特徴とする半導体集積回路装置。
  9. 【請求項９】特許請求の範囲第８項において、 上記フル振幅部は第１のインバータ入力部が上記出力端
    子部に接続され、第１のインバータ出力部から第１のイ
    ンバータ出力信号を出力する第１のインバータ回路と、 上記第１のインバータ出力信号によって制御され、上記
    第１の電源端子部から上記出力端子部への電流路を形成
    する少なくとも１つの第１のスイッチング素子と、 上記第１のインバータ出力信号によって制御され、上記
    出力端子部から上記第２の電源端子部への電流路を形成
    する少なくとも１つの第２のスイッチング素子とを有す
    ることを特徴とする半導体集積回路装置。
  10. 【請求項１０】特許請求の範囲第９項において、 上記フル振幅部は上記第１のインバータ出力信号によっ
    て制御され、上記第２のバイポーラトランジスタのベー
    スから電荷を引き抜く少なくとも１つの第３のスイッチ
    ング素子とを有することを特徴とする半導体集積回路装
    置。
  11. 【請求項１１】特許請求の範囲第９項又は第10項におい
    て、 上記フル振幅部は上記第１のインバータ回路の上記第１
    のインバータ出力部に第２のインバータ入力部が接続さ
    れ、第２のインバータ出力部から第２のインバータ出力
    信号を出力する第２のインバータ回路と、 上記第２のインバータ出力信号によって制御され、上記
    第１のバイポーラトランジスタのベースから電荷を引き
    抜く少なくとも１つの第４のスイッチング素子とを有す
    ることを特徴とする半導体集積回路装置。
  12. 【請求項１２】第１の電位を有する第１の電源端子部
    と、 第２の電位を有する第２の電源端子部と、 少なくとも１つの入力信号が入力される入力端子部と、 出力信号が出力される出力端子部と、 コレクタが上記第１の電源端子部に、エミッタが上記出
    力端子部に接続される第１のバイポーラトランジスタ
    と、 ゲートが上記入力端子部に接続され、上記入力信号に応
    じて、上記第１の電源端子部と上記バイポーラトランジ
    スタのベースとの電流路を形成し上記バイポーラトラン
    ジスタをオン状態にする少なくとも１つの電界効果トラ
    ンジスタと、 コレクタが上記出力端子部に、エミッタが上記第２の電
    源端子部に接続される第２のバイポーラトランジスタ
    と、 ゲートが上記入力端子部に接続され、上記入力信号に応
    じて、上記第１のバイポーラトランジスタのスイッチン
    グ動作に対して相補的に上記出力端子部と上記第２のバ
    イポーラトランジスタのベースとの電流路を形成し上記
    第２のバイポーラトランジスタをオン状態にする少なく
    とも１つの第２の電界効果トランジスタと、 上記出力端子部に接続され、上記第１のバイポーラトラ
    ンジスタがオン状態で、上記第１の電源端子部から上記
    第１のバイポーラトランジスタを介して上記出力信号が
    出力されると、上記第１の電界効果トランジスタを介し
    て上記第１の電源端子部から上記出力端子部への電流路
    を形成し、上記出力信号の電位を上記第１の電位と実質
    的に等しくし、上記第２のバイポーラトランジスタがオ
    ン状態で、上記第２の電源端子部から上記第２のバイポ
    ーラトランジスタを介して上記出力信号が出力される
    と、上記第２の電界効果トランジスタを介して上記出力
    端子部から上記第１の電源端子部への電流路を形成し、
    上記出力信号の電位を上記第２の電位と実質的に等しく
    するフル振幅部とを有することを特徴とする半導体集積
    回路装置。
  13. 【請求項１３】特許請求の範囲第12項において、 上記フル振幅部は第１のインバータ入力部が上記出力端
    子部に接続され、第１のインバータ出力部から第１のイ
    ンバータ出力信号を出力する第１のインバータ回路と、 上記第１のインバータ出力信号によって制御され、上記
    第１の電界効果トランジスタを介して上記第１の電源端
    子部から上記出力端子部への電流路を形成する少なくと
    も１つの第１のスイッチング素子と、 上記第１のインバータ出力信号によって制御され、上記
    第２の電界効果トランジスタを介して上記出力端子部か
    ら上記第２の電源端子部への電流路を形成する少なくと
    も１つの第２のスイッチング素子とを有することを特徴
    とする半導体集積回路装置。
  14. 【請求項１４】特許請求の範囲第13項において、 上記フル振幅部は上記第１のインバータ出力信号によっ
    て制御され、上記第２のバイポーラトランジスタのベー
    スから電荷を引き抜く少なくとも１つの第３のスイッチ
    ング素子とを有することを特徴とする半導体集積回路装
    置。
  15. 【請求項１５】特許請求の範囲第13項又は第14項におい
    て、 上記フル振幅部は上記第１のインバータ回路の上記第１
    のインバータ出力部に第２のインバータ入力部が接続さ
    れ、第２のインバータ出力部から第２のインバータ出力
    信号を出力する第２のインバータ回路と、 上記第２のインバータ出力信号によって制御され、上記
    第１のバイポーラトランジスタのベースから電荷を引き
    抜く少なくとも１つの第４のスイッチング素子とを有す
    ることを特徴とする半導体集積回路装置。
  16. 【請求項１６】特許請求の範囲第12項乃至第15項のいず
    れか１項において、 上記第１のバイポーラトランジスタ又は上記第２のバイ
    ポーラトランジスタのうちどちらかのバイポーラトラン
    ジスタは、ダーリントン接続された複数のバイポーラト
    ランジスタであることを特徴とする半導体集積回路装
    置。
  17. 【請求項１７】特許請求の範囲第１項乃至第16項のいず
    れか１項において、 上記第１の電位と上記第２の電位との電位差の絶対値が
    5.00V未満であることを特徴とする半導体集積回路装
    置。
  18. 【請求項１８】特許請求の範囲第１項乃至第16項のいず
    れか１項において、 上記第１の電位と上記第２の電位との電位差の絶対値が
    4.00V±10％であることを特徴とする半導体集積回路装
    置。
  19. 【請求項１９】特許請求の範囲第１項乃至第16項のいず
    れか１項において、 上記半導体集積回路装置はTTL（トランジスタ−トラン
    ジスタロジック）回路装置に接続され、上記第１の電位
    と上記第２の電位との電位差の絶対値が3.30V±0.3Vで
    あることを特徴とする半導体集積回路装置。
  20. 【請求項２０】特許請求の範囲第１項乃至第16項のいず
    れか１項において、 上記半導体集積回路装置はECL（エミッタ・カップリン
    グロジック）回路装置に接続され、上記第１の電位と上
    記第２の電位との電位差の絶対値が4.50V±10％である
    ことを特徴とする半導体集積回路装置。
  21. 【請求項２１】特許請求の範囲第１項乃至第16項のいず
    れか１項において、 上記半導体集積回路装置はNTL（ノン・スレッショルド
    ロジック）回路装置に接続され、上記第１の電位と上記
    第２の電位との電位差の絶対値が2.00V±10％であるこ
    とを特徴とする半導体集積回路装置。
  22. 【請求項２２】特許請求の範囲第１項乃至第16項のいず
    れか１項において、 直流電源により供給される上記第１の電位と上記第２の
    電位との電位差の絶対値が1.50V±10％であることを特
    徴とする半導体集積回路装置。
  23. 【請求項２３】特許請求の範囲第１項乃至第16項のいず
    れか１項において、 直流電源により供給される上記第１の電位と上記第２の
    電位との電位差の絶対値が3.00V±10％であることを特
    徴とする半導体集積回路装置。
  24. 【請求項２４】特許請求の範囲第１項乃至第16項のいず
    れか１項において、 直流電源により供給される上記第１の電位と上記第２の
    電位との電位差の絶対値が4.50V±10％であることを特
    徴とする半導体集積回路装置。
  25. 【請求項２５】特許請求の範囲第22項乃至第24項のいず
    れか１項において、 上記直流電源は、電池であることを特徴とする半導体集
    積回路装置。
  26. 【請求項２６】特許請求の範囲第１項乃至第25項のいず
    れか１項に記載の半導体集積回路装置をバッファ回路に
    用いたことを特徴とする半導体集積回路装置。
  27. 【請求項２７】特許請求の範囲第１項乃至第26項のいず
    れか１項に記載の半導体集積回路装置を理論回路に用い
    たことを特徴とする半導体集積回路装置。
  28. 【請求項２８】特許請求の範囲第１項乃至第27項のいず
    れか１項に記載の半導体集積回路装置を入力回路又は出
    力回路に用いたことを特徴とする半導体集積回路装置。
  29. 【請求項２９】特許請求の範囲第１項乃至第28項のいず
    れか１項に記載の半導体集積回路装置を半導体記憶装置
    の記憶制御装置に用いたことを特徴とする半導体集積回
    路装置。
  30. 【請求項３０】特許請求の範囲第１項乃至第29項のいず
    れか１項に記載の半導体集積回路装置を半導体記憶装置
    に用いたことを特徴とする半導体集積回路装置。
  31. 【請求項３１】特許請求の範囲第１項乃至第29項のいず
    れか１項に記載の半導体集積回路装置をROM（リードオ
    ンリメモリ）に用いたことを特徴とする半導体集積回路
    装置。
  32. 【請求項３２】特許請求の範囲第１項乃至第29項のいず
    れか１項に記載の半導体集積回路装置をRAM（ランダム
    アクセスメモリ）に用いたことを特徴とする半導体集積
    回路装置。
  33. 【請求項３３】特許請求の範囲第１項乃至第32項のいず
    れか１項に記載の半導体集積回路装置をタイマに用いた
    ことを特徴とする半導体集積回路装置。
  34. 【請求項３４】特許請求の範囲第１項乃至第33項のいず
    れか１項に記載の半導体集積回路装置をプロセッサに用
    いたことを特徴とする半導体集積回路装置。
  35. 【請求項３５】特許請求の範囲第１項乃至第33項のいず
    れか１項に記載の半導体集積回路装置を入出力プロセッ
    サに用いたことを特徴とする半導体集積回路装置。
  36. 【請求項３６】特許請求の範囲第１項乃至第35項のいず
    れか１項に記載の半導体集積回路装置を少なくとも１つ
    の半導体記憶装置と少なくとも１つのプロセッサとそれ
    らを結ぶバスとを含むマイコンに用いたことを特徴とす
    る半導体集積回路装置。
  37. 【請求項３７】特許請求の範囲第１項乃至第35項のいず
    れか１項に記載の半導体集積回路装置を半導体記憶装置
    と上記半導体記憶装置を制御する記憶制御装置と第１の
    プロセッサと上記第１のプロセッサとは処理の異なる第
    ２のプロセッサとそれらを結ぶバスとからなるマイコン
    に用いたことを特徴とする半導体集積回路装置。
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