JPH0795681B2 - ＢｉＭＯＳ論理回路 - Google Patents
ＢｉＭＯＳ論理回路Info
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- JPH0795681B2 JPH0795681B2 JP1150892A JP15089289A JPH0795681B2 JP H0795681 B2 JPH0795681 B2 JP H0795681B2 JP 1150892 A JP1150892 A JP 1150892A JP 15089289 A JP15089289 A JP 15089289A JP H0795681 B2 JPH0795681 B2 JP H0795681B2
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- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はバイポーラトランジスタと絶縁ゲート型電界
効果トランジスタとを有するBiMOS論理回路に関し、特
に、BiCMOS技術、すなわちバイポーラトランジスタと絶
縁ゲート型電界効果トランジスタとを同一基板上に集積
する複合集積化技術を用いて構成されるBiCMOS論理回路
の改良に関する。
効果トランジスタとを有するBiMOS論理回路に関し、特
に、BiCMOS技術、すなわちバイポーラトランジスタと絶
縁ゲート型電界効果トランジスタとを同一基板上に集積
する複合集積化技術を用いて構成されるBiCMOS論理回路
の改良に関する。
［従来の技術］ 近年、絶縁ゲート型電界効果トランジスタ（以下、MOS
トランジスタと称す）の低消費電力性と、バイポーラト
ランジスタの大駆動能力および高速動作性を有効に利用
するために、MOSトランジスタとバイポーラトランジス
タとを同一半導体基板上に集積して機能回路を構成する
ことが行なわれている。このような複合集積化技術を用
いて得られる機能回路は、BiMOS回路と呼ばれ、特にｐ
チャネルMOSトランジスタとｎチャネルMOSトランジスタ
とをともに含む場合にBiCMOS回路と呼ばれる。
トランジスタと称す）の低消費電力性と、バイポーラト
ランジスタの大駆動能力および高速動作性を有効に利用
するために、MOSトランジスタとバイポーラトランジス
タとを同一半導体基板上に集積して機能回路を構成する
ことが行なわれている。このような複合集積化技術を用
いて得られる機能回路は、BiMOS回路と呼ばれ、特にｐ
チャネルMOSトランジスタとｎチャネルMOSトランジスタ
とをともに含む場合にBiCMOS回路と呼ばれる。
第７図に従来のBiCMOS論理回路の一例を示す。第７図に
示すBiCMOS論理回路は３入力NAND回路であり、たとえば
特開昭61−54712号公報に開示されている。
示すBiCMOS論理回路は３入力NAND回路であり、たとえば
特開昭61−54712号公報に開示されている。
第７図を参照して、BiCMOS論理回路は、出力VOを駆動す
る、第１のNPNバイポーラトランジスタQ1と第２のNPNバ
イポーラトランジスタQ2とを含む。第１のバイポーラト
ランジスタQ1のコレクタは第１の電源Vccに結合され、
そのエミッタは出力VOに接続される。バイポーラトラン
ジスタQ1のコレクタとベースとの間にＰチャネルMOSト
ランジスタ（以下、PMOSトランジスタと称する）MP1,MP
2およびMP3が並列に接続される。PMOSトランジスタMP1,
MP2およびMP3のゲートはそれぞれ入力VI1,VI2およびVI3
に結合される。バイポーラトランジスタQ1のベースと第
２の電源VEEとの間にＮチャネルMOSトランジスタ（以
下、NMOSトランジスタと称す）MN1,MN2およびMN3が直列
に接続される。NMOSトランジスタMN1,MN2およびMN3のゲ
ートにはそれぞれ入力VI1,VI2およびVI3が接続される。
る、第１のNPNバイポーラトランジスタQ1と第２のNPNバ
イポーラトランジスタQ2とを含む。第１のバイポーラト
ランジスタQ1のコレクタは第１の電源Vccに結合され、
そのエミッタは出力VOに接続される。バイポーラトラン
ジスタQ1のコレクタとベースとの間にＰチャネルMOSト
ランジスタ（以下、PMOSトランジスタと称する）MP1,MP
2およびMP3が並列に接続される。PMOSトランジスタMP1,
MP2およびMP3のゲートはそれぞれ入力VI1,VI2およびVI3
に結合される。バイポーラトランジスタQ1のベースと第
２の電源VEEとの間にＮチャネルMOSトランジスタ（以
下、NMOSトランジスタと称す）MN1,MN2およびMN3が直列
に接続される。NMOSトランジスタMN1,MN2およびMN3のゲ
ートにはそれぞれ入力VI1,VI2およびVI3が接続される。
出力駆動用の第２のバイポーラトランジスタQ2はそのコ
レクタが出力VOに接続され、そのエミッタが電源VEEに
接続される。バイポーラトランジスタQ2のコレクタとベ
ースとの間にMNOSトランジスタMN4,MN5,MN6が直列に接
続され、かつバイポーラトランジスタのQ2のベースとエ
ミッタとの間にNMOSトランジスタMN7が接続される。NMO
SトランジスタMN4,MN5およびMN6のゲートはそれぞれ入
力VI1,VI2およびVI3に接続される。NMOSトランジスタMN
7のゲートはバイポーラトランジスタQ1のベースに接続
される。次に動作について説明する。
レクタが出力VOに接続され、そのエミッタが電源VEEに
接続される。バイポーラトランジスタQ2のコレクタとベ
ースとの間にMNOSトランジスタMN4,MN5,MN6が直列に接
続され、かつバイポーラトランジスタのQ2のベースとエ
ミッタとの間にNMOSトランジスタMN7が接続される。NMO
SトランジスタMN4,MN5およびMN6のゲートはそれぞれ入
力VI1,VI2およびVI3に接続される。NMOSトランジスタMN
7のゲートはバイポーラトランジスタQ1のベースに接続
される。次に動作について説明する。
入力VI1〜VI3のうちの少なくとも１つが“L"のとき、出
力V0が“H"レベルに立上がる。このとき、PMOSトランジ
スタMP1〜MP3のうちの少なくとも１つがオン状態とな
り、一方NMOSトランジスタMN1〜MN3のうち少なくとも１
つがオフ状態となる。これによりバイポーラトランジス
タQ1のベース電位はオン状態のPMOSトランジスタを介し
て電源Vccに結合される。この結果、バイポーラトラン
ジスタQ1のベース電位が立上がり、トランジスタQ1がオ
ン状態となる。
力V0が“H"レベルに立上がる。このとき、PMOSトランジ
スタMP1〜MP3のうちの少なくとも１つがオン状態とな
り、一方NMOSトランジスタMN1〜MN3のうち少なくとも１
つがオフ状態となる。これによりバイポーラトランジス
タQ1のベース電位はオン状態のPMOSトランジスタを介し
て電源Vccに結合される。この結果、バイポーラトラン
ジスタQ1のベース電位が立上がり、トランジスタQ1がオ
ン状態となる。
一方、NMOSトランジスタMN4〜MN6のうち少なくとも１つ
はオフ状態であり、かつNMOSトランジスタMN7は、バイ
ポーラトランジスタQ1のベース電位の立上がりに応答し
てオン状態となるので、バイポーラトランジスタQ2のベ
ース電位はこのオン状態のNMOSトランジスタMN7を介し
て放電されることになり、バイポーラトランジスタQ2は
オフ状態となる。この結果、出力VOはバイポーラトラン
ジスタQ1を介して充電されることになり、出力VOが“H"
に立上がる。
はオフ状態であり、かつNMOSトランジスタMN7は、バイ
ポーラトランジスタQ1のベース電位の立上がりに応答し
てオン状態となるので、バイポーラトランジスタQ2のベ
ース電位はこのオン状態のNMOSトランジスタMN7を介し
て放電されることになり、バイポーラトランジスタQ2は
オフ状態となる。この結果、出力VOはバイポーラトラン
ジスタQ1を介して充電されることになり、出力VOが“H"
に立上がる。
入力VI1〜VI3がすべて“H"レベルの場合、出力VOが“L"
レベルへ立下がる。この状態においてはPMOSトランジス
タMP1〜MP3はすべてオフ状態となり、かつNMOSトランジ
スタMN1〜MN3はすべてオン状態となる。この結果、バイ
ポーラトランジスタQ1のベース電位はNMOSトランジスタ
MN1〜MN3を介して放電されて立下がり、バイポーラトラ
ンジスタQ1はオフ状態となる。一方、NMOSトランジスタ
MN4〜MN6もすべてオン状態となり、かつNMOSトランジス
タMN7はバイポーラトランジスタQ1のベース電位の立下
がりに応答してオフ状態となるので、バイポーラトラン
ジスタQ2のベース電位が出力VOからの充電により立上が
り、バイポーラトランジスタQ2がオン状態となる。この
結果、出力VOはバイポーラトランジスタQ2を介して放電
されることになり、その電位が立下がる。
レベルへ立下がる。この状態においてはPMOSトランジス
タMP1〜MP3はすべてオフ状態となり、かつNMOSトランジ
スタMN1〜MN3はすべてオン状態となる。この結果、バイ
ポーラトランジスタQ1のベース電位はNMOSトランジスタ
MN1〜MN3を介して放電されて立下がり、バイポーラトラ
ンジスタQ1はオフ状態となる。一方、NMOSトランジスタ
MN4〜MN6もすべてオン状態となり、かつNMOSトランジス
タMN7はバイポーラトランジスタQ1のベース電位の立下
がりに応答してオフ状態となるので、バイポーラトラン
ジスタQ2のベース電位が出力VOからの充電により立上が
り、バイポーラトランジスタQ2がオン状態となる。この
結果、出力VOはバイポーラトランジスタQ2を介して放電
されることになり、その電位が立下がる。
従来のBiCMOS論理回路の構成の場合、バイポーラトラン
ジスタQ1のベース電荷引抜き用NMOSトランジスタMN1〜M
N3のゲートが入力端子に接続されているため、入力容量
が増大し、前段の駆動回路に対し負荷が大きくなるとい
う問題が生じる。このように入力容量が増大すると、駆
動回路の出力（BiCMOS論理回路の入力）が確定するまで
に時間を要し、高速で論理動作を行なうことができなく
なるという問題が発生する。また、このような大きな入
力容量を高速で駆動するためには、駆動回路の回路規模
が大きくなるという問題が生じる。
ジスタQ1のベース電荷引抜き用NMOSトランジスタMN1〜M
N3のゲートが入力端子に接続されているため、入力容量
が増大し、前段の駆動回路に対し負荷が大きくなるとい
う問題が生じる。このように入力容量が増大すると、駆
動回路の出力（BiCMOS論理回路の入力）が確定するまで
に時間を要し、高速で論理動作を行なうことができなく
なるという問題が発生する。また、このような大きな入
力容量を高速で駆動するためには、駆動回路の回路規模
が大きくなるという問題が生じる。
また、第７図に示すような多入力論理回路の場合、バイ
ポーラトランジスタQ1のベース電荷引抜き用トランジス
タが複数個必要となり、素子数およびレイアウト面積が
増大し、高集積化に対する大きな障害となる問題があ
る。そこで、このような論理回路の欠点を除去するため
に、素子数を低減し、かつ入力容量を低減する構成が提
案されている。
ポーラトランジスタQ1のベース電荷引抜き用トランジス
タが複数個必要となり、素子数およびレイアウト面積が
増大し、高集積化に対する大きな障害となる問題があ
る。そこで、このような論理回路の欠点を除去するため
に、素子数を低減し、かつ入力容量を低減する構成が提
案されている。
第８図に従来の第２のBiCMOS論理回路の構成を示す。こ
の第８図に示すBiCMOS論理回路は３入力NAND回路であ
り、たとえば特開昭63−240125号公報に開示されてい
る。第８図において第７図に示す回路構成と対応する部
分には同一の参照番号が付されている。第８図の回路構
成においては、出力駆動用のバイポーラトランジスタQ1
のベースと第２の電源VEEとの間にNMOSトランジスタMN8
が配設される。NMOSトランジスタMN8のゲートは出力駆
動用の第２のバイポーラトランジスタQ2のベースに接続
される。すなわち、バイポーラトランジスタQ1のベース
電荷引抜きのために１個のNMOSトランジスタMN8が用い
られている。次に動作について説明する。
の第８図に示すBiCMOS論理回路は３入力NAND回路であ
り、たとえば特開昭63−240125号公報に開示されてい
る。第８図において第７図に示す回路構成と対応する部
分には同一の参照番号が付されている。第８図の回路構
成においては、出力駆動用のバイポーラトランジスタQ1
のベースと第２の電源VEEとの間にNMOSトランジスタMN8
が配設される。NMOSトランジスタMN8のゲートは出力駆
動用の第２のバイポーラトランジスタQ2のベースに接続
される。すなわち、バイポーラトランジスタQ1のベース
電荷引抜きのために１個のNMOSトランジスタMN8が用い
られている。次に動作について説明する。
この第８図に示す構成においても、出力VOが“L"から
“H"に立上がる場合には、入力VI1〜VI3のうちの少なく
とも１つが“L"である。この状態においては、PMOSトラ
ンジスタMP1〜MP3のうちの少なくとも１つがオン状態と
なる。出力VOの電位が立上がる前には、バイポーラトラ
ンジスタQ1のベース電位はほぼ“L"レベルにあり、NMOS
トランジスタMN7がオフ状態となっており、かつバイポ
ーラトランジスタQ2のベース電位は出力VOとほぼ同電位
である。この状態では、NMOSトランジスタMN8はオフ状
態となっている。次いで、バイポーラトランジスタQ1の
ベース電位はオン状態のPMOSトランジスタを介して電源
Vccに結合され、そのベース電位が立上がり、バイポー
ラトランジスタQ1がオン状態となり、出力VOが電源Vcc
より充電される。
“H"に立上がる場合には、入力VI1〜VI3のうちの少なく
とも１つが“L"である。この状態においては、PMOSトラ
ンジスタMP1〜MP3のうちの少なくとも１つがオン状態と
なる。出力VOの電位が立上がる前には、バイポーラトラ
ンジスタQ1のベース電位はほぼ“L"レベルにあり、NMOS
トランジスタMN7がオフ状態となっており、かつバイポ
ーラトランジスタQ2のベース電位は出力VOとほぼ同電位
である。この状態では、NMOSトランジスタMN8はオフ状
態となっている。次いで、バイポーラトランジスタQ1の
ベース電位はオン状態のPMOSトランジスタを介して電源
Vccに結合され、そのベース電位が立上がり、バイポー
ラトランジスタQ1がオン状態となり、出力VOが電源Vcc
より充電される。
一方このときNMOSトランジスタMN4〜MN6のうちの少なく
とも１つはオフ状態であり、かつバイポーラトランジス
タQ1のベース電位が立上がるとこれに応答してNMOSトラ
ンジスタMN7がオン状態となる。これにより、バイポー
ラトランジスタQ2のベース電位はオン状態のNMOSトラン
ジスタMN7を介して放電され、バイポーラトランジスタQ
2がオフ状態となる。これにより、出力VOはバイポーラ
トランジスタQ1により充電されて“H"レベルに立上が
る。
とも１つはオフ状態であり、かつバイポーラトランジス
タQ1のベース電位が立上がるとこれに応答してNMOSトラ
ンジスタMN7がオン状態となる。これにより、バイポー
ラトランジスタQ2のベース電位はオン状態のNMOSトラン
ジスタMN7を介して放電され、バイポーラトランジスタQ
2がオフ状態となる。これにより、出力VOはバイポーラ
トランジスタQ1により充電されて“H"レベルに立上が
る。
出力VOが“H"から“L"に立下がる場合には、入力VI1〜V
I3のすべてが“H"である。このとき、PMOSトランジスタ
MP1〜MP3のすべてはオフ状態であり、一方NMOSトランジ
スタMN4〜MN6のすべてがオン状態となる。これにより、
バイポーラトランジスタQ2のベース電位はこのオン状態
のNMOSトランジスタMN4〜MN6を介して出力VOから充電さ
れ、バイポーラトランジスタQ2のベース電位が立上が
る。これによりNMOSトランジスタMN8がオン状態とな
り、バイポーラトランジスタQ1のベース電位が立下が
り、トランジスタQ1がオフ状態となる。一方、バイポー
ラトランジスタQ2のベース電位が立上がることにより、
かつバイポーラトランジスタQ1のベース電位が立下がる
ことによりNMOSトランジスタMN7がオフ状態となる。こ
の結果、出力VOはオン状態のバイポーラトランジスタQ2
を介して放電され“L"に立下げられる。
I3のすべてが“H"である。このとき、PMOSトランジスタ
MP1〜MP3のすべてはオフ状態であり、一方NMOSトランジ
スタMN4〜MN6のすべてがオン状態となる。これにより、
バイポーラトランジスタQ2のベース電位はこのオン状態
のNMOSトランジスタMN4〜MN6を介して出力VOから充電さ
れ、バイポーラトランジスタQ2のベース電位が立上が
る。これによりNMOSトランジスタMN8がオン状態とな
り、バイポーラトランジスタQ1のベース電位が立下が
り、トランジスタQ1がオフ状態となる。一方、バイポー
ラトランジスタQ2のベース電位が立上がることにより、
かつバイポーラトランジスタQ1のベース電位が立下がる
ことによりNMOSトランジスタMN7がオフ状態となる。こ
の結果、出力VOはオン状態のバイポーラトランジスタQ2
を介して放電され“L"に立下げられる。
［発明が解決しようとする課題］ 上述の従来の第２のBiCMOS論理回路の構成の場合、バイ
ポーラトランジスタQ1のベース電荷引抜き用のトランジ
スタとしてはNMOSトランジスタMN8が１個もうけられて
いるだけであり、入力容量の低減および素子数の低減な
らびにレイアウト面積の低減が図られている。
ポーラトランジスタQ1のベース電荷引抜き用のトランジ
スタとしてはNMOSトランジスタMN8が１個もうけられて
いるだけであり、入力容量の低減および素子数の低減な
らびにレイアウト面積の低減が図られている。
しかしながら、出力VOが立下がる場合には、バイポーラ
トランジスタQ2のベース電位は出力VOよりもNMOSトラン
ジスタMN4〜MN6のオン抵抗分低い電位となり、NMOSトラ
ンジスタMN8は十分に深いオン状態とならない。このた
め、バイポーラトランジスタQ1のベース電位が立下がる
のに時間を要することになり、バイポーラトランジスタ
Q1およびNMOSトランジスタMN7がオフ状態となるのが遅
れることになり、その結果スイッチング速度が遅くなる
という問題が生じる。
トランジスタQ2のベース電位は出力VOよりもNMOSトラン
ジスタMN4〜MN6のオン抵抗分低い電位となり、NMOSトラ
ンジスタMN8は十分に深いオン状態とならない。このた
め、バイポーラトランジスタQ1のベース電位が立下がる
のに時間を要することになり、バイポーラトランジスタ
Q1およびNMOSトランジスタMN7がオフ状態となるのが遅
れることになり、その結果スイッチング速度が遅くなる
という問題が生じる。
また、バイポーラトランジスタQ1がオフ状態となるのが
遅れると、出力VOが立下がるのが遅くなる。この出力VO
の立下がりが遅くなる（すなわち立下がり時間が長くな
る）と、バイポーラトランジスタQ2のベース電位の立下
がりも遅れ、バイポーラトランジスタQ1とバイポーラト
ランジスタQ2とが同時にオン状態となる時間が長くな
る。この場合、電源Vccから電源VEEへ電流が流れること
になり、消費電力が大きくなるという問題が発生する。
このスイッチング速度の低下および消費電力の増大とい
う問題はNMOSトランジスタのしきい値電圧Vthが大き
く、かつ電源電圧VEEが小さいほど顕著となる。
遅れると、出力VOが立下がるのが遅くなる。この出力VO
の立下がりが遅くなる（すなわち立下がり時間が長くな
る）と、バイポーラトランジスタQ2のベース電位の立下
がりも遅れ、バイポーラトランジスタQ1とバイポーラト
ランジスタQ2とが同時にオン状態となる時間が長くな
る。この場合、電源Vccから電源VEEへ電流が流れること
になり、消費電力が大きくなるという問題が発生する。
このスイッチング速度の低下および消費電力の増大とい
う問題はNMOSトランジスタのしきい値電圧Vthが大き
く、かつ電源電圧VEEが小さいほど顕著となる。
それゆえ、本発明の目的は上述のような従来のBiMOS論
理回路の有する欠点を除去し、低入力容量でありかつ低
素子数および低レイアウト面積でかつ低消費電力のBiMO
S論理回路を提供することである。
理回路の有する欠点を除去し、低入力容量でありかつ低
素子数および低レイアウト面積でかつ低消費電力のBiMO
S論理回路を提供することである。
［課題を解決するための手段］ 請求項１に係るBiMOS論理回路は、第１の電源電位供給
ノードに結合される第１の導通端子と、出力端子に結合
される第２の導通端子と、制御端子とを有する第１のバ
イポーラトランジスタと、出力端子に結合される第１の
導通端子と、第２の電源電位供給ノードに結合される第
２の導通端子と、制御端子とを有する第２のバイポーラ
トランジスタと、第１の電源電位供給ノードと第１のバ
イポーラトランジスタの制御端子との間に接続され、第
１の入力信号に応答してオン・オフ状態となる第１の絶
縁ゲート型電界効果トランジスタと、第２のバイポーラ
トランジスタの第１の導通端子と制御端子との間に接続
され、第２の入力信号に応答してオン・オフ状態となる
第２の絶縁ゲート型電界効果トランジスタと、第２のバ
イポーラトランジスタの制御端子と第２の電源電位供給
ノードとの間に接続されるインピーダンス手段と、第１
のバイポーラトランジスタの制御端子と第２の電源電位
供給ノードとの間に接続され、その制御端子が前記第２
のバイポーラトランジスタの制御端子に接続する第３の
バイポーラトランジスタとを備える。
ノードに結合される第１の導通端子と、出力端子に結合
される第２の導通端子と、制御端子とを有する第１のバ
イポーラトランジスタと、出力端子に結合される第１の
導通端子と、第２の電源電位供給ノードに結合される第
２の導通端子と、制御端子とを有する第２のバイポーラ
トランジスタと、第１の電源電位供給ノードと第１のバ
イポーラトランジスタの制御端子との間に接続され、第
１の入力信号に応答してオン・オフ状態となる第１の絶
縁ゲート型電界効果トランジスタと、第２のバイポーラ
トランジスタの第１の導通端子と制御端子との間に接続
され、第２の入力信号に応答してオン・オフ状態となる
第２の絶縁ゲート型電界効果トランジスタと、第２のバ
イポーラトランジスタの制御端子と第２の電源電位供給
ノードとの間に接続されるインピーダンス手段と、第１
のバイポーラトランジスタの制御端子と第２の電源電位
供給ノードとの間に接続され、その制御端子が前記第２
のバイポーラトランジスタの制御端子に接続する第３の
バイポーラトランジスタとを備える。
請求項２に係るBiMOS論理回路は、請求項１に記載され
たインピーダンス手段が、その一方導通端子が第２のバ
イポーラトランジスタの制御端子に接続され、その他方
導通端子が第２の電源電位供給ノードに結合され、その
ゲートが第１のバイポーラトランジスタの制御端子に接
続される絶縁ゲート型電界効果トランジスタを備える。
この絶縁ゲート型電界効果トランジスタは第２の絶縁ゲ
ート型電界効果トランジスタと同一の導電型を備える。
たインピーダンス手段が、その一方導通端子が第２のバ
イポーラトランジスタの制御端子に接続され、その他方
導通端子が第２の電源電位供給ノードに結合され、その
ゲートが第１のバイポーラトランジスタの制御端子に接
続される絶縁ゲート型電界効果トランジスタを備える。
この絶縁ゲート型電界効果トランジスタは第２の絶縁ゲ
ート型電界効果トランジスタと同一の導電型を備える。
請求項３に係るBiMOS論理回路は、請求項１に記載のイ
ンピーダンス手段が、一方導通端子が第２のバイポーラ
トランジスタの制御端子に接続され、その他方導通端子
が第２の電源電位供給ノードに結合されかつそのゲート
が出力端子に接続される絶縁ゲート型電界効果トランジ
スタを備える。この絶縁ゲート型電界効果トランジスタ
は第２の絶縁ゲート型電界効果トランジスタと同一の導
電型を備える。
ンピーダンス手段が、一方導通端子が第２のバイポーラ
トランジスタの制御端子に接続され、その他方導通端子
が第２の電源電位供給ノードに結合されかつそのゲート
が出力端子に接続される絶縁ゲート型電界効果トランジ
スタを備える。この絶縁ゲート型電界効果トランジスタ
は第２の絶縁ゲート型電界効果トランジスタと同一の導
電型を備える。
請求項４に記載のBiMOS論理回路は、請求項１ないし３
のいずれかに記載の第３のバイポーラトランジスタが、
ショットキクランプバイポーラトランジスタで構成され
る。
のいずれかに記載の第３のバイポーラトランジスタが、
ショットキクランプバイポーラトランジスタで構成され
る。
請求項５に記載のBiMOS論理回路は、請求項１ないし４
のいずれかのBiMOS論理回路において、第１の絶縁ゲー
ト型電界効果トランジスタが第１の電源電位供給ノード
と第１のバイポーラトランジスタの制御端子との間に互
いに並列に接続され、各々に異なる入力信号が与えられ
る複数の絶縁ゲート型電界効果トランジスタを含み、か
つ第２の絶縁ゲート型電界効果トランジスタは出力端子
と第２のバイポーラトランジスタの制御端子との間に互
いに直列に接続され、各々に入力信号の互いに異なる信
号が与えられる複数の絶縁ゲート型電界効果トランジス
タを備える。
のいずれかのBiMOS論理回路において、第１の絶縁ゲー
ト型電界効果トランジスタが第１の電源電位供給ノード
と第１のバイポーラトランジスタの制御端子との間に互
いに並列に接続され、各々に異なる入力信号が与えられ
る複数の絶縁ゲート型電界効果トランジスタを含み、か
つ第２の絶縁ゲート型電界効果トランジスタは出力端子
と第２のバイポーラトランジスタの制御端子との間に互
いに直列に接続され、各々に入力信号の互いに異なる信
号が与えられる複数の絶縁ゲート型電界効果トランジス
タを備える。
請求項６に記載のBiMOS論理回路は、第１の電源電位供
給ノードに結合されるコレクタと、出力端子に結合され
るエミッタと、ベースとを有する第１のNPNバイポーラ
トランジスタと、この出力端子に結合されるコレクタ
と、第２の電源電位供給ノード結合されるエミッタと、
ベースとを有する第２のNPNバイポーラトランジスタ
と、第１のバイポーラトランジスタのベースに接続され
るコレクタと、第２の電源電位供給ノードに結合される
エミッタと、第２のバイポーラトランジスタのベースに
接続されるベースとを有する第３のNPNバイポーラトラ
ンジスタと、第１の電源電位供給ノードと第１のバイポ
ーラトランジスタのベースとの間に接続され、入力信号
に応答してオン・オフする少なくとも１個のＰチャネル
絶縁ゲート型電界効果トランジスタと、出力端子と第２
のNPNバイポーラトランジスタのベースとの間に接続さ
れ、入力信号に応答してオン・オフする少なくとも１個
のＮチャネル絶縁ゲート型電界効果トランジスタと、第
２のNPNバイポーラトランジスタのベースと第２の電源
電位供給ノードとの間に接続されるインピーダンス手段
とを備える。
給ノードに結合されるコレクタと、出力端子に結合され
るエミッタと、ベースとを有する第１のNPNバイポーラ
トランジスタと、この出力端子に結合されるコレクタ
と、第２の電源電位供給ノード結合されるエミッタと、
ベースとを有する第２のNPNバイポーラトランジスタ
と、第１のバイポーラトランジスタのベースに接続され
るコレクタと、第２の電源電位供給ノードに結合される
エミッタと、第２のバイポーラトランジスタのベースに
接続されるベースとを有する第３のNPNバイポーラトラ
ンジスタと、第１の電源電位供給ノードと第１のバイポ
ーラトランジスタのベースとの間に接続され、入力信号
に応答してオン・オフする少なくとも１個のＰチャネル
絶縁ゲート型電界効果トランジスタと、出力端子と第２
のNPNバイポーラトランジスタのベースとの間に接続さ
れ、入力信号に応答してオン・オフする少なくとも１個
のＮチャネル絶縁ゲート型電界効果トランジスタと、第
２のNPNバイポーラトランジスタのベースと第２の電源
電位供給ノードとの間に接続されるインピーダンス手段
とを備える。
［作用］ 請求項１ないし６に記載されるBiMOS論理回路において
は、出力端子充電用の第１のバイポーラトランジスタの
ベース電荷引抜用手段として第３のバイポーラトランジ
スタを用いて、この第３のバイポーラトランジスタのベ
ースを出力端子放電用の第２のバイポーラトランジスタ
のベースに接続している。したがって、第３のバイポー
ラトランジスタは、その制御端子が第２のバイポーラト
ランジスタの制御端子に接続されており、この第２のバ
イポーラトランジスタの制御端子電位が不十分にしか立
上がらない場合においても十分にオン状態となり、高速
で第１のバイポーラトランジスタの制御端子電位を放電
し、第１のバイポーラトランジスタをオフ状態とする。
これにより第１および第２のバイポーラトランジスタが
ともにオン状態となる時間が極小にされる。
は、出力端子充電用の第１のバイポーラトランジスタの
ベース電荷引抜用手段として第３のバイポーラトランジ
スタを用いて、この第３のバイポーラトランジスタのベ
ースを出力端子放電用の第２のバイポーラトランジスタ
のベースに接続している。したがって、第３のバイポー
ラトランジスタは、その制御端子が第２のバイポーラト
ランジスタの制御端子に接続されており、この第２のバ
イポーラトランジスタの制御端子電位が不十分にしか立
上がらない場合においても十分にオン状態となり、高速
で第１のバイポーラトランジスタの制御端子電位を放電
し、第１のバイポーラトランジスタをオフ状態とする。
これにより第１および第２のバイポーラトランジスタが
ともにオン状態となる時間が極小にされる。
また請求項２の発明に従えば、インピーダンス手段を絶
縁ゲート型電界効果トランジスタで構成しているため、
第１のバイポーラトランジスタの導通時に第２のバイポ
ーラトランジスタのベース蓄積電荷を高速で放電するこ
とができるとともに、第２のバイポーラトランジスタ導
通時にそのベース電位を高速で充電することができ、第
２のバイポーラトランジスタを高速でスイッチング動作
させることができる。
縁ゲート型電界効果トランジスタで構成しているため、
第１のバイポーラトランジスタの導通時に第２のバイポ
ーラトランジスタのベース蓄積電荷を高速で放電するこ
とができるとともに、第２のバイポーラトランジスタ導
通時にそのベース電位を高速で充電することができ、第
２のバイポーラトランジスタを高速でスイッチング動作
させることができる。
請求項３に係る発明に従えば、インピーダンス手段がそ
の出力端子の電位に応じてオン・オフする絶縁ゲート型
電界効果トランジスタにより構成されており、出力端子
の電位に応じて第２のバイポーラトランジスタのオン・
オフを確実に制御することができ、第２のバイポーラト
ランジスタのスイッチング速度を大幅に改善することが
できる。
の出力端子の電位に応じてオン・オフする絶縁ゲート型
電界効果トランジスタにより構成されており、出力端子
の電位に応じて第２のバイポーラトランジスタのオン・
オフを確実に制御することができ、第２のバイポーラト
ランジスタのスイッチング速度を大幅に改善することが
できる。
請求項４に係る発明では、第３のバイポーラトランジス
タがショットキクランプバイポーラトランジスタで構成
されており、その高速動作性により、第１のバイポーラ
トランジスタのベース電荷を高速で引抜くことができ
る。
タがショットキクランプバイポーラトランジスタで構成
されており、その高速動作性により、第１のバイポーラ
トランジスタのベース電荷を高速で引抜くことができ
る。
請求項５に係る発明に従えば、第１および第２の絶縁ゲ
ート型電界効果トランジスタがそれぞれ複数の絶縁ゲー
ト型電界効果トランジスタで構成されており、高速動作
する多入力NAND回路を実現することができる。
ート型電界効果トランジスタがそれぞれ複数の絶縁ゲー
ト型電界効果トランジスタで構成されており、高速動作
する多入力NAND回路を実現することができる。
請求項６に係る発明に従えば、出力端子を充電するNPN
バイポーラトランジスタのベース蓄積電荷が高速で第３
のNPNバイポーラトランジスタにより放電されて高速動
作するBiMOS論理回路を得ることができる。またインピ
ーダンス手段により、第２のNPNバイポーラトランジス
タのベースを高速で充放電することができ、高速で第２
のNPNバイポーラトランジスタをスイッチング動作させ
ることができる。
バイポーラトランジスタのベース蓄積電荷が高速で第３
のNPNバイポーラトランジスタにより放電されて高速動
作するBiMOS論理回路を得ることができる。またインピ
ーダンス手段により、第２のNPNバイポーラトランジス
タのベースを高速で充放電することができ、高速で第２
のNPNバイポーラトランジスタをスイッチング動作させ
ることができる。
［発明の実施例］ 第１図にこの発明の一実施例であるBiCMOS論理回路の構
成を示す。第１図においては３入力NAND回路の場合が一
例として示される。第１図において、第８図に示す論理
回路と対応する部分には同一の参照番号が付されてい
る。
成を示す。第１図においては３入力NAND回路の場合が一
例として示される。第１図において、第８図に示す論理
回路と対応する部分には同一の参照番号が付されてい
る。
第１図を参照してこの発明の一実施例であるBiCMOS論理
回路は、出力V0駆動用のバイポーラトランジスタQ1のベ
ースと電源VEEとの間に配設された第３のNPNバイポーラ
トランジスタQ3を含む。バイポーラトランジスタQ3のコ
レクタがバイポーラトランジスタQ1のベースに接続さ
れ、そのエミッタが電源電位VEEに接続され、そのベー
スは第２のバイポーラトランジスタQ2のベースに接続さ
れる。他の構成は第８図に示す構成と同様である。次に
動作について説明する。
回路は、出力V0駆動用のバイポーラトランジスタQ1のベ
ースと電源VEEとの間に配設された第３のNPNバイポーラ
トランジスタQ3を含む。バイポーラトランジスタQ3のコ
レクタがバイポーラトランジスタQ1のベースに接続さ
れ、そのエミッタが電源電位VEEに接続され、そのベー
スは第２のバイポーラトランジスタQ2のベースに接続さ
れる。他の構成は第８図に示す構成と同様である。次に
動作について説明する。
出力V0が立上がる場合には入力VI1〜VI3のうちの少なく
とも１つが“L"である。このとき、PMOSトランジスタMP
1〜MP3のうちの少なくとも１つがオン状態となり、一方
NMOSトランジスタMN4〜MN6のうち少なくとも１つがオフ
状態となる。出力V0が立上がる前においては、NMOSトラ
ンジスタMN4〜MN6の機能により、バイポーラトランジス
タQ2のベース電位は出力V0とほぼ同一電位である。これ
により、バイポーラトランジスタQ3はオフ状態となって
いる。次いで、オン状態のPMOSトランジスタを介してバ
イポーラトランジスタQ1のベースが電源Vccより充電さ
れこのベース電位が立上がる。このバイポーラトランジ
スタQ1のベース電位がNMOSトランジスタMN7のしきい値
電圧を越えると、インピーダンス手段として機能するNM
OSトランジスタMN7がオン状態となり、バイポーラトラ
ンジスタQ2のベース電位が放電される。これにより、バ
イポーラトランジスタQ1はオン状態、バイポーラトラン
ジスタQ2はオフ状態となる。この結果、出力V0はオン状
態のバイポーラトランジスタQ1を介して高速で充電さ
れ、その電位が急速に立上がる。
とも１つが“L"である。このとき、PMOSトランジスタMP
1〜MP3のうちの少なくとも１つがオン状態となり、一方
NMOSトランジスタMN4〜MN6のうち少なくとも１つがオフ
状態となる。出力V0が立上がる前においては、NMOSトラ
ンジスタMN4〜MN6の機能により、バイポーラトランジス
タQ2のベース電位は出力V0とほぼ同一電位である。これ
により、バイポーラトランジスタQ3はオフ状態となって
いる。次いで、オン状態のPMOSトランジスタを介してバ
イポーラトランジスタQ1のベースが電源Vccより充電さ
れこのベース電位が立上がる。このバイポーラトランジ
スタQ1のベース電位がNMOSトランジスタMN7のしきい値
電圧を越えると、インピーダンス手段として機能するNM
OSトランジスタMN7がオン状態となり、バイポーラトラ
ンジスタQ2のベース電位が放電される。これにより、バ
イポーラトランジスタQ1はオン状態、バイポーラトラン
ジスタQ2はオフ状態となる。この結果、出力V0はオン状
態のバイポーラトランジスタQ1を介して高速で充電さ
れ、その電位が急速に立上がる。
出力VOが立下がる場合には、入力VI1〜VI3のすべてが
“H"である。このとき、PMOSトランジスタMP1〜MP3のす
べてがオン状態であり、NMOSトランジスタMN4〜MN6のす
べてがオン状態である。この場合、バイポーラトランジ
スタQ2のベース電位はオン状態のNMOSトランジスタMN4
〜MN6を介して出力V0から充電されて立上がり、バイポ
ーラトランジスタQ2およびバイポーラトランジスタQ3が
オン状態となる。これにより、バイポーラトランジスタ
Q1のベース電位がオン状態のバイポーラトランジスタQ3
により放電されてそのベース電位が立下がり、バイポー
ラトランジスタQ1はオフ状態となる。この結果、出力V0
がオン状態のバイポーラトランジスタQ2を介して放電さ
れ急速に立下げられる。
“H"である。このとき、PMOSトランジスタMP1〜MP3のす
べてがオン状態であり、NMOSトランジスタMN4〜MN6のす
べてがオン状態である。この場合、バイポーラトランジ
スタQ2のベース電位はオン状態のNMOSトランジスタMN4
〜MN6を介して出力V0から充電されて立上がり、バイポ
ーラトランジスタQ2およびバイポーラトランジスタQ3が
オン状態となる。これにより、バイポーラトランジスタ
Q1のベース電位がオン状態のバイポーラトランジスタQ3
により放電されてそのベース電位が立下がり、バイポー
ラトランジスタQ1はオフ状態となる。この結果、出力V0
がオン状態のバイポーラトランジスタQ2を介して放電さ
れ急速に立下げられる。
上述のようにバイポーラトランジスタQ1のベース電荷引
抜き用トランジスタQ3のベースを入力端子ではなくバイ
ポーラトランジスタQ2のベースに接続することにより、
入力容量を低減することが可能となる。これにより、多
入力論理回路の場合においてもバイポーラトランジスタ
Q1のベース電荷引抜き用トランジスタを１素子で構成す
ることが可能となり、BiCMOS論理回路の素子数およびレ
イアウト面積を低減することが可能となり、高集積化に
適したBiCMOS論理回路を得ることができる。
抜き用トランジスタQ3のベースを入力端子ではなくバイ
ポーラトランジスタQ2のベースに接続することにより、
入力容量を低減することが可能となる。これにより、多
入力論理回路の場合においてもバイポーラトランジスタ
Q1のベース電荷引抜き用トランジスタを１素子で構成す
ることが可能となり、BiCMOS論理回路の素子数およびレ
イアウト面積を低減することが可能となり、高集積化に
適したBiCMOS論理回路を得ることができる。
また、バイポーラトランジスタQ1のベース電荷引抜き用
トランジスタをバイポーラトランジスタを用いて構成し
たため、出力V0が立下がる場合、バイポーラトランジス
タQ2のベース電位の振幅が小さくても、バイポーラトラ
ンジスタQ1のベース電荷引抜き用トランジスタQ3は十分
にオン状態となり、バイポーラトランジスタQ1およびNM
OSトランジスタMN7をオフ状態とすることができる。こ
れにより、バイポーラトランジスタQ1およびQ2が同時に
オン状態となる時間を最小にすることが可能となり、Bi
CMOS論理回路の消費電力を低減することが可能となる。
トランジスタをバイポーラトランジスタを用いて構成し
たため、出力V0が立下がる場合、バイポーラトランジス
タQ2のベース電位の振幅が小さくても、バイポーラトラ
ンジスタQ1のベース電荷引抜き用トランジスタQ3は十分
にオン状態となり、バイポーラトランジスタQ1およびNM
OSトランジスタMN7をオフ状態とすることができる。こ
れにより、バイポーラトランジスタQ1およびQ2が同時に
オン状態となる時間を最小にすることが可能となり、Bi
CMOS論理回路の消費電力を低減することが可能となる。
第２図にこの発明の他の実施例であるBiCMOS論理回路の
構成を示す。第２図に示す構成においては、出力駆動用
バイポーラトランジスタQ1のベース電荷引抜き用にショ
ットキークランプ型NPNバイポーラトランジスタQ4が用
いられる。このショットキークランプ型NPNバイポーラ
トランジスタQ4のベースはバイポーラトランジスタQ2の
ベースに接続される。この構成においてもショットキー
クランプ型バイポーラトランジスタQ4により高速でバイ
ポーラトランジスタQ1のベース電荷を引抜くことがで
き、第１図に示す回路構成と同様の効果を得ることがで
きる。
構成を示す。第２図に示す構成においては、出力駆動用
バイポーラトランジスタQ1のベース電荷引抜き用にショ
ットキークランプ型NPNバイポーラトランジスタQ4が用
いられる。このショットキークランプ型NPNバイポーラ
トランジスタQ4のベースはバイポーラトランジスタQ2の
ベースに接続される。この構成においてもショットキー
クランプ型バイポーラトランジスタQ4により高速でバイ
ポーラトランジスタQ1のベース電荷を引抜くことがで
き、第１図に示す回路構成と同様の効果を得ることがで
きる。
第３図にこの発明のさらに他の実施例であるBiCMOS論理
回路の構成を示す。この第３図に示すBiCMOS論理回路に
おいては、バイポーラトランジスタQ2のベース電荷引抜
き用NMOSトランジスタMN7のゲートが出力V0に接続され
る。第３図に示す構成において、ベース−エミッタ間の
バイアスを与えるインピーダンス手段として機能するNM
OSトランジスタMN7は、出力V0がそのしきい値電圧Vthを
越えるとオン状態となり、バイポーラトランジスタQ2の
ベース電荷を引抜く。これにより、バイポーラトランジ
スタQ2がオフ状態となると、出力V0が高速でオン状態の
バイポーラトランジスタQ1を介して充電され、この出力
V0の立上がりにより、NMOSトランジスタMN7はより深く
オン状態となり、より深くバイポーラトランジスタQ2を
オフ状態とする。これにより高速で出力V0の立上げを行
なうことが可能となり、かつバイポーラトランジスタQ
1,Q2が同時にオン状態となる時間を低減することがで
き、電源Vccから電源VEEへ流れる電流を低減することが
できる。
回路の構成を示す。この第３図に示すBiCMOS論理回路に
おいては、バイポーラトランジスタQ2のベース電荷引抜
き用NMOSトランジスタMN7のゲートが出力V0に接続され
る。第３図に示す構成において、ベース−エミッタ間の
バイアスを与えるインピーダンス手段として機能するNM
OSトランジスタMN7は、出力V0がそのしきい値電圧Vthを
越えるとオン状態となり、バイポーラトランジスタQ2の
ベース電荷を引抜く。これにより、バイポーラトランジ
スタQ2がオフ状態となると、出力V0が高速でオン状態の
バイポーラトランジスタQ1を介して充電され、この出力
V0の立上がりにより、NMOSトランジスタMN7はより深く
オン状態となり、より深くバイポーラトランジスタQ2を
オフ状態とする。これにより高速で出力V0の立上げを行
なうことが可能となり、かつバイポーラトランジスタQ
1,Q2が同時にオン状態となる時間を低減することがで
き、電源Vccから電源VEEへ流れる電流を低減することが
できる。
出力VOが立下がる場合には、NMOSトランジスタMN4〜MN6
がすべてオン状態であり、バイポーラトランジスタQ2の
ベース電位は出力V0からの充電により立上がる。このバ
イポーラトランジスタQ2のベース電位の立上がりによ
り、バイポーラトランジスタQ3がオン状態となり、高速
でバイポーラトランジスタQ1をオフ状態とする。出力V0
がバイポーラトランジスタQ2の放電により立下がり、NM
OSトランジスタMN7のしきい値電圧より小さくなると、N
MOSトランジスタMN7がオフ状態となる。このとき、NMOS
トランジスタMN7の一方導通端子には出力V0よりNMOSト
ランジスタMN4〜MN6のオン抵抗を介した電圧が印加さ
れ、かつ他方導通端子は電源VEEに接続されている。し
たがって、このNMOSトランジスタMN7のソース−ゲート
間電圧がそのしきい値電圧よりも大きい間はNMOSトラン
ジスタMN7はオン状態でありバイポーラトランジスタQ2
のベース電荷を引抜き、これにより確実にバイポーラト
ランジスタQ2をオフさせることになる。しかしながら、
NMOSトランジスタMN7のソース−ゲート間電圧がバイポ
ーラトランジスタQ2のベース−エミッタ電圧よりも高け
れば、バイポーラトランジスタQ2はオン状態を維持し出
力V0の放電を持続する。
がすべてオン状態であり、バイポーラトランジスタQ2の
ベース電位は出力V0からの充電により立上がる。このバ
イポーラトランジスタQ2のベース電位の立上がりによ
り、バイポーラトランジスタQ3がオン状態となり、高速
でバイポーラトランジスタQ1をオフ状態とする。出力V0
がバイポーラトランジスタQ2の放電により立下がり、NM
OSトランジスタMN7のしきい値電圧より小さくなると、N
MOSトランジスタMN7がオフ状態となる。このとき、NMOS
トランジスタMN7の一方導通端子には出力V0よりNMOSト
ランジスタMN4〜MN6のオン抵抗を介した電圧が印加さ
れ、かつ他方導通端子は電源VEEに接続されている。し
たがって、このNMOSトランジスタMN7のソース−ゲート
間電圧がそのしきい値電圧よりも大きい間はNMOSトラン
ジスタMN7はオン状態でありバイポーラトランジスタQ2
のベース電荷を引抜き、これにより確実にバイポーラト
ランジスタQ2をオフさせることになる。しかしながら、
NMOSトランジスタMN7のソース−ゲート間電圧がバイポ
ーラトランジスタQ2のベース−エミッタ電圧よりも高け
れば、バイポーラトランジスタQ2はオン状態を維持し出
力V0の放電を持続する。
第４図にこの発明のさらに他の実施例であるBiCMOS論理
回路の構成を示す。第４図に示す構成においてはバイポ
ーラトランジスタQ2のベース−エミッタ間バイアス用イ
ンピーダンス手段として抵抗R1を用いたものである。す
なわち抵抗R1がバイポーラトランジスタQ2のベースと電
源VEEとの間に接続される。この構成においても、出力V
0の立上げ／立下げは第１図に示す回路構成と同様であ
り、高速でバイポーラトランジスタQ1,Q2をオン／オフ
させることができ、この電源Vccから電源VEEへ流れる貫
通電流を最小にすることができ、スイッチング速度を損
なうことなく低消費電力で論理動作を行なわせることが
できる。
回路の構成を示す。第４図に示す構成においてはバイポ
ーラトランジスタQ2のベース−エミッタ間バイアス用イ
ンピーダンス手段として抵抗R1を用いたものである。す
なわち抵抗R1がバイポーラトランジスタQ2のベースと電
源VEEとの間に接続される。この構成においても、出力V
0の立上げ／立下げは第１図に示す回路構成と同様であ
り、高速でバイポーラトランジスタQ1,Q2をオン／オフ
させることができ、この電源Vccから電源VEEへ流れる貫
通電流を最小にすることができ、スイッチング速度を損
なうことなく低消費電力で論理動作を行なわせることが
できる。
次にこの発明によるBiCMOS論理回路と従来のBiCMOS論理
回路との動作特性について具体的に比較する。
回路との動作特性について具体的に比較する。
今、第5A図に示すCMOSインバータ回路を用いて第5B図に
示す従来のBiCMOS論理回路と第5C図に示すこの発明によ
るBiCMOS論理回路を駆動した場合を想定する。ここで第
5A図においてCMOSインバータは、相補接続されたPMOSト
ランジスタMP20とNMOSトランジスタMN20とから構成され
る。このインバータ出力によりBiCMOS論理回路への入力
信号VIが与えられる。
示す従来のBiCMOS論理回路と第5C図に示すこの発明によ
るBiCMOS論理回路を駆動した場合を想定する。ここで第
5A図においてCMOSインバータは、相補接続されたPMOSト
ランジスタMP20とNMOSトランジスタMN20とから構成され
る。このインバータ出力によりBiCMOS論理回路への入力
信号VIが与えられる。
第5B図に示す従来のBiCMOS論理回路はインバータを構成
しており、出力端子204を駆動するための第１および第
２のバイポーラトランジスタQ1,Q2と、入力端子202から
の入力信号を受けるPMOSトランジスタMP10およびNMOSト
ランジスタMN12と、バイポーラトランジスタQ1のベース
電荷引抜き用NMOSトランジスタMN11と、バイポーラトラ
ンジスタQ2のベースバイアス用のNMOSトランジスタMN13
とを含む。トランジスタMP10およびMN12のゲートへ入力
端子202を介して第5A図のインバータからの出力信号が
与えられる。NMOSトランジスタMN11のゲートがバイポー
ラトランジスタQ2のベースに接続される。NMOSトランジ
スタMN13のゲートがバイポーラトランジスタQ1のベース
に接続される。
しており、出力端子204を駆動するための第１および第
２のバイポーラトランジスタQ1,Q2と、入力端子202から
の入力信号を受けるPMOSトランジスタMP10およびNMOSト
ランジスタMN12と、バイポーラトランジスタQ1のベース
電荷引抜き用NMOSトランジスタMN11と、バイポーラトラ
ンジスタQ2のベースバイアス用のNMOSトランジスタMN13
とを含む。トランジスタMP10およびMN12のゲートへ入力
端子202を介して第5A図のインバータからの出力信号が
与えられる。NMOSトランジスタMN11のゲートがバイポー
ラトランジスタQ2のベースに接続される。NMOSトランジ
スタMN13のゲートがバイポーラトランジスタQ1のベース
に接続される。
この比較対象となるこの発明によるBiCMOS論理回路は第
5C図に示すように、出力トランジスタQ1,Q2と、入力端
子302を介して伝達される信号VIをそれぞれゲートに受
けるPMOSトランジスタMP10およびNMOSトランジスタMN12
と、バイポーラトランジスタQ1のベース電荷引抜き用の
バイポーラトランジスタQ3とバイポーラトランジスタQ2
のベースバイアス用のインピーダンスとなるNMOSトラン
ジスタMN13とを含む。バイポーラトランジスタQ3のベー
スがバイポーラトランジスタQ2のベースに接続される。
NMOSトランジスタMN13のゲートがバイポーラトランジス
タQ1のベースに接続される。
5C図に示すように、出力トランジスタQ1,Q2と、入力端
子302を介して伝達される信号VIをそれぞれゲートに受
けるPMOSトランジスタMP10およびNMOSトランジスタMN12
と、バイポーラトランジスタQ1のベース電荷引抜き用の
バイポーラトランジスタQ3とバイポーラトランジスタQ2
のベースバイアス用のインピーダンスとなるNMOSトラン
ジスタMN13とを含む。バイポーラトランジスタQ3のベー
スがバイポーラトランジスタQ2のベースに接続される。
NMOSトランジスタMN13のゲートがバイポーラトランジス
タQ1のベースに接続される。
第6A図および第6B図にこの第5A図ないし第5C図の回路を
動作させたときの各ノードにおける電位波形を示す。こ
こで、第6A図は出力端子の立下がり時の動作波形を、第
6B図は出力の立下がり時の動作波形をそれぞれシミュレ
ーションにより求めた結果を示す図である。
動作させたときの各ノードにおける電位波形を示す。こ
こで、第6A図は出力端子の立下がり時の動作波形を、第
6B図は出力の立下がり時の動作波形をそれぞれシミュレ
ーションにより求めた結果を示す図である。
上述のシミュレーションにおいては以下のパラメータが
用いられる。
用いられる。
PMOSトランジスタのゲート長Ｌはすべて1.2μｍであ
り、NMOSトランジスタのゲートＬはすべて1.0μｍに固
定される。PMOSトランジスタMP20のゲート幅は10μｍ
に、NMOSトランジスタMN20のゲート幅は５μｍに設定さ
れる。PMOSトランジスタMP10のゲート幅は30μｍに設定
される。NMOSトランジスタMN11、MN12およびMN13のゲー
ト幅はそれぞれ15μｍ、30μｍおよび５μｍに設定され
る。
り、NMOSトランジスタのゲートＬはすべて1.0μｍに固
定される。PMOSトランジスタMP20のゲート幅は10μｍ
に、NMOSトランジスタMN20のゲート幅は５μｍに設定さ
れる。PMOSトランジスタMP10のゲート幅は30μｍに設定
される。NMOSトランジスタMN11、MN12およびMN13のゲー
ト幅はそれぞれ15μｍ、30μｍおよび５μｍに設定され
る。
バイポーラトランジスタQ1のエミッタサイズは１×12μ
m2に、バイポーラトランジスタQ2のエミッタサイズは１
×10μm2に、バイポーラトランジスタQ3のエミッタサイ
ズは１×２μm2に設定される。
m2に、バイポーラトランジスタQ2のエミッタサイズは１
×10μm2に、バイポーラトランジスタQ3のエミッタサイ
ズは１×２μm2に設定される。
電源VEEは−4.5Vに設定され、他方電源Vccは0Vに設定さ
れる。
れる。
また、第6A図および第6B図において各曲線にされた符号
は各ノードにおける信号波形を示している。
は各ノードにおける信号波形を示している。
まず第6A図を参照して出力の立下がり動作について説明
する。従来のBiCMOS論理回路においてノード205（バイ
ポーラトランジスタQ2のベース）は1V程度しかその電位
が上昇せず、またその電位上昇時間も短い。これによ
り、NMOSトランジスタMN11はノード203（バイポーラト
ランジスタQ1のベース）を十分に立下げる前にオフ状態
となってしまう。このためにバイポーラトランジスタQ1
がオフ状態となるのが遅れ、応じて出力ノード204の立
下がりが遅くなる。また、出力ノード204の立下がりが
遅くなるため、ノード205の電位の立下がりも遅くな
り、バイポーラトランジスタQ1とバイポーラトランジス
タQ2が同時にオン状態となる時間が長くなる。この状態
はスイッチング速度の点でも消費電力の点でも大きな欠
点となる。この傾向はMOSトランジスタのしきい値電圧V
thが大きく電源電圧VEEが小さいほど顕著となる。
する。従来のBiCMOS論理回路においてノード205（バイ
ポーラトランジスタQ2のベース）は1V程度しかその電位
が上昇せず、またその電位上昇時間も短い。これによ
り、NMOSトランジスタMN11はノード203（バイポーラト
ランジスタQ1のベース）を十分に立下げる前にオフ状態
となってしまう。このためにバイポーラトランジスタQ1
がオフ状態となるのが遅れ、応じて出力ノード204の立
下がりが遅くなる。また、出力ノード204の立下がりが
遅くなるため、ノード205の電位の立下がりも遅くな
り、バイポーラトランジスタQ1とバイポーラトランジス
タQ2が同時にオン状態となる時間が長くなる。この状態
はスイッチング速度の点でも消費電力の点でも大きな欠
点となる。この傾向はMOSトランジスタのしきい値電圧V
thが大きく電源電圧VEEが小さいほど顕著となる。
一方この発明によるBiCMOS論理回路においてはノード30
5（バイポーラトランジスタQ2のベース）は従来例と同
様に1V程度しか上昇しないが、バイポーラトランジスタ
Q3をオンさせるには十分な値であり、ノード303（バイ
ポーラトランジスタQ1のベース）を急速に放電しその電
位を立下げることができる。これによりバイポーラトラ
ンジスタQ1は高速でオフ状態となり、一方、出力ノード
304はオン状態のバイポーラトランジスタQ2を介して高
速で立下げられる。この構成によればバイポーラトラン
ジスタQ3は低いベース電圧であっても十分にオン状態と
なり、かつその電荷の駆動能力も大きいため、高速でノ
ード303を放電する。また、MOSトランジスタのしきい値
電圧Vthが大きくかつ電源電圧VEEが小さく、ノード305
における電圧振幅が小さくても、バイポーラトランジス
タQ3は確実にオン状態となり、この回路は安定に動作す
ることができる。また第6A図に示されるように、ノード
303の電位は十分に立下げられているため、確実にバイ
ポーラトランジスタQ1をオフ状態とすることができ、消
費電流を低減することができる。一方、従来のBiCMOS論
理回路においてはノード203の電位は約−2.8V程度にし
か立下がらず、バイポーラトランジスタQ1を確実にオフ
状態とすることはできずバイポーラトランジスタQ1は浅
いオン状態となっている。
5（バイポーラトランジスタQ2のベース）は従来例と同
様に1V程度しか上昇しないが、バイポーラトランジスタ
Q3をオンさせるには十分な値であり、ノード303（バイ
ポーラトランジスタQ1のベース）を急速に放電しその電
位を立下げることができる。これによりバイポーラトラ
ンジスタQ1は高速でオフ状態となり、一方、出力ノード
304はオン状態のバイポーラトランジスタQ2を介して高
速で立下げられる。この構成によればバイポーラトラン
ジスタQ3は低いベース電圧であっても十分にオン状態と
なり、かつその電荷の駆動能力も大きいため、高速でノ
ード303を放電する。また、MOSトランジスタのしきい値
電圧Vthが大きくかつ電源電圧VEEが小さく、ノード305
における電圧振幅が小さくても、バイポーラトランジス
タQ3は確実にオン状態となり、この回路は安定に動作す
ることができる。また第6A図に示されるように、ノード
303の電位は十分に立下げられているため、確実にバイ
ポーラトランジスタQ1をオフ状態とすることができ、消
費電流を低減することができる。一方、従来のBiCMOS論
理回路においてはノード203の電位は約−2.8V程度にし
か立下がらず、バイポーラトランジスタQ1を確実にオフ
状態とすることはできずバイポーラトランジスタQ1は浅
いオン状態となっている。
次に第6B図を参照して出力電位を立下げる場合の動作に
ついて説明する。従来のBiCMOS論理回路においてはノー
ド203およびノード205が十分に立下げられる前に入力ノ
ード202が立下がっているため、出力ノード204の立下が
りは比較的早い。しかしながら、ノード205の電位が十
分に立下がるまでは、バイポーラトランジスタQ1,Q2が
ともにオン状態（浅いオン状態）となっている時間が存
在し、これにより消費電流がこの時間増大することにな
る。
ついて説明する。従来のBiCMOS論理回路においてはノー
ド203およびノード205が十分に立下げられる前に入力ノ
ード202が立下がっているため、出力ノード204の立下が
りは比較的早い。しかしながら、ノード205の電位が十
分に立下がるまでは、バイポーラトランジスタQ1,Q2が
ともにオン状態（浅いオン状態）となっている時間が存
在し、これにより消費電流がこの時間増大することにな
る。
一方、本発明のBiCMOS論理回路においては、ノード303
の電位は十分に立下げられているためバイポーラトラン
ジスタQ1は確実にオフ状態となっており、かつノード30
5の電位も従来例に比べて十分に低く設定されているた
め、従来例に比べて消費電流は大幅に低減されている。
ただこの場合、出力ノードの立下がりは、ノード303が
そのレベルが十分に立下げられているために従来例に比
べて少し遅くなる。しかしながら、出力の立下がり時間
が少し遅くなるものの、出力用トランジスタQ1,Q2のベ
ース電位は十分に立下げることが可能となり、確実にバ
イポーラトランジスタをオフ状態とすることができるた
め消費電力を従来例に比べて大幅に低減するという顕著
な効果を得ることができる。
の電位は十分に立下げられているためバイポーラトラン
ジスタQ1は確実にオフ状態となっており、かつノード30
5の電位も従来例に比べて十分に低く設定されているた
め、従来例に比べて消費電流は大幅に低減されている。
ただこの場合、出力ノードの立下がりは、ノード303が
そのレベルが十分に立下げられているために従来例に比
べて少し遅くなる。しかしながら、出力の立下がり時間
が少し遅くなるものの、出力用トランジスタQ1,Q2のベ
ース電位は十分に立下げることが可能となり、確実にバ
イポーラトランジスタをオフ状態とすることができるた
め消費電力を従来例に比べて大幅に低減するという顕著
な効果を得ることができる。
第5D図に示すように、バイポーラトランジスタQ2のベー
スバイアス用のインピーダンス手段として抵抗R1を用
い、この抵抗R1の抵抗値として5KΩを用いた場合には、
ほぼ第5C図に示すBiCMOS論理回路と同様の動作波形図が
得られる。
スバイアス用のインピーダンス手段として抵抗R1を用
い、この抵抗R1の抵抗値として5KΩを用いた場合には、
ほぼ第5C図に示すBiCMOS論理回路と同様の動作波形図が
得られる。
上述のシミュレーション結果から明らかなように、本発
明のBiCMOS論理回路によれば、大幅に従来装置に比べて
消費電力を低減することが可能となる。
明のBiCMOS論理回路によれば、大幅に従来装置に比べて
消費電力を低減することが可能となる。
なお上記実施例においては３入力NAND回路およびインバ
ータ回路の場合について説明したが、もちろんこの発明
による論理回路はこれに限定されるものではなく、入力
数は他の数であってもよく、また論理回路としては、NO
R回路などの他の論理回路であっても上記実施例と同様
の効果を得ることができる。
ータ回路の場合について説明したが、もちろんこの発明
による論理回路はこれに限定されるものではなく、入力
数は他の数であってもよく、また論理回路としては、NO
R回路などの他の論理回路であっても上記実施例と同様
の効果を得ることができる。
［発明の効果］ 以上のように請求項１ないし６の発明によれば出力用の
第１および第２のバイポーラトランジスタを含むBiMOS
回路において、第１のバイポーラトランジスタのベース
電荷引抜き用にバイポーラトランジスタを用い、このバ
イポーラトランジスタのベースを第２のバイポーラトラ
ンジスタのベースに接続するように構成したので、入力
容量が小さく、かつ少ない素子数、少ないレイアウト面
積で、かつ高速かつ低消費電力の多入力論理回路を実現
することのできるBiCMOS論理回路を得ることができる。
またインピーダンス手段に第１のバイポーラトランジス
タのオン・オフに応じてオン・オフする絶縁ゲート型電
界効果トランジスタを用いることにより、高速で第２の
バイポーラトランジスタのベースを充放電することがで
き、高速で動作させることができる。さらに、このイン
ピーダンス手段に出力端子の電位に応答してオン・オフ
する絶縁ゲート型電界効果トランジスタを用いることに
より、出力端子の電位に応じて高速で第２のバイポーラ
トランジスタのベース電位を充放電することができ、高
速で第２のバイポーラトランジスタをスイッチング動作
させることができる。
第１および第２のバイポーラトランジスタを含むBiMOS
回路において、第１のバイポーラトランジスタのベース
電荷引抜き用にバイポーラトランジスタを用い、このバ
イポーラトランジスタのベースを第２のバイポーラトラ
ンジスタのベースに接続するように構成したので、入力
容量が小さく、かつ少ない素子数、少ないレイアウト面
積で、かつ高速かつ低消費電力の多入力論理回路を実現
することのできるBiCMOS論理回路を得ることができる。
またインピーダンス手段に第１のバイポーラトランジス
タのオン・オフに応じてオン・オフする絶縁ゲート型電
界効果トランジスタを用いることにより、高速で第２の
バイポーラトランジスタのベースを充放電することがで
き、高速で動作させることができる。さらに、このイン
ピーダンス手段に出力端子の電位に応答してオン・オフ
する絶縁ゲート型電界効果トランジスタを用いることに
より、出力端子の電位に応じて高速で第２のバイポーラ
トランジスタのベース電位を充放電することができ、高
速で第２のバイポーラトランジスタをスイッチング動作
させることができる。
さらに、第３のバイポーラトランジスタにショットキク
ランプバイポーラトランジスタを用いたため、高速で第
１のバイポーラトランジスタのベース電荷を引抜くこと
ができる。さらに第１および第２の絶縁ゲート型電界効
果トランジスタをそれぞれ並列および直列に接続される
複数の絶縁ゲート型電界効果トランジスタで構成するこ
とにより高速動作する多入力NAND回路を実現することが
できる。
ランプバイポーラトランジスタを用いたため、高速で第
１のバイポーラトランジスタのベース電荷を引抜くこと
ができる。さらに第１および第２の絶縁ゲート型電界効
果トランジスタをそれぞれ並列および直列に接続される
複数の絶縁ゲート型電界効果トランジスタで構成するこ
とにより高速動作する多入力NAND回路を実現することが
できる。
第１図はこの発明の一実施例であるBiCMOS論理回路の構
成を示す図である。第２図はこの発明の他の実施例であ
るBiCMOS論理回路の構成を示す図である。第３図はこの
発明のさらに他の実施例であるBiCMOS論理回路の構成を
示す図である。第４図はこの発明のさらに他の実施例で
あるBiCMOS論理回路の構成を示す図である。第5A図ない
し第5D図はこの発明によるBiCMOS論理回路の従来のBiCM
OS論理回路に対する効果を説明するシミュレーションに
用いられた回路構成を示す図であり、第5A図は入力駆動
用インバータの構成を示し、第5B図は従来のBiCMOSイン
バータ回路を示し、第5C図はこの発明によるBiCMOSイン
バータ回路を示し、第5D図はこの発明のさらに他のBiCM
OSインバータ回路の構成を示す。第6A図および第6B図は
第5B図および第5C図に示すBiCMOS論理回路の動作特性を
シミュレーションにより求めた結果を示す図であり、第
6A図は出力立下げ時の動作波形を示し、第6B図は出力立
上げ時の動作波形を示す図である。第７図は従来のBiCM
OS論理回路の構成を示す図である。第８図は従来のさら
に他のBiCMOS論理回路の構成を示す論理回路の構成を示
す図である。 図において、Q1は出力駆動用の第１のバイポーラトラン
ジスタ、Q2は出力駆動用の第２のバイポーラトランジス
タ、MP1,MP2,MP3は入力用PMOSトランジスタ、MN4,MN5,M
N6は入力用NMOSトランジスタ、Q3は第１のバイポーラト
ランジスタのベース電荷引抜き用のバイポーラトランジ
スタ、MN7は第２のバイポーラトランジスタのベースバ
イアスを与えるためのインピーダンス手段としてのNMOS
トランジスタ、Q4は第１のバイポーラトランジスタのベ
ース電荷引抜き用のショットキークランプ型バイポーラ
トランジスタ、R1は第２のバイポーラトランジスタのベ
ースバイアス用のインピーダンス手段としての抵抗であ
る。 なお、図中、同一符号は同一または相当部分を示す。
成を示す図である。第２図はこの発明の他の実施例であ
るBiCMOS論理回路の構成を示す図である。第３図はこの
発明のさらに他の実施例であるBiCMOS論理回路の構成を
示す図である。第４図はこの発明のさらに他の実施例で
あるBiCMOS論理回路の構成を示す図である。第5A図ない
し第5D図はこの発明によるBiCMOS論理回路の従来のBiCM
OS論理回路に対する効果を説明するシミュレーションに
用いられた回路構成を示す図であり、第5A図は入力駆動
用インバータの構成を示し、第5B図は従来のBiCMOSイン
バータ回路を示し、第5C図はこの発明によるBiCMOSイン
バータ回路を示し、第5D図はこの発明のさらに他のBiCM
OSインバータ回路の構成を示す。第6A図および第6B図は
第5B図および第5C図に示すBiCMOS論理回路の動作特性を
シミュレーションにより求めた結果を示す図であり、第
6A図は出力立下げ時の動作波形を示し、第6B図は出力立
上げ時の動作波形を示す図である。第７図は従来のBiCM
OS論理回路の構成を示す図である。第８図は従来のさら
に他のBiCMOS論理回路の構成を示す論理回路の構成を示
す図である。 図において、Q1は出力駆動用の第１のバイポーラトラン
ジスタ、Q2は出力駆動用の第２のバイポーラトランジス
タ、MP1,MP2,MP3は入力用PMOSトランジスタ、MN4,MN5,M
N6は入力用NMOSトランジスタ、Q3は第１のバイポーラト
ランジスタのベース電荷引抜き用のバイポーラトランジ
スタ、MN7は第２のバイポーラトランジスタのベースバ
イアスを与えるためのインピーダンス手段としてのNMOS
トランジスタ、Q4は第１のバイポーラトランジスタのベ
ース電荷引抜き用のショットキークランプ型バイポーラ
トランジスタ、R1は第２のバイポーラトランジスタのベ
ースバイアス用のインピーダンス手段としての抵抗であ
る。 なお、図中、同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項１】第１の電源電位供給ノードに結合される第
１の導通端子と、出力端子に結合される第２の導通端子
と、制御端子とを有する第１のバイポーラトランジスタ
と、 前記出力端子に結合される第１の導通端子と、第２の電
源電位供給ノードに結合される第２の導通端子と、制御
端子とを有する第２のバイポーラトランジスタと、 前記第１の電源電位供給ノードと前記第１のバイポーラ
トランジスタの制御端子との間に接続され、第１の入力
信号に応答してオン・オフする第１の絶縁ゲート型電界
効果トランジスタと、 前記第２のバイポーラトランジスタの第１の導通端子と
制御端子との間に接続され、第２の入力信号に応答して
オン・オフ状態となる第２の絶縁ゲート型電界効果トラ
ンジスタと、 前記第２のバイポーラトランジスタの制御端子と前記第
２の電源電位供給ノードとの間に接続されるインピーダ
ンス手段と、 前記第１のバイポーラトランジスタの制御端子と前記第
２の電源電位供給ノードとの間に接続され、その制御端
子が前記第２のバイポーラトランジスタの制御端子に接
続される第３のバイポーラトランジスタとを備える、Bi
MOS論理回路。 - 【請求項２】前記インピーダンス手段は、その一方導通
端子が前記第２のバイポーラトランジスタの制御端子に
接続され、その他方導通端子が前記第２の電源電位供給
ノードに結合され、そのゲートが前記第１のバイポーラ
トランジスタの制御端子に接続される、前記第２の絶縁
ゲート型電界効果トランジスタと同一導電型の絶縁ゲー
ト型電界効果トランジスタを備える、請求項１記載のBi
MOS論理回路。 - 【請求項３】前記インピーダンス手段は、前記第２の絶
縁ゲート型電界効果トランジスタと同一導電型を有しか
つその一方導通端子が前記第２のバイポーラトランジス
タの制御端子に接続され、その他方導通端子が前記第２
の電源電位供給ノードに結合され、かつそのゲートが前
記出力端子に接続される絶縁ゲート型電界効果トランジ
スタを備える、請求項１記載のBiMOS論理回路。 - 【請求項４】前記第３のバイポーラトランジスタはショ
ットキクランプバイポーラトランジスタである、請求項
１ないし３のいずれかに記載のBiMOS論理回路。 - 【請求項５】前記第１の絶縁ゲート型電界効果トランジ
スタは、前記第１の電源電位供給ノードと前記第１のバ
イポーラトランジスタの制御端子との間に互いに並列に
接続され、各々に異なる入力信号が与えられる複数の絶
縁ゲート型電界効果トランジスタを備え、 前記第２の絶縁ゲート型電界効果トランジスタは、前記
出力端子と前記第２のバイポーラトランジスタの制御端
子との間に互いに直列に接続され、各々に前記入力信号
の互いに異なる信号が与えられる複数の絶縁ゲート型電
界効果トランジスタを備える、請求項１ないし４のいず
れかに記載のBiMOS論理回路。 - 【請求項６】第１の電源電位供給ノードに結合されるコ
レクタと、出力端子に結合されるエミッタと、ベースと
を有する第１のNPNバイポーラトランジスタと、 前記出力端子に結合されるコレクタと、前記第２の電源
電位供給ノード結合されるエミッタと、ベースとを有す
る第２のNPNバイポーラトランジスタと、 前記第１のバイポーラトランジスタのベースに接続され
るコレクタと、前記第２の電源電位供給ノードに結合さ
れるエミッタと、前記第２のバイポーラトランジスタの
ベースに接続されるベースとを有する第３のNPNバイポ
ーラトランジスタと、 前記第１の電源電位供給ノードと前記第１のバイポーラ
トランジスタのベースとの間に接続され、入力信号に応
答してオン・オフする少なくとも１個のＰチャネル絶縁
ゲート型電界効果トランジスタと、 前記出力端子と前記第２のNPNバイポーラトランジスタ
のベースとの間に接続され、前記入力信号に応答してオ
ン・オフする少なくとも１個のＮチャネル絶縁ゲート型
電界効果トランジスタと、 前記第２のNPNバイポーラトランジスタのベースと前記
第２の電源電位供給ノードとの間に接続されるインピー
ダンス手段とを備える、BiMOS論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150892A JPH0795681B2 (ja) | 1989-06-13 | 1989-06-13 | ＢｉＭＯＳ論理回路 |
| US07/462,378 US4977337A (en) | 1989-06-13 | 1990-01-09 | Bi-CMOS logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150892A JPH0795681B2 (ja) | 1989-06-13 | 1989-06-13 | ＢｉＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314317A JPH0314317A (ja) | 1991-01-23 |
| JPH0795681B2 true JPH0795681B2 (ja) | 1995-10-11 |
Family
ID=15506661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1150892A Expired - Fee Related JPH0795681B2 (ja) | 1989-06-13 | 1989-06-13 | ＢｉＭＯＳ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4977337A (ja) |
| JP (1) | JPH0795681B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
| US5148047A (en) * | 1990-06-11 | 1992-09-15 | Motorola, Inc. | CMOS bus driver circuit with improved speed |
| JPH0697804A (ja) * | 1991-01-08 | 1994-04-08 | Nec Corp | 論理回路 |
| US5303191A (en) * | 1992-01-23 | 1994-04-12 | Motorola, Inc. | Memory with compensation for voltage, temperature, and processing variations |
| US5245225A (en) * | 1992-04-24 | 1993-09-14 | International Business Machines Corporation | High performance BiFET complementary emitter follower logic circuit |
| JP2937652B2 (ja) * | 1992-10-01 | 1999-08-23 | 日本電気株式会社 | ＢｉＭＩＳ論理回路 |
| US5682116A (en) * | 1994-06-07 | 1997-10-28 | International Business Machines Corporation | Off chip driver having slew rate control and differential voltage protection circuitry |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622326B2 (ja) * | 1984-07-09 | 1994-03-23 | 株式会社日立製作所 | 論理ゲート回路 |
| JPS6154712A (ja) * | 1984-08-27 | 1986-03-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63193720A (ja) * | 1987-02-06 | 1988-08-11 | Toshiba Corp | 論理回路 |
| JPH0611111B2 (ja) * | 1987-03-27 | 1994-02-09 | 株式会社東芝 | ＢｉＭＯＳ論理回路 |
-
1989
- 1989-06-13 JP JP1150892A patent/JPH0795681B2/ja not_active Expired - Fee Related
-
1990
- 1990-01-09 US US07/462,378 patent/US4977337A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314317A (ja) | 1991-01-23 |
| US4977337A (en) | 1990-12-11 |
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