JPH06105875B2 - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
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- JPH06105875B2 JPH06105875B2 JP61093613A JP9361386A JPH06105875B2 JP H06105875 B2 JPH06105875 B2 JP H06105875B2 JP 61093613 A JP61093613 A JP 61093613A JP 9361386 A JP9361386 A JP 9361386A JP H06105875 B2 JPH06105875 B2 JP H06105875B2
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- transistor
- circuit
- semiconductor integrated
- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Electronic Switches (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積論理回路に関し、特にセミカスタム
型の半導体集積論理回路における出力駆動回路に関す
る。
型の半導体集積論理回路における出力駆動回路に関す
る。
従来、半導体集積論理回路における出力駆動回路はCMOS
構成とされ、その基本構成は、第２図に示すようにＰチ
ャンネルMOSトランジスタQ7とＮチャンネルMOSトランジ
スタQ8のドレインを相互に接続して負荷容量C2に接続
し、ゲートを共通にして入力信号を供給している。入力
信号が低レベルの時、トランジスタQ7がオン状態となっ
て負荷容量C2を充電し、一方、入力信号が高レベルにな
るとトランジスタQ8がオン状態となって負荷容量C2を放
電する。
構成とされ、その基本構成は、第２図に示すようにＰチ
ャンネルMOSトランジスタQ7とＮチャンネルMOSトランジ
スタQ8のドレインを相互に接続して負荷容量C2に接続
し、ゲートを共通にして入力信号を供給している。入力
信号が低レベルの時、トランジスタQ7がオン状態となっ
て負荷容量C2を充電し、一方、入力信号が高レベルにな
るとトランジスタQ8がオン状態となって負荷容量C2を放
電する。
この回路では、大容量の負荷C2が接続された場合、トラ
ンジスタQ8のオン時に過渡的な放電電流が流れ込むた
め、デバイスのGNDラインのインダクタンスが誘起する
電圧によってGNDラインの電圧が上昇し、入力および出
力信号の雑音余裕度が低下する欠点がある。近年、CMOS
LSIの大規模化による出力駆動回路の増大、出力駆動回
路部の高駆動能力化の傾向が顕著で、上記した問題点
は、特に出力駆動回路部が同時に動作する場合に致命的
なシステムの誤動作を惹起する危険性がある。かかる欠
点を解決するために第３図に示すような回路が考えられ
る。
ンジスタQ8のオン時に過渡的な放電電流が流れ込むた
め、デバイスのGNDラインのインダクタンスが誘起する
電圧によってGNDラインの電圧が上昇し、入力および出
力信号の雑音余裕度が低下する欠点がある。近年、CMOS
LSIの大規模化による出力駆動回路の増大、出力駆動回
路部の高駆動能力化の傾向が顕著で、上記した問題点
は、特に出力駆動回路部が同時に動作する場合に致命的
なシステムの誤動作を惹起する危険性がある。かかる欠
点を解決するために第３図に示すような回路が考えられ
る。
第３図において、ＮチャンネルトランジスタQ3がＮチャ
ンネルトランジスタQ2のソースおよびドレインに並列接
続され、それぞれのゲート間に遅延回路TD1が接続さ
れ、共通のドレインはＰチャンネルトランジスタQ1のド
レインに接続されている。ここでトランジスタQ3はＮチ
ャンネルトランジスタQ2に比して規模が小さく、従っ
て、電流駆動能力も相対的に低い。
ンネルトランジスタQ2のソースおよびドレインに並列接
続され、それぞれのゲート間に遅延回路TD1が接続さ
れ、共通のドレインはＰチャンネルトランジスタQ1のド
レインに接続されている。ここでトランジスタQ3はＮチ
ャンネルトランジスタQ2に比して規模が小さく、従っ
て、電流駆動能力も相対的に低い。
今入力端子ａのレベルが低レベルにあり、Ｐチャンネル
トランジスタQ1がオン状態、Q2,Q3がいずれもオフ状態
にある時負荷容量C1はほぼ電源電圧VDDの電位まで充電
されている。この状態で入力端子ａのレベルが高レベル
に変化するとトランジスタQ1はオフ状態、トランジスタ
Q2,Q3はいずれもオン状態に遷移するが、トランジスタQ
2の動作は遅延回路TD1の遅延時間分、トランジスタQ3の
動作よりも遅れることになる。従って、負荷容量C1に充
電されていた電化ははじめ比較的駆動能力の低いトラン
ジスタQ3によってのみ放電されることになり、トランジ
スタQ2が同時に動作する場合よりも過渡電流ｉの時間に
対する変化率は小さくなる。その結果、節点ｂに発生す
るインダクタンスL1による誘起起電力は低くおさえられ
る。ここでトランジスタQ2は、Q3が負荷容量C1の電荷を
ある程度放電した後にオン状態に遷移するようTD1の遅
延時間を定めておけば、節点ｂに発生する誘起起電力す
なわち雑音は、トランジスタQ2が単独に動作する場合よ
り低くおさえることができる。この場合の過渡電流ｉの
時間変化の様子は第４図に示すように抽象化して表すこ
とができる。本図において、時刻t1はトランジスタQ2が
オンし始めた時刻である。
トランジスタQ1がオン状態、Q2,Q3がいずれもオフ状態
にある時負荷容量C1はほぼ電源電圧VDDの電位まで充電
されている。この状態で入力端子ａのレベルが高レベル
に変化するとトランジスタQ1はオフ状態、トランジスタ
Q2,Q3はいずれもオン状態に遷移するが、トランジスタQ
2の動作は遅延回路TD1の遅延時間分、トランジスタQ3の
動作よりも遅れることになる。従って、負荷容量C1に充
電されていた電化ははじめ比較的駆動能力の低いトラン
ジスタQ3によってのみ放電されることになり、トランジ
スタQ2が同時に動作する場合よりも過渡電流ｉの時間に
対する変化率は小さくなる。その結果、節点ｂに発生す
るインダクタンスL1による誘起起電力は低くおさえられ
る。ここでトランジスタQ2は、Q3が負荷容量C1の電荷を
ある程度放電した後にオン状態に遷移するようTD1の遅
延時間を定めておけば、節点ｂに発生する誘起起電力す
なわち雑音は、トランジスタQ2が単独に動作する場合よ
り低くおさえることができる。この場合の過渡電流ｉの
時間変化の様子は第４図に示すように抽象化して表すこ
とができる。本図において、時刻t1はトランジスタQ2が
オンし始めた時刻である。
このように、第３図の回路では、負荷容量C1の放電時に
おける節点ｂでの雑音を小さく抑えることができるが、
そのためにはトランジスタQ2およびQ3の規模を変えてト
ランジスタQ3の駆動能力を小さくする必要がある。
おける節点ｂでの雑音を小さく抑えることができるが、
そのためにはトランジスタQ2およびQ3の規模を変えてト
ランジスタQ3の駆動能力を小さくする必要がある。
しかしながら、セミカスタム型の半導体集積論理回路で
は回路によってトランジスタの形態、規模を違えること
ができない。すなわち各々が同様の面積であり、従って
同様の駆動能力を有するトランジスタを用いて第３図と
同等の出力駆動回路を構成することが望まれる。
は回路によってトランジスタの形態、規模を違えること
ができない。すなわち各々が同様の面積であり、従って
同様の駆動能力を有するトランジスタを用いて第３図と
同等の出力駆動回路を構成することが望まれる。
従って本発明の目的は、負荷駆動の際における雑音の発
生を抑えた出力駆動回路を、セミカスタム型として構成
した半導体集積論理回路で実現し提供することにある。
生を抑えた出力駆動回路を、セミカスタム型として構成
した半導体集積論理回路で実現し提供することにある。
〔問題点を解決するための手段〕 本発明は、それぞれが同様の面積を有し、かつ同一の導
電型を有する複数のMOSトランジスタを備えるセミカス
タム型の半導体集積論理回路に対し、前記複数のMOSト
ランジスタのうち、一つのMOSトランジスタを出力端子
と電源端子との間に接続し、他の複数のMOSトランジス
タを直列に接続して、この直列接続回路を前記出力端子
と前記電源端子との間に前記一つのMOSトランジスタと
並列に接続し、そして入力信号を前記他の複数のMOSト
ランジスタのゲートに共通に供給するとともに遅延回路
を介して前記一つのMOSトランジスタのゲートに供給し
たことを特徴とする。
電型を有する複数のMOSトランジスタを備えるセミカス
タム型の半導体集積論理回路に対し、前記複数のMOSト
ランジスタのうち、一つのMOSトランジスタを出力端子
と電源端子との間に接続し、他の複数のMOSトランジス
タを直列に接続して、この直列接続回路を前記出力端子
と前記電源端子との間に前記一つのMOSトランジスタと
並列に接続し、そして入力信号を前記他の複数のMOSト
ランジスタのゲートに共通に供給するとともに遅延回路
を介して前記一つのMOSトランジスタのゲートに供給し
たことを特徴とする。
かかる構成によれば、各MOSトランジスタはセムカスタ
ムとして互いに同様の面積を有するが、出力および電源
端子間とは、一つのMOSトランジスタと複数に直列接続
されたMOSトランジスタとが並列に接続されることか
ら、等価的に出力および電源端子間に駆動能力の異なる
二つのトランジスタが並列に接続されることになる。し
かも、駆動能力の小さい方のトランジスタが先にオンす
ることから、雑音の発生が抑制される。
ムとして互いに同様の面積を有するが、出力および電源
端子間とは、一つのMOSトランジスタと複数に直列接続
されたMOSトランジスタとが並列に接続されることか
ら、等価的に出力および電源端子間に駆動能力の異なる
二つのトランジスタが並列に接続されることになる。し
かも、駆動能力の小さい方のトランジスタが先にオンす
ることから、雑音の発生が抑制される。
以下、本発明の実施例につき図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。本実施
例では、第３図におけるトランジスタQ3に替えて、各々
がトランジスタQ2と同様の面積であって、縦続接続され
たＮチャンネルトランジスタQ4,Q5,Q6を用いている。
例では、第３図におけるトランジスタQ3に替えて、各々
がトランジスタQ2と同様の面積であって、縦続接続され
たＮチャンネルトランジスタQ4,Q5,Q6を用いている。
トランジスタQ4,Q5,Q6が縦続接続されているので、全体
の駆動能力はトランジスタQ2よりも小さい。従って遅延
回路TD1の存在によって、第３図の場合と同様の効果を
期待できる。このように、セミカスタムLSIの場合に
は、回路によってトランジスタの形態、規模を違えるこ
とができないので、同じ面積のトランジスタを複数個縦
続接続して、全体としての駆動能力を小さくし所望の回
路を実現することができる。
の駆動能力はトランジスタQ2よりも小さい。従って遅延
回路TD1の存在によって、第３図の場合と同様の効果を
期待できる。このように、セミカスタムLSIの場合に
は、回路によってトランジスタの形態、規模を違えるこ
とができないので、同じ面積のトランジスタを複数個縦
続接続して、全体としての駆動能力を小さくし所望の回
路を実現することができる。
以上説明したように、本発明は、それぞれが同様の面積
を有し、かつ同一の導電型を有する複数のMOSトランジ
スタを備えるセミカスタム型の半導体集積論理回路に対
し、これらMOSトランジスタのうちの一つのものと他の
複数を縦続接続したものとを並列動作させ、かつゲート
間に遅延回路を挿入したので、過渡的な電流変化を最小
限におさえ雑音余裕度を確保することができ、かつこの
設定はユーザの要求毎に対応し得る。
を有し、かつ同一の導電型を有する複数のMOSトランジ
スタを備えるセミカスタム型の半導体集積論理回路に対
し、これらMOSトランジスタのうちの一つのものと他の
複数を縦続接続したものとを並列動作させ、かつゲート
間に遅延回路を挿入したので、過渡的な電流変化を最小
限におさえ雑音余裕度を確保することができ、かつこの
設定はユーザの要求毎に対応し得る。
第１図は本発明の一実施例の回路図、第２図は従来の出
力駆動回路の回路図、第３図は第２図の回路の改良例で
ありかつ本発明の前提となる回路図、第４図は第３図の
回路における過渡電流波形図である。 Q1〜Q8……MOSトランジスタ C1〜C2……負荷容量 TD1……GNDラインのインダクタンス
力駆動回路の回路図、第３図は第２図の回路の改良例で
ありかつ本発明の前提となる回路図、第４図は第３図の
回路における過渡電流波形図である。 Q1〜Q8……MOSトランジスタ C1〜C2……負荷容量 TD1……GNDラインのインダクタンス
Claims (1)
- 【請求項１】それぞれが同様の面積を有し、かつ互いに
同一の導電型を有する複数のMOSトランジスタを備える
セミカスタム型の半導体集積論理回路において、前記複
数のMOSトランジスタのうち、一つのMOSトランジスタは
出力端子と電源端子との間に接続され、他の複数のMOS
トランジスタは直列に接続されてこの直列接続回路が前
記出力端子と前記電源端子との間に前記一つのMOSトラ
ンジスタと並列に接続され、入力信号が前記他の複数の
MOSトランジスタのゲートに共通に供給されるとともに
遅延回路を介して前記一つのMOSトランジスタのゲート
に供給されることを特徴とする半導体集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093613A JPH06105875B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093613A JPH06105875B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体集積論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249523A JPS62249523A (ja) | 1987-10-30 |
| JPH06105875B2 true JPH06105875B2 (ja) | 1994-12-21 |
Family
ID=14087179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093613A Expired - Fee Related JPH06105875B2 (ja) | 1986-04-22 | 1986-04-22 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105875B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171319A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH01171320A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH0323715A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 出力回路 |
| FR2730367A1 (fr) * | 1995-02-08 | 1996-08-09 | Bull Sa | Coupleur d'entree sortie de circuit integre |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5135272A (ja) * | 1974-09-20 | 1976-03-25 | Hitachi Ltd | |
| JPS5471958A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Logical operation unit |
| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
-
1986
- 1986-04-22 JP JP61093613A patent/JPH06105875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62249523A (ja) | 1987-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |