JP3099351B2 - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、低電源電圧動作に適したBiCMOS論理回路に
関する。
関する。
［従来の技術］ 近年、集積回路の高速化に伴って、BiCMOS回路が使用
されつつある。一般的なBiCMOS回路としては、NPNバイ
ポーラトランジスタを縦続接続し、その中間点を出力端
子とするBiCMOS回路が知られているが、この回路では、
低電源電圧下での動作速度が極めて遅くなることから、
最近では、低電源電圧動作に適したBiCMOS回路として、
NPNバイポーラトランジスタとＮチャネルMOSFET（以
下、NMOSと略す）を縦続接続したBiCMOS回路が注目され
ている。
されつつある。一般的なBiCMOS回路としては、NPNバイ
ポーラトランジスタを縦続接続し、その中間点を出力端
子とするBiCMOS回路が知られているが、この回路では、
低電源電圧下での動作速度が極めて遅くなることから、
最近では、低電源電圧動作に適したBiCMOS回路として、
NPNバイポーラトランジスタとＮチャネルMOSFET（以
下、NMOSと略す）を縦続接続したBiCMOS回路が注目され
ている。
以下、第４図を参照して従来のこの種のBiCMOS回路に
ついて説明する。
ついて説明する。
第４図は、従来の低電源電圧動作に適した２入力NAND
論理のBiCMOS論理回路である。
論理のBiCMOS論理回路である。
CMOS論理回路21は、入力信号I1,I2のNAND論理を出力
するもので、ＰチャネルMOSFET（以下、PMOSと略す）2
3,24の並列回路と、NMOS25,26の直列回路とを電源VDD端
子と接地端子との間に直列に接続して構成され、PMOS24
及びNMOS25のゲートに入力信号I1を入力し、PMOS23及び
NMOS26のゲートに入力信号I2を入力し、PMOS23,24のド
レインとNMOS25のドレインとの接続点を出力点としたも
のとなっている。このCMOS論理回路21の出力点は、NPN
バイポーラトランジスタ29のベースに接続されている。
NPNバイポーラトランジスタ29は、そのコレクタが電源V
DD端子に接続され、エミッタから出力信号Ｏを出力する
ものとなっている。また、NPNバイポーラトランジスタ2
9のエミッタと接地端子との間には、入力信号I1,I2を夫
々入力するNMOS27,28の直列回路からなるNMOS論理部22
が接続されている。
するもので、ＰチャネルMOSFET（以下、PMOSと略す）2
3,24の並列回路と、NMOS25,26の直列回路とを電源VDD端
子と接地端子との間に直列に接続して構成され、PMOS24
及びNMOS25のゲートに入力信号I1を入力し、PMOS23及び
NMOS26のゲートに入力信号I2を入力し、PMOS23,24のド
レインとNMOS25のドレインとの接続点を出力点としたも
のとなっている。このCMOS論理回路21の出力点は、NPN
バイポーラトランジスタ29のベースに接続されている。
NPNバイポーラトランジスタ29は、そのコレクタが電源V
DD端子に接続され、エミッタから出力信号Ｏを出力する
ものとなっている。また、NPNバイポーラトランジスタ2
9のエミッタと接地端子との間には、入力信号I1,I2を夫
々入力するNMOS27,28の直列回路からなるNMOS論理部22
が接続されている。
このように構成された回路において、いま、入力信号
I1,I2がいずれも１であるとすると、出力信号Ｏは０の
状態になっている。この状態から、入力信号I1,I2の少
なくとも一方が０に変化すると、PMOS23,24の少なくと
も一方が導通し、NMOS25,26の少なくとも一方が非導通
となるので、CMOS論理回路21の出力点の電位は、電源V
DDの電位に向かって上昇し、NPNバイポーラトランジス
タ29は、そのベース電位が上昇することにより導通す
る。一方、NMOS論理部22においては、NMOS27,28のいず
れか一方が非導通となるので、電流路がなくなり、結果
として出力信号Ｏの電位は上昇し、VDDの電位からNPNバ
イポーラトランジスタ29のエミッタベース接合のビルト
・イン・ポテンシャル（built−in potential）VF分だ
け低下した電位に達し、１レベルとなる。
I1,I2がいずれも１であるとすると、出力信号Ｏは０の
状態になっている。この状態から、入力信号I1,I2の少
なくとも一方が０に変化すると、PMOS23,24の少なくと
も一方が導通し、NMOS25,26の少なくとも一方が非導通
となるので、CMOS論理回路21の出力点の電位は、電源V
DDの電位に向かって上昇し、NPNバイポーラトランジス
タ29は、そのベース電位が上昇することにより導通す
る。一方、NMOS論理部22においては、NMOS27,28のいず
れか一方が非導通となるので、電流路がなくなり、結果
として出力信号Ｏの電位は上昇し、VDDの電位からNPNバ
イポーラトランジスタ29のエミッタベース接合のビルト
・イン・ポテンシャル（built−in potential）VF分だ
け低下した電位に達し、１レベルとなる。
これに対し、入力信号I1,I2の少なくとも一方が０で
ある状態から、入力信号I1,I2の両方が１となる場合に
は、PMOS23,24が非導通となり、NMOS25,26が導通するの
で、CMOS論理回路21の出力点は、０レベルとなる。これ
により、NPNバイポーラトランジスタ29は非導通とな
る。一方、この場合、NMOS27,28が導通するので、NMOS
論理部22に電流経路が生じ、この結果、出力信号Ｏの電
位は、接地電位に向かって下降し、０レベルとなる。
ある状態から、入力信号I1,I2の両方が１となる場合に
は、PMOS23,24が非導通となり、NMOS25,26が導通するの
で、CMOS論理回路21の出力点は、０レベルとなる。これ
により、NPNバイポーラトランジスタ29は非導通とな
る。一方、この場合、NMOS27,28が導通するので、NMOS
論理部22に電流経路が生じ、この結果、出力信号Ｏの電
位は、接地電位に向かって下降し、０レベルとなる。
［発明が解決しようとする課題］ ところで、BiCMOS論理回路は、一般に大きな負荷容量
を高速に駆動する必要がある部分に使用される。第４図
の従来回路では、出力端子に付く大きな負荷容量を充電
する場合、駆動力が大きなNPNバイポーラトランジスタ2
9が働くので問題はない。しかし、負荷容量の蓄積電荷
を放電する場合には、本来的に駆動力が小さいNMOSを通
して放電する必要があるので、NMOS論理部22の駆動力を
NPNバイポーラトランジスタ29に匹敵する程度にまで高
めなければならない。このためには、NMOS27,28のチャ
ネル幅を極めて大きく設定する必要があった。
を高速に駆動する必要がある部分に使用される。第４図
の従来回路では、出力端子に付く大きな負荷容量を充電
する場合、駆動力が大きなNPNバイポーラトランジスタ2
9が働くので問題はない。しかし、負荷容量の蓄積電荷
を放電する場合には、本来的に駆動力が小さいNMOSを通
して放電する必要があるので、NMOS論理部22の駆動力を
NPNバイポーラトランジスタ29に匹敵する程度にまで高
めなければならない。このためには、NMOS27,28のチャ
ネル幅を極めて大きく設定する必要があった。
従って、上述した従来のBiCMOS論理回路では、必然的
に放電用のNMOSに大きな寸法を必要とし、その結果とし
て、入力容量が非常に大きくなってしまう。このよう
に、入力容量が大きくなると、ファンアウト数の増加に
従って平均遅延時間Tpdが著しく増大するという問題点
がある。
に放電用のNMOSに大きな寸法を必要とし、その結果とし
て、入力容量が非常に大きくなってしまう。このよう
に、入力容量が大きくなると、ファンアウト数の増加に
従って平均遅延時間Tpdが著しく増大するという問題点
がある。
なお、第４図は２入力NANDゲートの例であるが、入力
数が増加すると、放電路のNMOSの直列段数も増加するた
め、高速動作させるのに必要なNMOSの寸法も更に大きく
しなければならない。その結果、入力容量は一層増大
し、Tpdのファンアウト依存性は、より、急激な傾きを
持つに至り、結局、実用上の性能制限要因となってい
た。
数が増加すると、放電路のNMOSの直列段数も増加するた
め、高速動作させるのに必要なNMOSの寸法も更に大きく
しなければならない。その結果、入力容量は一層増大
し、Tpdのファンアウト依存性は、より、急激な傾きを
持つに至り、結局、実用上の性能制限要因となってい
た。
本発明はかかる問題点に鑑みてなされたものであっ
て、入力容量の低減を図ることができ、平均遅延時間の
ファンアウト依存性を抑制することができるBiCMOS論理
回路を提供することを目的とする。
て、入力容量の低減を図ることができ、平均遅延時間の
ファンアウト依存性を抑制することができるBiCMOS論理
回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るBiCMOS論理回路は、入力信号を論理演算
するCMOS論理回路と、コレクタが高電位側電源端子に接
続されると共にエミッタが出力端子に接続され前記CMOS
論理回路の出力によって駆動されるNPNバイポーラトラ
ンジスタと、ドレインが前記出力端子に接続されると共
にソースが低電位側電源端子に接続された第１のＮチャ
ネルMOSFETと、前記高電位側電源端子と前記第１のＮチ
ャネルMOSFETのゲートとの間に接続されその構成及び入
力信号が前記CMOS論理回路を構成するＮチャネルMOSFET
と同一のＮチャネルMOS論理部と、このＮチャネルMOS論
理部と並列に接続され前記CMOS論理回路の出力をゲート
に入力するＰチャネルMOSFETと、前記第１のＮチャネル
MOSFETのゲートと前記低電位側電源端子との間に接続さ
れ前記CMOS論理回路の出力をゲートに入力する第２のＮ
チャネルMOSFETとを有することを特徴とする。
するCMOS論理回路と、コレクタが高電位側電源端子に接
続されると共にエミッタが出力端子に接続され前記CMOS
論理回路の出力によって駆動されるNPNバイポーラトラ
ンジスタと、ドレインが前記出力端子に接続されると共
にソースが低電位側電源端子に接続された第１のＮチャ
ネルMOSFETと、前記高電位側電源端子と前記第１のＮチ
ャネルMOSFETのゲートとの間に接続されその構成及び入
力信号が前記CMOS論理回路を構成するＮチャネルMOSFET
と同一のＮチャネルMOS論理部と、このＮチャネルMOS論
理部と並列に接続され前記CMOS論理回路の出力をゲート
に入力するＰチャネルMOSFETと、前記第１のＮチャネル
MOSFETのゲートと前記低電位側電源端子との間に接続さ
れ前記CMOS論理回路の出力をゲートに入力する第２のＮ
チャネルMOSFETとを有することを特徴とする。
［作用］ 本発明によれば、CMOS論理回路を構成するＮチャネル
MOSFETが導通し、CMOS論理回路の出力が立ち下がる際
に、先ず、ＮチャネルMOS論理部が導通し、第１のＮチ
ャネルMOSFETのゲートを上記ＮチャネルMOS論理部を通
して充電する。そして、その後はＰチャネルMOSFETを通
して上記第１のＮチャネルMOSFETのゲートが充電される
ことになる。このため、ＮチャネルMOS論理部によって
第１のＮチャネルMOSFETの導通開始時間を早めることが
でき、しかもＰチャネルMOSFETによって第１のＮチャネ
ルMOSFETのゲート駆動能力も高めることができる。
MOSFETが導通し、CMOS論理回路の出力が立ち下がる際
に、先ず、ＮチャネルMOS論理部が導通し、第１のＮチ
ャネルMOSFETのゲートを上記ＮチャネルMOS論理部を通
して充電する。そして、その後はＰチャネルMOSFETを通
して上記第１のＮチャネルMOSFETのゲートが充電される
ことになる。このため、ＮチャネルMOS論理部によって
第１のＮチャネルMOSFETの導通開始時間を早めることが
でき、しかもＰチャネルMOSFETによって第１のＮチャネ
ルMOSFETのゲート駆動能力も高めることができる。
そして、本発明によれば、ＮチャネルMOS論理部を通
して充電すべき容量は第１のＮチャネルMOSFETのゲート
容量だけであり、しかも初期充電用として働けば十分な
ので、ＮチャネルMOS論理部の導通抵抗は大きな値で良
い。従って、本発明によれば、ＮチャネルMOS論理部の
寸法を小さくすることができ、従来回路に比較して入力
容量を小さくすることができる。
して充電すべき容量は第１のＮチャネルMOSFETのゲート
容量だけであり、しかも初期充電用として働けば十分な
ので、ＮチャネルMOS論理部の導通抵抗は大きな値で良
い。従って、本発明によれば、ＮチャネルMOS論理部の
寸法を小さくすることができ、従来回路に比較して入力
容量を小さくすることができる。
［実施例］ 次に添付の図面を参照して本発明の実施例を説明す
る。
る。
第１図は、本発明の第１の実施例に係る低電源電圧動
作に適した２入力NAND論理のBiCMOS論理回路の回路図で
ある。
作に適した２入力NAND論理のBiCMOS論理回路の回路図で
ある。
CMOS論理回路１は、入力信号I1,I2のNAND論理を出力
するもので、PMOS3,4の並列回路と、NMOS5,6の直列回路
とを、電源VDD端子と接地端子との間に直列に接続して
構成され、PMOS3及びNMOS5のゲートに入力信号I1を入力
し、PMOS4及びNMOS6のゲートに入力信号I2を入力し、PM
OS3,4のドレインとNMOS5のドレインとの接続点を出力点
としたものとなっている。
するもので、PMOS3,4の並列回路と、NMOS5,6の直列回路
とを、電源VDD端子と接地端子との間に直列に接続して
構成され、PMOS3及びNMOS5のゲートに入力信号I1を入力
し、PMOS4及びNMOS6のゲートに入力信号I2を入力し、PM
OS3,4のドレインとNMOS5のドレインとの接続点を出力点
としたものとなっている。
このCMOS論理回路１の出力点は、NPNバイポーラトラ
ンジスタ９のベースに接続されている。NPNバイポーラ
トランジスタ９は、そのコレクタが電源VDD端子に接続
され、エミッタが出力信号Ｏの出力端子に接続されたも
のとなっている。また、NPNバイポーラトランジスタ９
のエミッタと接地端子との間には、NMOS12が接続されて
いる。
ンジスタ９のベースに接続されている。NPNバイポーラ
トランジスタ９は、そのコレクタが電源VDD端子に接続
され、エミッタが出力信号Ｏの出力端子に接続されたも
のとなっている。また、NPNバイポーラトランジスタ９
のエミッタと接地端子との間には、NMOS12が接続されて
いる。
電源VDD端子とNMOS12のゲートとの間には、NMOS7,8か
らなるNMOS論理部２と、PMOS11とが並列に接続されてい
る。NMOS7,8は、夫々ゲートに入力信号I1,I2を入力した
ものとなっている。また、PMOS11のゲートはNPNバイポ
ーラトランジスタ９のベースに接続されている。更に、
NMOS12のゲートと接地端子との間には、NMOS10が接続さ
れている。このNMOS10のゲートは、NPNバイポーラトラ
ンジスタ９のベースに接続されている。
らなるNMOS論理部２と、PMOS11とが並列に接続されてい
る。NMOS7,8は、夫々ゲートに入力信号I1,I2を入力した
ものとなっている。また、PMOS11のゲートはNPNバイポ
ーラトランジスタ９のベースに接続されている。更に、
NMOS12のゲートと接地端子との間には、NMOS10が接続さ
れている。このNMOS10のゲートは、NPNバイポーラトラ
ンジスタ９のベースに接続されている。
なお、NMOS論理部２とNMOS10とは、２入力NAND論理の
部分回路を構成している。従って、CMOS論理回路１の出
力点にベースが接続されたNPNバイポーラトランジスタ
９と、NMOS論理部２及びNMOS10からなる部分回路の出力
点にゲートが接続された出力駆動用のNMOS12は、プッシ
ュプル動作を行う。PMOS11は、NMOS12のゲートをVDDの
電位まで充電してNMOS12の駆動能力を増強する働きをす
る。
部分回路を構成している。従って、CMOS論理回路１の出
力点にベースが接続されたNPNバイポーラトランジスタ
９と、NMOS論理部２及びNMOS10からなる部分回路の出力
点にゲートが接続された出力駆動用のNMOS12は、プッシ
ュプル動作を行う。PMOS11は、NMOS12のゲートをVDDの
電位まで充電してNMOS12の駆動能力を増強する働きをす
る。
以下、第１図を参照して本回路の動作を説明する。
入力信号I1,I2がいずれも１の状態では、POMS3,4が非
導通、NMOS5,6が導通となるので、CMOS論理回路１の出
力点は０レベルとなり、NPNバイポーラトランジスタ９
及びNMOS10が非導通、NMOS論理部２及びNOMS12が導通と
なるため、出力信号Ｏは０レベルとなる。この状態から
入力信号の少なくとも一方が０に変化すると、PMOS3,4
の少なくとも一方が導通、NMOS5,6の少なくとも一方が
非導通となるので、CMOS論理回路１の出力点の電位は０
レベルから電源VDDの電位に向かって上昇する。NPNバイ
ポーラトランジスタ９のベース・エミッタ間の電位差が
VFを超えると、NPNバイポーラトランジスタ９が導通す
る。一方、入力信号I1,I2の少なくとも一方が０になる
と、NMOS論理部２を構成するNMOS7,8のうちの少なくと
も一方が非導通状態となるので、NMOS論理部２の電流経
路が遮断される。また、NMOS10のゲート及びPMOS11のゲ
ートはいずれもCMOS論理回路１の出力点と接続されてい
るため、NMOS10は導通し、PMOS11は非導通となる。これ
により、NMOS12のゲート電位は接地レベルに向かって下
降し、NMOS12は非導通となる。その結果、出力信号Ｏの
電位はVDDの電位からVF分引いた値に向かって上昇し、
１レベルとなる。
導通、NMOS5,6が導通となるので、CMOS論理回路１の出
力点は０レベルとなり、NPNバイポーラトランジスタ９
及びNMOS10が非導通、NMOS論理部２及びNOMS12が導通と
なるため、出力信号Ｏは０レベルとなる。この状態から
入力信号の少なくとも一方が０に変化すると、PMOS3,4
の少なくとも一方が導通、NMOS5,6の少なくとも一方が
非導通となるので、CMOS論理回路１の出力点の電位は０
レベルから電源VDDの電位に向かって上昇する。NPNバイ
ポーラトランジスタ９のベース・エミッタ間の電位差が
VFを超えると、NPNバイポーラトランジスタ９が導通す
る。一方、入力信号I1,I2の少なくとも一方が０になる
と、NMOS論理部２を構成するNMOS7,8のうちの少なくと
も一方が非導通状態となるので、NMOS論理部２の電流経
路が遮断される。また、NMOS10のゲート及びPMOS11のゲ
ートはいずれもCMOS論理回路１の出力点と接続されてい
るため、NMOS10は導通し、PMOS11は非導通となる。これ
により、NMOS12のゲート電位は接地レベルに向かって下
降し、NMOS12は非導通となる。その結果、出力信号Ｏの
電位はVDDの電位からVF分引いた値に向かって上昇し、
１レベルとなる。
これに対し、入力信号I1,I2の少なくとも一方が０の
状態から入力信号I1,I2が共に１に変化した場合には、C
MOS論理回路１の出力点の電位が接地電位に向かって下
降し、NPNバイポーラトランジスタ９を非導通にする。
一方、この場合、NMOS7,8がともに導通するので、NMOS
論理部２には電流経路が生じ、まず、NMOS論理部２とNM
OS10の導通時の抵抗比で決まる値までNMOS12のゲート電
位が上昇しNMOS12を浅い導通状態に導く。次にCMOS論理
回路１の出力点の電位低下に伴ってNMOS10が非導通状態
に変化し、またPMOS11が導通状態に変化するため、NMOS
12のゲート電位は電源VDDの電位に向かって急速に上昇
してNMOS12を深い導通状態に導くため、出力端子の電位
は接地電位に向かって急速に低下し、０レベルとなる。
状態から入力信号I1,I2が共に１に変化した場合には、C
MOS論理回路１の出力点の電位が接地電位に向かって下
降し、NPNバイポーラトランジスタ９を非導通にする。
一方、この場合、NMOS7,8がともに導通するので、NMOS
論理部２には電流経路が生じ、まず、NMOS論理部２とNM
OS10の導通時の抵抗比で決まる値までNMOS12のゲート電
位が上昇しNMOS12を浅い導通状態に導く。次にCMOS論理
回路１の出力点の電位低下に伴ってNMOS10が非導通状態
に変化し、またPMOS11が導通状態に変化するため、NMOS
12のゲート電位は電源VDDの電位に向かって急速に上昇
してNMOS12を深い導通状態に導くため、出力端子の電位
は接地電位に向かって急速に低下し、０レベルとなる。
以上説明したとおり、本実施例においては、入力信号
I1,I2の両方が変化した場合に、NMOS12のゲートを、最
初はNMOS論理部２を通して充電し、その後はPMOS11を通
して充電することを特徴とする。もし、PMOS11が存在し
ないとすると、NMOS12のゲート電位は、NMOS論理部２の
みで充電されるため、入力信号I1,I2のハイレベルからN
MOSのしきい値電圧VTNだけ低下した電位までしか上昇せ
ず、NMOS12の駆動能力が低下することになる。また、も
し、NMOS論理部２が存在しないとすると、CMOS論理回路
１の出力部の電位変化をPMOS11とNMOS10で構成されるCM
OSインバータで更に反転させてNMOS12のゲートに供給す
るためNMOS12の導通開始までの時間が長くなる。これに
対して、本実施例の回路では。NMOS論理部２とPMOS11が
両方存在することにより、NMOS12の導通開始を早め、ま
た駆動能力も高く保つことができる。
I1,I2の両方が変化した場合に、NMOS12のゲートを、最
初はNMOS論理部２を通して充電し、その後はPMOS11を通
して充電することを特徴とする。もし、PMOS11が存在し
ないとすると、NMOS12のゲート電位は、NMOS論理部２の
みで充電されるため、入力信号I1,I2のハイレベルからN
MOSのしきい値電圧VTNだけ低下した電位までしか上昇せ
ず、NMOS12の駆動能力が低下することになる。また、も
し、NMOS論理部２が存在しないとすると、CMOS論理回路
１の出力部の電位変化をPMOS11とNMOS10で構成されるCM
OSインバータで更に反転させてNMOS12のゲートに供給す
るためNMOS12の導通開始までの時間が長くなる。これに
対して、本実施例の回路では。NMOS論理部２とPMOS11が
両方存在することにより、NMOS12の導通開始を早め、ま
た駆動能力も高く保つことができる。
さらに、本発明の本来の目的である入力容量の低減に
ついても、NMOS論理部２を通して充電すべき容量はNMOS
12のゲート容量であり、しかも初期充電用として働けば
十分なので、NMOS論理部２を構成するNMOS7,8の導通時
抵抗は、大きな負荷容量を高速に駆動する必要がある第
４図の従来回路におけるNMOS27,28と比較して数倍大き
い値で良い。従って、本発明によれば、NMOS7,8の寸法
を小さくすることが可能なため、従来回路に比較して入
力容量が小さいBiCMOS回路を実現することができる。
ついても、NMOS論理部２を通して充電すべき容量はNMOS
12のゲート容量であり、しかも初期充電用として働けば
十分なので、NMOS論理部２を構成するNMOS7,8の導通時
抵抗は、大きな負荷容量を高速に駆動する必要がある第
４図の従来回路におけるNMOS27,28と比較して数倍大き
い値で良い。従って、本発明によれば、NMOS7,8の寸法
を小さくすることが可能なため、従来回路に比較して入
力容量が小さいBiCMOS回路を実現することができる。
第２図は本実施例の回路の遅延時間Tpdのファンアウ
ト依存性を示すグラフ図である。この図から明らかなよ
うに、本実施例では、入力容量の低減効果により、ファ
ンアウト数が増大してもTpdの増大の割合が小さく、従
来回路と比較してファンアウト数が大きい場合における
高速の動作が可能である。
ト依存性を示すグラフ図である。この図から明らかなよ
うに、本実施例では、入力容量の低減効果により、ファ
ンアウト数が増大してもTpdの増大の割合が小さく、従
来回路と比較してファンアウト数が大きい場合における
高速の動作が可能である。
次に、第３図を参照して本発明の第２の実施例につい
て説明する。
て説明する。
本実施例においては、PMOS3a,4a及びNMOS5a,5bからな
る第１のCMOS論理回路1aと、PMOS3b,4b及びNMOS5b,6bか
らなる第２のCMOS回路1bとを有している、これらは、同
一の２入力NAND回路を構成している。
る第１のCMOS論理回路1aと、PMOS3b,4b及びNMOS5b,6bか
らなる第２のCMOS回路1bとを有している、これらは、同
一の２入力NAND回路を構成している。
本実施例が前述した第１の実施例と相違する点は、第
１の実施例では、CMOS論理回路１で、NPNバイポーラト
ランジスタ９と、NMOS10及びPMOS11とを駆動したが、本
実施例では、第１のCMOS論理回路1aをNPNバイポーラト
ランジスタ９のベースの駆動専用に設け、第２のCMOS論
理回路1bをNMOS10及びPMOS11のゲート駆動専用に設けた
点である。その他の構成及び動作については第１図に示
した第１の実施例と同一である。
１の実施例では、CMOS論理回路１で、NPNバイポーラト
ランジスタ９と、NMOS10及びPMOS11とを駆動したが、本
実施例では、第１のCMOS論理回路1aをNPNバイポーラト
ランジスタ９のベースの駆動専用に設け、第２のCMOS論
理回路1bをNMOS10及びPMOS11のゲート駆動専用に設けた
点である。その他の構成及び動作については第１図に示
した第１の実施例と同一である。
本実施例においては、第１のCMOS論理回路1aの出力負
荷容量がNPNバイポーラトランジスタ９のベース容量の
みとなり、また、第２のCMOS論理回路1bの出力負荷容量
もNMOS10及びPMOS11のゲート容量のみとなるため、回路
の高速化を図ることができる。
荷容量がNPNバイポーラトランジスタ９のベース容量の
みとなり、また、第２のCMOS論理回路1bの出力負荷容量
もNMOS10及びPMOS11のゲート容量のみとなるため、回路
の高速化を図ることができる。
また、第１のCMOS論理回路1aのNMOS5a,6aは、第１の
実施例の場合とは異なり、NPNバイポーラトランジスタ
９のベース電荷の放電用のみに使用されるため、導通時
の抵抗をそれほど小さくする必要はなく、寸法が小さな
NMOSを使用することができる。同様に、第２のCMOS論理
回路1bのPMOS3b,4bも、NMOS10を導通させてNMOS12のゲ
ートの電荷を放電させるだけであるから、第１のCMOS論
理回路1aのPMOS3a,4aと比較して、寸法が小さいPMOSを
使用することができる。このため、第１の実施例に比較
して高速動作が可能で、入力容量も僅かな増加に抑える
ことができるという利点がある。
実施例の場合とは異なり、NPNバイポーラトランジスタ
９のベース電荷の放電用のみに使用されるため、導通時
の抵抗をそれほど小さくする必要はなく、寸法が小さな
NMOSを使用することができる。同様に、第２のCMOS論理
回路1bのPMOS3b,4bも、NMOS10を導通させてNMOS12のゲ
ートの電荷を放電させるだけであるから、第１のCMOS論
理回路1aのPMOS3a,4aと比較して、寸法が小さいPMOSを
使用することができる。このため、第１の実施例に比較
して高速動作が可能で、入力容量も僅かな増加に抑える
ことができるという利点がある。
なお、上記実施例では、２入力NAND回路を例として説
明したが、本発明は、他の論理回路においても同様に適
用可能であることは明らかである。また、以上の説明か
らも明らかなように、本発明は、特に多入力NAND系の論
理回路に適用した場合に顕著な効果を奏する。
明したが、本発明は、他の論理回路においても同様に適
用可能であることは明らかである。また、以上の説明か
らも明らかなように、本発明は、特に多入力NAND系の論
理回路に適用した場合に顕著な効果を奏する。
［発明の効果］ 以上説明したように、本発明によれば、ＮチャネルMO
S論理部によって第１のＮチャネルMOSFETの導通開始時
間を早め、ＰチャネルMOSFETによって第１のＮチャネル
MOSFETのゲート駆動能力を高めることにより、Ｎチャネ
ルMOS論理部の寸法を小さくすることができ、従来回路
に比較して入力容量を大幅に低減することができるとい
う効果を奏する。
S論理部によって第１のＮチャネルMOSFETの導通開始時
間を早め、ＰチャネルMOSFETによって第１のＮチャネル
MOSFETのゲート駆動能力を高めることにより、Ｎチャネ
ルMOS論理部の寸法を小さくすることができ、従来回路
に比較して入力容量を大幅に低減することができるとい
う効果を奏する。
第１図は本発明の第１の実施例に係るBiCMOS論理回路の
回路図、第２図は同回路におけるファンアウト数と遅延
時間との関係を従来例と比較して示すグラフ図、第３図
は本発明の第２の実施例に係るBiCMOS論理回路の回路
図、第４図は従来のBiCMOS論理回路の回路図である。 1,21;CMOS論理回路、1a;第１のCMOS論理回路、1b;第２
のCMOS論理回路、2,22;NMOS論理部、3,3a,3b,4,4a,4b,1
1,23,24;PチャネルMOSFET、5,5a,5b,6,6a,6b,7,8,10,1
2,25〜28;NチャネルMOSFET、9,29;NPNバイポーラトラン
ジスタ
回路図、第２図は同回路におけるファンアウト数と遅延
時間との関係を従来例と比較して示すグラフ図、第３図
は本発明の第２の実施例に係るBiCMOS論理回路の回路
図、第４図は従来のBiCMOS論理回路の回路図である。 1,21;CMOS論理回路、1a;第１のCMOS論理回路、1b;第２
のCMOS論理回路、2,22;NMOS論理部、3,3a,3b,4,4a,4b,1
1,23,24;PチャネルMOSFET、5,5a,5b,6,6a,6b,7,8,10,1
2,25〜28;NチャネルMOSFET、9,29;NPNバイポーラトラン
ジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H03K 19/01 H03K 19/08
Claims (2)
- 【請求項１】入力信号を論理演算するCMOS論理回路と、
コレクタが高電位側電源端子に接続されると共にエミッ
タが出力端子に接続され前記CMOS論理回路の出力によっ
て駆動されるNPNバイポーラトランジスタと、ドレイン
が前記出力端子に接続されると共にソースが低電位側電
源端子に接続された第１のＮチャネルMOSFETと、前記高
電位側電源端子と前記第１のＮチャネルMOSFETのゲート
との間に接続されその構成及び入力信号が前記CMOS論理
回路を構成するＮチャネルMOSFETと同一のＮチャネルMO
S論理部と、このＮチャネルMOS論理部と並列に接続され
前記CMOS論理回路の出力をゲートに入力するＰチャネル
MOSFETと、前記第１のＮチャネルMOSFETのゲートと前記
低電位側電源端子との間に接続され前記CMOS論理回路の
出力をゲートに入力する第２のＮチャネルMOSFETとを有
することを特徴とするBiCMOS論理回路。 - 【請求項２】入力信号を論理演算する第１のCMOS論理回
路と、この第１のCMOS論理回路と同一構成で前記入力信
号を論理演算する第２のCMOS論理回路と、コレクタが高
電位側電源端子に接続されると共にエミッタが出力端子
に接続され前記第１のCMOS論理回路の出力によって駆動
されるNPNバイポーラトランジスタと、ドレインが前記
出力端子に接続されると共にソースが低電位側電源端子
に接続された第１のＮチャネルMOSFETと、前記高電位側
電源端子と前記第１のＮチャネルMOSFETのゲートとの間
に接続されその構成及び入力信号が前記CMOS論理回路を
構成するＮチャネルMOSFETと同一のＮチャネルMOS論理
部と、このＮチャネルMOS論理部と並列に接続され前記
第２のCMOS論理回路の出力をゲートに入力するＰチャネ
ルMOSFETと、前記第１のＮチャネルMOSFETのゲートと前
記低電位側電源端子との間に接続され前記第２のCMOS論
理回路の出力をゲートに入力する第２のＮチャネルMOSF
ETとを有することを特徴とするBiCMOS論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02228687A JP3099351B2 (ja) | 1990-08-29 | 1990-08-29 | ＢｉＣＭＯＳ論理回路 |
| DE69126832T DE69126832T2 (de) | 1990-08-29 | 1991-08-28 | BiCMOS logische Schaltung |
| EP91307873A EP0473409B1 (en) | 1990-08-29 | 1991-08-28 | BiCMOS logic circuit |
| US07/752,071 US5159214A (en) | 1990-08-29 | 1991-08-29 | Bicmos logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02228687A JP3099351B2 (ja) | 1990-08-29 | 1990-08-29 | ＢｉＣＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109665A JPH04109665A (ja) | 1992-04-10 |
| JP3099351B2 true JP3099351B2 (ja) | 2000-10-16 |
Family
ID=16880232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02228687A Expired - Fee Related JP3099351B2 (ja) | 1990-08-29 | 1990-08-29 | ＢｉＣＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099351B2 (ja) |
-
1990
- 1990-08-29 JP JP02228687A patent/JP3099351B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04109665A (ja) | 1992-04-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
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