JP2720816B2 - ＢｉＭＯＳ集積回路 - Google Patents

ＢｉＭＯＳ集積回路

Info

Publication number
JP2720816B2
JP2720816B2 JP7075263A JP7526395A JP2720816B2 JP 2720816 B2 JP2720816 B2 JP 2720816B2 JP 7075263 A JP7075263 A JP 7075263A JP 7526395 A JP7526395 A JP 7526395A JP 2720816 B2 JP2720816 B2 JP 2720816B2
Authority
JP
Japan
Prior art keywords
gate
transistor
integrated circuit
bimos
cmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7075263A
Other languages
English (en)
Other versions
JPH08274619A (ja
Inventor
均 岡村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7075263A priority Critical patent/JP2720816B2/ja
Priority to EP96105052A priority patent/EP0735587A3/en
Priority to CA002173034A priority patent/CA2173034C/en
Priority to US08/623,834 priority patent/US5917342A/en
Publication of JPH08274619A publication Critical patent/JPH08274619A/ja
Application granted granted Critical
Publication of JP2720816B2 publication Critical patent/JP2720816B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
とＭＯＳトランジスタを同一半導体基板上に集積するい
わゆるＢｉＭＯＳ技術を用いた集積回路に関し、特にそ
のゲート幅の寸法、及び素子レイアウトに関する。
【０００２】
【従来の技術】図８に、従来のＢｉＮＭＯＳゲートでイ
ンバータを構成した時の回路図を示す。コレクタを高電
位側電源（以下ＶＣＣと記す）１に、エミッタを出力端
子８に接続した第一のＮＰＮトランジスタ２９と、ソー
スをＧＮＤ２に、ドレインを出力端子８に、ゲートを入
力端子７に接続したＮＭＯＳ３０と、ソースをＶＣＣ１
に、ドレインをＮＰＮトランジスタ２９のベースに、ゲ
ートを入力端子７に接続したＰＭＯＳ３１と、ソースを
ＧＮＤ２に、ドレインをＮＰＮトランジスタ３のベース
に、ゲートを入力端子７に接続したＮＭＯＳ３２を備え
ている。
【０００３】さて、ＮＭＯＳ３０のゲート幅は想定した
負荷容量を十分な速さで引き抜くのに必要な大きさに設
定される。例えばこの値は１０μm に設定されていた。
またＰＭＯＳ３１のゲート幅はＮＰＮトランジスタ２９
のベースを充電する時間が十分小さくなるように設定さ
れる。例えばこの値は１２μm に設定されていた。また
ＮＭＯＳ３２のゲート幅は、ＮＰＮトランジスタ２９の
ベース回りの寄生容量を十分速く引き抜けるような大き
さに設定される。例えばこの値は５μm に設定されてい
た。
【０００４】次にこの回路の動作を簡単に説明する。
【０００５】まず、入力端子７の電位が高電位から低電
位に遷移した場合について述べる。ＰＭＯＳ３１がオン
し、同時にＮＭＯＳ３２がオフするため、ＮＰＮトラン
ジスタ２９がオンし、負荷容量を充電する。この時ＮＭ
ＯＳ３０はオフするため、ＮＰＮトランジスタ２９とＮ
ＭＯＳ３０間にはほとんど貫通電流が流れない。
【０００６】次に入力端子に電位が低電位から高電位に
移行する時の動作を説明する。
【０００７】ＰＭＯＳ３１がオフし、同時にＮＭＯＳ３
２がオンするため、ＮＰＮトランジスタ２９のベース電
流を断ち、ベース電位を引き下げる。この時、ＮＭＯＳ
３０がオンするので負荷容量が放電され出力電位が下降
する。ＮＰＮトランジスタ２９のベース電位の下降速度
を出力端子電位の下降速度よりも速くなるようにＮＭＯ
Ｓ３２のゲート幅を設定すれば、ＮＰＮトランジスタ２
９がオフしたままとなるので貫通電流が生じない。
【０００８】以上の動作の際に消費する電力は、ＭＯＳ
トランジスタのゲート容量、ソース、ドレイン拡散容量
を充放電する電力が支配的である。
【０００９】図２にＣＭＯＳゲートでインバータを構成
した回路図と回路定数を示す。ＰＭＯＳ９が出力電位引
き上げ用に、ＮＭＯＳ１０が出力電位引き下げ用に用い
られている。
【００１０】ＰＭＯＳ単位ゲート幅当たりのオン電流は
ＮＭＯＳの約１／２であるので、ＰＭＯＳ９とＮＭＯＳ
１０のゲート幅の比は約２：１に設定するのが最も高速
である事が知られている。さらに、出力電位立ち上がり
時間と出力電位立ち下がり時間のバランスも取れる。例
えばこの値はＰＭＯＳ９のゲート幅が２０μm 、ＮＭＯ
Ｓ１０のゲート幅が１０μm に設定されていた。
【００１１】ＰＭＯＳ９のゲート幅を小さくしていく
と、出力立ち上がり時間が遅くなるが、同時に論理しき
い値が低下するため、同じ回路定数を持つゲートを接続
する場合の動作速度は大きくは劣化しない。従って、ゲ
ートアレイ等では集積度、消費電力を優先して、ＰＭＯ
Ｓ９とＮＭＯＳ１０のゲート幅の比を小さくして１．
２：１程度に設定する事がある。この場合、例えばＰＭ
ＯＳ９のゲート幅が１２μm 、ＮＭＯＳ１０のゲート幅
が１０μm に設定される。
【００１２】しかし、この比率を１：１未満にする事は
意味がない。ある一定の合計ゲート幅を設定した場合、
その内訳としてＮＭＯＳにより大きなゲート幅を割り当
てても、消費電力は減少せず、動作速度も遅くなるから
である。
【００１３】上述したＣＭＯＳゲート回路とＢｉＮＭＯ
Ｓゲート回路の動作速度は一般に、低負荷の条件におい
ては両者で同等であるので、ある程度複雑な論理を有す
る回路ブロックを構成する時には、大部分を、より回路
構成が簡単で集積度の高いＣＭＯＳゲート回路で構成
し、出力部や、ファンアウトの大きな箇所のみにＢｉＮ
ＭＯＳゲートを使用するのが一般的である。
【００１４】次に、半導体基板上にトランジスタ、抵抗
素子等をあらかじめアレイ状に配置しておき、配線工程
のみで半導体基板上の各素子を結線し、所望の論理機能
を実現するゲートアレイ等のマスタースライス型半導体
集積回路において、上述の論理回路を実現する時のレイ
アウトについて述べる。
【００１５】図９に従来例のＢｉＮＭＯＳゲートアレイ
用の基本セルレイアウトを示す。同一拡散領域３３に形
成され、片方の拡散領域コンタクトを共有した２つのＰ
ＭＯＳ３４、３５がある。同様に同一拡散領域３６に形
成され、片方の拡散領域コンタクトを共有した２つのＮ
ＭＯＳ３７、３８がある。このＮＭＯＳとは分離された
拡散領域３９内に形成された２つの小ＮＭＯＳ４０、４
１と、ＮＰＮトランジスタ４２を１個備えている。
【００１６】ＭＯＳトランジスタのゲート幅は、ＰＭＯ
Ｓ３４、３５が１２μm 、ＮＭＯＳ３７、３８が１０μ
m 、小ＮＭＯＳ４０、４１が５μm に設定されている。
【００１７】例えばＢｉＮＭＯＳインバータは、図８の
出力引き上げ用ＮＰＮトランジスタ２９を４２で、同じ
く図８のＰＭＯＳ３１を３４、または３５で、出力引き
下げ用ＮＭＯＳ３０を３７または３８で、ＮＭＯＳ３２
を４０、または４１で実現する。
【００１８】さらに複雑な論理ブロックは、ＢｉＮＭＯ
Ｓゲートを出力駆動部に、ＣＭＯＳゲートを論理構成部
に使用する。従って、ＢｉＮＭＯＳゲートの出力引き下
げ用ＮＭＯＳ３０と論理構成部に使用されるＮＭＯＳ
は、ともに図９のＮＭＯＳ３７、３８を使って実現する
ため、同一のゲート幅である。
【００１９】また、ＢｉＮＭＯＳゲートのＮＰＮトラン
ジスタ２９のベース駆動用ＰＭＯＳ３１と論理構成部に
使用するＰＭＯＳとは、ともにＭＯＳトランジスタ３
４、３５を使うためそのゲート幅はそれぞれ互いに等し
い。
【００２０】図１０に、従来のＣＭＯＳゲートアレイの
基本セルレイアウトを示す。同一拡散領域４３に形成さ
れ、片方の拡散領域コンタクトを共有した２つのＰＭＯ
Ｓ４４、４５と、同様に同一拡散領域４６に形成され、
片方の拡散領域コンタクトを共有した２つのＮＭＯＳ４
７、４８を有している。ＭＯＳトランジスタのゲート幅
は、ＰＭＯＳ４４、４５が１２μm 、ＮＭＯＳ４７、４
８が１０μm に設定されている。
【００２１】さらに、ゲートアレイの基本セルレイアウ
トに関して、ＵＳＰ５，０５５，７１６で開示された別
の従来例を図１１に示す。
【００２２】この従来例では、ＣＭＯＳ論理部４９とＢ
ｉＮＭＯＳバッファ部５０それぞれに対して専用のトラ
ンジスタを基本セル内に用意している。しかしながら、
この例では、ＢｉＮＭＯＳバッファ部５０で使用するＭ
ＯＳトランジスタのゲート幅よりも小さいゲート幅を持
つＭＯＳトランジスタをＣＭＯＳ論理部４９で使用でき
るものの、ＮＰＮトランジスタがＣＭＯＳ論理部内には
存在しないので、半導体基板上でＢｉＮＭＯＳバッファ
を構成できる箇所が限定される。
【００２３】従って、ＢｉＮＭＯＳインバータ等の小さ
な論理ブロックが連続して配置されているような場合、
または、多くのＭＯＳトランジスタを使用する割に出力
数の少ないゲート、例えば１６対１のセレクタ等が配置
される場合には、ＢｉＮＭＯＳバッファ部が使用される
頻度が少ないので未使用トランジスタが多く生じる。
【００２４】
【発明が解決しようとする課題】以上述べた従来のＢｉ
ＮＭＯＳ論理集積回路では、ＢｉＮＭＯＳゲート部分の
出力引き下げ用ＮＭＯＳと、ＣＭＯＳゲート部分のＮＭ
ＯＳのゲート幅が同じであるか、または、サイズを変え
て、ＣＭＯＳゲート部分のＮＭＯＳのゲート幅を小さく
してあっても、ＢｉＮＭＯＳゲート部分とＣＭＯＳゲー
ト部分でそれぞれ専用のＮＭＯＳを使用していたため、
前者では、消費電力の増加、集積度の低下が生じ、後者
でも十分高い集積度が得られないという欠点、課題があ
り、結果として同世代のＣＭＯＳ論理集積回路に比較し
て高集積性や、低消費電力性を実現する事ができなかっ
た。
【００２５】本発明の目的は、ＢｉＭＯＳ集積回路で同
世代のＣＭＯＳ集積回路に比べて消費電力を低減するこ
とである。さらに本発明の目的はそれに加えてＢｉＭＯ
Ｓ集積回路の集積度を向上させることである。
【００２６】
【課題を解決するための手段】本発明のＢｉＭＯＳ集積
回路は、出力プルアップ用バイポーラトランジスタと出
力プルダウン用ＭＯＳトランジスタを縦積みに接続し、
ゲートを入力に接続し出力を前記バイポーラトランジス
タのベースに接続してベースを駆動するＭＯＳトランジ
スタを備えたＢｉＭＯＳ複合ゲートバッファ部と、を有
するＢｉＭＯＳ集積回路において、前記プルダウン用Ｍ
ＯＳトランジスタの入力容量に比較して、前記ベースを
駆動するＭＯＳトランジスタの入力容量が小さいことを
特徴とする。
【００２７】このＢｉＭＯＳ集積回路の入力には、例え
ば、少なくともＣＭＯＳゲートを構成要素とする論理部
の出力が接続される。
【００２８】また、比較的小規模な回路で配線長が短い
場合、配線の容量はＭＯＳのゲートとソース・ドレイン
の容量に比べ十分小さい。その場合論理部を構成するＣ
ＭＯＳゲートのゲート幅寸法を小さくし入力容量がＢｉ
ＭＯＳ複合ゲートの入力容量以下にしても動作速度の劣
化がなくしかも消費電力が低減できる。また、論理部
は、ＣＭＯＳゲートとＢｉＮＭＯＳゲートで構成されて
いてもよい。
【００２９】また、複数のトランジスタを組み合わせて
構成された基本セルを半導体基板上にアレイ状に配置し
て、所望の論理機能を、前記トランジスタ間を配線で接
続するいわゆるマスタースライス方式、あるいは、あら
かじめ用意された、複数のトランジスタを組み合わせて
構成された基本論理ブロックを、半導体基板上に配置、
配線して、所望の論理機能を実現するいわゆるスタンダ
ードセル方式で構成する。
【００３０】このマスタースライス方式、スタンダード
セル方式で、上記の本発明の特徴つまり「プルダウン用
ＭＯＳトランジスタの入力容量に比較して、前記ベース
を駆動するＭＯＳトランジスタの入力容量を小さい」を
満足させるには、ＢｉＭＯＳ複合ゲートの出力プルダウ
ン用トランジスタが、論理部の同じ導電型のＭＯＳトラ
ンジスタと同じトランジスタでありこれらを並列に接続
するか、論理部の同じ導電型のＭＯＳトランジスタと配
線領域に埋め込まれた同じ導電型のＭＯＳトランジスタ
を並列に接続して構成する。
【００３１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体集積回路に使用す
るＢｉＮＭＯＳインバータを示す回路図である。
【００３２】出力プルアップ用のＮＰＮトランジスタ３
と出力プルダウン用のＮＭＯＳトランジスタ４を縦積み
に接続する。つまりＮＰＮトランジスタ３はコレクタ端
子をＶＣＣ１に、エミッタを出力端子８に接続する。Ｎ
ＭＯＳ４は、ソースをＧＮＤ２に、ドレインを出力端子
８に、ゲートを入力端子７に接続する。
【００３３】また本実施例ではＮＰＮ４のベースを駆動
するものとしてＣＭＯＳを用いている。つまりソースを
ＶＣＣ１に、ドレインをＮＰＮトランジスタ３のベース
に、ゲートを入力端子７に接続したＰＭＯＳ５と、ソー
スをＧＮＤ２に、ドレインをＮＰＮトランジスタ３のベ
ースに、ゲートを入力端子７に接続したＮＭＯＳ６を備
えている。
【００３４】各トランジスタともゲート長０．５μm 、
ゲート酸化膜厚０．１μm は共通で、ゲート幅は例えば
ＰＭＯＳ５が６μm 、ＮＭＯＳ６が１．５μm 、ＮＭＯ
Ｓ４が１０μm に設定している。すなわち、出力プルダ
ウン用ＮＰＮトランジスタ３のベースを駆動するＰＭＯ
Ｓ５、ＮＭＯＳ６のゲート幅の合計（７．５μm ）が、
出力プルダウン用ＮＭＯＳ４のゲート幅（１０μm ）以
下である。ゲート絶縁膜厚、チャネル長は各トランジス
タで同じなので、ＰＭＯＳ５とＮＭＯＳ６のゲート入力
容量の合計値よりＮＭＯＳ４のゲート入力容量の方が大
きくなる。
【００３５】ＮＡＮＤゲート、ＮＯＲゲート等では、図
１のＢｉＮＭＯＳゲート、図２のＣＭＯＳゲートは共に
入力数に比例してＭＯＳトランジスタが増加する。
【００３６】図３に３入力ＮＯＲの例をＢｉＮＭＯＳゲ
ートとＣＭＯＳゲートで構成した回路図を示す。例え
ば、図１に示したＢｉＮＭＯＳゲートのＭＯＳトランジ
スタ数と、図２に示したＣＭＯＳゲートのトランジスタ
はそれぞれ、インバータで３、２、二入力ＮＡＮＤ（Ｎ
ＯＲ）で６、４、三入力ＮＡＮＤ（ＮＯＲ）で９、６
と、ＢｉＮＭＯＳゲートとＣＭＯＳゲートでトランジス
タ数の比、すなわち総ゲート幅の比は論理に依らず一定
である。従ってＢｉＮＭＯＳゲートの消費電力はＣＭＯ
Ｓゲートの消費電力に対して常に小さい事になる。
【００３７】図４に本発明のＢｉＣＭＯＳ集積回路にお
けるＢｉＮＭＯＳインバータの遅延時間のファンアウト
依存性を示す。本ＢｉＮＭＯＳインバータは、ゲート幅
２０μm のＰＭＯＳ、ゲート幅１０μm のＮＭＯＳで
構成されるＣＭＯＳインバータと同等の負荷駆動電流を
得る事が可能である。同時にファンアウト負荷としてみ
えるＢｉＮＭＯＳゲートの入力容量は、ＰＭＯＳとＮＭ
ＯＳの単位ゲート幅当たりのゲート容量が等しいとした
時、ＣＭＯＳゲートの６／１０であるので、ＢｉＮＭＯ
Ｓゲートの遅延時間のファンアウト依存性はＣＭＯＳゲ
ートのファンアウト依存性の６／１０となる。
【００３８】これは次のような理由による。ＭＯＳの相
互コンダクタンスは一般にＰＭＯＳの方がＮＭＯＳより
小さい。従ってスピードを優先するなら、ＣＭＯＳを構
成するＰＭＯＳのゲート幅はＮＭＯＳのゲート幅以上に
する必要がある。ＢｉＮＭＯＳゲートでは、出力プルア
ップにＮＰＮバイポーラトランジスタを用いるためその
駆動電流はＰＭＯＳに比べ大きい。また、バイポーラは
電流増幅特性を持つため、そのベース電流を供給するＭ
ＯＳトランジスタのゲート幅は小さくてよい。
【００３９】従って、ＢｉＭＯＳ論理集積回路におい
て、出力プルアップ用NPNトランジスタを駆動するＭＯ
Ｓトランジスタのゲート入力容量が出力プルダウン用Ｎ
ＭＯＳのゲート入力容量より小さければ、ＢｉＮＭＯＳ
バッファ部のスピードを同世代のＣＭＯＳに比べて優位
性を保ったままで、それを駆動するＣＭＯＳ論理部のト
ランジスタゲート幅を小さくできるので、消費電力を小
さくする事ができ、本発明のＢｉＭＯＳ論理集積回路は
同世代のＣＭＯＳ論理集積回路に比べて確実に消費電力
を小さく、スピードを速くすることができる。
【００４０】また、ＢｉＮＭＯＳ化で必要な素子の占有
面積が、ＣＭＯＳゲートのＰＭＯＳの占有面積より小さ
ければ、少なくとも同等のスピードを持つＣＭＯＳＬＳ
Ｉより集積度が向上する。
【００４１】図５に、本発明においてＢｉＮＭＯＳゲー
トによる出力ドライブ回路とＣＭＯＳゲートによる論理
回路を組み合わせて複雑な論理マクロを構成した例とし
てフリップフロップを構成した回路図を示す。
【００４２】ラッチ回路、トランスファゲート等をＭＯ
Ｓトランジスタを使用して構成し、データ出力部にＢｉ
ＮＭＯＳゲート（インバータ）を使用している。この
時、論理部に用いるＣＭＯＳトランジスタのゲート幅は
ＰＭＯＳ、ＮＭＯＳそれぞれ６μm 、５μm に設定す
る。
【００４３】図６に本発明の半導体集積回路の、ゲート
アレイ用基本セルレイアウトの例を示す。
【００４４】同一Ｎ型拡散領域（Ｎウェル）１１内に配
置された２つのＰＭＯＳ１２、１３と、同一Ｐ型拡散領
域（Ｐウェル）１４内に配置された２つのＮＭＯＳ１
５、１６と、図１で示した小ＮＭＯＳ６を実現するため
に、同一Ｐ型拡散領域１７に形成した小ＮＭＯＳ１８、
１９と、１つのＮＰＮトランジスタ２０を有している。
【００４５】ＮＰＮトランジスタのコレクタ埋め込み領
域とＰＭＯＳ１２、１３のＮウェルは共通の領域に形成
され、ＶＣＣに接続する。ＰＭＯＳ１２、１３と、ＮＭ
ＯＳ１５、１６のゲート幅はそれぞれ６μm 、５μm に
設定する。また、Ｎウェルコンタクト２１と、Ｐウェル
コンタクト２２を有し、それぞれＶＣＣ、ＧＮＤに接続
する。
【００４６】ゲートアレイでは、埋め込みマクロ、イン
ターフェイス回路部アレイを除く内部領域を、図６に示
した基本セルで敷き詰めた構成をとる。
【００４７】ＢｉＮＭＯＳゲートのＮＭＯＳのゲート幅
は１０μm である。これは次の図６で説明するようにゲ
ート幅５μm のＮＭＯＳを二つ並列接続したものであ
る。この１０μm のＮＭＯＳのゲート入力容量は、Ｂｉ
ＮＭＯＳゲートの入力であるＣＭＯＳを構成するＰ，Ｎ
の各ＭＯＳの入力容量の合計値より大きい。また論理部
を構成するＣＭＯＳの入力容量はＢｉＮＭＯＳゲートの
それ以下に設定する。
【００４８】さて、配線容量がＭＯＳトランジスタのゲ
ート容量、ソース、ドレイン拡散容量に比較して無視で
きる時、ＣＭＯＳゲートの遅延時間は使用するゲート幅
に依存しない。これはオン電流がゲート幅に比例すると
共に、ゲート容量、ソース、ドレイン拡散容量もゲート
幅に比例するためである。
【００４９】比較的小規模な論理マクロの中のように配
線長が短い場合、例えば２０μm の配線の容量は２〜４
ｆＦ程度であり、この配線容量はゲート幅５μm のＰＭ
ＯＳとゲート幅５μm のＮＭＯＳのゲート容量、ソー
ス、ドレイン拡散容量の和５５ｆＦに比べて十分小さ
い。
【００５０】従って、小規模な論理マクロ内という限ら
れた範囲内において、ＭＯＳトランジスタのみで構成す
る論理部をこのような小さなゲート幅で設計しても動作
速度の劣化はない。
【００５１】一方、消費電力はゲート幅に比例するか
ら、例えば１２μm のゲート幅のＰＭＯＳと１０μm の
ゲート幅のＮＭＯＳで構成したＣＭＯＳ論理部に比べ
て、６μm のゲート幅のＰＭＯＳと５μm のゲート幅の
ＭＯＳトランジスタで構成したＣＭＯＳ論理部は５０％
の消費電力低減が図れる。
【００５２】本発明のＢｉＭＯＳ集積回路のＣＭＯＳ論
理部は、図６で示したＰＭＯＳ１２、１３、ＮＭＯＳ１
５、１６を用いて実現される。また、ＢｉＮＭＯＳバッ
ファ部は例えばインバータの場合、ＮＰＮトランジスタ
２０のベース駆動用ＭＯＳトランジスタをＰＭＯＳ１
２、または１３、ＮＭＯＳ１８、または１９を用いて実
現し、出力プルダウン用の１０μm のＮＭＯＳは、２個
のＮＭＯＳ１５、１６を並列に接続して構成される。
【００５３】さて、本発明者が、ゲートアレイの品種設
計結果の統計をとることによって、ＢｉＮＭＯＳ出力部
を必要とするのは、上述の基本セルを用いたゲートアレ
イの場合平均して６〜８セル毎に１セルの割合である事
がわかった。従って図６の実施例でいえば、ゲート幅５
μm のＮＭＯＳ１５と１６を並列に接続して、図１に示
すＢｉＮＭＯＳゲート内のゲート幅１０μm の出力プル
ダウン用ＮＭＯＳ４を構成し、たとえ、ＰＭＯＳ１２、
１３の片方１個の領域が使用されず無駄になったとして
も、それが全体に占める割合は非常に小さい。つまり６
〜８セル毎に１個ＰＭＯＳの片方が使われないだけなの
で全体の面積の中でこの無駄領域が占める割合は非常に
小さい。
【００５４】このように本実施例では、ＢｉＮＭＯＳバ
ッファとＣＭＯＳ論理部で、小ゲート幅のＮＭＯＳ１
８、１９以外、使用するＭＯＳトランジスタを区別せず
共用で使用するため、どのような論理マクロがどこに配
置されても、使用されずに無駄となるトランジスタの数
は極めて少ない。
【００５５】さらに、ＰＭＯＳ１２、１３のゲート幅を
小さくした分で空いた領域に埋めこまれる様な大きさの
ＮＰＮトランジスタとＮＭＯＳ、例えばエミッタサイズ
が０．８μm ×１．８μm のＮＰＮトランジスタとゲー
ト幅が１．５μm のＮＭＯＳをそれぞれ使用すれば、図
１０に示した従来のＣＭＯＳゲートアレイに比較して集
積度も高くする事もできる。近年のサブミクロンＢｉＣ
ＭＯＳプロセスに用いられるバイポーラトランジスタは
ベース寄生容量が小さく、ベースを駆動するＰＭＯＳ１
２、１３、ＮＭＯＳ１８、１９のゲート幅を小さくして
も遅延時間が大きく変化する事はない。
【００５６】なお「マクロ」とは、ＬＳＩを効率よく設
計するための、階層設計手法で使われるもので、ある機
能を持った論理をあらかじめ実現してブロックとして用
意したものである。特に論理ＬＳＩを設計する場合、通
常、マクロを組み合わせて設計する。例えばマイクロプ
ロセッサであれば、ＡＬＵマクロとレジスタマクロ、キ
ャッシュメモリマクロを組み合わせる。また、ゲートア
レイであれば、ＮＡＮＤゲートやフリップフロップゲー
トをマクロとして組み合わせる。回路レベル、レイアウ
トレベル双方で使われる。前出の埋め込みマクロとは、
ゲートアレイ中に埋め込まれたマクロを指す。
【００５７】図７に、本発明の第二の実施例のゲートア
レイのレイアウト図を示す。本実施例では、図６に示し
たトランジスタ以外にＳＲＡＭ構成用のＮＭＯＳ２４、
２５、２７、２８を基本セル内に配置している。ＮＭＯ
Ｓ２４、２５は共通の拡散領域２３内に、ＮＭＯＳ２
７、２８は共通の拡散領域２６内にそれぞれ形成されて
いる。これらが請求項でいう「配線領域に埋め込まれた
ＭＯＳトランジスタ」である。
【００５８】ＮＭＯＳ２４、２５、２７、２８のゲート
幅は例えば５μm に設定する。この時、図１に示したＢ
ｉＮＭＯＳゲートを構成する時の出力引き抜き用ＮＭＯ
Ｓ４を、論理回路用のＮＭＯＳ１５または１６と、ＳＲ
ＡＭ用のＮＭＯＳ２４、２５、２７、または２８のうち
いずれか一つを並列接続する事により実現する。
【００５９】本実施例では、ＳＲＡＭ構成用のＭＯＳト
ランジスタを内蔵したＣＭＯＳに比較して、より集積度
が向上したＳＲＡＭ内蔵ＢｉＮＭＯＳゲートアレイを実
現できるという特徴を持つ。
【００６０】以上の実施例では、論理部をＣＭＯＳで構
成した例を述べたが、ＣＭＯＳとＢｉＮＭＯＳで構成さ
れていてもよい。
【００６１】以上、あらかじめ半導体基板上にアレイ状
に配置された複数のトランジスタを組み合わせて構成さ
れた基本セルを用い、所望の論理機能を必要なトランジ
スタを配線工程で接続して実現する、いわゆるマスター
スライス方式のゲートアレイを例にあげて説明したが、
本発明の趣旨は、所望の論理機能を拡散工程まで含んで
最適化された論理機能ブロックを組み合わせて配置配線
する、いわゆるスタンダードセル方式のＢｉＣＭＯＳ集
積回路においても変わらない。スタンダードセル方式に
おいては、例えばバイポーラトランジスタを必要な時の
み配置すれば良く、不要なバイポーラトランジスタが発
生しないため、マスタースライス方式のゲートアレイに
比較してさらに集積度を向上させる事ができるという利
点を有する。
【００６２】
【発明の効果】以上説明したように本発明では、ＣＭＯ
Ｓ論理ＬＳＩ以下の消費電力とＣＭＯＳ以上の集積度を
有するＢｉＭＯＳＬＳＩが実現できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置に使用するＢｉＮ
ＭＯＳインバータの回路図。
【図２】従来のＣＭＯＳインバータの回路図。
【図３】３入力ＮＯＲをＢｉＮＭＯＳゲートとＣＭＯＳ
ゲートで実現した回路図。
【図４】本発明のＢｉＮＭＯＳインバータの遅延時間の
ファンアウト依存性を示す図。
【図５】本発明の半導体集積回路装置に使用するフリッ
プフロップの一例の回路図。
【図６】本発明の一実施例のゲートアレイ用基本セルレ
イアウトを示す図。
【図７】本発明の第二の実施例のゲートアレイ用基本セ
ルレイアウトを示す図。
【図８】従来のＢｉＮＭＯＳインバータの回路図。
【図９】従来のＢｉＮＭＯＳゲートアレイ用基本セルレ
イアウトを示す一例を示す図。
【図１０】従来のＣＭＯＳゲートアレイ用基本セルレイ
アウトを示す一例を示す図。
【図１１】従来のＢｉＮＭＯＳゲートアレイ用基本セル
レイアウトの他の例を示す図。
【符号の説明】
１ 高電位側電源（ＶＣＣ） ２ 低電位側電源（ＧＮＤ） ３、２９ 出力電位プルアップ用ＮＰＮバイポーラトラ
ンジスタ ４、３０ 出力電位プルダウン用ＮチャンネルＭＯＳト
ランジスタ ５、３１ ＮＰＮトランジスタ駆動ＰチャンネルＭＯＳ
トランジスタ ６、３２ ＮＰＮトランジスタ駆動ＮチャンネルＭＯＳ
トランジスタ ７ 入力端子 ８ 出力端子 ９ ＰチャンネルＭＯＳトランジスタ １０ ＮチャンネルＭＯＳトランジスタ １１、１４、１７、２３、２６、３３、３６、４３、４
６ 拡散領域 １２、１３、３４、３５、４４、４５ ＰチャンネルＭ
ＯＳトランジスタ １５、１６、３７、３８ ＮチャンネルＭＯＳトランジ
スタ １８、１９、４０、４１ 小ＮチャンネルＭＯＳトラン
ジスタ ２０ ＮＰＮバイポーラトランジスタ ２１ Ｎウェルコンタクト ２２ Ｐサブコンタクト ２４、２５、２７、２８ ＳＲＡＭ用ＮチャンネルＭＯ
Ｓトランジスタ ４４、４５ ＰチャンネルＭＯＳトランジスタ ４７、４８ ＮチャンネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 17/56 Ｆ 19/173 19/094 Ｂ

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】出力プルアップ用バイポーラトランジスタ
    と出力プルダウン用ＭＯＳトランジスタを縦積みに接続
    し、ゲートを入力に接続し出力を前記バイポーラトラン
    ジスタのベースに接続してベースを駆動するＭＯＳトラ
    ンジスタを備えたＢｉＭＯＳ複合ゲートバッファ部を有
    し、ＣＭＯＳゲートを構成要素とする論理部の出力を前
    記ＢｉＭＯＳ複合ゲートバッファ部の入力としたＢｉＭ
    ＯＳ集積回路において、前記プルダウン用ＭＯＳトラン
    ジスタの入力容量に比較して、前記ベースを駆動するＭ
    ＯＳトランジスタの入力容量が小さく、しかも前記論理
    回路を構成するＣＭＯＳゲートの入力容量がＢｉＭＯＳ
    複合ゲートの入力容量以下であることを特徴とするＢｉ
    ＭＯＳ集積回路。
  2. 【請求項２】前記ベースを駆動するＭＯＳトランジスタ
    がＣＭＯＳトランジスタである請求項１に記載のＢｉＭ
    ＯＳ集積回路。
  3. 【請求項３】論理部が、ＣＭＯＳゲートとＢｉＮＭＯＳ
    ゲートで構成される請求項１または２に記載のＢｉＭＯ
    Ｓ集積回路。
  4. 【請求項４】複数のトランジスタを組み合わせて構成さ
    れた基本セルを半導体基板上にアレイ状に配置して、所
    望の論理機能を、前記トランジスタ間を配線で接続する
    マスタースライス方式で構成される請求項１、２または
    ３に記載のＢｉＭＯＳ集積回路。
  5. 【請求項５】あらかじめ用意された、複数のトランジス
    タを組み合わせて構成された基本論理ブロックを、半導
    体基板上に配置、配線して、所望の論理機能を実現する
    スタンダードセル方式で構成される請求項１、２または
    ３に記載のＢｉＭＯＳ集積回路。
  6. 【請求項６】ＢｉＭＯＳ複合ゲートの出力プルダウン用
    トランジスタが、論理部の同じ導電型のＭＯＳトランジ
    スタと同じトランジスタであるこれらを並列に接続して
    構成する請求項４または５に記載のＢｉＭＯＳ集積回
    路。
  7. 【請求項７】ＢｉＭＯＳ複合ゲートの出力プルダウン用
    トランジスタが、論理部の同じ導電型のＭＯＳトランジ
    スタと配線領域に埋め込まれた同じ導電型のＭＯＳトラ
    ンジスタを並列に接続して構成する請求項４に記載のＢ
    ｉＭＯＳ集積回路。
  8. 【請求項８】配線に埋め込まれたＭＯＳトランジスタが
    ＳＲＡＭ用にあらかじめ用意されたものである請求項７
    に記載のＢｉＭＯＳ集積回路。
  9. 【請求項９】出力プルアップ用バイポーラトランジスタ
    と、ベースを駆動するＭＯＳトランジスタの半導体基板
    上での占有面積の合計が論理部を構成する同じ導電型の
    ＭＯＳトランジスタの占有面積より小さい請求項４に記
    載のＢｉＭＯＳ集積回路。
  10. 【請求項１０】ベースを駆動するＭＯＳトランジスタが
    ＣＭＯＳである請求項１、２、３、４、５、６、７、８
    または９に記載のＢｉＭＯＳ集積回路。
  11. 【請求項１１】出力プルアップ用ＮＰＮバイポーラトラ
    ンジスタと、ベースを駆動するＣＭＯＳトランジスタを
    構成するベースプルアップ用ＰＭＯＳトランジスタと
    が、共通のＮ型埋め込み層に形成されている請求項１０
    に記載のＢｉＭＯＳ集積回路。
JP7075263A 1995-03-31 1995-03-31 ＢｉＭＯＳ集積回路 Expired - Fee Related JP2720816B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7075263A JP2720816B2 (ja) 1995-03-31 1995-03-31 ＢｉＭＯＳ集積回路
EP96105052A EP0735587A3 (en) 1995-03-31 1996-03-29 BiMOS-type integrated circuit
CA002173034A CA2173034C (en) 1995-03-31 1996-03-29 Bimos integrated circuit
US08/623,834 US5917342A (en) 1995-03-31 1996-03-29 BiMOS integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7075263A JP2720816B2 (ja) 1995-03-31 1995-03-31 ＢｉＭＯＳ集積回路

Publications (2)

Publication Number Publication Date
JPH08274619A JPH08274619A (ja) 1996-10-18
JP2720816B2 true JP2720816B2 (ja) 1998-03-04

Family

ID=13571169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7075263A Expired - Fee Related JP2720816B2 (ja) 1995-03-31 1995-03-31 ＢｉＭＯＳ集積回路

Country Status (4)

Country Link
US (1) US5917342A (ja)
EP (1) EP0735587A3 (ja)
JP (1) JP2720816B2 (ja)
CA (1) CA2173034C (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6528837B2 (en) 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5907170A (en) 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5914511A (en) * 1997-10-06 1999-06-22 Micron Technology, Inc. Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
JP4098746B2 (ja) * 2004-04-16 2008-06-11 株式会社東芝 半導体装置
US7404154B1 (en) * 2005-07-25 2008-07-22 Lsi Corporation Basic cell architecture for structured application-specific integrated circuits
JP2011138915A (ja) * 2009-12-28 2011-07-14 Elpida Memory Inc 半導体装置、および半導体装置のレイアウト設計装置
US9006860B2 (en) * 2011-12-06 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate features of semiconductor die

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4425516A (en) * 1981-05-01 1984-01-10 Zytrex Corporation Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements
US4554467A (en) * 1983-06-22 1985-11-19 Motorola, Inc. CMOS Flip-flop
JPS61218143A (ja) * 1985-03-25 1986-09-27 Hitachi Ltd 半導体集積回路装置
JPH07111825B2 (ja) * 1985-07-22 1995-11-29 株式会社日立製作所 半導体記憶装置
JPS62104313A (ja) * 1985-10-31 1987-05-14 Toshiba Corp 半導体集積回路装置
JPH01194711A (ja) * 1988-01-29 1989-08-04 Nec Corp インバータ回路
US5055716A (en) * 1990-05-15 1991-10-08 Siarc Basic cell for bicmos gate array
US5068548A (en) * 1990-05-15 1991-11-26 Siarc Bicmos logic circuit for basic applications
JP2714996B2 (ja) * 1990-08-08 1998-02-16 三菱電機株式会社 半導体集積回路装置
US5332933A (en) * 1993-01-21 1994-07-26 Hewlett-Packard Company Bipolar-MOS circuits with dimensions scaled to enhance performance
US5591995A (en) * 1994-05-10 1997-01-07 Texas Instruments, Incorporated Base cell for BiCMOS and CMOS gate arrays

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
「ＢｉＣＭＯＳ技術」久保征治編著、平成２年９月（社）電子情報通信学会発行（Ｐ６７〜６８）

Also Published As

Publication number Publication date
CA2173034C (en) 2001-05-29
EP0735587A3 (en) 1996-12-27
CA2173034A1 (en) 1996-10-01
US5917342A (en) 1999-06-29
JPH08274619A (ja) 1996-10-18
EP0735587A2 (en) 1996-10-02

Similar Documents

Publication Publication Date Title
US5289021A (en) Basic cell architecture for mask programmable gate array with 3 or more size transistors
US5001365A (en) Logic circuit using bipolar and field effect transistor, including a delayed switching arrangement
EP0279943B1 (en) Gate circuit of combined field-effect and bipolar transistors
EP0528956B1 (en) BASIC CELL FOR BiCMOS GATE ARRAY
EP0145004B1 (en) Bipolar transistor-field effect transistor composite circuit
JP2720816B2 (ja) ＢｉＭＯＳ集積回路
JPH07202679A (ja) Ｃｍｏｓ回路
JP2004186666A (ja) 半導体集積回路装置
US5780883A (en) Gate array architecture for multiplexer based circuits
US6288593B1 (en) Digital electronic circuit for use in implementing digital logic functions
JP2806335B2 (ja) 論理回路及びこれを用いた半導体集積回路
EP0336741A2 (en) Semiconductor integrated circuit with bipolar transistors and MOSFETs
JPH0770596B2 (ja) 半導体集積回路装置の製造方法
JP2549185B2 (ja) 半導体集積回路装置
JP2538986B2 (ja) 論理回路
JP2727952B2 (ja) 半導体集積回路装置
TW202329630A (zh) 耐洩漏邏輯閘的實現
JP3099351B2 (ja) ＢｉＣＭＯＳ論理回路
US5600268A (en) Gate circuit of combined field-effect and bipolar transistors
JPH07120937B2 (ja) インバータ回路
JPH0922953A (ja) バイポーラｃｍｏｓ型ゲートアレイ半導体装置の基本セル構造
JPH0237770A (ja) 論理回路
JPH0513583A (ja) 半導体装置
JPH0750342A (ja) 半導体集積回路装置
JPH06177340A (ja) 論理回路を有する半導体集積回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19971021

LAPS Cancellation because of no payment of annual fees