JPH07202679A - Ｃｍｏｓ回路 - Google Patents
Ｃｍｏｓ回路Info
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- JPH07202679A JPH07202679A JP6308215A JP30821594A JPH07202679A JP H07202679 A JPH07202679 A JP H07202679A JP 6308215 A JP6308215 A JP 6308215A JP 30821594 A JP30821594 A JP 30821594A JP H07202679 A JPH07202679 A JP H07202679A
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- circuit
- cmos
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】速度／電力消費トレード・オフが改良されたＣ
ＭＯＳ回路を提供する。 【構成】本発明の一実施例によれば、回路内の少なくと
も１つのＭＯＳトランジスタのしきい値電圧が変更され
るＣＭＯＳ回路が提供される。しきい値電圧を変えるこ
とにより、速度／電力消費トレードオフが特定のＣＭＯ
Ｓ回路の設計基準に合うよう変更される。たとえば、Ｃ
ＭＯＳ回路のＣＭＯＳトランジスタ対におけるＰＭＯＳ
トランジスタのプル・アップ速度を増加するため、選択
ＭＯＳトランジスタのしきい値電圧が低減される。変更
は、デバイス・レベルあるいは回路レベルで発生し得
る。
ＭＯＳ回路を提供する。 【構成】本発明の一実施例によれば、回路内の少なくと
も１つのＭＯＳトランジスタのしきい値電圧が変更され
るＣＭＯＳ回路が提供される。しきい値電圧を変えるこ
とにより、速度／電力消費トレードオフが特定のＣＭＯ
Ｓ回路の設計基準に合うよう変更される。たとえば、Ｃ
ＭＯＳ回路のＣＭＯＳトランジスタ対におけるＰＭＯＳ
トランジスタのプル・アップ速度を増加するため、選択
ＭＯＳトランジスタのしきい値電圧が低減される。変更
は、デバイス・レベルあるいは回路レベルで発生し得
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ集積回路に関
するものであり、とりわけ、その速度／電力消費のトレ
ード・オフを設計条件に適応させることが可能なＣＭＯ
Ｓ回路に関するものである。
するものであり、とりわけ、その速度／電力消費のトレ
ード・オフを設計条件に適応させることが可能なＣＭＯ
Ｓ回路に関するものである。
【０００２】
【従来の技術】近年、ＶＬＳＩの設計に、相補型金属酸
化物半導体（ＣＭＯＳ）が広く用いられるようになって
きた。ＣＭＯＳテクノロジの利点は、バイポーラ・デバ
イスのような他のテクノロジに比較すると、電力消費が
極めて少ないということである。ＣＭＯＳテクノロジの
欠点は、その動作が、バイポーラ・デバイスに比べると
低速ということである。
化物半導体（ＣＭＯＳ）が広く用いられるようになって
きた。ＣＭＯＳテクノロジの利点は、バイポーラ・デバ
イスのような他のテクノロジに比較すると、電力消費が
極めて少ないということである。ＣＭＯＳテクノロジの
欠点は、その動作が、バイポーラ・デバイスに比べると
低速ということである。
【０００３】ＣＭＯＳテクノロジのこの欠点の結果とし
て、ＢｉＣＭＯＳテクノロジが開発された。ＢｉＣＭＯ
Ｓテクノロジは、ＣＭＯＳテクノロジの低電力消費をほ
ぼ保持するが、バイポーラ・デバイスの高速度で動作す
る。しかし、ＢｉＣＭＯＳの解決法は、バイポーラ・デ
バイスが存在するので、製造がかなり複雑になる。
て、ＢｉＣＭＯＳテクノロジが開発された。ＢｉＣＭＯ
Ｓテクノロジは、ＣＭＯＳテクノロジの低電力消費をほ
ぼ保持するが、バイポーラ・デバイスの高速度で動作す
る。しかし、ＢｉＣＭＯＳの解決法は、バイポーラ・デ
バイスが存在するので、製造がかなり複雑になる。
【０００４】ＢｉＣＭＯＳテクノロジのもう１つの問題
は、２ボルト以下の電源電圧におけるこのテクノロジの
スケーラビリティが問題になるということである。今
日、５ボルト及び３．３ボルトの電源電圧が最も一般的
であるが、電源電圧は、最終的には、約１ボルトまで降
下する。従って、高速で、比較的電力消費の少ないＢｉ
ＣＭＯＳは、電源電圧が２ボルト未満の場合には利用で
きそうもない。ＢｉＣＭＯＳのスケーラビリティの問題
について試みられた解決法の１つが、標準しきい値ｎ及
びｐチャネルＦＥＴトランジスタと共に、低しきい値ｎ
チャネルＦＥＴトランジスタを用いることによって、ス
ケーラビリティを明らかに向上させる、ＢｉＣＭＯＳ
ＮＡＮＤ回路を開示した米国特許第５，１３２，５６７
号に見受けられる。結果得られるＢｉＣＭＯＳ ＮＡＮ
Ｄ回路は、従来のＢｉＣＭＯＳより、なおいっそう製造
が複雑になる。
は、２ボルト以下の電源電圧におけるこのテクノロジの
スケーラビリティが問題になるということである。今
日、５ボルト及び３．３ボルトの電源電圧が最も一般的
であるが、電源電圧は、最終的には、約１ボルトまで降
下する。従って、高速で、比較的電力消費の少ないＢｉ
ＣＭＯＳは、電源電圧が２ボルト未満の場合には利用で
きそうもない。ＢｉＣＭＯＳのスケーラビリティの問題
について試みられた解決法の１つが、標準しきい値ｎ及
びｐチャネルＦＥＴトランジスタと共に、低しきい値ｎ
チャネルＦＥＴトランジスタを用いることによって、ス
ケーラビリティを明らかに向上させる、ＢｉＣＭＯＳ
ＮＡＮＤ回路を開示した米国特許第５，１３２，５６７
号に見受けられる。結果得られるＢｉＣＭＯＳ ＮＡＮ
Ｄ回路は、従来のＢｉＣＭＯＳより、なおいっそう製造
が複雑になる。
【０００５】既知のように、集積回路におけるＭＯＳト
ランジスタのセル・サイズを大きくすることによって、
駆動電流を増大させ、動作をより速くすることが可能で
ある。しかし、セル・サイズを大きくすることによっ
て、所定のセルのスイッチング性能が向上するが、やは
り、望ましくないことには、セルの入力ゲート容量が増
大するので、このセルの駆動が低速になり、ダイ領域の
追加を必要とするので、チップ密度が制限される。
ランジスタのセル・サイズを大きくすることによって、
駆動電流を増大させ、動作をより速くすることが可能で
ある。しかし、セル・サイズを大きくすることによっ
て、所定のセルのスイッチング性能が向上するが、やは
り、望ましくないことには、セルの入力ゲート容量が増
大するので、このセルの駆動が低速になり、ダイ領域の
追加を必要とするので、チップ密度が制限される。
【０００６】従来、集積回路の設計において、ＭＯＳト
ランジスタのしきい値電圧は、故意に同じ値にされる。
しきい値電圧は、トランジスタを導通状態にするのに必
要な電圧である。該電圧は、それより低くなると、漏洩
電流だけしか流れない、ゲート・ソース間電圧として定
義される。トランジスタのしきい値電圧は、そのゲート
・チャネルのドーピング・プロファイルによって制御さ
れ、あるいは、決まることになる。一般に、シリコン・
トランジスタの場合、しきい値電圧は、約０．７ボルト
である。トランジスタのソースが、接地されない場合、
しきい値電圧は、ソース電圧に印加される電圧にも影響
される。これは、電解効果トランジスタのボディ効果と
して知られている。
ランジスタのしきい値電圧は、故意に同じ値にされる。
しきい値電圧は、トランジスタを導通状態にするのに必
要な電圧である。該電圧は、それより低くなると、漏洩
電流だけしか流れない、ゲート・ソース間電圧として定
義される。トランジスタのしきい値電圧は、そのゲート
・チャネルのドーピング・プロファイルによって制御さ
れ、あるいは、決まることになる。一般に、シリコン・
トランジスタの場合、しきい値電圧は、約０．７ボルト
である。トランジスタのソースが、接地されない場合、
しきい値電圧は、ソース電圧に印加される電圧にも影響
される。これは、電解効果トランジスタのボディ効果と
して知られている。
【０００７】最近、明らかになったように、ＭＯＳトラ
ンジスタに低しきい値電圧を利用して、集積回路全体を
構成することが可能である。１９９３年２月のＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅにおけ
る、Ｋｉｔｓｕｋａｗａによる「２５６Ｍｂ ＤＲＡＭ
Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ Ｆｉｌｅ Ａｐｐ
ｌｉｃａｔｉｏｎｓ」を参照されたい。低しきい値電圧
の利用によって、集積回路の高速動作が可能になる。全
て、低しきい値ＭＯＳトランジスタを利用することに関
する欠点は、電力消費が大幅に増大することにある。
ンジスタに低しきい値電圧を利用して、集積回路全体を
構成することが可能である。１９９３年２月のＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅにおけ
る、Ｋｉｔｓｕｋａｗａによる「２５６Ｍｂ ＤＲＡＭ
Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ Ｆｉｌｅ Ａｐｐ
ｌｉｃａｔｉｏｎｓ」を参照されたい。低しきい値電圧
の利用によって、集積回路の高速動作が可能になる。全
て、低しきい値ＭＯＳトランジスタを利用することに関
する欠点は、電力消費が大幅に増大することにある。
【０００８】他に類のない、わずかな特殊状況において
しか、明確にしきい値電圧の異なるＭＯＳトランジスタ
を同じ集積回路に配置することはなかった。例えば、米
国特許第５，１５０，１８６号には、別様の従来のＣＭ
ＯＳトランジスタ対にゼロしきい値トランジスタを追加
することによって、高電圧が出力ノードに印加された場
合に、ＰＭＯＳトランジスタに対する損傷を阻止する、
ＣＭＯＳ出力回路が開示されている。米国特許第５，１
５０，１８６号には、同じまたは同様の目的で、同様の
ＣＭＯＳドライバが開示されている。これらの設計は、
単なる保護メカニズムでしかなく、ＣＭＯＳ回路のスイ
ッチング性能が改善されないだけでなく、消費するダイ
領域が拡大されることにもなる。
しか、明確にしきい値電圧の異なるＭＯＳトランジスタ
を同じ集積回路に配置することはなかった。例えば、米
国特許第５，１５０，１８６号には、別様の従来のＣＭ
ＯＳトランジスタ対にゼロしきい値トランジスタを追加
することによって、高電圧が出力ノードに印加された場
合に、ＰＭＯＳトランジスタに対する損傷を阻止する、
ＣＭＯＳ出力回路が開示されている。米国特許第５，１
５０，１８６号には、同じまたは同様の目的で、同様の
ＣＭＯＳドライバが開示されている。これらの設計は、
単なる保護メカニズムでしかなく、ＣＭＯＳ回路のスイ
ッチング性能が改善されないだけでなく、消費するダイ
領域が拡大されることにもなる。
【０００９】従って、ほぼ１〜６ボルトの広い範囲の電
源電圧にわたって、高速動作と、低電力消費を可能にす
るテクノロジが必要とされている。該テクノロジは、あ
まり製造プロセスを複雑にせずに、高密度の回路設計を
支援することが望ましい。
源電圧にわたって、高速動作と、低電力消費を可能にす
るテクノロジが必要とされている。該テクノロジは、あ
まり製造プロセスを複雑にせずに、高密度の回路設計を
支援することが望ましい。
【００１０】
【発明が解決しようとする課題】本発明は、速度／電力
消費トレード・オフに改良を施すために、ＣＭＯＳ回路
における少なくとも１つのＭＯＳトランジスタのしきい
値電圧が変更される、すなわち、ＣＭＯＳ回路のスイッ
チング性能を高めるために、選択ＭＯＳトランジスタの
しきい値電圧が変更されるＣＭＯＳ回路を提供すること
にある。
消費トレード・オフに改良を施すために、ＣＭＯＳ回路
における少なくとも１つのＭＯＳトランジスタのしきい
値電圧が変更される、すなわち、ＣＭＯＳ回路のスイッ
チング性能を高めるために、選択ＭＯＳトランジスタの
しきい値電圧が変更されるＣＭＯＳ回路を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明は、装置または方
法として実現することが可能である。装置として、本発
明は、デバイス・レベルまたは回路レベルで実現するこ
とが可能である。いずれの場合であれ、しきい値の変更
されるＭＯＳトランジスタは、個別トランジスタ、個別
論理回路、または、集積回路（用途に固有の集積回路
（ＡＳＩＣ）を含む）、プログラマブル論理アレイ（Ｐ
ＬＡ）、ゲート・アレイ、標準セル、または、カスタム
集積回路（ＩＣ）に関連する。方法として、本発明は、
ＣＭＯＳ論理回路の設計方法として実現することが可能
である。以下では、本発明のさまざまな実施例について
解説する。
法として実現することが可能である。装置として、本発
明は、デバイス・レベルまたは回路レベルで実現するこ
とが可能である。いずれの場合であれ、しきい値の変更
されるＭＯＳトランジスタは、個別トランジスタ、個別
論理回路、または、集積回路（用途に固有の集積回路
（ＡＳＩＣ）を含む）、プログラマブル論理アレイ（Ｐ
ＬＡ）、ゲート・アレイ、標準セル、または、カスタム
集積回路（ＩＣ）に関連する。方法として、本発明は、
ＣＭＯＳ論理回路の設計方法として実現することが可能
である。以下では、本発明のさまざまな実施例について
解説する。
【００１２】本発明の第１の実施例によれば、ＣＭＯＳ
回路のＣＭＯＳトランジスタ対（１つのＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタ）は、ＰＭＯＳトラン
ジスタが第１のしきい値電圧を備え、ＮＭＯＳトランジ
スタが、第１のしきい値電圧とは値の異なる第２のしき
い値電圧を備えるように製造される。例えば、ＣＭＯＳ
トランジスタ対の場合、ＮＭＯＳトランジスタのしきい
値電圧は、標準しきい値電圧のままにして、プル・アッ
プ性能を高めるために、ＰＭＯＳトランジスタのしきい
値電圧を下げることが可能である。代わりに、あるい
は、これに追加して、プル・ダウン性能を高めるため
に、ＮＭＯＳトランジスタのしきい値電圧を下げること
も可能である。
回路のＣＭＯＳトランジスタ対（１つのＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタ）は、ＰＭＯＳトラン
ジスタが第１のしきい値電圧を備え、ＮＭＯＳトランジ
スタが、第１のしきい値電圧とは値の異なる第２のしき
い値電圧を備えるように製造される。例えば、ＣＭＯＳ
トランジスタ対の場合、ＮＭＯＳトランジスタのしきい
値電圧は、標準しきい値電圧のままにして、プル・アッ
プ性能を高めるために、ＰＭＯＳトランジスタのしきい
値電圧を下げることが可能である。代わりに、あるい
は、これに追加して、プル・ダウン性能を高めるため
に、ＮＭＯＳトランジスタのしきい値電圧を下げること
も可能である。
【００１３】本発明の第２の実施例によれば、集積ＣＭ
ＯＳ回路は、所望の速度／電力消費トレード・オフを実
現するため、複数のしきい値電圧を利用する。集積ＣＭ
ＯＳ回路には、複数の低しきい値電圧ＰＭＯＳトランジ
スタ、複数の標準しきい値電圧ＰＭＯＳトランジスタ、
及び、複数の標準しきい値電圧ＮＭＯＳトランジスタが
含まれている。速度の上昇が必要とされ、追加電力消費
に耐えることが可能な場合、低しきい値電圧ＰＭＯＳト
ランジスタが選択的に利用される。集積ＣＭＯＳ回路に
は、さらに、複数の低しきい値電圧ＮＭＯＳトランジス
タを含むことも可能である。
ＯＳ回路は、所望の速度／電力消費トレード・オフを実
現するため、複数のしきい値電圧を利用する。集積ＣＭ
ＯＳ回路には、複数の低しきい値電圧ＰＭＯＳトランジ
スタ、複数の標準しきい値電圧ＰＭＯＳトランジスタ、
及び、複数の標準しきい値電圧ＮＭＯＳトランジスタが
含まれている。速度の上昇が必要とされ、追加電力消費
に耐えることが可能な場合、低しきい値電圧ＰＭＯＳト
ランジスタが選択的に利用される。集積ＣＭＯＳ回路に
は、さらに、複数の低しきい値電圧ＮＭＯＳトランジス
タを含むことも可能である。
【００１４】本発明の第３の実施例によれば、ＣＭＯＳ
回路を設計するための新規の回路設計方法は、所望の速
度／電力消費性能を得るため、選択的にしきい値電圧を
制御することが可能である。該方法には、回路の一部を
形成する論理素子を識別するステップと、その論理素子
が速度にクリティカルな経路内にあるか否かを判定する
ステップと、論理素子が速度にクリティカルな経路内に
あると判定されると、論理素子の低しきい値電圧構成を
選択するステップと、論理素子が速度にクリティカルな
経路内にないと判定されると、論理素子の通常しきい値
電圧構成を選択するステップと、回路の残りの部分を形
成する他の論理素子について上記ステップを反復するス
テップが含まれる。
回路を設計するための新規の回路設計方法は、所望の速
度／電力消費性能を得るため、選択的にしきい値電圧を
制御することが可能である。該方法には、回路の一部を
形成する論理素子を識別するステップと、その論理素子
が速度にクリティカルな経路内にあるか否かを判定する
ステップと、論理素子が速度にクリティカルな経路内に
あると判定されると、論理素子の低しきい値電圧構成を
選択するステップと、論理素子が速度にクリティカルな
経路内にないと判定されると、論理素子の通常しきい値
電圧構成を選択するステップと、回路の残りの部分を形
成する他の論理素子について上記ステップを反復するス
テップが含まれる。
【００１５】上記実施例において、電源電圧（ＣＭＯＳ
回路に結合される）が約２ボルト以上の場合、ＭＯＳト
ランジスタの低しきい値電圧は、約０．１〜０．３ボル
トの範囲内であり、ＭＯＳトランジスタの標準（または
通常）しきい値電圧は、約０．１〜１．０ボルトの範囲
内である。一方、電源電圧が約２ボルト未満の場合、Ｍ
ＯＳトランジスタの標準しきい値電圧は、既に比較的低
い、約０．１〜０．２ボルトの範囲内であり、従って、
変更されたしきい値電圧は、上昇して（降下する代わり
に）、約０．３〜０．４ボルトになる。この低電圧動作
において、より低い速度に耐えることができる場合に
は、速度／電力消費は、より高いしきい値電圧のＭＯＳ
トランジスタを利用して制御されるので、ＣＭＯＳ回路
の電力消費が減少する。
回路に結合される）が約２ボルト以上の場合、ＭＯＳト
ランジスタの低しきい値電圧は、約０．１〜０．３ボル
トの範囲内であり、ＭＯＳトランジスタの標準（または
通常）しきい値電圧は、約０．１〜１．０ボルトの範囲
内である。一方、電源電圧が約２ボルト未満の場合、Ｍ
ＯＳトランジスタの標準しきい値電圧は、既に比較的低
い、約０．１〜０．２ボルトの範囲内であり、従って、
変更されたしきい値電圧は、上昇して（降下する代わり
に）、約０．３〜０．４ボルトになる。この低電圧動作
において、より低い速度に耐えることができる場合に
は、速度／電力消費は、より高いしきい値電圧のＭＯＳ
トランジスタを利用して制御されるので、ＣＭＯＳ回路
の電力消費が減少する。
【００１６】本発明の利点の１つは、ＣＭＯＳテクノロ
ジの性能特性をＢｉＣＭＯＳの性能特性とほぼ同じにす
ることが可能という点である。本発明のもう１つの利点
は、ＣＭＯＳの論理だけでなく、ＣＭＯＳ回路の速度／
電力消費特性についても設計が容易になるという点であ
る。すなわち、本発明では、回路設計者が速度／電力消
費を制御し得るようにすることが可能になる。他の利点
については、図面及び詳細な説明から明らかになるであ
ろう。
ジの性能特性をＢｉＣＭＯＳの性能特性とほぼ同じにす
ることが可能という点である。本発明のもう１つの利点
は、ＣＭＯＳの論理だけでなく、ＣＭＯＳ回路の速度／
電力消費特性についても設計が容易になるという点であ
る。すなわち、本発明では、回路設計者が速度／電力消
費を制御し得るようにすることが可能になる。他の利点
については、図面及び詳細な説明から明らかになるであ
ろう。
【００１７】
【実施例】本発明の実施例については、図１〜１２を参
照しながら以下で説明する。しかし、当該技術の熟練者
にはすぐ明らかになるように、本発明は、これらの限定
された実施例の範囲を超えるものであるので、これらの
図に関連して示される詳細な記述は、説明を目的とした
ものである。
照しながら以下で説明する。しかし、当該技術の熟練者
にはすぐ明らかになるように、本発明は、これらの限定
された実施例の範囲を超えるものであるので、これらの
図に関連して示される詳細な記述は、説明を目的とした
ものである。
【００１８】図１は、本発明の第１の実施例によるＣＭ
ＯＳ回路２の概略図である。ＣＭＯＳ回路２には、低し
きい値電圧（ＬＶｔ）ＰＭＯＳトランジスタ４、及び、
通常または標準しきい値電圧（ＮＶｔ）ＮＭＯＳトラン
ジスタ６が含まれている。ＬＶｔ ＰＭＯＳトランジス
タ４は、電源端子１０（ＶDD）につながるソース端子
８、第１の入力信号１２（ＶIN1）を受信するゲート端
子１１、及び、出力端子１６（ＶOUT）に接続されたド
レイン端子１４を備えている。ＮＶｔ ＮＭＯＳトラン
ジスタ６は、出力端子１６（ＶOUT）に接続されたドレ
イン端子１８、第２の入力信号２２（ＶIN2）を受信す
るゲート端子２０、及び、アース端子２６につながるソ
ース端子２４を備えている。
ＯＳ回路２の概略図である。ＣＭＯＳ回路２には、低し
きい値電圧（ＬＶｔ）ＰＭＯＳトランジスタ４、及び、
通常または標準しきい値電圧（ＮＶｔ）ＮＭＯＳトラン
ジスタ６が含まれている。ＬＶｔ ＰＭＯＳトランジス
タ４は、電源端子１０（ＶDD）につながるソース端子
８、第１の入力信号１２（ＶIN1）を受信するゲート端
子１１、及び、出力端子１６（ＶOUT）に接続されたド
レイン端子１４を備えている。ＮＶｔ ＮＭＯＳトラン
ジスタ６は、出力端子１６（ＶOUT）に接続されたドレ
イン端子１８、第２の入力信号２２（ＶIN2）を受信す
るゲート端子２０、及び、アース端子２６につながるソ
ース端子２４を備えている。
【００１９】第１の実施例によるＣＭＯＳ回路２の論理
演算は、ＰＭＯＳ及びＮＭＯＳトランジスタのしきい値
電圧を故意にほぼ同じにする既知のＣＭＯＳ回路と基本
的に同じである。一般に、ＰＭＯＳ及びＮＭＯＳトラン
ジスタのしきい値電圧は、電源電圧の約１５％である。
例えば、電源電圧が５ボルトの場合、標準または通常し
きい値電圧は、約０．７ボルトになる。ＰＭＯＳ及びＮ
ＭＯＳトランジスタの低しきい値電圧は、電源電圧の約
５％である。すなわち、低しきい値電圧の値は、０．１
〜０．３ボルトの範囲内になる。例えば、通常しきい値
電圧は、ＰＭＯＳの場合には、−０．７ボルト、ＮＭＯ
Ｓの場合には、＋０．７ボルトになる可能性がある。
演算は、ＰＭＯＳ及びＮＭＯＳトランジスタのしきい値
電圧を故意にほぼ同じにする既知のＣＭＯＳ回路と基本
的に同じである。一般に、ＰＭＯＳ及びＮＭＯＳトラン
ジスタのしきい値電圧は、電源電圧の約１５％である。
例えば、電源電圧が５ボルトの場合、標準または通常し
きい値電圧は、約０．７ボルトになる。ＰＭＯＳ及びＮ
ＭＯＳトランジスタの低しきい値電圧は、電源電圧の約
５％である。すなわち、低しきい値電圧の値は、０．１
〜０．３ボルトの範囲内になる。例えば、通常しきい値
電圧は、ＰＭＯＳの場合には、−０．７ボルト、ＮＭＯ
Ｓの場合には、＋０．７ボルトになる可能性がある。
【００２０】第１の実施例によって得られる利点は、従
来のＣＭＯＳに比べた、速度性能の向上、すなわち、出
力端子１６のプル・アップの高速化である。すなわち、
ＰＭＯＳトランジスタ４において低Ｖｔを利用すること
によって、駆動電流が増大する。従って、本発明によれ
ば、ＣＭＯＳ回路におけるトランジスタの全て、また
は、一部のＶｔを降下させることによって、バイポーラ
・デバイスに関連した製造の複雑さを伴わずに、ＢｉＣ
ＭＯＳ回路の所望の性能／損失特性とほぼ対等にするこ
とができる。
来のＣＭＯＳに比べた、速度性能の向上、すなわち、出
力端子１６のプル・アップの高速化である。すなわち、
ＰＭＯＳトランジスタ４において低Ｖｔを利用すること
によって、駆動電流が増大する。従って、本発明によれ
ば、ＣＭＯＳ回路におけるトランジスタの全て、また
は、一部のＶｔを降下させることによって、バイポーラ
・デバイスに関連した製造の複雑さを伴わずに、ＢｉＣ
ＭＯＳ回路の所望の性能／損失特性とほぼ対等にするこ
とができる。
【００２１】図２は、本発明の第２の実施例によるＣＭ
ＯＳ回路２８の概略図である。ＣＭＯＳ回路２８には、
通常または標準しきい値電圧（ＮＶｔ）ＰＭＯＳトラン
ジスタ３０及び低しきい値電圧（ＬＶｔ）ＮＭＯＳトラ
ンジスタ３２が含まれている。ＮＶｔ ＰＭＯＳトラン
ジスタ３０は、電源端子３６（ＶDD）につながるソース
端子３４、第１の入力信号４０（ＶIN1）を受信するゲ
ート端子３８、及び、出力端子４４（ＶOUT）に接続さ
れたドレイン端子４２を備えている。ＬＶｔＮＭＯＳト
ランジスタ３２は、出力端子４４（ＶOUT）に接続され
たドレイン端子４６、第２の入力信号５０（ＶIN2）を
受信するゲート端子４８、及び、アース端子５４につな
がるソース端子５２を備えている。
ＯＳ回路２８の概略図である。ＣＭＯＳ回路２８には、
通常または標準しきい値電圧（ＮＶｔ）ＰＭＯＳトラン
ジスタ３０及び低しきい値電圧（ＬＶｔ）ＮＭＯＳトラ
ンジスタ３２が含まれている。ＮＶｔ ＰＭＯＳトラン
ジスタ３０は、電源端子３６（ＶDD）につながるソース
端子３４、第１の入力信号４０（ＶIN1）を受信するゲ
ート端子３８、及び、出力端子４４（ＶOUT）に接続さ
れたドレイン端子４２を備えている。ＬＶｔＮＭＯＳト
ランジスタ３２は、出力端子４４（ＶOUT）に接続され
たドレイン端子４６、第２の入力信号５０（ＶIN2）を
受信するゲート端子４８、及び、アース端子５４につな
がるソース端子５２を備えている。
【００２２】第２の実施例によるＣＭＯＳ回路２８は、
従来のＣＭＯＳに比べると、速度性能が向上している、
すなわち、出力端子４４のプル・ダウンが高速化されて
いる。すなわち、ＮＭＯＳトランジスタ３２において低
Ｖｔを利用することによって、プル・ダウン電流が増大
する。
従来のＣＭＯＳに比べると、速度性能が向上している、
すなわち、出力端子４４のプル・ダウンが高速化されて
いる。すなわち、ＮＭＯＳトランジスタ３２において低
Ｖｔを利用することによって、プル・ダウン電流が増大
する。
【００２３】しかし、Ｖｔを降下させると、しきい値下
漏洩が増し、電力消費が増大することになる。従って、
本発明に基づいて、ＣＭＯＳにおける一部のトランジス
タのＶｔを選択的に降下させることによって、バイポー
ラ・デバイスに関連した製造上の複雑さを伴うことな
く、ＢｉＣＭＯＳ回路の所望の性能／損失特性とほぼ対
等にすることが可能である。後述の図１２は、通常のＣ
ＭＯＳ及びＢｉＮＭＯＳと比較した、本発明の性能を示
すグラフである。
漏洩が増し、電力消費が増大することになる。従って、
本発明に基づいて、ＣＭＯＳにおける一部のトランジス
タのＶｔを選択的に降下させることによって、バイポー
ラ・デバイスに関連した製造上の複雑さを伴うことな
く、ＢｉＣＭＯＳ回路の所望の性能／損失特性とほぼ対
等にすることが可能である。後述の図１２は、通常のＣ
ＭＯＳ及びＢｉＮＭＯＳと比較した、本発明の性能を示
すグラフである。
【００２４】さらに、ＣＭＯＳ論理回路における一部の
ＭＯＳトランジスタのＶｔだけを選択的に降下させるの
で、ＣＭＯＳ回路の速度性能を向上させ、同時に、結果
生じる電力消費の増大を最小限に抑えることが可能にな
る。
ＭＯＳトランジスタのＶｔだけを選択的に降下させるの
で、ＣＭＯＳ回路の速度性能を向上させ、同時に、結果
生じる電力消費の増大を最小限に抑えることが可能にな
る。
【００２５】また、本発明によるＣＭＯＳ回路のスケー
ラビリティは、ＢｉＣＭＯＳ回路よりはるかに優れてい
る。ＢｉＣＭＯＳ回路は、約２ボルトまでしかスケール
・ダウンすることができない。一方、本発明の場合、少
なくとも１ボルトまでのスケール・ダウンが可能であ
る。出力は、ＶDDに関係なく、レールまでプル・アップ
され、あるいは、レールまでプル・ダウンされるので、
該実施例は、とりわけ、スケーリングに適している。
ラビリティは、ＢｉＣＭＯＳ回路よりはるかに優れてい
る。ＢｉＣＭＯＳ回路は、約２ボルトまでしかスケール
・ダウンすることができない。一方、本発明の場合、少
なくとも１ボルトまでのスケール・ダウンが可能であ
る。出力は、ＶDDに関係なく、レールまでプル・アップ
され、あるいは、レールまでプル・ダウンされるので、
該実施例は、とりわけ、スケーリングに適している。
【００２６】本発明によるＣＭＯＳ回路の製造は、従来
のＣＭＯＳ回路に必要とされるよりも、ほんのわずかだ
けしか複雑にならない。すなわち、２つの低Ｖｔデバイ
スを挿入するために、２つの余分な挿入ステップ（各デ
バイス毎に１回の挿入）が必要になる。
のＣＭＯＳ回路に必要とされるよりも、ほんのわずかだ
けしか複雑にならない。すなわち、２つの低Ｖｔデバイ
スを挿入するために、２つの余分な挿入ステップ（各デ
バイス毎に１回の挿入）が必要になる。
【００２７】図３は、本発明を具現化したＣＭＯＳイン
バータ５６の概略図である。ＣＭＯＳインバータ５６に
は、低しきい値電圧（ＬＶｔ）ＰＭＯＳトランジスタ５
８及び通常しきい値電圧（ＮＶｔ）ＮＭＯＳトランジス
タ６０が含まれている。ＬＶｔ ＰＭＯＳトランジスタ
５８は、電源端子６４に接続されたソース端子６２、入
力端子６８に接続されたゲート端子６６、出力端子７２
に接続されたドレイン端子７０を備えている。ＮＶｔ
ＮＭＯＳトランジスタ６０は、出力端子７２に接続され
たドレイン端子７４、入力端子６８に接続されたゲート
端子７６、及び、アース端子８０に接続されたソース端
子７８を備えている。
バータ５６の概略図である。ＣＭＯＳインバータ５６に
は、低しきい値電圧（ＬＶｔ）ＰＭＯＳトランジスタ５
８及び通常しきい値電圧（ＮＶｔ）ＮＭＯＳトランジス
タ６０が含まれている。ＬＶｔ ＰＭＯＳトランジスタ
５８は、電源端子６４に接続されたソース端子６２、入
力端子６８に接続されたゲート端子６６、出力端子７２
に接続されたドレイン端子７０を備えている。ＮＶｔ
ＮＭＯＳトランジスタ６０は、出力端子７２に接続され
たドレイン端子７４、入力端子６８に接続されたゲート
端子７６、及び、アース端子８０に接続されたソース端
子７８を備えている。
【００２８】入力端子６８における入力信号が「高」の
場合、ＬＶｔ ＰＭＯＳトランジスタ５８がオフにな
り、ＮＶｔ ＮＭＯＳトランジスタ６０がオンになるの
で、出力端子７２の出力信号がアース８０の電位までプ
ル・ダウンされる。ＮＶｔ ＮＭＯＳトランジスタ６０
のプル・ダウン性能は、従来のＣＭＯＳの場合と同じで
ある。代りに、入力端子の入力信号が「低」の場合、Ｎ
Ｖｔ ＮＭＯＳトランジスタ６０がオフになり、ＬＶｔ
ＰＭＯＳトランジスタ５８がオンになるので、大駆動
電流を利用して、出力端子７２の出力信号が電源電圧ま
でプル・アップされる。
場合、ＬＶｔ ＰＭＯＳトランジスタ５８がオフにな
り、ＮＶｔ ＮＭＯＳトランジスタ６０がオンになるの
で、出力端子７２の出力信号がアース８０の電位までプ
ル・ダウンされる。ＮＶｔ ＮＭＯＳトランジスタ６０
のプル・ダウン性能は、従来のＣＭＯＳの場合と同じで
ある。代りに、入力端子の入力信号が「低」の場合、Ｎ
Ｖｔ ＮＭＯＳトランジスタ６０がオフになり、ＬＶｔ
ＰＭＯＳトランジスタ５８がオンになるので、大駆動
電流を利用して、出力端子７２の出力信号が電源電圧ま
でプル・アップされる。
【００２９】図３に示すように、ＣＭＯＳインバータ５
６は、第１の実施例に基づいて構成されている。しか
し、当該技術の熟練者にはすぐ明らかになるように、Ｃ
ＭＯＳインバータ５６は、第２の実施例に基づいて構成
することも可能である。
６は、第１の実施例に基づいて構成されている。しか
し、当該技術の熟練者にはすぐ明らかになるように、Ｃ
ＭＯＳインバータ５６は、第２の実施例に基づいて構成
することも可能である。
【００３０】図４は、本発明を具現化したＣＭＯＳ Ｎ
ＡＮＤ回路８２の概略図である。ＣＭＯＳ ＮＡＮＤ回
路８２には、従来のＣＭＯＳ ＮＡＮＤ回路のように、
４つのトランジスタ８４〜９０が含まれているが、一部
のトランジスタのしきい値電圧は、回路８２の速度性能
を向上させるために、低くなっている。ＬＶｔ ＰＭＯ
Ｓトランジスタ８４は、電源端子９４に接続されたソー
ス端子９２、第１の入力端子９８に接続されて、入力信
号Ａを受信するゲート端子９６、及び、出力端子１０２
に接続されたドレイン端子１００を備えている。ＬＶｔ
ＰＭＯＳトランジスタ８６は、電源端子９４に接続さ
れたソース端子１０４、第２の入力端子１０８に接続さ
れて、入力信号Ｂを受信するゲート端子１０６、及び、
出力端子１０２に接続されたドレイン端子１１０を備え
ている。ＬＶｔ ＮＭＯＳトランジスタ８８は、出力端
子１０２に接続されたドレイン端子１１２、第１の入力
端子９８に接続されて、入力信号Ａを受信するゲート端
子１１４、及び、ソース端子１１６を備えている。ＬＶ
ｔ ＮＭＯＳトランジスタ９０は、ＬＶｔ ＮＭＯＳト
ランジスタ８８のソース端子１１６に接続されたドレイ
ン端子１１８、第２の入力端子１０８に接続されて、入
力信号Ｂを受信するゲート端子１２０、及び、アース１
２４に接続されたソース端子１２２を備えている。
ＡＮＤ回路８２の概略図である。ＣＭＯＳ ＮＡＮＤ回
路８２には、従来のＣＭＯＳ ＮＡＮＤ回路のように、
４つのトランジスタ８４〜９０が含まれているが、一部
のトランジスタのしきい値電圧は、回路８２の速度性能
を向上させるために、低くなっている。ＬＶｔ ＰＭＯ
Ｓトランジスタ８４は、電源端子９４に接続されたソー
ス端子９２、第１の入力端子９８に接続されて、入力信
号Ａを受信するゲート端子９６、及び、出力端子１０２
に接続されたドレイン端子１００を備えている。ＬＶｔ
ＰＭＯＳトランジスタ８６は、電源端子９４に接続さ
れたソース端子１０４、第２の入力端子１０８に接続さ
れて、入力信号Ｂを受信するゲート端子１０６、及び、
出力端子１０２に接続されたドレイン端子１１０を備え
ている。ＬＶｔ ＮＭＯＳトランジスタ８８は、出力端
子１０２に接続されたドレイン端子１１２、第１の入力
端子９８に接続されて、入力信号Ａを受信するゲート端
子１１４、及び、ソース端子１１６を備えている。ＬＶ
ｔ ＮＭＯＳトランジスタ９０は、ＬＶｔ ＮＭＯＳト
ランジスタ８８のソース端子１１６に接続されたドレイ
ン端子１１８、第２の入力端子１０８に接続されて、入
力信号Ｂを受信するゲート端子１２０、及び、アース１
２４に接続されたソース端子１２２を備えている。
【００３１】図４には、ＰＭＯＳトランジスタ８４、８
６及びＮＭＯＳトランジスタ８８が、低Ｖｔデバイスと
して示されており、ＮＭＯＳトランジスタ９０が、通常
または標準Ｖｔデバイスとして示されている。ＬＶｔ
ＰＭＯＳトランジスタ８４及び８６は、高速で出力信号
をプル・アップする働きをする。ＮＭＯＳトランジスタ
８８及び９０は、出力信号をプル・ダウンする働きをす
る。
６及びＮＭＯＳトランジスタ８８が、低Ｖｔデバイスと
して示されており、ＮＭＯＳトランジスタ９０が、通常
または標準Ｖｔデバイスとして示されている。ＬＶｔ
ＰＭＯＳトランジスタ８４及び８６は、高速で出力信号
をプル・アップする働きをする。ＮＭＯＳトランジスタ
８８及び９０は、出力信号をプル・ダウンする働きをす
る。
【００３２】ＣＭＯＳ ＮＡＮＤ回路８２は、その性能
を向上させ、同時に、電力損失を最小限にとどめるよう
に設計された。図４において、ＰＭＯＳトランジスタ８
４及び８６は、低Ｖｔになるように選択されたので、回
路８２のプル・アップ速度が改善される。一般に、出力
に接続されたＰＭＯＳトランジスタを低Ｖｔにすること
によって、回路８２のプル・アップ・スイッチング速度
が改善される。一方、ＮＭＯＳ（同じ値のＶｔの場合）
は、ＰＭＯＳよりも速くスイッチするので、出力に結合
される場合であっても、ＮＭＯＳデバイスを低Ｖｔにす
る必要はない。しかし、図４に示すＣＭＯＳ ＮＡＮＤ
回路８２の典型的な実施例の場合、ＮＭＯＳトランジス
タ８８も、低Ｖｔトランジスタである。低ＶｔのＮＭＯ
Ｓトランジスタを利用すると、例えば、プル・ダウンに
関して得られる速度利得は、ＮＭＯＳトランジスタ８８
による電力損失の増大に勝るので、入力信号Ａの変化率
が入力信号Ｂの変化率に比べてかなり大きい場合に有利
である。
を向上させ、同時に、電力損失を最小限にとどめるよう
に設計された。図４において、ＰＭＯＳトランジスタ８
４及び８６は、低Ｖｔになるように選択されたので、回
路８２のプル・アップ速度が改善される。一般に、出力
に接続されたＰＭＯＳトランジスタを低Ｖｔにすること
によって、回路８２のプル・アップ・スイッチング速度
が改善される。一方、ＮＭＯＳ（同じ値のＶｔの場合）
は、ＰＭＯＳよりも速くスイッチするので、出力に結合
される場合であっても、ＮＭＯＳデバイスを低Ｖｔにす
る必要はない。しかし、図４に示すＣＭＯＳ ＮＡＮＤ
回路８２の典型的な実施例の場合、ＮＭＯＳトランジス
タ８８も、低Ｖｔトランジスタである。低ＶｔのＮＭＯ
Ｓトランジスタを利用すると、例えば、プル・ダウンに
関して得られる速度利得は、ＮＭＯＳトランジスタ８８
による電力損失の増大に勝るので、入力信号Ａの変化率
が入力信号Ｂの変化率に比べてかなり大きい場合に有利
である。
【００３３】従って、本発明によれば、ＣＭＯＳ回路の
速度性能は、約２５％〜４５％になると思われる率だ
け、従来得られた速度性能（従来のＶｔによって）より
改善されるが、電力損失は必要な程度までしか増大しな
い。
速度性能は、約２５％〜４５％になると思われる率だ
け、従来得られた速度性能（従来のＶｔによって）より
改善されるが、電力損失は必要な程度までしか増大しな
い。
【００３４】従って、ＣＭＯＳ回路の設計において、速
度にクリティカルな経路には、低ＶｔのＰＭＯＳ及び低
ＶｔのＮＭＯＳを利用することによって、ＣＭＯＳ回路
の速度性能を向上させることが可能である。さらに、通
常Ｖｔトランジスタは、低Ｖｔトランジスタに比べて電
力消費が少ないので、クリティカルでない経路には、通
常（標準）ＶｔのＰＭＯＳ及び通常（標準）ＶｔのＮＭ
ＯＳを利用することによって、電力損失が最小限に抑え
られる。
度にクリティカルな経路には、低ＶｔのＰＭＯＳ及び低
ＶｔのＮＭＯＳを利用することによって、ＣＭＯＳ回路
の速度性能を向上させることが可能である。さらに、通
常Ｖｔトランジスタは、低Ｖｔトランジスタに比べて電
力消費が少ないので、クリティカルでない経路には、通
常（標準）ＶｔのＰＭＯＳ及び通常（標準）ＶｔのＮＭ
ＯＳを利用することによって、電力損失が最小限に抑え
られる。
【００３５】図５は、論理回路の実施に利用される低し
きい値電圧及び標準しきい値電圧ＣＭＯＳトランジスタ
を含む、集積回路（ＩＣ）チップ１２６の平面図であ
る。すなわち、チップ１２６には、ＬＶｔ ＮＭＯＳ領
域１２８、ＮＶｔ ＮＭＯＳ領域１３０、ＬＶｔ ＰＭ
ＯＳ領域１３２、及び、ＮＶｔ ＰＭＯＳ領域１３４が
含まれている。ＩＣチップ１２６は、ＡＳＩＣ、ＰＬ
Ａ、ゲート・アレイ、標準セルのＩＣ、または、標準ま
たはカスタム設計によるＩＣとすることが可能である。
領域１２８〜１３４のそれぞれには、ＣＭＯＳテクノロ
ジ、すなわち、ＭＯＳトランジスタが含まれている。チ
ップ１２６を利用して形成される論理回路は、個々の領
域１２８〜１３４を利用して、速度／電力消費トレード
・オフを改善する。すなわち、ＬＶｔ ＮＭＯＳ領域１
２８及びＬＶｔ ＰＭＯＳ領域１３２の両方または一方
に形成された低Ｖｔトランジスタまたは論理素子が、通
常しきい値電圧トランジスタまたは論理素子の代わり
に、速度にクリティカルな経路に利用され、一方、ＮＶ
ｔ ＮＭＯＳ領域１３０及びＮＶｔ ＰＭＯＳ領域１３
４の両方または一方に形成された通常Ｖｔまたは論理素
子が、速度にクリティカルでない経路に利用される。
きい値電圧及び標準しきい値電圧ＣＭＯＳトランジスタ
を含む、集積回路（ＩＣ）チップ１２６の平面図であ
る。すなわち、チップ１２６には、ＬＶｔ ＮＭＯＳ領
域１２８、ＮＶｔ ＮＭＯＳ領域１３０、ＬＶｔ ＰＭ
ＯＳ領域１３２、及び、ＮＶｔ ＰＭＯＳ領域１３４が
含まれている。ＩＣチップ１２６は、ＡＳＩＣ、ＰＬ
Ａ、ゲート・アレイ、標準セルのＩＣ、または、標準ま
たはカスタム設計によるＩＣとすることが可能である。
領域１２８〜１３４のそれぞれには、ＣＭＯＳテクノロ
ジ、すなわち、ＭＯＳトランジスタが含まれている。チ
ップ１２６を利用して形成される論理回路は、個々の領
域１２８〜１３４を利用して、速度／電力消費トレード
・オフを改善する。すなわち、ＬＶｔ ＮＭＯＳ領域１
２８及びＬＶｔ ＰＭＯＳ領域１３２の両方または一方
に形成された低Ｖｔトランジスタまたは論理素子が、通
常しきい値電圧トランジスタまたは論理素子の代わり
に、速度にクリティカルな経路に利用され、一方、ＮＶ
ｔ ＮＭＯＳ領域１３０及びＮＶｔ ＰＭＯＳ領域１３
４の両方または一方に形成された通常Ｖｔまたは論理素
子が、速度にクリティカルでない経路に利用される。
【００３６】図６は、通常しきい値電圧（ＮＶｔ）論理
回路１３８及び低しきい値電圧（ＬＶｔ）論理回路１４
０を含む回路１３６の平面図である。回路１３６は、低
Ｖｔ論理回路１３８及び通常Ｖｔ論理回路１４０の両方
を利用して、実施される。論理回路１３８〜１４０に
は、１つ以上の論理素子（ＡＮＤ、ＯＲ、ＮＯＲ、イン
バータ等）が含まれている。図７は、図６の回路１３６
の典型的な実施例に関する概略図である。図７の場合、
ＮＶｔ論理回路１３８には、ＡＮＤゲート１４２が含ま
れており、ＬＶｔ論理回路１４０には、インバータ１４
４が含まれている。図示のように、回路１３６は、ＡＮ
Ｄゲート１４２の入力端子において入力信号ＩＮ１及び
ＩＮ２を受信し、結果をインバータ１４４の入力端子に
送り、最終結果を出力信号（ＯＵＴ）として出力する。
回路１３８及び低しきい値電圧（ＬＶｔ）論理回路１４
０を含む回路１３６の平面図である。回路１３６は、低
Ｖｔ論理回路１３８及び通常Ｖｔ論理回路１４０の両方
を利用して、実施される。論理回路１３８〜１４０に
は、１つ以上の論理素子（ＡＮＤ、ＯＲ、ＮＯＲ、イン
バータ等）が含まれている。図７は、図６の回路１３６
の典型的な実施例に関する概略図である。図７の場合、
ＮＶｔ論理回路１３８には、ＡＮＤゲート１４２が含ま
れており、ＬＶｔ論理回路１４０には、インバータ１４
４が含まれている。図示のように、回路１３６は、ＡＮ
Ｄゲート１４２の入力端子において入力信号ＩＮ１及び
ＩＮ２を受信し、結果をインバータ１４４の入力端子に
送り、最終結果を出力信号（ＯＵＴ）として出力する。
【００３７】ＮＶｔ及びＬＶｔ論理回路を混合すること
によって、回路１３６は、必要とされるところで、その
速度性能を改善し、同時に、電力消費を最小限にとどめ
ることが可能になる。回路１３８における通常しきい値
電圧及び回路１４０における低しきい値電圧の選択的利
用によって、電力消費を不必要に増大させることなく、
必要なところで、速度性能を向上させることが可能にな
る。
によって、回路１３６は、必要とされるところで、その
速度性能を改善し、同時に、電力消費を最小限にとどめ
ることが可能になる。回路１３８における通常しきい値
電圧及び回路１４０における低しきい値電圧の選択的利
用によって、電力消費を不必要に増大させることなく、
必要なところで、速度性能を向上させることが可能にな
る。
【００３８】図８は、通常しきい値電圧または低しきい
値電圧を備えた複数の論理回路を含む、複雑な回路１４
６の平面図である。図示のように、複雑な回路１４６に
は、第１のＮＶｔ論理回路１４８、第２のＮＶｔ論理回
路１５０、第３のＮＶｔ論理回路１５２、第１のＬＶｔ
論理回路１５４、及び、第２のＬＶｔ論理回路１５６が
含まれている。複雑な回路１４６の設計に対するＬＶｔ
論理回路１５４、１５６の選択的導入には、電力消費を
あまり増大させずに、複雑な回路１４６の速度性能を向
上させる働きがある。
値電圧を備えた複数の論理回路を含む、複雑な回路１４
６の平面図である。図示のように、複雑な回路１４６に
は、第１のＮＶｔ論理回路１４８、第２のＮＶｔ論理回
路１５０、第３のＮＶｔ論理回路１５２、第１のＬＶｔ
論理回路１５４、及び、第２のＬＶｔ論理回路１５６が
含まれている。複雑な回路１４６の設計に対するＬＶｔ
論理回路１５４、１５６の選択的導入には、電力消費を
あまり増大させずに、複雑な回路１４６の速度性能を向
上させる働きがある。
【００３９】図９及び１０には、通常及び低しきい値電
圧論理回路の両方を用いて設計された２つの一般的な回
路例が示されている。
圧論理回路の両方を用いて設計された２つの一般的な回
路例が示されている。
【００４０】図９は、本発明を具現化した高速キャッシ
ュ・メモリ１５８のブロック図である。キャッシュ・メ
モリ１５８には、キャッシュ・メモリ記憶セル１６０、
アドレス・デコーダ１６２、及び、複数のセンス増幅器
１６４が含まれている。本発明によれば、キャッシュ・
メモリ１５８の速度は、アドレス・デコーダ１６２及び
センス増幅器１６４に低Ｖｔ ＣＭＯＳトランジスタを
利用することによって改善される。アドレス・デコーダ
１６２及びセンス増幅器１６４に低Ｖｔ ＣＭＯＳトラ
ンジスタを設けることによって、わずか数百〜数千のト
ランジスタだけしか低Ｖｔにならない。これに対し、メ
モリ記憶セル１６０の速度は、デコーダ１６２またはセ
ンス増幅器１６４の場合ほどクリティカルではなく、ま
た、メモリ・セル１６０を低Ｖｔにすると、かなりの電
力消費を生じることになるため、メモリ記憶セル１６０
の何十万ものトランジスタが、通常Ｖｔに保持される。
従って、メモリ・セル１６０の速度は、電力消費の増大
を正当化するほどクリティカルではなく、さらに、メモ
リ・アレイにおける漏洩電流を少なく保つことが必要に
なる。
ュ・メモリ１５８のブロック図である。キャッシュ・メ
モリ１５８には、キャッシュ・メモリ記憶セル１６０、
アドレス・デコーダ１６２、及び、複数のセンス増幅器
１６４が含まれている。本発明によれば、キャッシュ・
メモリ１５８の速度は、アドレス・デコーダ１６２及び
センス増幅器１６４に低Ｖｔ ＣＭＯＳトランジスタを
利用することによって改善される。アドレス・デコーダ
１６２及びセンス増幅器１６４に低Ｖｔ ＣＭＯＳトラ
ンジスタを設けることによって、わずか数百〜数千のト
ランジスタだけしか低Ｖｔにならない。これに対し、メ
モリ記憶セル１６０の速度は、デコーダ１６２またはセ
ンス増幅器１６４の場合ほどクリティカルではなく、ま
た、メモリ・セル１６０を低Ｖｔにすると、かなりの電
力消費を生じることになるため、メモリ記憶セル１６０
の何十万ものトランジスタが、通常Ｖｔに保持される。
従って、メモリ・セル１６０の速度は、電力消費の増大
を正当化するほどクリティカルではなく、さらに、メモ
リ・アレイにおける漏洩電流を少なく保つことが必要に
なる。
【００４１】図１０は、低しきい値電圧回路及び通常し
きい値電圧回路の両方を用いて設計された、浮動小数点
演算装置１６６のブロック図である。浮動小数点演算装
置１６６には、レジスタ・ファイル・アレイ１６８、セ
ンス増幅器１７０、乗算装置１７２、アライメント・シ
フタ１７４、３：２桁上げ保存加算器１７６、桁上げ伝
播加算器１７８、及び、ラッチ１８０が含まれている。
図１０に示す設計の場合、センス増幅器１７０、乗算装
置１７２、アライメント・シフタ１７４、桁上げ保存加
算器１７６、桁上げ伝播加算器１７８、及び、ラッチ１
８０は、全て、演算装置１６６の速度を増すため、低Ｖ
ｔを利用して実施され、レジスタ・ファイル・アレイ１
６８は、速度がそれほどクリティカルではないので、通
常Ｖｔで実施される。こうした演算装置１６６の基本動
作は、米国特許第４，９９９，８０２号に開示の演算装
置の基本動作を手本としている。
きい値電圧回路の両方を用いて設計された、浮動小数点
演算装置１６６のブロック図である。浮動小数点演算装
置１６６には、レジスタ・ファイル・アレイ１６８、セ
ンス増幅器１７０、乗算装置１７２、アライメント・シ
フタ１７４、３：２桁上げ保存加算器１７６、桁上げ伝
播加算器１７８、及び、ラッチ１８０が含まれている。
図１０に示す設計の場合、センス増幅器１７０、乗算装
置１７２、アライメント・シフタ１７４、桁上げ保存加
算器１７６、桁上げ伝播加算器１７８、及び、ラッチ１
８０は、全て、演算装置１６６の速度を増すため、低Ｖ
ｔを利用して実施され、レジスタ・ファイル・アレイ１
６８は、速度がそれほどクリティカルではないので、通
常Ｖｔで実施される。こうした演算装置１６６の基本動
作は、米国特許第４，９９９，８０２号に開示の演算装
置の基本動作を手本としている。
【００４２】従って、ＣＭＯＳテクノロジを利用して、
回路を設計する場合、設計の部分毎に、通常Ｖｔで実施
すべきか、低Ｖｔで実施すべきかを選択することが可能
である。例えば、回路設計にコンピュータ支援設計（Ｃ
ＡＤ）を利用する場合、ユーザは、単に、利用する論理
素子（例えば、ＯＲゲート、ＮＯＲゲート、ＡＮＤゲー
ト、ＮＡＮＤゲート、インバータ、バッファ、トリステ
ート・ゲート等）を選択するだけでなく、論理素子に用
いられるしきい値電圧（後述の図１１参照のこと）も選
択する。すなわち、利用される電圧しきい値は、通常Ｖ
ｔまたは低Ｖｔとすることが可能である。低Ｖｔによっ
て電力消費が増す場合、ほとんどの速度にクリティカル
な経路には、実用的な範囲で、低Ｖｔが選択される。例
えば、回路のある部分で速度にクリティカルな場合、Ｌ
Ｖｔ論理素子が利用され、一方、速度にクリティカルで
ない、回路の別の部分には、ＮＶｔ論理素子が利用され
る。
回路を設計する場合、設計の部分毎に、通常Ｖｔで実施
すべきか、低Ｖｔで実施すべきかを選択することが可能
である。例えば、回路設計にコンピュータ支援設計（Ｃ
ＡＤ）を利用する場合、ユーザは、単に、利用する論理
素子（例えば、ＯＲゲート、ＮＯＲゲート、ＡＮＤゲー
ト、ＮＡＮＤゲート、インバータ、バッファ、トリステ
ート・ゲート等）を選択するだけでなく、論理素子に用
いられるしきい値電圧（後述の図１１参照のこと）も選
択する。すなわち、利用される電圧しきい値は、通常Ｖ
ｔまたは低Ｖｔとすることが可能である。低Ｖｔによっ
て電力消費が増す場合、ほとんどの速度にクリティカル
な経路には、実用的な範囲で、低Ｖｔが選択される。例
えば、回路のある部分で速度にクリティカルな場合、Ｌ
Ｖｔ論理素子が利用され、一方、速度にクリティカルで
ない、回路の別の部分には、ＮＶｔ論理素子が利用され
る。
【００４３】上記実施例の場合、電源電圧（ＣＭＯＳ回
路に結合される）が、約２ボルト以上になると、ＭＯＳ
トランジスタの低しきい値電圧は、約０．１〜０．３ボ
ルトの範囲内になり、ＭＯＳトランジスタの標準（また
は通常）しきい値電圧は、約０．４〜１．０ボルトの範
囲内になる。一方、電源電圧が約２ボルト未満の場合、
ＭＯＳトランジスタの標準しきい値は、既に、比較的低
い、約０．１〜０．２ボルトの範囲内であり、従って、
変更されるしきい値電圧は、約０．３〜０．４ボルトま
で上昇する（降下する代わりに）。この低電圧動作にお
いて、速度の低下に耐えることが可能であれば、速度／
電力消費は、しきい値電圧がもっと高いＭＯＳトランジ
スタを利用して、制御されることになり、これによっ
て、ＣＭＯＳ回路の電力消費が減少する。
路に結合される）が、約２ボルト以上になると、ＭＯＳ
トランジスタの低しきい値電圧は、約０．１〜０．３ボ
ルトの範囲内になり、ＭＯＳトランジスタの標準（また
は通常）しきい値電圧は、約０．４〜１．０ボルトの範
囲内になる。一方、電源電圧が約２ボルト未満の場合、
ＭＯＳトランジスタの標準しきい値は、既に、比較的低
い、約０．１〜０．２ボルトの範囲内であり、従って、
変更されるしきい値電圧は、約０．３〜０．４ボルトま
で上昇する（降下する代わりに）。この低電圧動作にお
いて、速度の低下に耐えることが可能であれば、速度／
電力消費は、しきい値電圧がもっと高いＭＯＳトランジ
スタを利用して、制御されることになり、これによっ
て、ＣＭＯＳ回路の電力消費が減少する。
【００４４】本発明に関する以上の説明は、静的ＣＭＯ
Ｓ回路について述べたものであるが、本発明は、動的Ｃ
ＭＯＳ回路並びに準静的ＣＭＯＳ回路にも等しく適用す
ることが可能である。
Ｓ回路について述べたものであるが、本発明は、動的Ｃ
ＭＯＳ回路並びに準静的ＣＭＯＳ回路にも等しく適用す
ることが可能である。
【００４５】本発明は、ＣＭＯＳ論理回路の設計方法と
して実施することも可能である。図１１は、本発明を具
現化したＣＡＤシステム１８２のブロック図である。Ｃ
ＡＤ設計システムには、ＣＡＤシステム・コントローラ
１８４及び表示スクリーン１８６が含まれている。
して実施することも可能である。図１１は、本発明を具
現化したＣＡＤシステム１８２のブロック図である。Ｃ
ＡＤ設計システムには、ＣＡＤシステム・コントローラ
１８４及び表示スクリーン１８６が含まれている。
【００４６】該方法は、まず、回路の一部を形成するあ
る論理素子を識別することによって開始される。回路の
その部分は、単一トランジスタまたは標準論理素子に当
たるものとすることができる。次に、該方法では、識別
された論理素子が、設計中の論理回路の速度にクリティ
カルな経路内にあるか否かが判定される。該経路内にあ
る場合には、論理素子の低しきい値電圧構成が選択され
る。一般に、設計者は、ＣＡＤシステム・コントローラ
１８４によって表示スクリーン上に生じる論理素子１９
０〜２１２のメニューから低しきい値電圧構成の選択を
行うことになる。例えば、ＮＡＮＤゲートが、識別され
た所望の論理機能であり、速度にクリティカルな経路内
にあると判定されると、設計者は、低Ｖｔ構成２０４及
び通常Ｖｔ構成２０２から選択することが可能である。
別の状況であれば、設計者は、図４に示すような部分的
に低Ｖｔを選択したがるかもしれない。一方、論理素子
が、設計中の論理回路における速度にクリティカルな経
路内になければ、論理素子の通常しきい値電圧構成が選
択される。例えば、通常Ｖｔが既に低い場合（例えば、
低電源電圧状況）といった、別の状況であれば、設計者
は、通常Ｖｔの代わりに、高Ｖｔを選択したがるかもし
れない。その後、設計中の論理回路の他の全ての部分に
ついて、回路の残りの部分を形成する他の各論理素子毎
に、上記プロセスが繰り返される。
る論理素子を識別することによって開始される。回路の
その部分は、単一トランジスタまたは標準論理素子に当
たるものとすることができる。次に、該方法では、識別
された論理素子が、設計中の論理回路の速度にクリティ
カルな経路内にあるか否かが判定される。該経路内にあ
る場合には、論理素子の低しきい値電圧構成が選択され
る。一般に、設計者は、ＣＡＤシステム・コントローラ
１８４によって表示スクリーン上に生じる論理素子１９
０〜２１２のメニューから低しきい値電圧構成の選択を
行うことになる。例えば、ＮＡＮＤゲートが、識別され
た所望の論理機能であり、速度にクリティカルな経路内
にあると判定されると、設計者は、低Ｖｔ構成２０４及
び通常Ｖｔ構成２０２から選択することが可能である。
別の状況であれば、設計者は、図４に示すような部分的
に低Ｖｔを選択したがるかもしれない。一方、論理素子
が、設計中の論理回路における速度にクリティカルな経
路内になければ、論理素子の通常しきい値電圧構成が選
択される。例えば、通常Ｖｔが既に低い場合（例えば、
低電源電圧状況）といった、別の状況であれば、設計者
は、通常Ｖｔの代わりに、高Ｖｔを選択したがるかもし
れない。その後、設計中の論理回路の他の全ての部分に
ついて、回路の残りの部分を形成する他の各論理素子毎
に、上記プロセスが繰り返される。
【００４７】図１２は、本発明の性能面の利点を示すチ
ャートである。水平軸は、負荷容量を表し、垂直軸は、
ゲート遅延を表している。以下で述べる図１２は、通常
のＣＭＯＳ及びＢｉＣＭＯＳと比較した、本発明（ＡＣ
ＭＯＳと称する − 適応ＣＭＯＳを表す）の性能を示す
グラフである。図示のように、約０．２ｐｆを超える
と、ＢｉＮＭＯＳに比べてあまり速くないが、本発明
（ＡＣＭＯＳ）は、通常のＣＭＯＳに比べて約２５％〜
４５％もゲート遅延が減少する。さらに、本発明（ＡＣ
ＭＯＳ）は、約０．２ｐｆ未満の負荷容量では、ＢｉＮ
ＭＯＳよりも実際に速くなる（すなわち、ゲート遅延が
減少する）。
ャートである。水平軸は、負荷容量を表し、垂直軸は、
ゲート遅延を表している。以下で述べる図１２は、通常
のＣＭＯＳ及びＢｉＣＭＯＳと比較した、本発明（ＡＣ
ＭＯＳと称する − 適応ＣＭＯＳを表す）の性能を示す
グラフである。図示のように、約０．２ｐｆを超える
と、ＢｉＮＭＯＳに比べてあまり速くないが、本発明
（ＡＣＭＯＳ）は、通常のＣＭＯＳに比べて約２５％〜
４５％もゲート遅延が減少する。さらに、本発明（ＡＣ
ＭＯＳ）は、約０．２ｐｆ未満の負荷容量では、ＢｉＮ
ＭＯＳよりも実際に速くなる（すなわち、ゲート遅延が
減少する）。
【００４８】本発明の多くの特徴及び利点については、
既述の説明から明らかである。また、当該技術の熟練者
であれば、多くの修正及び変更を思いつくのは容易であ
るため、例示し、解説した、そのままの構成及び働きに
本発明を限定することを望むものではない。
既述の説明から明らかである。また、当該技術の熟練者
であれば、多くの修正及び変更を思いつくのは容易であ
るため、例示し、解説した、そのままの構成及び働きに
本発明を限定することを望むものではない。
【００４９】以上、本発明の実施例について詳述した
が、以下、本発明の各実施例毎に列挙する。
が、以下、本発明の各実施例毎に列挙する。
【実施例１】第１のしきい値電圧を備え、ソース端子
（８、３４）が第１の電位に有効に接続可能であり、ゲ
ート端子（１１、３８）が入力信号を受信するようにな
っており、ドレイン端子（１４、４２）が出力端子（１
６、４４）に有効に接続された、ＰＭＯＳトランジスタ
（４、３０）と、第２のしきい値電圧を備え、ソース端
子（２４、５２）が第２の電位に有効に接続可能であ
り、ゲート端子（２０、４８）が入力信号を受信するよ
うになっており、ドレイン端子（１８、４６）が出力端
子（１６、４４）に有効に接続された、ＮＭＯＳトラン
ジスタ（６、３２）から構成され、第１と第２の電圧の
値が異なることを特徴とする、第１及び第２の電位に有
効に接続可能なＣＭＯＳ回路（２、２８、５６、８２、
１３６、１４６、１５８、１６６）。
（８、３４）が第１の電位に有効に接続可能であり、ゲ
ート端子（１１、３８）が入力信号を受信するようにな
っており、ドレイン端子（１４、４２）が出力端子（１
６、４４）に有効に接続された、ＰＭＯＳトランジスタ
（４、３０）と、第２のしきい値電圧を備え、ソース端
子（２４、５２）が第２の電位に有効に接続可能であ
り、ゲート端子（２０、４８）が入力信号を受信するよ
うになっており、ドレイン端子（１８、４６）が出力端
子（１６、４４）に有効に接続された、ＮＭＯＳトラン
ジスタ（６、３２）から構成され、第１と第２の電圧の
値が異なることを特徴とする、第１及び第２の電位に有
効に接続可能なＣＭＯＳ回路（２、２８、５６、８２、
１３６、１４６、１５８、１６６）。
【実施例２】第１のしきい値電圧が、低しきい値電圧で
あり、第２のしきい値電圧が、標準しきい値電圧である
ことを特徴とする、実施例１に記載のＣＭＯＳ回路。
あり、第２のしきい値電圧が、標準しきい値電圧である
ことを特徴とする、実施例１に記載のＣＭＯＳ回路。
【実施例３】第１の電位が供給電位であり、第２の電位
が大地電位であることと、前記ＰＭＯＳトランジスタ
（４）の低しきい値電圧が、第１の電位の約５％であ
り、前記ＮＭＯＳトランジスタの標準電圧が、供給電位
の約１５％であることを特徴とする、実施例１に記載の
ＣＭＯＳ回路。
が大地電位であることと、前記ＰＭＯＳトランジスタ
（４）の低しきい値電圧が、第１の電位の約５％であ
り、前記ＮＭＯＳトランジスタの標準電圧が、供給電位
の約１５％であることを特徴とする、実施例１に記載の
ＣＭＯＳ回路。
【実施例４】第１の電位が、２．５ボルト〜６ボルトの
範囲の供給電位であり、第２の電位が、大地電位である
ことと、前記ＰＭＯＳトランジスタ（４）の低しきい値
電圧が、０．１〜０．３ボルトの範囲内であり、前記Ｎ
ＭＯＳトランジスタ（６）の標準しきい値電圧が、０．
４〜１．０ボルトの範囲内であることを特徴とする、実
施例２に記載のＣＭＯＳ回路。
範囲の供給電位であり、第２の電位が、大地電位である
ことと、前記ＰＭＯＳトランジスタ（４）の低しきい値
電圧が、０．１〜０．３ボルトの範囲内であり、前記Ｎ
ＭＯＳトランジスタ（６）の標準しきい値電圧が、０．
４〜１．０ボルトの範囲内であることを特徴とする、実
施例２に記載のＣＭＯＳ回路。
【実施例５】第１のしきい値電圧が、標準しきい値電圧
であり、第２のしきい値電圧が、低しきい値電圧である
ことを特徴とする、実施例１に記載のＣＭＯＳ回路。
であり、第２のしきい値電圧が、低しきい値電圧である
ことを特徴とする、実施例１に記載のＣＭＯＳ回路。
【実施例６】第１の電位が、供給電位であることと、第
２の電位が、大地電位であることと、前記ＮＭＯＳトラ
ンジスタ（３２）の低しきい値電圧が、第１の電位の約
５％であり、前記ＰＭＯＳトランジスタ（３０）の標準
しきい値電圧が、供給電位の約１５％であることを特徴
とする、実施例５に記載のＣＭＯＳ回路。
２の電位が、大地電位であることと、前記ＮＭＯＳトラ
ンジスタ（３２）の低しきい値電圧が、第１の電位の約
５％であり、前記ＰＭＯＳトランジスタ（３０）の標準
しきい値電圧が、供給電位の約１５％であることを特徴
とする、実施例５に記載のＣＭＯＳ回路。
【実施例７】第１の電位が、２．５ボルト〜６ボルトの
範囲の供給電位であり、第２の電位が、大地電位である
ことと、前記ＮＭＯＳトランジスタ（３２）の低しきい
値電圧が、０．１〜０．３ボルトの範囲内であり、前記
ＰＭＯＳトランジスタ（３０）の標準しきい値電圧が、
通常であって、０．４〜１．０ボルトの範囲内であるこ
とを特徴とする、実施例５に記載のＣＭＯＳ回路。
範囲の供給電位であり、第２の電位が、大地電位である
ことと、前記ＮＭＯＳトランジスタ（３２）の低しきい
値電圧が、０．１〜０．３ボルトの範囲内であり、前記
ＰＭＯＳトランジスタ（３０）の標準しきい値電圧が、
通常であって、０．４〜１．０ボルトの範囲内であるこ
とを特徴とする、実施例５に記載のＣＭＯＳ回路。
【実施例８】第１のしきい値電圧が、高しきい値電圧で
あり、第２のしきい値電圧が、標準しきい値電圧である
ことを特徴とする、実施例１に記載のＣＭＯＳ回路。
あり、第２のしきい値電圧が、標準しきい値電圧である
ことを特徴とする、実施例１に記載のＣＭＯＳ回路。
【実施例９】第１のしきい値電圧が、標準しきい値電圧
であり、第２のしきい値電圧が高しきい値電圧であるこ
とを特徴とする、実施例１に記載のＣＭＯＳ回路。
であり、第２のしきい値電圧が高しきい値電圧であるこ
とを特徴とする、実施例１に記載のＣＭＯＳ回路。
【実施例１０】第１の電位が、供給電位であることと、
高しきい値電圧が、供給電位の約２５〜４５％であり、
標準しきい値電圧が、供給電位の約１０〜２０％である
ことを特徴とする、実施例８または９に記載のＣＭＯＳ
回路。
高しきい値電圧が、供給電位の約２５〜４５％であり、
標準しきい値電圧が、供給電位の約１０〜２０％である
ことを特徴とする、実施例８または９に記載のＣＭＯＳ
回路。
【００５０】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、速度／電力消費トレード・オフを改良するこ
とができる。
とにより、速度／電力消費トレード・オフを改良するこ
とができる。
【図１】本発明の第１の実施例に関する概略図である。
【図２】本発明の第２の実施例に関する概略図である。
【図３】本発明を具現化したＣＭＯＳインバータの概略
図である。
図である。
【図４】本発明を具現化したＣＭＯＳ ＮＡＮＤ回路の
概略図である。
概略図である。
【図５】低しきい値電圧及び標準しきい値電圧ＣＭＯＳ
トランジスタを含む集積回路の平面図である。
トランジスタを含む集積回路の平面図である。
【図６】標準しきい値電圧論理回路及び低しきい値電圧
論理回路を含む回路の平面図である。
論理回路を含む回路の平面図である。
【図７】図６の回路の典型的な実施例に関する概略図で
ある。
ある。
【図８】標準しきい値電圧または低しきい値電圧の論理
回路を含む回路の平面図である。
回路を含む回路の平面図である。
【図９】本発明を具現化した高速キャッシュ・メモリの
ブロック図である。
ブロック図である。
【図１０】低しきい値電圧回路及び標準しきい値電圧回
路の両方を用いて設計された浮動小数点演算装置のブロ
ック図である。
路の両方を用いて設計された浮動小数点演算装置のブロ
ック図である。
【図１１】本発明を具現化したコンピュータ支援設計
（ＣＡＤ）システムのブロック図である。
（ＣＡＤ）システムのブロック図である。
【図１２】本発明の性能面の利点を示す図である。
２：ＣＭＯＳ回路 ４：ＬＶｔ ＰＭＯＳトランジスタ ６：ＮＶｔ ＮＭＯＳトランジスタ ８：ソース端子 １０：電源端子 １１：ゲート端子 １４：ドレイン端子 １６：出力端子 １８：ドレイン端子 ２０：ゲート端子 ２２：アース端子 ２４：ソース端子 ２８：ＣＭＯＳ回路 ３０：ＮＶｔ ＰＭＯＳトランジスタ ３２：ＬＶｔ ＮＭＯＳトランジスタ ３４：ソース端子 ３６：電源端子 ３８：ゲート端子 ４２：ドレイン端子 ４４：出力端子 ４６：ドレイン端子 ４８：ゲート端子 ５２：ソース端子 ５４：アース端子 ５６：ＣＭＯＳインバータ ８２：ＣＭＯＳ ＮＡＮＤ回路 １３６：ＣＭＯＳ回路 １４２：ＡＮＤゲート １４４：インバータ １４６：ＣＭＯＳ回路 １５８：高速キャッシュ・メモリ １６０：キャッシュ・メモリ記憶セル １６２：アドレス・デコーダ １６４：センス増幅器 １６６：浮動小数点演算装置 １６８：レジスタ・アレイ １７０：センス増幅器 １７２：乗算装置 １７４：アライメント・シフタ １７６：３：２桁上げ保存加算器 １７８：桁上げ伝播加算器 １８０：ラッチ １８２：ＣＡＤシステム １８４：ＣＡＤシステム・コントローラ
Claims (1)
- 【請求項１】第１のしきい値電圧を備え、ソース端子が
第１の電位に接続され、ゲート端子が入力信号を受信
し、ドレイン端子が出力端子に接続された、ＰＭＯＳト
ランジスタと、 第２のしきい値電圧を備え、ソース端子が第２の電位に
接続され、ゲート端子が入力信号を受信し、ドレイン端
子が出力端子に接続された、ＮＭＯＳトランジスタと、 を備えて成るＣＭＯＳ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15393793A | 1993-11-17 | 1993-11-17 | |
| US153,937 | 1993-11-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202679A true JPH07202679A (ja) | 1995-08-04 |
Family
ID=22549328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6308215A Pending JPH07202679A (ja) | 1993-11-17 | 1994-11-17 | Ｃｍｏｓ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5629638A (ja) |
| EP (1) | EP0653843A3 (ja) |
| JP (1) | JPH07202679A (ja) |
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Also Published As
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|---|---|
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| US5629638A (en) | 1997-05-13 |
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