JP3216409B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明はコンピュータの構成要素
である中央データ処理装置，周辺装置，メモリ装置等を
形成する半導体集積回路装置に適用される。特に本発明
は、並列処理計算機，宇宙用半導体集積回路装置等、高
信頼性，高性能が要求される装置に適する。
である中央データ処理装置，周辺装置，メモリ装置等を
形成する半導体集積回路装置に適用される。特に本発明
は、並列処理計算機，宇宙用半導体集積回路装置等、高
信頼性，高性能が要求される装置に適する。
【０００２】
【従来の技術】近年、コンピュータの性能は著しく向上
している。この進歩を支える代表的な回路技術として完
全相補型スタティックＣＭＯＳ（Complementary metal
oxidesemiconductor)回路が挙げられる。バイポーラ回
路に比較して消費電力が小さい上に高集積性に優れる。
完全相補型スタティックＣＭＯＳ回路は周知の如くＰ型
のＭＯＳトランジスタで構成するＰ型の論理ブロックと
Ｎ型のＭＯＳトランジスタで構成するＮ型の論理ブロッ
クとが直列接続され、２つの論理ブロックが相補動作す
る。出力信号の立上り時間はＰＭＯＳトランジスタの特
性に依存し、出力信号の立下り時間はＮＭＯＳトランジ
スタの特性に依存する。ところで、一般にＰＭＯＳトラ
ンジスタの利得係数βはＮＭＯＳトランジスタの利得係
数βに比較して小さい。したがって、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのチャネル幅とチャネル長
を等しく設計した場合には、出力信号の立上り時間は立
下り時間より遅い。逆に、出力信号の立上り時間と立下
り時間を等しくするには、ＰＭＯＳトランジスタのチャ
ネル幅をＮＭＯＳトランジスタのチャネル幅より大きく
する必要があり、入力容量の増加と面積の増加を招く。
している。この進歩を支える代表的な回路技術として完
全相補型スタティックＣＭＯＳ（Complementary metal
oxidesemiconductor)回路が挙げられる。バイポーラ回
路に比較して消費電力が小さい上に高集積性に優れる。
完全相補型スタティックＣＭＯＳ回路は周知の如くＰ型
のＭＯＳトランジスタで構成するＰ型の論理ブロックと
Ｎ型のＭＯＳトランジスタで構成するＮ型の論理ブロッ
クとが直列接続され、２つの論理ブロックが相補動作す
る。出力信号の立上り時間はＰＭＯＳトランジスタの特
性に依存し、出力信号の立下り時間はＮＭＯＳトランジ
スタの特性に依存する。ところで、一般にＰＭＯＳトラ
ンジスタの利得係数βはＮＭＯＳトランジスタの利得係
数βに比較して小さい。したがって、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタのチャネル幅とチャネル長
を等しく設計した場合には、出力信号の立上り時間は立
下り時間より遅い。逆に、出力信号の立上り時間と立下
り時間を等しくするには、ＰＭＯＳトランジスタのチャ
ネル幅をＮＭＯＳトランジスタのチャネル幅より大きく
する必要があり、入力容量の増加と面積の増加を招く。
【０００３】この完全相補型スタティックＣＭＯＳ回路
の問題点を解決しようとする回路の一例として、ＣＭＯ
Ｓドミノ論理回路が挙げられる(R.H.KRAMBECK,CHARLES
M.LEE and HUNG−FAI STEPHEN LAW,“High−Speed Comp
act Circuits with CMOS,"IEEE JOURNAL OF SOLID−STA
TE CIRCUITS,VOL.SC−17,NO.3,JUNE 1982)。CMOSドミノ
回路の一例を図９に示す。ＣＭＯＳドミノ回路は、ＮＭ
ＯＳトランジスタのみによって論理を構成するダイナミ
ック回路である。したがって、信号の伝搬遅延はＮＭＯ
Ｓトランジスタの特性に依存する。完全相補型スタティ
ックＣＭＯＳ回路で問題となるＰ型論理ブロックによる
遅延時間の増加の問題はない。また、Ｎ型論理ブロック
のみによって論理を構成するために、入力容量と回路内
部の寄生容量が小さいため高速であり、面積も小さい。
ところが、ＣＭＯＳドミノ回路には次の３つの問題点が
ある。第１は、ＣＭＯＳドミノ回路がダイナミック回路
である故に、α線ノイズに弱いことである。図１０に回
路図と動作波形を示す。ＣＭＯＳドミノ回路は回路に入
力されるクロック信号がロウレベルの期間にプリチャー
ジ動作し、ハイレベルの期間に論理が伝搬する。クロッ
ク信号がハイレベルの論理判定期間に入力信号がロウレ
ベルの場合、ノードＡ点はハイレベルでありＡ点の電荷
はダイナミック的に保持される。この時、Ｎ型トランジ
スタ１００のドレインにα線があたるとＡ点の電荷が放
電され、Ａ点の電位レベルが下がる。放電された電荷を
充電するパスがないので、一度下がった電位レベルはも
とにもどらず誤動作となる。第２は、ＣＭＯＳドミノ回
路がダイナミック回路である故に、リーク電流ノイズに
弱いことである。クロック信号がハイレベルの論理判定
期間に入力信号がロウレベルの場合、ノードＡ点はハイ
レベルでありＡ点の電荷はダイナミック的に保持され
る。この時、Ｎ型トランジスタを介してリーク電流によ
りＡ点の電荷が放電され、Ａ点の電位レベルが下がる。
放電された電荷を充電するパスがないので、一度下がっ
た電位レベルはもとにもどらず誤動作となる。第３は、
図１１に示す電荷再分配の問題である。ＣＭＯＳドミノ
回路のノードＡ点の容量をＣＡ，ノードＢ点の容量をＣ
Ｂとする。論理判定期間１の時、入力信号Ａはロウレベ
ル、入力信号Ｂはハイレベルとすると、ノードＡ点の電
位はハイレベル“Ｖｄｄ”，ノードＢ点の電位はロウレ
ベル“０Ｖ”である。プリチャージ期間にＮＭＯＳトラ
ンジスタ１０１，１０２はオフしているので、ノードＡ
点の電位はハイレベル“Ｖｄｄ”，ノードＢは“０Ｖ”
のままである。次に、論理判定期間２になって、入力信
号ＡがハイレベルになるとＮＭＯＳトランジスタＡがオ
ンし、ノードＡ点とノードＢ点との間で電荷の再分配が
行われ、Ａ点及びＢ点の電位は“（ＣＡ／（ＣＡ＋Ｃ
Ｂ））Ｖｄｄ”となる。ＣＡとＣＢの容量がほぼ等しい
場合には、Ａ点及びＢ点は電位は約“（１／２）Ｖｄ
ｄ”となり誤動作となる。
の問題点を解決しようとする回路の一例として、ＣＭＯ
Ｓドミノ論理回路が挙げられる(R.H.KRAMBECK,CHARLES
M.LEE and HUNG−FAI STEPHEN LAW,“High−Speed Comp
act Circuits with CMOS,"IEEE JOURNAL OF SOLID−STA
TE CIRCUITS,VOL.SC−17,NO.3,JUNE 1982)。CMOSドミノ
回路の一例を図９に示す。ＣＭＯＳドミノ回路は、ＮＭ
ＯＳトランジスタのみによって論理を構成するダイナミ
ック回路である。したがって、信号の伝搬遅延はＮＭＯ
Ｓトランジスタの特性に依存する。完全相補型スタティ
ックＣＭＯＳ回路で問題となるＰ型論理ブロックによる
遅延時間の増加の問題はない。また、Ｎ型論理ブロック
のみによって論理を構成するために、入力容量と回路内
部の寄生容量が小さいため高速であり、面積も小さい。
ところが、ＣＭＯＳドミノ回路には次の３つの問題点が
ある。第１は、ＣＭＯＳドミノ回路がダイナミック回路
である故に、α線ノイズに弱いことである。図１０に回
路図と動作波形を示す。ＣＭＯＳドミノ回路は回路に入
力されるクロック信号がロウレベルの期間にプリチャー
ジ動作し、ハイレベルの期間に論理が伝搬する。クロッ
ク信号がハイレベルの論理判定期間に入力信号がロウレ
ベルの場合、ノードＡ点はハイレベルでありＡ点の電荷
はダイナミック的に保持される。この時、Ｎ型トランジ
スタ１００のドレインにα線があたるとＡ点の電荷が放
電され、Ａ点の電位レベルが下がる。放電された電荷を
充電するパスがないので、一度下がった電位レベルはも
とにもどらず誤動作となる。第２は、ＣＭＯＳドミノ回
路がダイナミック回路である故に、リーク電流ノイズに
弱いことである。クロック信号がハイレベルの論理判定
期間に入力信号がロウレベルの場合、ノードＡ点はハイ
レベルでありＡ点の電荷はダイナミック的に保持され
る。この時、Ｎ型トランジスタを介してリーク電流によ
りＡ点の電荷が放電され、Ａ点の電位レベルが下がる。
放電された電荷を充電するパスがないので、一度下がっ
た電位レベルはもとにもどらず誤動作となる。第３は、
図１１に示す電荷再分配の問題である。ＣＭＯＳドミノ
回路のノードＡ点の容量をＣＡ，ノードＢ点の容量をＣ
Ｂとする。論理判定期間１の時、入力信号Ａはロウレベ
ル、入力信号Ｂはハイレベルとすると、ノードＡ点の電
位はハイレベル“Ｖｄｄ”，ノードＢ点の電位はロウレ
ベル“０Ｖ”である。プリチャージ期間にＮＭＯＳトラ
ンジスタ１０１，１０２はオフしているので、ノードＡ
点の電位はハイレベル“Ｖｄｄ”，ノードＢは“０Ｖ”
のままである。次に、論理判定期間２になって、入力信
号ＡがハイレベルになるとＮＭＯＳトランジスタＡがオ
ンし、ノードＡ点とノードＢ点との間で電荷の再分配が
行われ、Ａ点及びＢ点の電位は“（ＣＡ／（ＣＡ＋Ｃ
Ｂ））Ｖｄｄ”となる。ＣＡとＣＢの容量がほぼ等しい
場合には、Ａ点及びＢ点は電位は約“（１／２）Ｖｄ
ｄ”となり誤動作となる。
【０００４】ＣＭＯＳドミノ回路の問題点であるα線ノ
イズ，リーク電流や電荷再分配の問題を解決する手段と
して、図１２に示す帰還型プルアップＰＭＯＳトランジ
スタ１０３を追加する方法が提案されている。ダイナミ
ックノードのＡ点を帰還型プルアップPMOS103 で弱くプ
ルアップすることによりα線ノイズや電荷再分配で放電
される電荷を補償する。しかし、Ｎ型論理ブロック１０
４がノードＡ点をロウレベルに電荷を引き抜く際に、帰
還型プルアップＰＭＯＳトランジスタ１０３がこれを妨
げる。貫通電流が流れて消費電力が増加するばかりか回
路のスイッチング速度が著しく低下する。したがって、
この手段は高速性を損なうために、回路の高速性が必要
なシステムには適用できない。
イズ，リーク電流や電荷再分配の問題を解決する手段と
して、図１２に示す帰還型プルアップＰＭＯＳトランジ
スタ１０３を追加する方法が提案されている。ダイナミ
ックノードのＡ点を帰還型プルアップPMOS103 で弱くプ
ルアップすることによりα線ノイズや電荷再分配で放電
される電荷を補償する。しかし、Ｎ型論理ブロック１０
４がノードＡ点をロウレベルに電荷を引き抜く際に、帰
還型プルアップＰＭＯＳトランジスタ１０３がこれを妨
げる。貫通電流が流れて消費電力が増加するばかりか回
路のスイッチング速度が著しく低下する。したがって、
この手段は高速性を損なうために、回路の高速性が必要
なシステムには適用できない。
【０００５】
【発明が解決しようとする課題】前記したように、完全
相補型スタティックＣＭＯＳ回路より高速な回路として
ＣＭＯＳドミノ回路が提案されているがノイズに弱いと
いう問題があった。逆に、ノイズに強くするためにプル
アップＰＭＯＳトランジスタを追加すると高速性が損な
われてしまう。本発明が解決しようとする課題は、高対
ノイズ性と高速性を両立することにある。すなわち本発
明の目的は、ノイズに強く、かつ完全相補型スタティッ
クＣＭＯＳ回路より高速な回路を提供することある。
相補型スタティックＣＭＯＳ回路より高速な回路として
ＣＭＯＳドミノ回路が提案されているがノイズに弱いと
いう問題があった。逆に、ノイズに強くするためにプル
アップＰＭＯＳトランジスタを追加すると高速性が損な
われてしまう。本発明が解決しようとする課題は、高対
ノイズ性と高速性を両立することにある。すなわち本発
明の目的は、ノイズに強く、かつ完全相補型スタティッ
クＣＭＯＳ回路より高速な回路を提供することある。
【０００６】
【課題を解決するための手段】図１に課題を解決するた
めの手段を示す。ソースおよびドレインが第１の電源端
子１１１と第１の内部端子１０９との間に直列または並
列に接続され、ゲートが入力端子１０８に接続される１
つ以上のＰ型電界効果トランジスタからなるＰ型論理ブ
ロック１０５と、ソースおよびドレインが第２の電源端
子１１２と第１の内部端子１０９との間に直列または並
列に接続され、ゲートが入力端子１０８に接続される１
つ以上のＮ型電界効果トランジスタからなるＮ型論理ブ
ロック１０６とからなり、Ｐ型論理ブロック１０５とＮ
型論理ブロック１０６は相補動作する完全相補型スタテ
ィックＣＭＯＳ回路を構成する。第１の内部端子１０９
と出力端子１３９との間にはインバータ回路１３８が直
列接続される。また、ソースおよびドレインがＮ型論理
ブロック１０６と第２の電源端子１１２とに接続されゲ
ートにクロック信号ＣＫが入力されるＮ型電界効果トラ
ンジスタ１３７が接続され、第１の内部端子１０９を第
１の電源電位にプリチャージする第１のプリチャージ素
子１０７が、第１の電源端子１１１と第１の内部端子１
０９との間に接続される。プリチャージ素子１０７の制
御端子にはクロック信号ＣＫが入力される。
めの手段を示す。ソースおよびドレインが第１の電源端
子１１１と第１の内部端子１０９との間に直列または並
列に接続され、ゲートが入力端子１０８に接続される１
つ以上のＰ型電界効果トランジスタからなるＰ型論理ブ
ロック１０５と、ソースおよびドレインが第２の電源端
子１１２と第１の内部端子１０９との間に直列または並
列に接続され、ゲートが入力端子１０８に接続される１
つ以上のＮ型電界効果トランジスタからなるＮ型論理ブ
ロック１０６とからなり、Ｐ型論理ブロック１０５とＮ
型論理ブロック１０６は相補動作する完全相補型スタテ
ィックＣＭＯＳ回路を構成する。第１の内部端子１０９
と出力端子１３９との間にはインバータ回路１３８が直
列接続される。また、ソースおよびドレインがＮ型論理
ブロック１０６と第２の電源端子１１２とに接続されゲ
ートにクロック信号ＣＫが入力されるＮ型電界効果トラ
ンジスタ１３７が接続され、第１の内部端子１０９を第
１の電源電位にプリチャージする第１のプリチャージ素
子１０７が、第１の電源端子１１１と第１の内部端子１
０９との間に接続される。プリチャージ素子１０７の制
御端子にはクロック信号ＣＫが入力される。
【０００７】
【作用】まず、図１にて、本発明回路の動作を説明す
る。本回路のＮ型電界効果トランジスタ１３７と第１の
プリチャージ素子１０７にはクロック信号ＣＫが入力さ
れる。ここで、第１の電源端子１１１の電位をＶｄｄ
（以後ハイレベルと呼ぶ）とし、第２の電源端子１１２
の電位をＶｓｓ（以後ロウレベルと呼ぶ）とする。クロ
ック信号ＣＫの電位がロウレベルの期間に第１の内部端
子１０９の電位はハイレベルにプリチャージされ、出力
端子１３９の電位はロウレベルとなる。本回路が論理の
判定動作を行うのはクロック信号ＣＫがハイレベルの期
間である。クロック信号ＣＫの電位がロウレベルのプリ
チャージ期間に入力信号が変化しても出力端子１３９の
電位はロウレベルのまま変化しない。クロック信号ＣＫ
の電位がハイレベルの論理判定期間に入力信号がロウレ
ベルからハイレベルへと変化し、Ｎ型論理ブロック１０
６によって第１の内部端子１０９から第２の電源端子11
2への直列パスが導通する場合に出力端子１３９の電位
はハイレベルへと変化する。すなわち、本回路の信号伝
搬遅延は、Ｎ型論理ブロック１０６が導通する場合にの
み生じる。前記したように、Ｎ型電界効果トランジスタ
の利得係数βは、Ｐ型電界効果トランジスタの利得係数
βに比較して高いので、すなわちＮ型論理ブロック１０
６が導通する場合にのみ信号伝搬遅延を生じる本回路は
高速である。また、Ｐ型論理ブロックを構成するＰ型電
界効果トランジスタは、Ｎ型論理ブロック１０６のリー
ク電流や外的ノイズ電流を補償すればよく、大きな負荷
駆動力は必要ないので、Ｐ型論理ブロックを構成するＰ
型電界効果トランジスタのチャネル幅はＮ型電界効果ト
ランジスタのチャネル幅に比較して、５０％以下程度に
十分小さく設計することができる。一方、従来技術であ
る完全相補型スタティックＣＭＯＳ回路の場合は、利得
係数βがＮ型電界効果トランジスタより小さいＰ型電界
効果トランジスタの負荷駆動力をＮ型電界効果トランジ
スタと等しくするために、Ｐ型電界効果トランジスタチ
ャネル幅をＮ型電界効果トランジスタのチャネル幅の２
倍程度に大きく設計する。Ｐ型電界効果トランジスタの
チャネル幅がＮ型電界効果トランジスタのチャネル幅の
５０％以下である本発明回路の入力容量は、Ｐ型電界効
果トランジスタのチャネル幅をＮ型電界効果トランジス
タのチャネル幅の２倍程度に大きく設計しないと高速性
が得られない完全相補型スタティックＣＭＯＳ回路の入
力容量の５０％と小さい。よって、ファンアウト容量が
完全相補型スタティックＣＭＯＳ回路より小さくなり、
より高い高速性が得られる。更に、Ｐ型電界効果トラン
ジスタのチャネル幅が小さいことによって、Ｐ型電界効
果トランジスタの拡散容量が完全相補型スタティックＣ
ＭＯＳ回路より小さい。このことも、本発明回路の高速
動作を可能ならしめる重要な要因である。
る。本回路のＮ型電界効果トランジスタ１３７と第１の
プリチャージ素子１０７にはクロック信号ＣＫが入力さ
れる。ここで、第１の電源端子１１１の電位をＶｄｄ
（以後ハイレベルと呼ぶ）とし、第２の電源端子１１２
の電位をＶｓｓ（以後ロウレベルと呼ぶ）とする。クロ
ック信号ＣＫの電位がロウレベルの期間に第１の内部端
子１０９の電位はハイレベルにプリチャージされ、出力
端子１３９の電位はロウレベルとなる。本回路が論理の
判定動作を行うのはクロック信号ＣＫがハイレベルの期
間である。クロック信号ＣＫの電位がロウレベルのプリ
チャージ期間に入力信号が変化しても出力端子１３９の
電位はロウレベルのまま変化しない。クロック信号ＣＫ
の電位がハイレベルの論理判定期間に入力信号がロウレ
ベルからハイレベルへと変化し、Ｎ型論理ブロック１０
６によって第１の内部端子１０９から第２の電源端子11
2への直列パスが導通する場合に出力端子１３９の電位
はハイレベルへと変化する。すなわち、本回路の信号伝
搬遅延は、Ｎ型論理ブロック１０６が導通する場合にの
み生じる。前記したように、Ｎ型電界効果トランジスタ
の利得係数βは、Ｐ型電界効果トランジスタの利得係数
βに比較して高いので、すなわちＮ型論理ブロック１０
６が導通する場合にのみ信号伝搬遅延を生じる本回路は
高速である。また、Ｐ型論理ブロックを構成するＰ型電
界効果トランジスタは、Ｎ型論理ブロック１０６のリー
ク電流や外的ノイズ電流を補償すればよく、大きな負荷
駆動力は必要ないので、Ｐ型論理ブロックを構成するＰ
型電界効果トランジスタのチャネル幅はＮ型電界効果ト
ランジスタのチャネル幅に比較して、５０％以下程度に
十分小さく設計することができる。一方、従来技術であ
る完全相補型スタティックＣＭＯＳ回路の場合は、利得
係数βがＮ型電界効果トランジスタより小さいＰ型電界
効果トランジスタの負荷駆動力をＮ型電界効果トランジ
スタと等しくするために、Ｐ型電界効果トランジスタチ
ャネル幅をＮ型電界効果トランジスタのチャネル幅の２
倍程度に大きく設計する。Ｐ型電界効果トランジスタの
チャネル幅がＮ型電界効果トランジスタのチャネル幅の
５０％以下である本発明回路の入力容量は、Ｐ型電界効
果トランジスタのチャネル幅をＮ型電界効果トランジス
タのチャネル幅の２倍程度に大きく設計しないと高速性
が得られない完全相補型スタティックＣＭＯＳ回路の入
力容量の５０％と小さい。よって、ファンアウト容量が
完全相補型スタティックＣＭＯＳ回路より小さくなり、
より高い高速性が得られる。更に、Ｐ型電界効果トラン
ジスタのチャネル幅が小さいことによって、Ｐ型電界効
果トランジスタの拡散容量が完全相補型スタティックＣ
ＭＯＳ回路より小さい。このことも、本発明回路の高速
動作を可能ならしめる重要な要因である。
【０００８】また、本発明回路の他の効果は、高い耐ノ
イズ性である。本発明回路は、前記したごとくＰ型電界
効果トランジスタからなるＰ型論理ブロック１０５と、
Ｎ型電界効果トランジスタからなるＮ型論理ブロック１
０６とが第１の電源端子111と第２の電源端子１１２と
の間に直列接続され、Ｐ型論理ブロック１０５とＮ型論
理ブロック１０６は相補動作する完全相補型スタティッ
クＣＭＯＳ回路を構成している。したがって、本発明回
路は、前記従来技術例のＣＭＯＳドミノ回路のようなダ
イナミック動作はせず、あくまでもスタティック動作を
する。したがって、リーク電流，α線ノイズや電荷再分
配あるいは電源線や信号線によるノイズが、本発明回路
に発生しても、スタティックな相補動作をするＰ型論理
ブロック１０５とＮ型論理ブロック１０６とが第１の内
部端子１０９を第１あるいは第２の電源電位に常にプル
アップあるいはプルダウンしていることによって、ノイ
ズの発生を最小限に抑え込むことができる。あるいは、
仮にノイズによって出力電位が反転してもこれを正しい
電位レベルに戻すことができる。
イズ性である。本発明回路は、前記したごとくＰ型電界
効果トランジスタからなるＰ型論理ブロック１０５と、
Ｎ型電界効果トランジスタからなるＮ型論理ブロック１
０６とが第１の電源端子111と第２の電源端子１１２と
の間に直列接続され、Ｐ型論理ブロック１０５とＮ型論
理ブロック１０６は相補動作する完全相補型スタティッ
クＣＭＯＳ回路を構成している。したがって、本発明回
路は、前記従来技術例のＣＭＯＳドミノ回路のようなダ
イナミック動作はせず、あくまでもスタティック動作を
する。したがって、リーク電流，α線ノイズや電荷再分
配あるいは電源線や信号線によるノイズが、本発明回路
に発生しても、スタティックな相補動作をするＰ型論理
ブロック１０５とＮ型論理ブロック１０６とが第１の内
部端子１０９を第１あるいは第２の電源電位に常にプル
アップあるいはプルダウンしていることによって、ノイ
ズの発生を最小限に抑え込むことができる。あるいは、
仮にノイズによって出力電位が反転してもこれを正しい
電位レベルに戻すことができる。
【０００９】より高速な回路性能を実現するには、Ｐ型
論理ブロック１０５を構成するＰ型電界効果トランジス
タのチャネル幅は小さいほど望ましい。一方、耐ノイズ
性を高くするには、Ｐ型電界効果トランジスタのチャネ
ル幅をある値以上に設定する必要がある。したがって、
Ｐ型電界効果トランジスタのチャネル幅は、本発明回路
を適用するシステムが要求する高速性と対ノイズ性の両
面から決定する必要がある。商用品レベルの一般的な使
用環境では、Ｐ型論理ブロック１０５を構成するＰ型電
界効果トランジスタのチャネル幅は、Ｎ型論理ブロック
１０６を構成するＮ型電界効果トランジスタのチャネル
幅の５０％以下程度に小さく設計しても十分な耐ノイズ
性を得ることができる。以下、本発明回路をスタティッ
クドミノ型ＣＭＯＳ論理回路と呼ぶ。
論理ブロック１０５を構成するＰ型電界効果トランジス
タのチャネル幅は小さいほど望ましい。一方、耐ノイズ
性を高くするには、Ｐ型電界効果トランジスタのチャネ
ル幅をある値以上に設定する必要がある。したがって、
Ｐ型電界効果トランジスタのチャネル幅は、本発明回路
を適用するシステムが要求する高速性と対ノイズ性の両
面から決定する必要がある。商用品レベルの一般的な使
用環境では、Ｐ型論理ブロック１０５を構成するＰ型電
界効果トランジスタのチャネル幅は、Ｎ型論理ブロック
１０６を構成するＮ型電界効果トランジスタのチャネル
幅の５０％以下程度に小さく設計しても十分な耐ノイズ
性を得ることができる。以下、本発明回路をスタティッ
クドミノ型ＣＭＯＳ論理回路と呼ぶ。
【００１０】
【実施例】図２は本発明より構成される並列計算機シス
テムの一例を示したものである。プロセッサおよびメモ
リよりなる複数個の中央演算処理装置１１９が、結合ネ
ットワーク１２０によって結合され１つの計算機システ
ムを構成している。また、中央演算処理装置１１９はハ
ードデスク１２１にも接続される。複数個の中央演算処
理装置１１９を結合することによって、１つの中央演算
処理装置１１９から構成されるシステムの何倍も高性能
な計算機システムを実現することができる。ここで、中
央演算処理装置１１９は、数個から数千個結合されるこ
とがある。これらの、中央演算処理装置１１９が長期間
故障することなく稼働するためには、各々の中央演算処
理装置１１９が高い信頼性を持つものでなければならな
い。また、より高性能な並列計算機システムを実現する
ためには、各々の中央演算処理装置１１９が高い性能を
持たなければならない。すなわち、この並列計算機シス
テム例に示すところの中央演算処理装置１１９は、高い
信頼性と高速性を合わせ持つ必要がある。このような特
性を持つ中央演算処理装置１１９を実現する手段とし
て、高い耐ノイズ性と高速性を合わせ持つ本発明回路が
適している。
テムの一例を示したものである。プロセッサおよびメモ
リよりなる複数個の中央演算処理装置１１９が、結合ネ
ットワーク１２０によって結合され１つの計算機システ
ムを構成している。また、中央演算処理装置１１９はハ
ードデスク１２１にも接続される。複数個の中央演算処
理装置１１９を結合することによって、１つの中央演算
処理装置１１９から構成されるシステムの何倍も高性能
な計算機システムを実現することができる。ここで、中
央演算処理装置１１９は、数個から数千個結合されるこ
とがある。これらの、中央演算処理装置１１９が長期間
故障することなく稼働するためには、各々の中央演算処
理装置１１９が高い信頼性を持つものでなければならな
い。また、より高性能な並列計算機システムを実現する
ためには、各々の中央演算処理装置１１９が高い性能を
持たなければならない。すなわち、この並列計算機シス
テム例に示すところの中央演算処理装置１１９は、高い
信頼性と高速性を合わせ持つ必要がある。このような特
性を持つ中央演算処理装置１１９を実現する手段とし
て、高い耐ノイズ性と高速性を合わせ持つ本発明回路が
適している。
【００１１】図３は、図２に示す中央演算処理装置１１
９の内部構成の一例であリ、１チップまたは複数のチッ
プで構成される。内部の構成要素は、浮動小数点レジス
タファイル１２２，浮動小数点加算器１２３，浮動小数
点乗算器１２４，浮動小数点除算器１２５，汎用レジス
タ１２６，ALU127，ALU128，アドレス加算器１２９，デ
ータキャッシュ１３０，データTLB131，命令TLB132，命
令キャッシュ１３３等である。浮動小数点レジスタ１２
２および汎用レジスタ１２６は、データキャッシュ１３
０と結合され、アドレス加算器１２９および命令制御ユ
ニット１３５が命令キャッシュ１３３と結合される。デ
ータキャッシュ１３０と命令キャッシュ１３３は、複数
個の外部端子１３６よりデータをアクセスする。浮動小
数点演算器１２２〜１２５は、第１のローカルバスある
いはローカルパスにて結合される。整数演算器１２６〜
１２９は、第２のローカルバスあるいはローカルパスに
て結合される。かかる構成をとる中央演算処理装置１１
９において、本発明回路は主として１２２〜１３５の各
ユニットを構成する内部回路に用いられる。また、場合
によっては、各ユニットを結合するバッファ回路や外部
チップとの入出力回路に適用される。
９の内部構成の一例であリ、１チップまたは複数のチッ
プで構成される。内部の構成要素は、浮動小数点レジス
タファイル１２２，浮動小数点加算器１２３，浮動小数
点乗算器１２４，浮動小数点除算器１２５，汎用レジス
タ１２６，ALU127，ALU128，アドレス加算器１２９，デ
ータキャッシュ１３０，データTLB131，命令TLB132，命
令キャッシュ１３３等である。浮動小数点レジスタ１２
２および汎用レジスタ１２６は、データキャッシュ１３
０と結合され、アドレス加算器１２９および命令制御ユ
ニット１３５が命令キャッシュ１３３と結合される。デ
ータキャッシュ１３０と命令キャッシュ１３３は、複数
個の外部端子１３６よりデータをアクセスする。浮動小
数点演算器１２２〜１２５は、第１のローカルバスある
いはローカルパスにて結合される。整数演算器１２６〜
１２９は、第２のローカルバスあるいはローカルパスに
て結合される。かかる構成をとる中央演算処理装置１１
９において、本発明回路は主として１２２〜１３５の各
ユニットを構成する内部回路に用いられる。また、場合
によっては、各ユニットを結合するバッファ回路や外部
チップとの入出力回路に適用される。
【００１２】また、本発明回路は、計算機システム以外
にも、信頼性と高速性が必要な他のシステムにも、適用
することができる。
にも、信頼性と高速性が必要な他のシステムにも、適用
することができる。
【００１３】図４は、前記図１に示す本発明回路を複数
個直列接続した一例である。このように、本発明回路を
複数個直列接続した場合の回路動作を以下説明する。本
実施例では、プリチャージ素子はＰ型電界効果トランジ
スタ１０７で構成する。プリチャージ期間にはクロック
信号ＣＫがロウレベルとなり、Ｎ型電界効果トランジス
タ１３７はオフし、Ｐ型電界効果トランジスタよりなる
プリチャージ素子107はオンするので、出力端子１１
６，１１７，１１８は全てロウレベルとなる。したがっ
て、スタティックドミノ型ＣＭＯＳ論理回路１１３，１
１４，１１５のＮ型論理ブロックは全てオフする。論理
判定期間にはクロック信号ＣＫがハイレベルとなり、Ｎ
型電界効果トランジスタ１３７はオンし、Ｐ型電界効果
トランジスタよりなるプリチャージ素子１０７はオフす
る。この時例えばスタティックドミノ型ＣＭＯＳ論理回
路１１３のＮ型論理ブロックがオンしたとすると出力端
子１１６がハイレベルとなる。入力信号に従ってスタテ
ィックドミノ型ＣＭＯＳ論理回路１１４のＮ型論理ブロ
ックがオンしたとすると出力端子１１７がハイレベルと
なる。このようにして、信号がドミノ倒しのように次々
と伝搬していく。信号は利得係数βの大きいＮ型論理ブ
ロックの動作により伝搬するので、高速性が得られる。
個直列接続した一例である。このように、本発明回路を
複数個直列接続した場合の回路動作を以下説明する。本
実施例では、プリチャージ素子はＰ型電界効果トランジ
スタ１０７で構成する。プリチャージ期間にはクロック
信号ＣＫがロウレベルとなり、Ｎ型電界効果トランジス
タ１３７はオフし、Ｐ型電界効果トランジスタよりなる
プリチャージ素子107はオンするので、出力端子１１
６，１１７，１１８は全てロウレベルとなる。したがっ
て、スタティックドミノ型ＣＭＯＳ論理回路１１３，１
１４，１１５のＮ型論理ブロックは全てオフする。論理
判定期間にはクロック信号ＣＫがハイレベルとなり、Ｎ
型電界効果トランジスタ１３７はオンし、Ｐ型電界効果
トランジスタよりなるプリチャージ素子１０７はオフす
る。この時例えばスタティックドミノ型ＣＭＯＳ論理回
路１１３のＮ型論理ブロックがオンしたとすると出力端
子１１６がハイレベルとなる。入力信号に従ってスタテ
ィックドミノ型ＣＭＯＳ論理回路１１４のＮ型論理ブロ
ックがオンしたとすると出力端子１１７がハイレベルと
なる。このようにして、信号がドミノ倒しのように次々
と伝搬していく。信号は利得係数βの大きいＮ型論理ブ
ロックの動作により伝搬するので、高速性が得られる。
【００１４】図５は、（ａ）に示す論理をトランジスタ
レベルの回路図（ｂ）で示した一例である。図５（ａ）
に示すＯＲ回路１６１，１６２，１６３は、図５（ｂ）
に示す回路１６１，１６２，１６３にそれぞれ対応し、
図５（ａ）に示すバッファ回路１６４は図５（ｂ）に示
す回路１６４に対応する。
レベルの回路図（ｂ）で示した一例である。図５（ａ）
に示すＯＲ回路１６１，１６２，１６３は、図５（ｂ）
に示す回路１６１，１６２，１６３にそれぞれ対応し、
図５（ａ）に示すバッファ回路１６４は図５（ｂ）に示
す回路１６４に対応する。
【００１５】本発明からなるスタティックドミノ型ＣＭ
ＯＳ論理回路は、プリチャージ動作の期間は論理判定動
作を実行できないという問題があるが、次の構成をとる
ことにより、連続した論理判定動作が可能であることを
説明する。図６はクロックの１周期に動作するスタティ
ックドミノ型ＣＭＯＳ論理回路の構成例である。クロッ
ク信号はＣＫ１とＣＫ２の２相クロックを用いた場合に
ついて示している。論理回路はスタティックドミノ型Ｃ
ＭＯＳ論理回路で構成する前段の論理回路群１６８と、
同じくスタティックドミノ型ＣＭＯＳ論理回路で構成す
る後段の論理回路群１６９とからなる。１サイクル論理
の始点と終点には、クロック信号CK２に同期して動作す
るラッチ回路１６５，１６７をそれぞれ接続する。前段
の論理回路群１６８と後段の論理回路群１６９の間には
クロック信号ＣＫ１に同期して動作するラッチ回路１６
６を接続する。前段の論理回路群１６８のスタティック
ドミノ型ＣＭＯＳ論理回路はクロック信号ＣＫ１に接続
され、後段の論理回路群１６９のスタティックドミノ型
ＣＭＯＳ論理回路はクロック信号ＣＫ２に接続される。
クロック信号ＣＫ１がハイレベル，クロック信号ＣＫ２
がロウレベルの時には、前段の論理回路群１６８は論理
判定期間であり信号が伝搬しており、後段の論理回路群
１６９はプリチャージ期間であり、後段の全ての出力端
子はロウレベルとなる。一方、クロック信号ＣＫ１がロ
ウレベル，クロック信号ＣＫ２がハイレベルの時には、
前段の論理回路群１６８はプリチャージ期間であり、全
ての出力端子はロウレベルとなり、後段の論理回路群１
６９は論理判定期間であり信号が伝搬している。このよ
うに、1サイクルの論理を前段と後段に分け、プリチャ
ージ動作と論理判定動作を半サイクル毎に交互に行うこ
とによって、１サイクルにわたる連続した論理判定動作
を実行することが可能となる。
ＯＳ論理回路は、プリチャージ動作の期間は論理判定動
作を実行できないという問題があるが、次の構成をとる
ことにより、連続した論理判定動作が可能であることを
説明する。図６はクロックの１周期に動作するスタティ
ックドミノ型ＣＭＯＳ論理回路の構成例である。クロッ
ク信号はＣＫ１とＣＫ２の２相クロックを用いた場合に
ついて示している。論理回路はスタティックドミノ型Ｃ
ＭＯＳ論理回路で構成する前段の論理回路群１６８と、
同じくスタティックドミノ型ＣＭＯＳ論理回路で構成す
る後段の論理回路群１６９とからなる。１サイクル論理
の始点と終点には、クロック信号CK２に同期して動作す
るラッチ回路１６５，１６７をそれぞれ接続する。前段
の論理回路群１６８と後段の論理回路群１６９の間には
クロック信号ＣＫ１に同期して動作するラッチ回路１６
６を接続する。前段の論理回路群１６８のスタティック
ドミノ型ＣＭＯＳ論理回路はクロック信号ＣＫ１に接続
され、後段の論理回路群１６９のスタティックドミノ型
ＣＭＯＳ論理回路はクロック信号ＣＫ２に接続される。
クロック信号ＣＫ１がハイレベル，クロック信号ＣＫ２
がロウレベルの時には、前段の論理回路群１６８は論理
判定期間であり信号が伝搬しており、後段の論理回路群
１６９はプリチャージ期間であり、後段の全ての出力端
子はロウレベルとなる。一方、クロック信号ＣＫ１がロ
ウレベル，クロック信号ＣＫ２がハイレベルの時には、
前段の論理回路群１６８はプリチャージ期間であり、全
ての出力端子はロウレベルとなり、後段の論理回路群１
６９は論理判定期間であり信号が伝搬している。このよ
うに、1サイクルの論理を前段と後段に分け、プリチャ
ージ動作と論理判定動作を半サイクル毎に交互に行うこ
とによって、１サイクルにわたる連続した論理判定動作
を実行することが可能となる。
【００１６】次に、本発明よりなるスタティックドミノ
型ＣＭＯＳ論理回路と、従来技術である完全相補型ＣＭ
ＯＳ回路を混在して構成する一実施例について説明す
る。図７に１クロックサイクルで動作する論理ブロック
構成図を示す。まず、前段の論理ブロックは、完全相補
型ＣＭＯＳ回路よりなる論理ブロック１７０からなり、
後段の論理ブロックは完全相補型ＣＭＯＳ回路よりなる
論理ブロック１７１からなる。始点と終点にはクロック
信号ＣＫ１に接続されるラッチ回路１６５と167をそれ
ぞれ接続する。前段の論理ブロック１７０と後段の論理
ブロック１７１の間にはクロック信号ＣＫ２に接続され
るラッチ回路１６６を接続する。前段の論理ブロック１
７０と後段の論理ブロック１７１の間には本発明よりな
るスタティックドミノ型ＣＭＯＳ論理回路により構成す
る論理ブロック１７２が接続される。論理ブロック１７
２と論理ブロック１７１の間にはラッチ回路１７３を接
続し、論理ブロック１７２とラッチ回路１７３はクロッ
ク信号ＣＫ２に接続する。かかる構成において、クロッ
ク信号ＣＫ１がハイレベル，クロック信号ＣＫ２がロウ
レベルの時には論理ブロック１７２はプリチャージ動作
をし、クロック信号ＣＫ１がロウレベル，クロック信号
ＣＫ２がハイレベル時には論理ブロック172は論理判定
動作を実行する。前段の論理ブロック１７０から論理ブ
ロック１７２に至るパスにおいては、クロック信号ＣＫ
２がロウレベルの期間内に論理ブロック１７２の入力信
号が確定する必要がある。また、論理ブロック１７２か
ら論理ブロック１７１に至るパスにおいては、クロック
信号ＣＫ２がハイレベルの期間内にラッチ回路１７３の
入力信号が確定する必要がある。
型ＣＭＯＳ論理回路と、従来技術である完全相補型ＣＭ
ＯＳ回路を混在して構成する一実施例について説明す
る。図７に１クロックサイクルで動作する論理ブロック
構成図を示す。まず、前段の論理ブロックは、完全相補
型ＣＭＯＳ回路よりなる論理ブロック１７０からなり、
後段の論理ブロックは完全相補型ＣＭＯＳ回路よりなる
論理ブロック１７１からなる。始点と終点にはクロック
信号ＣＫ１に接続されるラッチ回路１６５と167をそれ
ぞれ接続する。前段の論理ブロック１７０と後段の論理
ブロック１７１の間にはクロック信号ＣＫ２に接続され
るラッチ回路１６６を接続する。前段の論理ブロック１
７０と後段の論理ブロック１７１の間には本発明よりな
るスタティックドミノ型ＣＭＯＳ論理回路により構成す
る論理ブロック１７２が接続される。論理ブロック１７
２と論理ブロック１７１の間にはラッチ回路１７３を接
続し、論理ブロック１７２とラッチ回路１７３はクロッ
ク信号ＣＫ２に接続する。かかる構成において、クロッ
ク信号ＣＫ１がハイレベル，クロック信号ＣＫ２がロウ
レベルの時には論理ブロック１７２はプリチャージ動作
をし、クロック信号ＣＫ１がロウレベル，クロック信号
ＣＫ２がハイレベル時には論理ブロック172は論理判定
動作を実行する。前段の論理ブロック１７０から論理ブ
ロック１７２に至るパスにおいては、クロック信号ＣＫ
２がロウレベルの期間内に論理ブロック１７２の入力信
号が確定する必要がある。また、論理ブロック１７２か
ら論理ブロック１７１に至るパスにおいては、クロック
信号ＣＫ２がハイレベルの期間内にラッチ回路１７３の
入力信号が確定する必要がある。
【００１７】図８は、本発明よりなるスタティックドミ
ノ型ＣＭＯＳ論理回路と、従来技術である完全相補型Ｃ
ＭＯＳ回路を混在して構成する他の実施例について説明
する。図８に１クロックサイクルで動作する論理ブロッ
ク構成図を示す。まず、前段の論理ブロックは、本発明
よりなるスタティックドミノ型ＣＭＯＳ論理回路により
構成する論理ブロック１７２と完全相補型ＣＭＯＳ回路
よりなるＣＭＯＳブロック１７０からなり、後段の論理
ブロックは完全相補型ＣＭＯＳ回路よりなるＣＭＯＳブ
ロック１７１からなる。前段の論理ブロック１７２と論
理ブロック１７０の間にはラッチ回路１６５を接続し、
論理ブロック１７２とラッチ回路１６５はクロック信号
ＣＫ１に接続する。論理ブロック１７０と論理ブロック
１７１の間にはラッチ回路１６６を接続し、１サイクル
論理の終点にはラッチ回路１６７を接続する。ラッチ回
路１６６はクロック信号ＣＫ２に接続し、ラッチ回路１
６７はクロック信号ＣＫ１に接続する。かかる構成にお
いて、クロック信号ＣＫ１がハイレベル，クロック信号
ＣＫ２がロウレベルの時には論理ブロック１７２は論理
判定動作を実行し、クロック信号ＣＫ１がロウレベル，
クロック信号ＣＫ２がハイレベル時には論理ブロック１
７２はプリチャージ動作する。論理ブロック１７２の入
力信号はクロック信号ＣＫ１がロウレベルの期間内に確
定する必要があり、ラッチ回路１６６の入力信号はクロ
ック信号ＣＫ１がハイレベルの期間内に確定する必要が
ある。
ノ型ＣＭＯＳ論理回路と、従来技術である完全相補型Ｃ
ＭＯＳ回路を混在して構成する他の実施例について説明
する。図８に１クロックサイクルで動作する論理ブロッ
ク構成図を示す。まず、前段の論理ブロックは、本発明
よりなるスタティックドミノ型ＣＭＯＳ論理回路により
構成する論理ブロック１７２と完全相補型ＣＭＯＳ回路
よりなるＣＭＯＳブロック１７０からなり、後段の論理
ブロックは完全相補型ＣＭＯＳ回路よりなるＣＭＯＳブ
ロック１７１からなる。前段の論理ブロック１７２と論
理ブロック１７０の間にはラッチ回路１６５を接続し、
論理ブロック１７２とラッチ回路１６５はクロック信号
ＣＫ１に接続する。論理ブロック１７０と論理ブロック
１７１の間にはラッチ回路１６６を接続し、１サイクル
論理の終点にはラッチ回路１６７を接続する。ラッチ回
路１６６はクロック信号ＣＫ２に接続し、ラッチ回路１
６７はクロック信号ＣＫ１に接続する。かかる構成にお
いて、クロック信号ＣＫ１がハイレベル，クロック信号
ＣＫ２がロウレベルの時には論理ブロック１７２は論理
判定動作を実行し、クロック信号ＣＫ１がロウレベル，
クロック信号ＣＫ２がハイレベル時には論理ブロック１
７２はプリチャージ動作する。論理ブロック１７２の入
力信号はクロック信号ＣＫ１がロウレベルの期間内に確
定する必要があり、ラッチ回路１６６の入力信号はクロ
ック信号ＣＫ１がハイレベルの期間内に確定する必要が
ある。
【００１８】図１３は本発明よりなるスタティックドミ
ノ型ＣＭＯＳ論理回路による４ＯＲ回路の実施例であ
る。図１と図１３の部品の対応関係から回路の構成につ
いて説明する。図１のＰ型論理ブロック１０５は図１３
の４段直列接続されたＰ型電界効果トランジスタ１４０
に対応する。図１のＮ型論理ブロック１０６は図１３の
４段並列接続されたＮ型電界効果トランジスタ１４１に
対応する。図１のＮ型電界効果トランジスタ１３７は図
１３のＮ型電界効果トランジスタ１３７に、図１のプリ
チャージ素子１０７は図１３のＰ型電界効果トランジス
タ１０７にそれぞれ対応する。１０８が入力端子、１３
９が出力端子である。４ＯＲ回路はＰ型電界効果トラン
ジスタが４段に直列接続されるので、Ｐ型電界効果トラ
ンジスタの利得係数βが低いことによるスイッチング速
度への影響が大きく、内部端子109の立上り遅延時間が
大きい。したがって、４ＯＲ回路のようにＰ型電界効果
トランジスタが多段に直列接続されるＯＲ系の回路で、
本発明のスタティックドミノ型ＣＭＯＳ論理回路の高速
化の効果が顕著にあらわれる。図１４に本回路のレイア
ウト図を示す。図１３の回路図の部品を示す数字は、図
１４の対応する部品に同じ数字で示している。縦軸，横
軸の目盛はレイアウトピッチで示している。図１４では
図面の見易さのために縦横の単位ピッチ長さが異なるよ
うに描かれているが、実際の縦横の単位ピッチ長さは等
しいとする。このレイアウトによれば、横が９ピッチ、
縦が１４ピッチであり、セルの面積は１２６平方ピッチ
である。図１３に示すスタティックドミノ型ＣＭＯＳ論
理回路による４ＯＲ回路と同じ論理を完全相補型ＣＭＯ
Ｓスタティック回路で構成した例を図１５に、そのレイ
アウト例を図１６に示す。このレイアウトによれば、横
が７ピッチ、縦が１８ピッチであり、セルの面積は１２
６平方ピッチである。図１３のスタティックドミノ型Ｃ
ＭＯＳ論理回路による４ＯＲ回路は、完全相補型ＣＭＯ
Ｓスタティック回路に比較してトランジスタ数が２個多
いにも拘らず、レイアウト面積を等しくすることができ
る。これは、スタティックドミノ型ＣＭＯＳ論理回路で
は、Ｐ型電界効果トランジスタのチャネル幅を十分小さ
く設計することでより高速性が達成されるので、トラン
ジスタ数の増加による横方向の増加分を縦方向野長さを
縮小することで相殺している。
ノ型ＣＭＯＳ論理回路による４ＯＲ回路の実施例であ
る。図１と図１３の部品の対応関係から回路の構成につ
いて説明する。図１のＰ型論理ブロック１０５は図１３
の４段直列接続されたＰ型電界効果トランジスタ１４０
に対応する。図１のＮ型論理ブロック１０６は図１３の
４段並列接続されたＮ型電界効果トランジスタ１４１に
対応する。図１のＮ型電界効果トランジスタ１３７は図
１３のＮ型電界効果トランジスタ１３７に、図１のプリ
チャージ素子１０７は図１３のＰ型電界効果トランジス
タ１０７にそれぞれ対応する。１０８が入力端子、１３
９が出力端子である。４ＯＲ回路はＰ型電界効果トラン
ジスタが４段に直列接続されるので、Ｐ型電界効果トラ
ンジスタの利得係数βが低いことによるスイッチング速
度への影響が大きく、内部端子109の立上り遅延時間が
大きい。したがって、４ＯＲ回路のようにＰ型電界効果
トランジスタが多段に直列接続されるＯＲ系の回路で、
本発明のスタティックドミノ型ＣＭＯＳ論理回路の高速
化の効果が顕著にあらわれる。図１４に本回路のレイア
ウト図を示す。図１３の回路図の部品を示す数字は、図
１４の対応する部品に同じ数字で示している。縦軸，横
軸の目盛はレイアウトピッチで示している。図１４では
図面の見易さのために縦横の単位ピッチ長さが異なるよ
うに描かれているが、実際の縦横の単位ピッチ長さは等
しいとする。このレイアウトによれば、横が９ピッチ、
縦が１４ピッチであり、セルの面積は１２６平方ピッチ
である。図１３に示すスタティックドミノ型ＣＭＯＳ論
理回路による４ＯＲ回路と同じ論理を完全相補型ＣＭＯ
Ｓスタティック回路で構成した例を図１５に、そのレイ
アウト例を図１６に示す。このレイアウトによれば、横
が７ピッチ、縦が１８ピッチであり、セルの面積は１２
６平方ピッチである。図１３のスタティックドミノ型Ｃ
ＭＯＳ論理回路による４ＯＲ回路は、完全相補型ＣＭＯ
Ｓスタティック回路に比較してトランジスタ数が２個多
いにも拘らず、レイアウト面積を等しくすることができ
る。これは、スタティックドミノ型ＣＭＯＳ論理回路で
は、Ｐ型電界効果トランジスタのチャネル幅を十分小さ
く設計することでより高速性が達成されるので、トラン
ジスタ数の増加による横方向の増加分を縦方向野長さを
縮小することで相殺している。
【００１９】図１７は、スタティックドミノ型ＣＭＯＳ
論理回路による４ビット加算器の一実施例である。１４
０はＰ型論理ブロック、１４１はＮ型論理ブロック、１
０７はプリチャージ用Ｐ型電界トランジスタ、１３７は
プリチャージ時の貫通電流を防止するＮ型電界トランジ
スタ、１１０はプリチャージ信号入力端子、１３９は出
力端子である。入力信号と出力信号の論理的意味は、
“Neil H. E. Weste andKamran Eshraghian著：Princip
les of CMOS VLSI Design ”に開示されているように以
下のように表される。
論理回路による４ビット加算器の一実施例である。１４
０はＰ型論理ブロック、１４１はＮ型論理ブロック、１
０７はプリチャージ用Ｐ型電界トランジスタ、１３７は
プリチャージ時の貫通電流を防止するＮ型電界トランジ
スタ、１１０はプリチャージ信号入力端子、１３９は出
力端子である。入力信号と出力信号の論理的意味は、
“Neil H. E. Weste andKamran Eshraghian著：Princip
les of CMOS VLSI Design ”に開示されているように以
下のように表される。
【００２０】ｉ番目の桁上げＣｉは、次式のように表現
される。
される。
【００２１】Ｃi＝Ｇi＋Ｐi×Ｃi-1 ここで、 Ｇi＝Ａi×Ｂi （生成信号） Ｐi＝Ａi＋Ｂi （伝搬信号） である。
【００２２】４ビットの場合には、次式の項が得られ
る。
る。
【００２３】Ｃ1＝Ｇ1＋Ｐ1Ｃ0 Ｃ2＝Ｇ2＋Ｐ2Ｇ1＋Ｐ2Ｐ1Ｃ0 Ｃ3＝Ｇ3＋Ｐ3Ｇ2＋Ｐ3Ｐ2Ｇ1＋Ｐ3Ｐ2Ｐ1Ｃ0 Ｃ4＝Ｇ4＋Ｐ4Ｇ3＋Ｐ4Ｐ3Ｇ2＋Ｐ4Ｐ3Ｐ2Ｇ1＋Ｐ4Ｐ3
Ｐ2Ｐ1Ｃ0 Ｃ4に着目すると次式のように表現できる。
Ｐ2Ｐ1Ｃ0 Ｃ4に着目すると次式のように表現できる。
【００２４】 Ｃ4＝Ｇ4＋Ｐ4（Ｇ3＋Ｐ3（Ｇ2＋Ｐ2（Ｇ1＋Ｐ1Ｃ0))) この関数を回路的に実現したものが図１７である。この
関数はＰ型論理ブロック１４０，Ｎ型論理ブロック１４
１，出力インバータ１３８で構成される。本実施例の４
ビット加算器を完全相補型スタティックＣＭＯＳ回路で
構成すると、第１の電源端子１１１から内部端子１０９
までにＰ型電界効果トランジスタが５段直列接続され
る。したがって、内部端子１０９の立上り遅延時間が極
めて大きくなる。スタティックドミノ型ＣＭＯＳ論理回
路による４ビット加算器は、プリチャージ動作によって
内部端子１０９の電圧をあらかじめ立上げておくので、
完全相補型スタティックＣＭＯＳ回路ように内部端子１
０９の立上り時間が大きいという問題はなく、高速性が
えられる。
関数はＰ型論理ブロック１４０，Ｎ型論理ブロック１４
１，出力インバータ１３８で構成される。本実施例の４
ビット加算器を完全相補型スタティックＣＭＯＳ回路で
構成すると、第１の電源端子１１１から内部端子１０９
までにＰ型電界効果トランジスタが５段直列接続され
る。したがって、内部端子１０９の立上り遅延時間が極
めて大きくなる。スタティックドミノ型ＣＭＯＳ論理回
路による４ビット加算器は、プリチャージ動作によって
内部端子１０９の電圧をあらかじめ立上げておくので、
完全相補型スタティックＣＭＯＳ回路ように内部端子１
０９の立上り時間が大きいという問題はなく、高速性が
えられる。
【００２５】図１８に示す実施例の基本的な回路構成は
図１７の実施例に同じである。図１８の実施例では、Ｎ
型論理ブロックを構成するＮ型電界効果トランジスタの
各ノード１４２〜１４５，１０９をそれぞれのＰ型電界
効果トランジスタでプリチャージし、プリチャージ時間
を高速化すると同時に電荷再分配による回路性能への影
響を小さくしている。
図１７の実施例に同じである。図１８の実施例では、Ｎ
型論理ブロックを構成するＮ型電界効果トランジスタの
各ノード１４２〜１４５，１０９をそれぞれのＰ型電界
効果トランジスタでプリチャージし、プリチャージ時間
を高速化すると同時に電荷再分配による回路性能への影
響を小さくしている。
【００２６】図１９は図１８に示す実施例のトランジス
タ数を削減したものである。図１８の実施例において
は、Ｐ型論理ブロックを完全相補論理で構成している
が、本実施例はノード１４５と入力信号Ｐ４の論理信号
を用いることによって、Ｐ型論理ブロックのＰ型電界効
果トランジスタの数を３３％に削減している。
タ数を削減したものである。図１８の実施例において
は、Ｐ型論理ブロックを完全相補論理で構成している
が、本実施例はノード１４５と入力信号Ｐ４の論理信号
を用いることによって、Ｐ型論理ブロックのＰ型電界効
果トランジスタの数を３３％に削減している。
【００２７】
【発明の効果】図１において、プリチャージの期間に内
部端子１０９の電位はプリチャージ素子１０７によって
ハイレベルにプリチャージされる。論理判定期間に入力
信号がロウレベルからハイレベルへと変化し、Ｎ型論理
ブロック１０６によって内部端子１０９から第２の電源
端子１１２への直列パスが導通する場合に内部端子109
の電位はロウレベルへと変化する。一方、論理判定期間
に入力信号がロウレベルのまま変化せず、Ｐ型論理ブロ
ック１０５によって内部端子１０９から第１の電源端子
１１１への直列パスが導通している場合には内部端子１
０９の電位はハイレベルのまま変化しない。すなわち、
本回路の信号伝搬遅延は、Ｎ型論理ブロック１０６が導
通する場合にのみ生じる。前記したように、Ｎ型電界効
果トランジスタの利得係数βは、Ｐ型電界効果トランジ
スタの利得係数βに比較して高いので、すなわちＮ型論
理ブロック１０６が導通する場合にのみ信号伝搬遅延を
生じるために本回路は高速である。また、Ｐ型論理ブロ
ックはノイズ電流を補償することが目的であり、大きな
負荷駆動力は必要ない。したがって、Ｐ型論理ブロック
を構成するＰ型電界効果トランジスタのチャネル幅はＮ
型電界効果トランジスタのチャネル幅に比較して、５０
％以下程度に十分小さく設計することもできる。高速性
を狙った完全相補型スタティックＣＭＯＳ回路の場合
は、Ｐ型電界効果トランジスタのチャネル幅をＮ型電界
効果トランジスタのチャネル幅の２倍程度に大きく設計
する場合がある。Ｐ型電界効果トランジスタのチャネル
幅をＮ型電界効果トランジスタのチャネル幅の５０％倍
程度に設計しても高速性が得られる本発明回路の入力容
量は、Ｐ型電界効果トランジスタのチャネル幅をＮ型電
界効果トランジスタのチャネル幅の２倍程度に大きく設
計しないと高速性が得られない完全相補型スタティック
ＣＭＯＳ回路の入力容量の５０％と小さい。よって、フ
ァンアウト容量が完全相補型スタティックＣＭＯＳ回路
より小さくなり、より高い高速性が得られる。更に、Ｐ
型電界効果トランジスタのチャネル幅が小さいことによ
って、Ｐ型電界効果トランジスタの拡散容量が完全相補
型スタティックＣＭＯＳ回路より小さい。このことも、
本発明回路の高速動作を可能ならしめる。
部端子１０９の電位はプリチャージ素子１０７によって
ハイレベルにプリチャージされる。論理判定期間に入力
信号がロウレベルからハイレベルへと変化し、Ｎ型論理
ブロック１０６によって内部端子１０９から第２の電源
端子１１２への直列パスが導通する場合に内部端子109
の電位はロウレベルへと変化する。一方、論理判定期間
に入力信号がロウレベルのまま変化せず、Ｐ型論理ブロ
ック１０５によって内部端子１０９から第１の電源端子
１１１への直列パスが導通している場合には内部端子１
０９の電位はハイレベルのまま変化しない。すなわち、
本回路の信号伝搬遅延は、Ｎ型論理ブロック１０６が導
通する場合にのみ生じる。前記したように、Ｎ型電界効
果トランジスタの利得係数βは、Ｐ型電界効果トランジ
スタの利得係数βに比較して高いので、すなわちＮ型論
理ブロック１０６が導通する場合にのみ信号伝搬遅延を
生じるために本回路は高速である。また、Ｐ型論理ブロ
ックはノイズ電流を補償することが目的であり、大きな
負荷駆動力は必要ない。したがって、Ｐ型論理ブロック
を構成するＰ型電界効果トランジスタのチャネル幅はＮ
型電界効果トランジスタのチャネル幅に比較して、５０
％以下程度に十分小さく設計することもできる。高速性
を狙った完全相補型スタティックＣＭＯＳ回路の場合
は、Ｐ型電界効果トランジスタのチャネル幅をＮ型電界
効果トランジスタのチャネル幅の２倍程度に大きく設計
する場合がある。Ｐ型電界効果トランジスタのチャネル
幅をＮ型電界効果トランジスタのチャネル幅の５０％倍
程度に設計しても高速性が得られる本発明回路の入力容
量は、Ｐ型電界効果トランジスタのチャネル幅をＮ型電
界効果トランジスタのチャネル幅の２倍程度に大きく設
計しないと高速性が得られない完全相補型スタティック
ＣＭＯＳ回路の入力容量の５０％と小さい。よって、フ
ァンアウト容量が完全相補型スタティックＣＭＯＳ回路
より小さくなり、より高い高速性が得られる。更に、Ｐ
型電界効果トランジスタのチャネル幅が小さいことによ
って、Ｐ型電界効果トランジスタの拡散容量が完全相補
型スタティックＣＭＯＳ回路より小さい。このことも、
本発明回路の高速動作を可能ならしめる。
【００２８】また、本発明回路の他の効果は、高い耐ノ
イズ性である。本発明回路は、前記したごとくＰ型電界
効果トランジスタからなるＰ型論理ブロック１０５と、
Ｎ型電界効果トランジスタからなるＮ型論理ブロック１
０６とが第１の電源端子111と第２の電源端子１１２と
の間に直列接続され、Ｐ型論理ブロック１０５とＮ型論
理ブロック１０６は相補動作する完全相補型スタティッ
クＣＭＯＳ回路を構成している。したがって、本発明回
路は、前記従来技術例のＣＭＯＳドミノ回路のようなダ
イナミック動作はせず、あくまでもスタティック動作を
する。したがって、α線ノイズや電荷再分配あるいは電
源線や信号線によるノイズが本発明回路に発生しても、
スタティックな相補動作をするＰ型論理ブロック１０５
とＮ型論理ブロック１０６とが内部端子１０９を第１あ
るいは第２の電源電位に常にプルアップあるいはプルダ
ウンしていることによって、ノイズの発生を最小限に抑
え込むことができる。あるいは、仮にノイズによって出
力電位が反転してもこれを正しい電位レベルに戻すこと
ができる。
イズ性である。本発明回路は、前記したごとくＰ型電界
効果トランジスタからなるＰ型論理ブロック１０５と、
Ｎ型電界効果トランジスタからなるＮ型論理ブロック１
０６とが第１の電源端子111と第２の電源端子１１２と
の間に直列接続され、Ｐ型論理ブロック１０５とＮ型論
理ブロック１０６は相補動作する完全相補型スタティッ
クＣＭＯＳ回路を構成している。したがって、本発明回
路は、前記従来技術例のＣＭＯＳドミノ回路のようなダ
イナミック動作はせず、あくまでもスタティック動作を
する。したがって、α線ノイズや電荷再分配あるいは電
源線や信号線によるノイズが本発明回路に発生しても、
スタティックな相補動作をするＰ型論理ブロック１０５
とＮ型論理ブロック１０６とが内部端子１０９を第１あ
るいは第２の電源電位に常にプルアップあるいはプルダ
ウンしていることによって、ノイズの発生を最小限に抑
え込むことができる。あるいは、仮にノイズによって出
力電位が反転してもこれを正しい電位レベルに戻すこと
ができる。
【００２９】より高速な回路性能を実現するには、Ｐ型
論理ブロック１０５を構成するＰ型電界効果トランジス
タのチャネル幅は小さいほど望ましい。一方、耐ノイズ
性を高くするには、Ｐ型電界効果トランジスタのチャネ
ル幅をある値以上に設定する必要がある。したがって、
Ｐ型電界効果トランジスタのチャネル幅は、本発明回路
を適用するシステムが要求する高速性と対ノイズ性の両
面から決定する必要がある。商用品レベルの一般的な使
用環境では、Ｐ型論理ブロック１０５を構成するＰ型電
界効果トランジスタのチャネル幅は、Ｎ型論理ブロック
１０６を構成するＮ型電界効果トランジスタのチャネル
幅の５０％以下程度に小さく設計しても十分な耐ノイズ
性を得ることができる。
論理ブロック１０５を構成するＰ型電界効果トランジス
タのチャネル幅は小さいほど望ましい。一方、耐ノイズ
性を高くするには、Ｐ型電界効果トランジスタのチャネ
ル幅をある値以上に設定する必要がある。したがって、
Ｐ型電界効果トランジスタのチャネル幅は、本発明回路
を適用するシステムが要求する高速性と対ノイズ性の両
面から決定する必要がある。商用品レベルの一般的な使
用環境では、Ｐ型論理ブロック１０５を構成するＰ型電
界効果トランジスタのチャネル幅は、Ｎ型論理ブロック
１０６を構成するＮ型電界効果トランジスタのチャネル
幅の５０％以下程度に小さく設計しても十分な耐ノイズ
性を得ることができる。
【図１】本発明を適用した回路例及びその動作を示す図
である。
である。
【図２】本発明を適用した並列計算機システムの一実施
例を示す図である。
例を示す図である。
【図３】図２に示したシステムの中央演算処理装置の一
実施例を示す図である。
実施例を示す図である。
【図４】本発明を適用した回路を複数個直列接続した例
を示す図である。
を示す図である。
【図５】本発明を適用した回路を複数個用いた他の例を
示す図である。
示す図である。
【図６】本発明を適用したスタティックドミノ型ＣＭＯ
Ｓ論理回路一実施例を示す。
Ｓ論理回路一実施例を示す。
【図７】本発明を適用した１クロックサイクルで動作す
る論理ブロックの構成例を示す図である。
る論理ブロックの構成例を示す図である。
【図８】本発明を適用した１クロックサイクルで動作す
る論理ブロックの他の構成例を示す図である。
る論理ブロックの他の構成例を示す図である。
【図９】従来のＣＭＯＳドミノ回路を示す図である。
【図１０】図９で示した回路の問題点を示す図である。
【図１１】従来のＣＭＯＳドミノ回路の他の問題点を示
す図である。
す図である。
【図１２】従来の他の回路例を示す図である。
【図１３】本発明を適用した４ＯＲ回路の例を示す図で
ある。
ある。
【図１４】図１３に示した回路のレイアウト例を示す図
である。
である。
【図１５】従来の４ＯＲ回路の例を示す図である。
【図１６】図１５で示した回路のレイアウト例を示す図
である。
である。
【図１７】本発明を適用した４ビット加算器の一実施例
を示す図である。
を示す図である。
【図１８】本発明を適用した４ビット加算器の他の例を
示す図である。
示す図である。
【図１９】本発明を適用した４ビット加算器の他の例を
示す図である。
示す図である。
１００〜１０２…ＮＭＯＳトランジスタ、１０３…ＰＭ
ＯＳトランジスタ、１０４…Ｎ型論理ブロック、１０５
…Ｐ型論理ブロック、１０６…Ｎ型論理ブロック、１０
７…プリチャージ素子、１０８…入力端子、１０９…内
部端子、110…プリチャージ信号入力端子、１１１…第
１の電源端子、１１２…第２の電源端子、１１３，１１
４，１１５…スタティックドミノ型ＣＭＯＳ論理回路、
１１６〜１１８…入出力端子、１１９…中央演算処理装
置、１２０…結合ネットワーク、１２１…ハードデス
ク、１２２…レジスタファイル、１２３…加算機、１２
４…乗算器…１２５…除算器、１２６…レジスタ、１２
７，１２８…ＡＬＵ、129…アドレス加算器、１３０…
データキャッシュ、１３１，１３２…ＴＬＢ、133…命
令キャッシュ、１３４…メモリ制御ユニット、１３５…
命令制御ユニット、１３６…外部ピン、１３７…Ｎ型電
界効果トランジスタ、１３８…インバータ、１３９…出
力端子、１４０…Ｐ型論理ブロック、１４１…Ｎ型論理
ブロック、１４２〜１４５…内部ノード、１４７…イン
バータ、１６１，１６２，１６３，１６４…スタティッ
クドミノ型ＣＭＯＳ論理回路、１６５，１６６，１６７
…ラッチ回路、１６８，１６９…スタティックドミノ型
ＣＭＯＳ論理回路よりなる論理ブロック、１７０，１７
１…完全相補型ＣＭＯＳ回路よりなる論理ブロック、１
７２…スタティックドミノ型ＣＭＯＳ論理回路よりなる
論理ブロック、１７３…ラッチ回路。
ＯＳトランジスタ、１０４…Ｎ型論理ブロック、１０５
…Ｐ型論理ブロック、１０６…Ｎ型論理ブロック、１０
７…プリチャージ素子、１０８…入力端子、１０９…内
部端子、110…プリチャージ信号入力端子、１１１…第
１の電源端子、１１２…第２の電源端子、１１３，１１
４，１１５…スタティックドミノ型ＣＭＯＳ論理回路、
１１６〜１１８…入出力端子、１１９…中央演算処理装
置、１２０…結合ネットワーク、１２１…ハードデス
ク、１２２…レジスタファイル、１２３…加算機、１２
４…乗算器…１２５…除算器、１２６…レジスタ、１２
７，１２８…ＡＬＵ、129…アドレス加算器、１３０…
データキャッシュ、１３１，１３２…ＴＬＢ、133…命
令キャッシュ、１３４…メモリ制御ユニット、１３５…
命令制御ユニット、１３６…外部ピン、１３７…Ｎ型電
界効果トランジスタ、１３８…インバータ、１３９…出
力端子、１４０…Ｐ型論理ブロック、１４１…Ｎ型論理
ブロック、１４２〜１４５…内部ノード、１４７…イン
バータ、１６１，１６２，１６３，１６４…スタティッ
クドミノ型ＣＭＯＳ論理回路、１６５，１６６，１６７
…ラッチ回路、１６８，１６９…スタティックドミノ型
ＣＭＯＳ論理回路よりなる論理ブロック、１７０，１７
１…完全相補型ＣＭＯＳ回路よりなる論理ブロック、１
７２…スタティックドミノ型ＣＭＯＳ論理回路よりなる
論理ブロック、１７３…ラッチ回路。
フロントページの続き (72)発明者 山田 弘道 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/096
Claims (10)
- 【請求項１】複数の電界効果トランジスタが同一の半導
体基盤上に形成された半導体集積回路装置において、ソ
ースおよびドレインが第１の電源端子と第１の内部端子
との間に直列または並列に接続され、ゲートが入力端子
に接続される１つ以上のＰ型電界効果トランジスタから
なる第１のＰ型論理ブロックと、ソースおよびドレイン
が第２の電源端子と該第１の内部端子との間に直列また
は並列に接続され、ゲートが入力端子に接続される１つ
以上のＮ型電界効果トランジスタからなる第１のＮ型論
理ブロックとからなり、該第１のＰ型論理ブロックと該
第１のＮ型論理ブロックは相補型論理回路を構成し、ゲ
ートが該第１の内部端子に接続されソースおよびドレイ
ンが第１の電源端子と出力端子との間に接続される第１
のＰ型電界効果トランジスタと、ゲートが該第１の内部
端子に接続されソースおよびドレインが第２の電源端子
と出力端子との間に接続される第１のＮ型電界効果トラ
ンジスタとからなり、該第１のＰ型電界効果トランジス
タと該第１のＮ型電界効果トランジスタはインバータ回
路を構成し、該第１の内部端子を第１の電源電位にプリ
チャージする第１のプリチャージ素子が第１の電源端子
と該第１の内部端子との間に接続され、該第１のプリチ
ャージ素子は第１のプリチャージ信号によって制御され
ることを特徴とするスタティックドミノ型ＣＭＯＳ論理
回路を有する半導体集積回路装置。 - 【請求項２】請求項第１項において、該第１のＮ型論理
ブロックと第２の電源端子との間にソースおよびドレイ
ンが直列接続され、ゲートが該第１のプリチャージ信号
によって制御される第２のＮ型電界効果トランジスタを
接続することを特徴とするスタティックドミノ型ＣＭＯ
Ｓ論理回路を有する半導体集積回路装置。 - 【請求項３】請求項第１項において、該第１のプリチャ
ージ素子は、ソースおよびドレインが第１の電源端子と
該第１の内部端子との間に接続され、ゲートが該第１の
プリチャージ信号によって制御される第２のＰ型電界効
果トランジスタであることを特徴とするスタティックド
ミノ型ＣＭＯＳ論理回路を有する半導体集積回路装置。 - 【請求項４】請求項第１項において、第１のＰ型論理ブ
ロックを構成するＰ型電界効果トランジスタのチャネル
幅が、第１のＮ型論理ブロックを構成するＮ型電界効果
トランジスタのチャネル幅より小さいことを特徴とする
スタティックドミノ型CMOS論理回路を有する半導体集積
回路装置。 - 【請求項５】請求項第１項に記載されるところのスタテ
ィックドミノ型ＣＭＯＳ論理回路を複数有し、第１のク
ロック信号に同期して動作するデータ処理装置におい
て、該第１のプリチャージ信号は該第１のクロック信号
あるいは該第１のクロック信号の反転信号であることを
特徴とする半導体集積回路装置。 - 【請求項６】請求項第１項において、該第１のプリチャ
ージ素子は、ソースおよびドレインが第１の電源端子と
該第１の内部端子との間に接続され、ゲートが該第１の
プリチャージ信号によって制御される第３のＮ型電界効
果トランジスタであることを特徴とするスタティックド
ミノ型ＣＭＯＳ論理回路を有する半導体集積回路装置。 - 【請求項７】請求項第１項において、該第１のプリチャ
ージ素子は、該第１の内部端子とは並列に該第１のＮ型
論理ブロックを構成する複数のＮ型電界効果トランジス
タ間の１つ以上の内部端子に接続されることを特徴とす
るスタティックドミノ型CMOS論理回路を有する半導体集
積回路装置。 - 【請求項８】請求項第１項において、該第１のＰ型論理
ブロックと該第１のＮ型論理ブロックは完全な相補型論
理回路を構成せず該第１のＰ型論理ブロックを構成する
Ｐ型電界効果トランジスタの数は該第１のＮ型論理ブロ
ックを構成するＮ型電界効果トランジスタの数より少な
いことを特徴とするスタティックドミノ型ＣＭＯＳ論理
回路を有する半導体集積回路装置。 - 【請求項９】請求項第１項に記載されるところのスタテ
ィックドミノ型ＣＭＯＳ論理回路と完全相補型スタティ
ックＣＭＯＳ論理回路とを複数有し、該スタティックド
ミノ型ＣＭＯＳ論理回路と完全相補型スタティックＣＭ
ＯＳ論理回路とを混在して構成するデータ処理装置にお
いて、該スタティックドミノ型ＣＭＯＳ論理回路の出力
端子と完全相補型スタティックＣＭＯＳ論理回路の入力
端子との間には第１のラッチ回路が接続され、該スタテ
ィックドミノ型ＣＭＯＳ論理回路と該第１のラッチ回路
には同一のクロック信号が接続されることを特徴とする
半導体集積回路装置。 - 【請求項１０】請求項第１項に記載されるところのスタ
ティックドミノ型ＣＭＯＳ論理回路と完全相補型スタテ
ィックＣＭＯＳ論理回路とを複数有し、該スタティック
ドミノ型ＣＭＯＳ論理回路と完全相補型スタティックＣ
ＭＯＳ論理回路とを混在して構成するデータ処理装置に
おいて、完全相補型スタティックＣＭＯＳ論理回路の出
力端子と該スタティックドミノ型ＣＭＯＳ論理回路の入
力端子との間には第２のラッチ回路が接続され、該スタ
ティックドミノ型ＣＭＯＳ論理回路に接続される第１の
クロック信号と該第２のラッチ回路に接続される第２の
クロック信号は互いに反転信号であることを特徴とする
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07836394A JP3216409B2 (ja) | 1994-04-18 | 1994-04-18 | 半導体集積回路装置 |
| US08/838,193 US5841300A (en) | 1994-04-18 | 1997-04-16 | Semiconductor integrated circuit apparatus |
| US09/887,065 US6590425B2 (en) | 1994-04-18 | 2001-06-25 | Semiconductor integrated circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07836394A JP3216409B2 (ja) | 1994-04-18 | 1994-04-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288465A JPH07288465A (ja) | 1995-10-31 |
| JP3216409B2 true JP3216409B2 (ja) | 2001-10-09 |
Family
ID=13659925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07836394A Expired - Fee Related JP3216409B2 (ja) | 1994-04-18 | 1994-04-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216409B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8322509B2 (en) | 2007-09-07 | 2012-12-04 | Tohoku Seiki Industries, Ltd. | Solar cell module conveyer line |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3177960B2 (ja) | 1998-02-18 | 2001-06-18 | 日本電気株式会社 | 信号変化加速バス駆動回路 |
| DE19854994B4 (de) * | 1998-11-23 | 2004-03-11 | Gustat, Hans, Dr. | Getaktete Logigschaltung |
| JP3241686B2 (ja) | 1999-03-26 | 2001-12-25 | 日本電気株式会社 | ダイナミック型論理回路及びドミノ論理素子 |
| JP5357510B2 (ja) * | 2008-10-31 | 2013-12-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP5904405B2 (ja) * | 2012-04-25 | 2016-04-13 | 日本電気株式会社 | 不揮発性論理集積回路 |
-
1994
- 1994-04-18 JP JP07836394A patent/JP3216409B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8322509B2 (en) | 2007-09-07 | 2012-12-04 | Tohoku Seiki Industries, Ltd. | Solar cell module conveyer line |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07288465A (ja) | 1995-10-31 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |