JP2002500459A - パルス入力用の高速レシオ形ｃｍｏｓ論理構造 - Google Patents

パルス入力用の高速レシオ形ｃｍｏｓ論理構造

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Abstract

(57)【要約】 パルスのアクティブ入力信号を受け取るように構成された論理構造は、非常に小さい固有のスイッチング遅延を持つ論理出力を生成する。本発明の特定の一実施形態では、ＰＦＥＴプルアップ（４０２、４０６、および４１０）およびＮＦＥＴプルダウン（４０４、４０８、および４１２）を有する論理構造は、アクティブ低のパルス入力信号（Ａ、Ｂ、およびＣ）を受け取り、全ての入力信号が低レベルであるときに、論理高の出力信号（Ｄ）を生成する。入力信号（Ａ、Ｂ、およびＣ）の少なくとも１つが、ただし全てではないが、低であるときに、直流電流を吸い込みながら、論理構造は論理低の出力信号（Ｄ）を生成する。入力信号（４０４、４０８、および４１２）の全てが高レベルであるときに、これはこの特定の実施形態ではデフォルト条件であるが、論理構造は論理低の出力信号（Ｄ）を生成し、オンに切り換わる直流電流経路はない。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） （発明の分野） 本発明は一般に論理回路に関し、より詳細には、パルス・アクティブ入力で使
用する高速ＣＭＯＳ回路構成に関する。
【０００２】 （背景） 半導体製造技術の進歩によって、回路設計者は単一チップにものすごい数のト
ランジスタを集積化することができるようになった。例えば、現代の集積回路（
ＩＣ）は一般に単一の小さい基板上に相互に接続された数百万個のトランジスタ
を含む。一般には、これらは電界効果トランジスタ（ＦＥＴ）である。同時に、
コンピュータ・アーキテクチャ、より詳細にはプロセッサ・アーキテクチャは、
サイクル・タイムの短縮化を重要視する方向に進んでいる。半導体製造およびプ
ロセッサ・アーキテクチャのこのような進歩により、設計者は基本回路機能を実
現する新しい方法を考えるようになった。
【０００３】 より短いサイクル・タイムのＩＣを製造するには、通常、これらのデバイスが
動作するクロック周波数を上げることが必要になる。クロック周波数を上げるこ
とは、各クロック・サイクル内で許容される論理ゲート遅延がますます小さくな
ることを意味する。今なお、現代のプロセッサ・アーキテクチャは一般に相当の
数の論理動作が出来るだけ速く行われることを必要とする。あとで述べるように
、高速動作を達成するいくつかの方式の論理設計が開発された。
【０００４】 スタティック・フルＣＭＯＳ論理では、ｎチャネル電界効果トランジスタ（Ｎ
ＦＥＴ）ごとに１つのｐチャネル電界効果トランジスタ（ＰＦＥＴ）が必要にな
る。このことは、複合論理ゲートとしては、ＰＦＥＴ ＯＲ構造を持つＮＦＥＴ
スタックか、またはＰＦＴスタックを持つＮＦＥＴ ＯＲ構造のいずれかである
ことをいう。図１（ａ）は、スタティック・フルＣＭＯＳ複合論理ゲートのトラ
ンジスタ・レベルの構成を示す。図１（ｂ）は、図１（ａ）の回路で実現される
論理機能を表す論理記号を示す。これらの複合論理ゲート構造の物理的なレイア
ウトにより、出力ノードに関連した接合面積、したがって相当大きい寄生容量が
生じる。
【０００５】 スタティック・フルＣＭＯＳ論理構造に関係する出力ノードの寄生容量の量を
小さくする動的論理構造、例えばドミノ論理が開発された。ドミノ論理とは、プ
リチャージされた出力ノードを有するいくつかの直列結合論理段を含む回路構成
を示す。いくつかの直列結合ドミノ論理段の集合はドミノ・ブロックと呼ばれる
。一方、ドミノ・ブロックは高速ＣＭＯＳ論理集積回路でパイプライン・アーキ
テクチャを実現するためにしばしば使用されるので、ドミノ・ブロックはパイプ
ステージと呼ばれる。個々の論理段の出力ノードは第１の論理レベルにプリチャ
ージされ、次に、実現されている論理機能および様々な入力信号の状態に応じて
、出力ノードが第２の論理レベルに切り換えられるように論理信号が加えられる
。鎖状になった各ドミノ段が評価を行う時に、次のドミノ段の出力は切換えがイ
ネーブル状態になる。プリチャージされたノードが順番に「電位が下がる」ので
、動作は倒れるドミノになぞらえて説明され、このタイプの回路構成の名前はこ
こから来ている。
【０００６】 ドミノ回路は、スタティック・フルＣＭＯＳ論理構造に比べると入力容量と出
力容量の両方を減少させる傾向があるが、ドミノ回路はリセット（すなわち、プ
リチャージ）回路を必要とし、さらに、ドミノ回路は充電にともなう誘起雑音の
問題に敏感である。
【０００７】 必要なことは、高速結合論理機能を可能にし、少量のチップ面積を費やし、ス
タティック・フルＣＭＯＳ論理構造よりも入出力容量が小さく、充電にともなう
問題に敏感でない構造である。
【０００８】 （発明の概要） 簡単に言うと、パルスのアクティブ入力信号を受け取るように構成された論理
構造は、非常に小さい固有のスイッチング遅延を有する論理出力を生成する。プ
ルダウン・トランジスタと相補的なプルアップ・トランジスタとは、論理構造が
直流電流を吸い込むかまたは流出するときでもデフォルト論理の出力レベルが公
称レベルにごく近い状態にあるような比になっている。パルス入力信号がアクテ
ィブでないときには、イネーブル状態の直流電流経路はない。
【０００９】 本発明の特定の一実施態様では、ＰＦＥＴプルアップおよびＮＦＥＴプルダウ
ンを有する論理構造がアクティブ低パルス入力信号を受け取り、全ての入力信号
が低レベルにあるときに論理高の出力信号を生成する。入力信号の少なくとも１
つが、ただし全てではないが、低である時に、論理構造は、直流電流を吸い込み
ながら、論理低の出力信号を生成する。この特定の実施態様のデフォルト条件で
ある、入力信号の全てが高レベルにあるとき、論理構造は論理低の出力信号を生
成し、直流電流経路はオンに切り換えられない。
【００１０】 （詳細な説明） 本発明の実例となる実施形態を以下で説明する。はっきりさせるために、この
明細書では、必ずしも実際の実施の態様の全てを説明しない。もちろん理解でき
るであろうが、そのような実際の実施形態のどの開発においても、実施ごとに異
なるシステム関連の制約およびビジネス関連の制約を受けるコンプライアンスの
ような開発者固有の目的を達成するために、数多くの実施固有の決定が行われな
ければならない。さらに、理解できるであろうが、そのような開発努力は複雑で
時間のかかるものかもしれないが、この開示の恩恵を受ける当業者にとっては必
ずある決まりきった過程であろう。
【００１１】 概要 本発明の実施形態はパルス入力の結合論理を達成する面積効率のよい高速回路
を提供する。本発明の一態様では、対称論理構造は等しい数のプルアップ経路と
プルダウン経路を有する。本発明の他の態様では、非対称論理構造は等しくない
数のプルアップ経路とプルダウン経路を有し、代表的な実施形態では、プルダウ
ン経路の数がプルアップ経路の数を上回っている。また、これらの論理構造は論
理ゲートと呼ぶこともできる。
【００１２】 本発明による例示的な回路は複数のＰＦＥＴとＮＦＥＴの対を有し、ＰＦＥＴ
とＮＦＥＴの各対のゲートは、通常は論理高の状態の出力信号を有し、パルスの
低の出力状態を生成することができる信号源に共通に結合される。
【００１３】 本発明による論理構造は、ドミノ論理回路と関連して使用されるときに特に有
用である。パルス・ドミノ回路は、一般に、デフォルトで論理高の状態になる出
力を持ち、ドミノ評価経路を制御する入力信号が接地への導通をイネーブル状態
にするときに、低アクティブ・短いパルスを生成する。ここの教示の恩恵を受け
る当業者は認めるであろうが、ＰＦＥＴで構成された評価経路を持つドミノ構造
は、一般に、ＰＦＥＴドミノ評価経路を制御する入力信号が正電圧への導通をイ
ネーブル状態にするときに、高レベルの出力を生成する。
【００１４】 用語 ｎタイプ・ドミノ、ｎスタック・ドミノ、およびｎチャネル評価経路という用
語は全て、ドミノ出力ノードから接地への経路を形成するＮＦＥＴがそのドミノ
段への論理入力で制御されるドミノ段のことをいう。ｐタイプ・ドミノ、ｐスタ
ック・ドミノ、およびｐチャネル評価経路という用語は全て、出力ノードから正
電圧電源への経路を形成するＰＦＥＴがそのドミノ段への論理入力で制御される
ドミノ段のことをいう。ドミノ回路段は、電界効果トランジスタだけではなく、
どのような適当な構成要素でも実現することができることを当業者なら理解でき
よう。
【００１５】 ここでドミノ段に関して使用されている評価は、アクティブ状態になるドミノ
出力ノードのことをいう。このアクティブ状態はプリチャージ状態と異なるレベ
ルである。
【００１６】 「ゲート」という用語は、状況に敏感で、集積回路を説明するときには、２つ
の方法で使用できる。ここで使用するように、論理ゲートを背景にして使用され
るときには、ゲートは任意の論理機能を実現する回路のことをいう。トランジス
タ回路構成を背景にして使用されるときには、ゲートは３端子ＦＥＴの絶縁ゲー
ト端子のことをいう。半導体基板を考慮すると、ＦＥＴは４端子デバイスと見る
ことができるが、本発明の実例の実施形態を説明するためには、ＦＥＴは、従来
のゲート、ドレイン、ソースの３端子モデルを使用して説明する。
【００１７】 パルスは、短い継続時間の間アサートされる信号を示す。一般には、パルスは
クロック信号の遷移に関連してアサートされ、クロック信号と無関係にディアサ
ートされる。さらに、パルスの継続時間、すなわち、パルスがアサートされてい
る時間の長さは一般にクロック期間に比べて短い。
【００１８】 リセットは、一般にディジタル回路技術の分野では、出力ノードを論理低、ま
たはゼロにすることをいう。しかし、ドミノ論理段に関しては、リセットは、出
力ノードを「評価しない」状態にすることをいう。すなわち、ｎチャネル評価経
路を持つドミノ段は高レベルにリセットし、ｐチャネル評価経路を持つドミノ段
は低レベルにリセットする。
【００１９】 自己リセット・ドミノ段は、原子リセット回路を持つと呼ばれることがある。
もしくは、自己リセット・ドミノは、自己終結とよばれることもある。これらの
用語は全て、出力ノードが評価するときに、ドミノ段の出力ノードをプリチャー
ジし始める回路を持つドミノ段のことをいう。
【００２０】 ジッパー・ドミノは、ドミノ段が交互にｎチャネル評価経路段とｐチャネル評
価経路段になっている直列に接続された複数のドミノ段を持つ回路構成のことを
いう。
【００２１】 回路構成 本発明の実施形態はドミノ・タイプの論理回路と関連して特に有用であるので
、ドミノ回路を説明する基本的な情報を図２〜３を参照して以下に説明する。当
業者は認めるであろうが、ドミノ回路設計の一般的なカテゴリの中には、作るこ
とができる多くの回路の変形および修正がある。例示的なドミノ論理回路につい
ての簡単な説明の後で、本発明によるレシオ形ＣＭＯＳ論理構造の特定の実施形
態を説明する。
【００２２】 図２は、ドミノ論理の２入力ＮＡＮＤゲート２１０の従来の実施を示す。ＮＡ
ＮＤゲート２１０は、出力ノード２１８と接地の間に直列に結合されたＮＦＥＴ
２１１〜２１３（すなわち、ｎスタック）、および電圧電源と出力ノード２１８
の間に結合されたＰＦＥＴ２１４を含む。ＰＦＥＴ２１４のゲートはＮＦＥＴ２
１１のゲートに結合され、両方のゲートが入力クロック信号ＣＬＫを受け取る。
データ入力ＢとＡは、図示のようにＮＦＥＴ２１２と２１３のゲートにそれぞれ
結合する。動作には、２つの相、すなわちプリチャージ相と評価相がある。これ
ら２つの相についての他の用語は、それぞれプリチャージ期間と評価期間である
。プリチャージ相では、ＣＬＫが低のときに、ＮＦＥＴ２１１はオフであるから
、出力ノード２１８から接地への導通経路はなく、同時にＰＦＥＴ２１４がオン
して、電圧電源Ｖｃｃから出力ノード２１８への導通経路を形成するので、出力
ノード２１８は高レベルに充電される。適当な動作に関して、信号ＡとＢはＣＬ
Ｋが高になる前に安定する。評価相では、ＣＬＫが高になって、ＰＦＥＴ２１４
をオフしＮＦＥＴ２１１をオンする。ＮＦＥＴ２１１がオンして、両方の信号Ａ
とＢが高の場合には、出力ノード２１８から接地に至る導通経路ができる。すな
わち、両方のＮＡＮＤ入力が高であれば、評価相の間出力は低になる。そうでな
ければ、出力は高のままである。評価相の間にｎスタックを通して出力ノード２
１８が放電されないときには、その出力ノード２１８は「浮動」の高であり、そ
の電圧は、漏れ電流および他の信号への容量結合を介した電荷の損失または取得
のために変化し易い。出力ノード２１８はインバータ２２０の入力に結合する。
【００２３】 ドミノ段が直列に結合されるときには、ドミノ段は一般にインバータ２２０の
ようなスタティック反転論理段を経由して結合される。ドミノ論理のジッパー実
施が考案されたが、スタティック反転論理構造で直列に結合されたｎスタック・
ドミノ段を持つものがより一般的である。この構成は、ｎスタック・ドミノ出力
ノードが高レベルにプリチャージされるので有用である。そこで、もし別のｎス
タック・ドミノ段の入力に直接接続されていれば、誤って放電されるドミノ段を
生じるかもしれない。インバータ以外の反転論理構造をドミノ段の間に配置して
もよいことを当業者なら理解できよう。例えば、論理ＮＡＮＤおよびＮＯＲの機
能を用いることができる。
【００２４】 図３は、本発明の実例の実施形態でパイプステージを形成するために使用され
たドミノ論理段３００を示す。当業者なら理解できるように、ドミノ出力３１８
と接地の間に結合されるＮＦＥＴを様々に構成することで、様々な論理機能を実
施することができる。図３に示す例では、２つの平行な、２つの高ＡＮＤスタッ
クが使用されている。第１のＡＮＤスタックは、図３に示すように、ドミノ出力
３１８と接地の間にＮＦＥＴ３０２、３０４を直列に結合して作る。第２のＡＮ
Ｄスタックは、図３に示すように、ドミノ出力３１８と接地の間にＮＦＥＴ３０
６、３０８を直列に結合して作る。２つのＰＦＥＴ３１４、３１６は、電源とド
ミノ出力３１８の間に並列に結合する。ＰＦＥＴ３１６はリセット・デバイスで
あり、ドミノ出力３１８を低レベルから高レベルに戻すために必要な電荷を供給
する。ドミノ出力ノード３１８は、インバータ３２０の入力に結合する。ＰＦＥ
Ｔ３１６のゲート３１２は、リセット信号に結合する。本発明の実施形態では、
ドミノ段の少なくとも１つが自己リセット回路を実現し、少なくとも１つのドミ
ノ段が自己仕立てのクロック動作リセットを実現する。ドミノ論理段３００のハ
ーフ・キーパー機能はインバータ３１０を含む。インバータ３１０の入力は、ド
ミノ出力３１８に結合する。インバータ３１０の出力は、ＰＦＥＴ３１４のゲー
トに結合する。インバータ３１０は、ＰＦＥＴ３１４とともにハーフ・キーパー
機能を実現する。
【００２５】 ドミノ出力３１８が高のときに、インバータ３１０の出力は低になり、ＰＦＥ
Ｔ３１４のゲートの低によりＰＦＥＴ３１４はオンし、その結果電源とドミノ出
力３１８の間に導電性経路が存在するようになる。このようにして、ハーフ・キ
ーパーによって、ドミノ出力３１８に高レベルが維持されるようになる。ドミノ
出力３１８が低を評価するときに、インバータ３１０の出力は高となり、その結
果ＰＦＥＴ３１４はオフする。
【００２６】 ＰＦＥＴ３１６のゲート３１２が高レベルのときに、ＰＦＥＴ３１６はオフし
、電源とドミノ出力３１８の間に存在する導電性経路はない。ＰＦＥＴ３１６の
ゲート３１２が低レベルのときに、ＰＦＥＴ３１６はオンし、導電性経路が電源
とドミノ出力３１８の間に存在する。このようにして、ドミノ出力３１８は高レ
ベルにリセットされる。ドミノ出力３１８が高レベルに戻るときに、インバータ
３１０の出力は低になり、その結果ＰＦＥＴ３１４はオンする。一般には、ＰＦ
ＥＴ３１４、３１６は、ＰＦＥＴ３１４がＰＦＥＴ３１６よりも大きいオン抵抗
を持つように寸法決定される。
【００２７】 図４（ａ）を参照して、本発明による３入力対称レシオ形ＣＭＯＳ論理構造を
説明する。図に示すように、ＰＦＥＴ４０２、４０６、４１０は第１の電源ノー
ドと出力ノード４１４の間にソースからドレインに向けて結合する。このように
して、ＰＦＥＴ４０２、４０６、４１０は第１の電源ノードと出力ノード４１４
の間に切換え可能な導電性経路を形成する。すなわち、ノード４１４と第１の電
源ノードの間の導電性経路は、ＰＦＥＴ４０２、４０６、４１０のゲートに加え
られる電圧を制御することでオンとオフに切り換えることができる。ＮＦＥＴ４
０４、４０８、４１２は、出力ノード４１４と第２の電源ノードの間にドレイン
からソースに向けて結合されている。このようにして、ＮＦＥＴ４０４、４０８
、４１２は出力ノード４１４と第２の電源ノードの間に切換え可能な導電性経路
を形成する。すなわち、ノード４１４と第２の電源ノードの間の導電性経路は、
ＮＦＥＴ４０４、４０８、４１２のゲートに加えられる電圧を制御することでオ
ンとオフに切り換えることができる。この中の教示の恩恵を受ける当業者なら理
解できるであろうが、ここに示した切換え可能な導電性経路は、出力ノードと第
１または第２の電圧電源ノードの間の単一のトランジスタを示すが、これらの切
換え可能な導電性経路は、電界効果トランジスタのような直列接続回路要素で実
現することもできる。
【００２８】 代表的な実施形態では、第１の電源ノードは正電圧電源であり、第２の電源ノ
ードは接地である。ＰＦＥＴ４０２およびＮＦＥＴ４０４のゲートは、共通に、
Ａと表示するアクティブ低のパルス信号源に結合する。ＰＦＥＴ４０６とＮＦＥ
Ｔ４０８のゲートは、共通に、Ｂと表示するアクティブ低のパルス信号源に結合
する。ＰＦＥＴ４１０とＮＦＥＴ４１２のゲートは、共通に、Ｃと表示するアク
ティブ低のパルス信号源に結合する。ＮＦＥＴ４０４、４０８、４１２の各々は
、それらの１個のどれもが完全に導通する２個のＰＦＥＴで供給される電流を吸
い込み、出力ノード４１４に所定の公称低レベルを維持することができるように
寸法決定される。
【００２９】 さらに図４（ａ）を参照して、全てのアクティブ低のパルス入力信号Ａ、Ｂ、
およびＣが高状態にあるときには、出力ノード４１４は、ＮＦＥＴ４０４、４０
８、４１２を通して接地に結合され、ＰＦＥＴ４０２、４０６、４１０はオフし
、したがって直流電流経路はないことが理解できる。同じように、全てのアクテ
ィブ低のパルス入力信号Ａ、Ｂ、およびＣが低状態にあるときには、ＮＦＥＴを
通る接地への経路はオフしており、３個のＰＦＥＴ４０２、４０６、４１０は全
て並列でオンし、出力ノード４１４を高にドライブするので、出力ノード４１４
はすぐに高になる。しかし、アクティブ低のパルス入力信号の１つまたは２つが
低になり、アクティブ低のパルス入力信号の少なくとも１つが高のままであると
きには、ＮＦＥＴはオンしているＰＦＥＴからの実質的に全ての電流を吸い込む
ように寸法決定されているので、出力ノード４１４は低のままである。直流電流
経路が存在するのは、この条件の間だけである。一般に直流電流経路は、集積回
路で消費される電力量を減らすために、設計者は避けるが、本発明のレシオ形Ｃ
ＭＯＳ論理構造は、一般に、入力信号のアクティブ低パルスの継続時間が短く、
したがって直流電流経路が短い時間の間だけ存在するように動作する。この論理
構造で得られるスイッチング速度は、完全スタティックＣＭＯＳ構造と比べると
余分な電力が消費されるが、高速度設計に有用である。
【００３０】 図４（ｂ）を参照して、本発明による３入力非対称レシオ形ＣＭＯＳ論理構造
を説明する。図に示すように、ＰＦＥＴ４０２、４０６は、第１の電源ノードと
出力ノード４１４の間にソースからドレインに向けて結合する。このようにして
、ＰＦＥＴ４０２、４０６は、第１の電源ノードと出力ノード４１４の間に切換
え可能な導電性経路を形成する。すなわち、ノード４１４と第１の電源ノードの
間の導電性経路は、ＰＦＥＴ４０２、４０６のゲートに加えられる電圧を制御す
ることでオンとオフに切り換ることができる。ＮＦＥＴ４０４、４０８、４１２
は、出力ノード４１４と第２の電源ノードの間にドレインからソースに向けて結
合する。このようにして、ＮＦＥＴ４０４、４０８、４１２は、出力ノード４１
４と第２の電源ノードの間に切換え可能な導電性経路を形成する。すなわち、ノ
ード４１４と第２の電源ノードの間の導電性経路は、ＮＦＥＴ４０４、４０８、
４１２のゲートに加えられる電圧を制御することでオンとオフに切り換えること
ができる。代表的な実施では、第１の電源ノードは正電圧電源であり、第２の電
源ノードは接地である。ＰＦＥＴ４０２とＮＦＥＴ４０４のゲートは共通にＡと
表示するアクティブ低のパルス信号源に結合する。ＰＦＥＴ４０６とＮＦＥＴ４
０８のゲートは、共通にＢと表示するアクティブ低のパルス信号源に結合する。
ＮＦＥＴ４１２のゲートは、Ｃと表示するアクティブ低のパルス信号源に結合す
る。ＮＦＥＴ４０４、４０８、４１２の各々は、それらの１つがどれでもオンに
切り換わったときに、完全に導通しているＰＦＥＴにより供給される電流を吸い
込み、出力ノード４１４の所定の公称低レベルを維持することができるように寸
法決定される。非対称な実施は、対称な実施よりも出力ノードの寄生接合容量が
少ない。
【００３１】 図５を参照して、低アクティブ・パルス出力信号の信号源として自己リセット
・ドミノ論理段を持つ本発明の回路実施形態５００を示す。図５で理解できるよ
うに、自己リセットｎスタック・ドミノ段５０２は、入力信号ＡおよびＢが高に
なるときに、出力ノード５０３に低アクティブ・パルスを生成する。同様に、自
己リセットｎスタック・ドミノ段５０４は、入力信号ＣおよびＤが高になるとき
に出力ノード５０５に低アクティブ・パルスを生成する。
【００３２】 例示的なレシオ形ＣＭＯＳ論理構造は、正電圧電源ノードと出力ノード５１４
の間にソースからドレインに向けて結合されたＰＦＥＴ５０６、出力ノード５１
４と接地の間にドレインからソースに向けて結合されたＮＦＥＴ５０８、正電源
電圧と出力ノード５１４の間に結合されたＰＦＥＴ５１０、および出力ノード５
１４と接地の間にドレインからソースに向けて結合されたＮＦＥＴ５１２を含む
。ＰＦＥＴ５０６とＮＦＥＴ５０８のゲートは、ドミノ論理段５０２の出力ノー
ド５０３に結合する。ＰＦＥＴ５１０とＮＦＥＴ５１２のゲートは、ドミノ論理
段５０４の出力ノード５０５に結合する。ＮＦＥＴ５０８は、完全にオンしたＰ
ＦＥＴ５１０の電流を吸い込むことができるように寸法決定される。同様に、Ｎ
ＦＥＴ５１２は、完全にオンしたＰＦＥＴ５０６の電流を吸い込むことができる
ように寸法決定される。
【００３３】 図５に示すレシオ形ＣＭＯＳ論理構造により出力ノード５１４に生成された出
力信号は、図に示すように、一般に別のドミノ論理段５１６に結合される。ノー
ド５１４の出力は信号Ａ、Ｂ、Ｃ、およびＤの論理ＡＮＤである。この中の教示
の恩恵を受ける当業者なら理解できるであろうが、他の論理機能を同様に実施す
ることができる。さらに、図５に示すレシオ形ＣＭＯＳ論理構造は、図示の４ウ
ェイＡＮＤ機能ではなくて、５ウェイ、６ウェイ以上のＡＮＤ機能を実現するこ
とができる。本発明のレシオ形ＣＭＯＳ論理構造の特別の利点は、ＮＦＥＴまた
はＰＦＥＴのスタックが必要でないことである。これによって、従来のスタティ
ック・フルＣＭＯＳ論理の実施に比べて、本構造の入力容量および出力容量は小
さくなる。
【００３４】 結論 本発明の実施形態は、パルスのアクティブ入力信号を受け取るように構成され
た論理構造のファミリを提供し、非常に小さい固有スイッチング遅延を持つ論理
出力を生成する。プルダウン・トランジスタと相補的なプルアップ・トランジス
タとは、ロジック構造が直流電流を吸い込むかまたは流出するときでも、デフォ
ルト論理出力レベルが公称レベルにごく近い状態にあるような比になっている。
パルス入力信号がアクティブでないとき、イネーブル状態の直流電流経路はない
。
【００３５】 本発明の実施形態の利点は、スタックＰＦＥＴまたはスタックＮＦＥＴを必要
とすることなくＣＭＯＳ論理構造を達成し、その結果入力容量および出力ノード
の寄生接合容量をスタティック・フルＣＭＯＳ論理構造に比べて小さくすること
である。
【００３６】 本発明の実施形態の他の利点は、従来のレシオ形論理と異なって、全ての入力
信号がデフォルト高の状態であるとき、イネーブル状態にある直流電流経路がな
いことである。
【００３７】 本発明は、説明した実施形態に対し様々な変更および置き換えをして実施する
ことができる。例えば、本発明は、もっと多くの、またはもっと少ない入力端子
で実施することもできる。別の代替例では、本発明のレシオ形ＣＭＯＳ論理構造
が論理低のデフォルト入力およびデフォルト論理高の出力レベルで動作するよう
に構成される。この構成では、入力信号の１つまたは複数、ただし全てではない
、が論理高レベルに遷移するときに、論理高レベルが維持されるような十分な電
流を流出するようにＰＦＥＴは寸法決定されるはずである。
【００３８】 本発明の本質を説明するために説明しまた図示した部品およびステップの細部
、材料、および構成の様々な他の変更は、添付の特許請求の範囲に表されている
本発明の原理および範囲から逸脱することなく行うことができることを当業者な
ら容易に理解できよう。
【図面の簡単な説明】
【図１（ａ）】 スタティック・フルＣＭＯＳ複合論理ゲートトランジスタ・レベルの構成を示
す図である。
【図１（ｂ）】 図１（ａ）の回路で実現される論理機能を表す論理記号を示す図である。
【図２】 基本的なドミノ論理段の回路構成を示す概略図である。
【図３】 ドミノ適合入力、ハーフ・キーパー、およびリセット・デバイスを有するドミ
ノ論理段の回路構成を示す概略図である。
【図４（ａ）】 本発明による対称レシオ形ＣＭＯＳ論理構造を示す概略図である。
【図４（ｂ）】 本発明による非対称レシオ形ＣＭＯＳ論理構造を示す概略図である。
【図５】 パルス信号源としてドミノ論理段を含む本発明の実施形態を示す回路図である
。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ， ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，Ｌ Ｕ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ， ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，Ｕ Ｇ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ミルシュテイン，マーク・エス アメリカ合衆国・97123・オレゴン州・ヒ ルズボロ・サウスイースト 29ティエイ チ・221 (72)発明者 フレッチャー，トーマス・ディ アメリカ合衆国・97229・オレゴン州・ポ ートランド・ノースウエスト 177ティエ イチ プレイス・4785 Ｆターム(参考） 5J042 BA00 BA08 BA10 CA08 CA09 CA21 DA03 DA06 5J056 AA03 BB02 CC19 DD29 DD52 FF01 FF09 FF10 GG09 GG14

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１のノードと出力ノードの間の第１の切換え可能な導電性
    経路と、 前記出力ノードと第２のノードの間の第２の切換え可能な導電性経路と、 前記出力ノードと前記第２のノードの間の第３の切換え可能な導電性経路とを
    含む回路であって、 前記第１と前記第２の切換え可能な導電性経路が第１の信号源に結合され、前
    記第３の切換え可能な導電性経路が第２の信号源に結合され、前記第２と第３の
    切換え可能な導電性経路がそれぞれ前記第１の切換え可能な導電性経路のオン抵
    抗よりも実質的に小さいオン抵抗を持つ回路。
  2. 【請求項２】 前記第１のノードが正電圧電源であり、前記第２のノードが
    接地である請求項１に記載の回路。
  3. 【請求項３】 前記第１の切換え可能な導電性経路が少なくとも１つのＰＦ
    ＥＴを含む請求項１に記載の回路。
  4. 【請求項４】 前記第２の切換え可能な導電性経路が少なくとも１つのＮＦ
    ＥＴを含む請求項１に記載の回路。
  5. 【請求項５】 入力端子および出力ノード結合された出力端子を有する第１
    のレシオ形ＣＭＯＳインバータと、 入力端子および前記出力ノードに結合された出力端子を有する第２のレシオ形
    ＣＭＯＳインバータとを含む回路であって、 前記第１のレシオ形ＣＭＯＳインバータの入力端子が第１の低アクティブ・パ
    ルス信号源の出力ノードに結合され、前記第２のレシオ形ＣＭＯＳインバータの
    入力端子が第２の低アクティブ・パルス信号源の出力ノードに結合されている回
    路。
  6. 【請求項６】 前記第１のレシオ形ＣＭＯＳインバータが、第１のノードと
    前記出力端子の間にソースからドレインに向けて結合された第１のＰＦＥＴであ
    って、前記入力端子に結合されたゲートを有する第１のＰＦＥＴと、前記入力端
    子に結合されたゲートを有し、前記第１のＰＦＥＴのオン抵抗よりも実質的に小
    さいオン抵抗を有するように寸法決定された第１のＮＦＥＴであって、前記出力
    端子と第２のノードの間にドレインからソースに向けて結合されている第１のＮ
    ＦＥＴとを含み、 前記第２のインバータが、前記第１のノードと前記出力端子の間にソースから
    ドレインに向けて結合された第２のＰＦＥＴであって、前記入力端子に結合され
    たゲートを有する第２のＰＦＥＴと、前記入力端子に結合されたゲートを有し、
    前記第２のＰＦＥＴのオン抵抗よりも実質的に小さいオン抵抗を有するように寸
    法決定された第２のＮＦＥＴであって、前記出力端子と前記第２のノードの間に
    ドレインからソースに向けて結合された第２のＮＦＥＴとを含む請求項５に記載
    の回路。
  7. 【請求項７】 入力端子と出力端子を有する第３のレシオ形ＣＭＯＳインバ
    ータをさらに含み、前記入力端子が、低アクティブ・パルス信号源の出力ノード
    に結合され、前記出力端子が、前記出力ノードに結合されている請求項５に記載
    の回路。
  8. 【請求項８】 複数のレシオ形ＣＭＯＳインバータをさらに含み、各ＣＭＯ
    Ｓインバータが低アクティブで複数のパルス信号源にそれぞれ結合された入力端
    子を有し、さらに前記複数の出力端子が共通に前記出力ノードに結合されている
    請求項５に記載の回路。
  9. 【請求項９】 前記出力ノードと前記第２のノードの間にドレインからソー
    スに向けて結合されたＮＦＥＴをさらに含み、前記ＮＦＥＴは低アクティブ・パ
    ルス信号源に結合されたゲートを有する請求項６に記載の回路。
  10. 【請求項１０】 複数のＮＦＥＴをさらに含み、各ＮＦＥＴが前記出力ノー
    ドと前記第２のノードの間にドレインからソースに向けて結合され、各ＮＦＥＴ
    は低アクティブ・パルス信号源に結合されたゲートを有する請求項６に記載の回
    路。
  11. 【請求項１１】 前記第１のノードが、正電圧電源であり、前記第２のノー
    ドが接地である請求項６に記載の回路。
  12. 【請求項１２】 前記低アクティブ・パルス信号源がドミノ論理段である請
    求項９に記載の回路。
  13. 【請求項１３】 前記低アクティブ・パルス信号源がドミノ論理段である請
    求項１０に記載の回路。
  14. 【請求項１４】 第１の電源ノードと出力ノードの間にソースからドレイン
    に向けて結合された第１のＰＦＥＴと、 前記出力ノードと第２の電源ノードの間にドレインからソースに向けて結合さ
    れた第１のＮＦＥＴと、 前記第１の電源ノードと前記出力ノードの間にソースからドレインに向けて結
    合された第２のＰＦＥＴと、 前記出力ノードと前記第２の電源ノードの間にドレインからソースに向けて結
    合された第２のＮＦＥＴと、 前記出力ノードと前記第２の電源ノードの間にドレインからソースに向けて結
    合された第３のＮＦＥＴとを含む回路であって、 前記第１のＰＦＥＴのゲートおよび前記第１のＮＦＥＴのゲートが共通に第１
    の入力信号源に結合され、前記第２のＰＦＥＴのゲートおよび前記第２のＮＦＥ
    Ｔのゲートが共通に第２の入力信号源に結合され、さらに、前記第３のＮＦＥＴ
    のゲートが第３の入力信号源に結合されている回路。
  15. 【請求項１５】 前記第１、第２および第３のＮＦＥＴのオン抵抗がそれぞ
    れ、前記第１および第２のＰＦＥＴの各々のオン抵抗よりも実質的に小さい請求
    項１４に記載の回路。
  16. 【請求項１６】 前記第１、第２および第３の信号源がアクティブ低パルス
    信号である請求項１４に記載の回路。
  17. 【請求項１７】 前記第１の電源ノードと前記出力ノードの間にソースから
    ドレインに向けて結合された第３のＰＦＥＴをさらに含む請求項１４に記載の回
    路。
  18. 【請求項１８】 各ＰＦＥＴおよび各ＮＦＥＴがある幅とある長さを有し、
    任意のＰＦＥＴの幅と任意のＮＦＥＴの幅の比がほぼ２．５と３．０の間にある
    請求項１４に記載の回路。
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