JP4417552B2 - パルス入力用の高速レシオ形cmos論理構造 - Google Patents
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Description
(発明の背景)
(発明の分野)
本発明は一般に論理回路に関し、より詳細には、パルス・アクティブ入力で使用する高速CMOS回路構成に関する。
【0002】
(背景)
半導体製造技術の進歩によって、回路設計者は単一チップにものすごい数のトランジスタを集積化することができるようになった。例えば、現代の集積回路(IC)は一般に単一の小さい基板上に相互に接続された数百万個のトランジスタを含む。一般には、これらは電界効果トランジスタ(FET)である。同時に、コンピュータ・アーキテクチャ、より詳細にはプロセッサ・アーキテクチャは、サイクル・タイムの短縮化を重要視する方向に進んでいる。半導体製造およびプロセッサ・アーキテクチャのこのような進歩により、設計者は基本回路機能を実現する新しい方法を考えるようになった。
【0003】
より短いサイクル・タイムのICを製造するには、通常、これらのデバイスが動作するクロック周波数を上げることが必要になる。クロック周波数を上げることは、各クロック・サイクル内で許容される論理ゲート遅延がますます小さくなることを意味する。今なお、現代のプロセッサ・アーキテクチャは一般に相当の数の論理動作が出来るだけ速く行われることを必要とする。あとで述べるように、高速動作を達成するいくつかの方式の論理設計が開発された。
【0004】
スタティック・フルCMOS論理では、nチャネル電界効果トランジスタ(NFET)ごとに1つのpチャネル電界効果トランジスタ(PFET)が必要になる。このことは、複合論理ゲートとしては、PFET OR構造を持つNFETスタックか、またはPFTスタックを持つNFET OR構造のいずれかであることをいう。図1(a)は、スタティック・フルCMOS複合論理ゲートのトランジスタ・レベルの構成を示す。図1(b)は、図1(a)の回路で実現される論理機能を表す論理記号を示す。これらの複合論理ゲート構造の物理的なレイアウトにより、出力ノードに関連した接合面積、したがって相当大きい寄生容量が生じる。
【0005】
スタティック・フルCMOS論理構造に関係する出力ノードの寄生容量の量を小さくする動的論理構造、例えばドミノ論理が開発された。ドミノ論理とは、プリチャージされた出力ノードを有するいくつかの直列結合論理段を含む回路構成を示す。いくつかの直列結合ドミノ論理段の集合はドミノ・ブロックと呼ばれる。一方、ドミノ・ブロックは高速CMOS論理集積回路でパイプライン・アーキテクチャを実現するためにしばしば使用されるので、ドミノ・ブロックはパイプステージと呼ばれる。個々の論理段の出力ノードは第1の論理レベルにプリチャージされ、次に、実現されている論理機能および様々な入力信号の状態に応じて、出力ノードが第2の論理レベルに切り換えられるように論理信号が加えられる。鎖状になった各ドミノ段が評価を行う時に、次のドミノ段の出力は切換えがイネーブル状態になる。プリチャージされたノードが順番に「電位が下がる」ので、動作は倒れるドミノになぞらえて説明され、このタイプの回路構成の名前はここから来ている。
【0006】
ドミノ回路は、スタティック・フルCMOS論理構造に比べると入力容量と出力容量の両方を減少させる傾向があるが、ドミノ回路はリセット(すなわち、プリチャージ)回路を必要とし、さらに、ドミノ回路は充電にともなう誘起雑音の問題に敏感である。
【0007】
必要なことは、高速結合論理機能を可能にし、少量のチップ面積を費やし、スタティック・フルCMOS論理構造よりも入出力容量が小さく、充電にともなう問題に敏感でない構造である。
【0008】
(発明の概要)
簡単に言うと、パルスのアクティブ入力信号を受け取るように構成された論理構造は、非常に小さい固有のスイッチング遅延を有する論理出力を生成する。プルダウン・トランジスタと相補的なプルアップ・トランジスタとは、論理構造が直流電流を吸い込むかまたは流出するときでもデフォルト論理の出力レベルが公称レベルにごく近い状態にあるような比になっている。パルス入力信号がアクティブでないときには、イネーブル状態の直流電流経路はない。
【0009】
本発明の特定の一実施態様では、PFETプルアップおよびNFETプルダウンを有する論理構造がアクティブ低パルス入力信号を受け取り、全ての入力信号が低レベルにあるときに論理高の出力信号を生成する。入力信号の少なくとも1つが、ただし全てではないが、低である時に、論理構造は、直流電流を吸い込みながら、論理低の出力信号を生成する。この特定の実施態様のデフォルト条件である、入力信号の全てが高レベルにあるとき、論理構造は論理低の出力信号を生成し、直流電流経路はオンに切り換えられない。
【0010】
(詳細な説明)
本発明の実例となる実施形態を以下で説明する。はっきりさせるために、この明細書では、必ずしも実際の実施の態様の全てを説明しない。もちろん理解できるであろうが、そのような実際の実施形態のどの開発においても、実施ごとに異なるシステム関連の制約およびビジネス関連の制約を受けるコンプライアンスのような開発者固有の目的を達成するために、数多くの実施固有の決定が行われなければならない。さらに、理解できるであろうが、そのような開発努力は複雑で時間のかかるものかもしれないが、この開示の恩恵を受ける当業者にとっては必ずある決まりきった過程であろう。
【0011】
概要
本発明の実施形態はパルス入力の結合論理を達成する面積効率のよい高速回路を提供する。本発明の一態様では、対称論理構造は等しい数のプルアップ経路とプルダウン経路を有する。本発明の他の態様では、非対称論理構造は等しくない数のプルアップ経路とプルダウン経路を有し、代表的な実施形態では、プルダウン経路の数がプルアップ経路の数を上回っている。また、これらの論理構造は論理ゲートと呼ぶこともできる。
【0012】
本発明による例示的な回路は複数のPFETとNFETの対を有し、PFETとNFETの各対のゲートは、通常は論理高の状態の出力信号を有し、パルスの低の出力状態を生成することができる信号源に共通に結合される。
【0013】
本発明による論理構造は、ドミノ論理回路と関連して使用されるときに特に有用である。パルス・ドミノ回路は、一般に、デフォルトで論理高の状態になる出力を持ち、ドミノ評価経路を制御する入力信号が接地への導通をイネーブル状態にするときに、低アクティブ・短いパルスを生成する。ここの教示の恩恵を受ける当業者は認めるであろうが、PFETで構成された評価経路を持つドミノ構造は、一般に、PFETドミノ評価経路を制御する入力信号が正電圧への導通をイネーブル状態にするときに、高レベルの出力を生成する。
【0014】
用語
nタイプ・ドミノ、nスタック・ドミノ、およびnチャネル評価経路という用語は全て、ドミノ出力ノードから接地への経路を形成するNFETがそのドミノ段への論理入力で制御されるドミノ段のことをいう。pタイプ・ドミノ、pスタック・ドミノ、およびpチャネル評価経路という用語は全て、出力ノードから正電圧電源への経路を形成するPFETがそのドミノ段への論理入力で制御されるドミノ段のことをいう。ドミノ回路段は、電界効果トランジスタだけではなく、どのような適当な構成要素でも実現することができることを当業者なら理解できよう。
【0015】
ここでドミノ段に関して使用されている評価は、アクティブ状態になるドミノ出力ノードのことをいう。このアクティブ状態はプリチャージ状態と異なるレベルである。
【0016】
「ゲート」という用語は、状況に敏感で、集積回路を説明するときには、2つの方法で使用できる。ここで使用するように、論理ゲートを背景にして使用されるときには、ゲートは任意の論理機能を実現する回路のことをいう。トランジスタ回路構成を背景にして使用されるときには、ゲートは3端子FETの絶縁ゲート端子のことをいう。半導体基板を考慮すると、FETは4端子デバイスと見ることができるが、本発明の実例の実施形態を説明するためには、FETは、従来のゲート、ドレイン、ソースの3端子モデルを使用して説明する。
【0017】
パルスは、短い継続時間の間アサートされる信号を示す。一般には、パルスはクロック信号の遷移に関連してアサートされ、クロック信号と無関係にディアサートされる。さらに、パルスの継続時間、すなわち、パルスがアサートされている時間の長さは一般にクロック期間に比べて短い。
【0018】
リセットは、一般にディジタル回路技術の分野では、出力ノードを論理低、またはゼロにすることをいう。しかし、ドミノ論理段に関しては、リセットは、出力ノードを「評価しない」状態にすることをいう。すなわち、nチャネル評価経路を持つドミノ段は高レベルにリセットし、pチャネル評価経路を持つドミノ段は低レベルにリセットする。
【0019】
自己リセット・ドミノ段は、原子リセット回路を持つと呼ばれることがある。もしくは、自己リセット・ドミノは、自己終結とよばれることもある。これらの用語は全て、出力ノードが評価するときに、ドミノ段の出力ノードをプリチャージし始める回路を持つドミノ段のことをいう。
【0020】
ジッパー・ドミノは、ドミノ段が交互にnチャネル評価経路段とpチャネル評価経路段になっている直列に接続された複数のドミノ段を持つ回路構成のことをいう。
【0021】
回路構成
本発明の実施形態はドミノ・タイプの論理回路と関連して特に有用であるので、ドミノ回路を説明する基本的な情報を図2〜3を参照して以下に説明する。当業者は認めるであろうが、ドミノ回路設計の一般的なカテゴリの中には、作ることができる多くの回路の変形および修正がある。例示的なドミノ論理回路についての簡単な説明の後で、本発明によるレシオ形CMOS論理構造の特定の実施形態を説明する。
【0022】
図2は、ドミノ論理の2入力NANDゲート210の従来の実施を示す。NANDゲート210は、出力ノード218と接地の間に直列に結合されたNFET211〜213(すなわち、nスタック)、および電圧電源と出力ノード218の間に結合されたPFET214を含む。PFET214のゲートはNFET211のゲートに結合され、両方のゲートが入力クロック信号CLKを受け取る。データ入力BとAは、図示のようにNFET212と213のゲートにそれぞれ結合する。動作には、2つの相、すなわちプリチャージ相と評価相がある。これら2つの相についての他の用語は、それぞれプリチャージ期間と評価期間である。プリチャージ相では、CLKが低のときに、NFET211はオフであるから、出力ノード218から接地への導通経路はなく、同時にPFET214がオンして、電圧電源Vccから出力ノード218への導通経路を形成するので、出力ノード218は高レベルに充電される。適当な動作に関して、信号AとBはCLKが高になる前に安定する。評価相では、CLKが高になって、PFET214をオフしNFET211をオンする。NFET211がオンして、両方の信号AとBが高の場合には、出力ノード218から接地に至る導通経路ができる。すなわち、両方のNAND入力が高であれば、評価相の間出力は低になる。そうでなければ、出力は高のままである。評価相の間にnスタックを通して出力ノード218が放電されないときには、その出力ノード218は「浮動」の高であり、その電圧は、漏れ電流および他の信号への容量結合を介した電荷の損失または取得のために変化し易い。出力ノード218はインバータ220の入力に結合する。
【0023】
ドミノ段が直列に結合されるときには、ドミノ段は一般にインバータ220のようなスタティック反転論理段を経由して結合される。ドミノ論理のジッパー実施が考案されたが、スタティック反転論理構造で直列に結合されたnスタック・ドミノ段を持つものがより一般的である。この構成は、nスタック・ドミノ出力ノードが高レベルにプリチャージされるので有用である。そこで、もし別のnスタック・ドミノ段の入力に直接接続されていれば、誤って放電されるドミノ段を生じるかもしれない。インバータ以外の反転論理構造をドミノ段の間に配置してもよいことを当業者なら理解できよう。例えば、論理NANDおよびNORの機能を用いることができる。
【0024】
図3は、本発明の実例の実施形態でパイプステージを形成するために使用されたドミノ論理段300を示す。当業者なら理解できるように、ドミノ出力318と接地の間に結合されるNFETを様々に構成することで、様々な論理機能を実施することができる。図3に示す例では、2つの平行な、2つの高ANDスタックが使用されている。第1のANDスタックは、図3に示すように、ドミノ出力318と接地の間にNFET302、304を直列に結合して作る。第2のANDスタックは、図3に示すように、ドミノ出力318と接地の間にNFET306、308を直列に結合して作る。2つのPFET314、316は、電源とドミノ出力318の間に並列に結合する。PFET316はリセット・デバイスであり、ドミノ出力318を低レベルから高レベルに戻すために必要な電荷を供給する。ドミノ出力ノード318は、インバータ320の入力に結合する。PFET316のゲート312は、リセット信号に結合する。本発明の実施形態では、ドミノ段の少なくとも1つが自己リセット回路を実現し、少なくとも1つのドミノ段が自己仕立てのクロック動作リセットを実現する。ドミノ論理段300のハーフ・キーパー機能はインバータ310を含む。インバータ310の入力は、ドミノ出力318に結合する。インバータ310の出力は、PFET314のゲートに結合する。インバータ310は、PFET314とともにハーフ・キーパー機能を実現する。
【0025】
ドミノ出力318が高のときに、インバータ310の出力は低になり、PFET314のゲートの低によりPFET314はオンし、その結果電源とドミノ出力318の間に導電性経路が存在するようになる。このようにして、ハーフ・キーパーによって、ドミノ出力318に高レベルが維持されるようになる。ドミノ出力318が低を評価するときに、インバータ310の出力は高となり、その結果PFET314はオフする。
【0026】
PFET316のゲート312が高レベルのときに、PFET316はオフし、電源とドミノ出力318の間に存在する導電性経路はない。PFET316のゲート312が低レベルのときに、PFET316はオンし、導電性経路が電源とドミノ出力318の間に存在する。このようにして、ドミノ出力318は高レベルにリセットされる。ドミノ出力318が高レベルに戻るときに、インバータ310の出力は低になり、その結果PFET314はオンする。一般には、PFET314、316は、PFET314がPFET316よりも大きいオン抵抗を持つように寸法決定される。
【0027】
図4(a)を参照して、本発明による3入力対称レシオ形CMOS論理構造を説明する。図に示すように、PFET402、406、410は第1の電源ノードと出力ノード414の間にソースからドレインに向けて結合する。このようにして、PFET402、406、410は第1の電源ノードと出力ノード414の間に切換え可能な導電性経路を形成する。すなわち、ノード414と第1の電源ノードの間の導電性経路は、PFET402、406、410のゲートに加えられる電圧を制御することでオンとオフに切り換えることができる。NFET404、408、412は、出力ノード414と第2の電源ノードの間にドレインからソースに向けて結合されている。このようにして、NFET404、408、412は出力ノード414と第2の電源ノードの間に切換え可能な導電性経路を形成する。すなわち、ノード414と第2の電源ノードの間の導電性経路は、NFET404、408、412のゲートに加えられる電圧を制御することでオンとオフに切り換えることができる。この中の教示の恩恵を受ける当業者なら理解できるであろうが、ここに示した切換え可能な導電性経路は、出力ノードと第1または第2の電圧電源ノードの間の単一のトランジスタを示すが、これらの切換え可能な導電性経路は、電界効果トランジスタのような直列接続回路要素で実現することもできる。
【0028】
代表的な実施形態では、第1の電源ノードは正電圧電源であり、第2の電源ノードは接地である。PFET402およびNFET404のゲートは、共通に、Aと表示するアクティブ低のパルス信号源に結合する。PFET406とNFET408のゲートは、共通に、Bと表示するアクティブ低のパルス信号源に結合する。PFET410とNFET412のゲートは、共通に、Cと表示するアクティブ低のパルス信号源に結合する。NFET404、408、412の各々は、それらの1個のどれもが完全に導通する2個のPFETで供給される電流を吸い込み、出力ノード414に所定の公称低レベルを維持することができるように寸法決定される。
【0029】
さらに図4(a)を参照して、全てのアクティブ低のパルス入力信号A、B、およびCが高状態にあるときには、出力ノード414は、NFET404、408、412を通して接地に結合され、PFET402、406、410はオフし、したがって直流電流経路はないことが理解できる。同じように、全てのアクティブ低のパルス入力信号A、B、およびCが低状態にあるときには、NFETを通る接地への経路はオフしており、3個のPFET402、406、410は全て並列でオンし、出力ノード414を高にドライブするので、出力ノード414はすぐに高になる。しかし、アクティブ低のパルス入力信号の1つまたは2つが低になり、アクティブ低のパルス入力信号の少なくとも1つが高のままであるときには、NFETはオンしているPFETからの実質的に全ての電流を吸い込むように寸法決定されているので、出力ノード414は低のままである。直流電流経路が存在するのは、この条件の間だけである。一般に直流電流経路は、集積回路で消費される電力量を減らすために、設計者は避けるが、本発明のレシオ形CMOS論理構造は、一般に、入力信号のアクティブ低パルスの継続時間が短く、したがって直流電流経路が短い時間の間だけ存在するように動作する。この論理構造で得られるスイッチング速度は、完全スタティックCMOS構造と比べると余分な電力が消費されるが、高速度設計に有用である。
【0030】
図4(b)を参照して、本発明による3入力非対称レシオ形CMOS論理構造を説明する。図に示すように、PFET402、406は、第1の電源ノードと出力ノード414の間にソースからドレインに向けて結合する。このようにして、PFET402、406は、第1の電源ノードと出力ノード414の間に切換え可能な導電性経路を形成する。すなわち、ノード414と第1の電源ノードの間の導電性経路は、PFET402、406のゲートに加えられる電圧を制御することでオンとオフに切り換ることができる。NFET404、408、412は、出力ノード414と第2の電源ノードの間にドレインからソースに向けて結合する。このようにして、NFET404、408、412は、出力ノード414と第2の電源ノードの間に切換え可能な導電性経路を形成する。すなわち、ノード414と第2の電源ノードの間の導電性経路は、NFET404、408、412のゲートに加えられる電圧を制御することでオンとオフに切り換えることができる。代表的な実施では、第1の電源ノードは正電圧電源であり、第2の電源ノードは接地である。PFET402とNFET404のゲートは共通にAと表示するアクティブ低のパルス信号源に結合する。PFET406とNFET408のゲートは、共通にBと表示するアクティブ低のパルス信号源に結合する。NFET412のゲートは、Cと表示するアクティブ低のパルス信号源に結合する。NFET404、408、412の各々は、それらの1つがどれでもオンに切り換わったときに、完全に導通しているPFETにより供給される電流を吸い込み、出力ノード414の所定の公称低レベルを維持することができるように寸法決定される。非対称な実施は、対称な実施よりも出力ノードの寄生接合容量が少ない。
【0031】
図5を参照して、低アクティブ・パルス出力信号の信号源として自己リセット・ドミノ論理段を持つ本発明の回路実施形態500を示す。図5で理解できるように、自己リセットnスタック・ドミノ段502は、入力信号AおよびBが高になるときに、出力ノード503に低アクティブ・パルスを生成する。同様に、自己リセットnスタック・ドミノ段504は、入力信号CおよびDが高になるときに出力ノード505に低アクティブ・パルスを生成する。
【0032】
例示的なレシオ形CMOS論理構造は、正電圧電源ノードと出力ノード514の間にソースからドレインに向けて結合されたPFET506、出力ノード514と接地の間にドレインからソースに向けて結合されたNFET508、正電源電圧と出力ノード514の間に結合されたPFET510、および出力ノード514と接地の間にドレインからソースに向けて結合されたNFET512を含む。PFET506とNFET508のゲートは、ドミノ論理段502の出力ノード503に結合する。PFET510とNFET512のゲートは、ドミノ論理段504の出力ノード505に結合する。NFET508は、完全にオンしたPFET510の電流を吸い込むことができるように寸法決定される。同様に、NFET512は、完全にオンしたPFET506の電流を吸い込むことができるように寸法決定される。
【0033】
図5に示すレシオ形CMOS論理構造により出力ノード514に生成された出力信号は、図に示すように、一般に別のドミノ論理段516に結合される。ノード514の出力は信号A、B、C、およびDの論理ANDである。この中の教示の恩恵を受ける当業者なら理解できるであろうが、他の論理機能を同様に実施することができる。さらに、図5に示すレシオ形CMOS論理構造は、図示の4ウェイAND機能ではなくて、5ウェイ、6ウェイ以上のAND機能を実現することができる。本発明のレシオ形CMOS論理構造の特別の利点は、NFETまたはPFETのスタックが必要でないことである。これによって、従来のスタティック・フルCMOS論理の実施に比べて、本構造の入力容量および出力容量は小さくなる。
【0034】
結論
本発明の実施形態は、パルスのアクティブ入力信号を受け取るように構成された論理構造のファミリを提供し、非常に小さい固有スイッチング遅延を持つ論理出力を生成する。プルダウン・トランジスタと相補的なプルアップ・トランジスタとは、ロジック構造が直流電流を吸い込むかまたは流出するときでも、デフォルト論理出力レベルが公称レベルにごく近い状態にあるような比になっている。パルス入力信号がアクティブでないとき、イネーブル状態の直流電流経路はない。
【0035】
本発明の実施形態の利点は、スタックPFETまたはスタックNFETを必要とすることなくCMOS論理構造を達成し、その結果入力容量および出力ノードの寄生接合容量をスタティック・フルCMOS論理構造に比べて小さくすることである。
【0036】
本発明の実施形態の他の利点は、従来のレシオ形論理と異なって、全ての入力信号がデフォルト高の状態であるとき、イネーブル状態にある直流電流経路がないことである。
【0037】
本発明は、説明した実施形態に対し様々な変更および置き換えをして実施することができる。例えば、本発明は、もっと多くの、またはもっと少ない入力端子で実施することもできる。別の代替例では、本発明のレシオ形CMOS論理構造が論理低のデフォルト入力およびデフォルト論理高の出力レベルで動作するように構成される。この構成では、入力信号の1つまたは複数、ただし全てではない、が論理高レベルに遷移するときに、論理高レベルが維持されるような十分な電流を流出するようにPFETは寸法決定されるはずである。
【0038】
本発明の本質を説明するために説明しまた図示した部品およびステップの細部、材料、および構成の様々な他の変更は、添付の特許請求の範囲に表されている本発明の原理および範囲から逸脱することなく行うことができることを当業者なら容易に理解できよう。
【図面の簡単な説明】
【図1(a)】 スタティック・フルCMOS複合論理ゲートトランジスタ・レベルの構成を示す図である。
【図1(b)】 図1(a)の回路で実現される論理機能を表す論理記号を示す図である。
【図2】 基本的なドミノ論理段の回路構成を示す概略図である。
【図3】 ドミノ適合入力、ハーフ・キーパー、およびリセット・デバイスを有するドミノ論理段の回路構成を示す概略図である。
【図4(a)】 本発明による対称レシオ形CMOS論理構造を示す概略図である。
【図4(b)】 本発明による非対称レシオ形CMOS論理構造を示す概略図である。
【図5】 パルス信号源としてドミノ論理段を含む本発明の実施形態を示す回路図である。
Claims (4)
- 第1のノードと出力ノードの間の第1の切換え可能な導電性経路と、
前記出力ノードと第2のノードの間の第2の切換え可能な導電性経路と、
前記出力ノードと前記第2のノードの間の第3の切換え可能な導電性経路とを含む回路であって、
前記第1と前記第2の切換え可能な導電性経路が第1の低アクティブ・パルス信号源に結合され、前記第3の切換え可能な導電性経路が第2の低アクティブ・パルス信号源に結合され、前記第2と第3の切換え可能な導電性経路がそれぞれ前記第1の切換え可能な導電性経路のオン抵抗よりも実質的に小さいオン抵抗を持つことを特徴とする論理構造回路。 - 入力端子および出力ノード結合された出力端子を有する第1のレシオ形CMOSインバータと、
入力端子および前記出力ノードに結合された出力端子を有する第2のレシオ形CMOSインバータとを含む回路であって、
前記第1のレシオ形CMOSインバータの入力端子が第1の低アクティブ・パルス信号源の出力ノードに結合され、前記第2のレシオ形CMOSインバータの入力端子が第2の低アクティブ・パルス信号源の出力ノードに結合されていることを特徴とする論理構造回路。 - 第1の電源ノードと出力ノードの間にソースからドレインに向けて結合された第1のPFETと、
前記出力ノードと第2の電源ノードの間にドレインからソースに向けて結合された第1のNFETと、
前記第1の電源ノードと前記出力ノードの間にソースからドレインに向けて結合された第2のPFETと、
前記出力ノードと前記第2の電源ノードの間にドレインからソースに向けて結合された第2のNFETと、
前記出力ノードと前記第2の電源ノードの間にドレインからソースに向けて結合された第3のNFETとを含む回路であって、
前記第1のPFETのゲートおよび前記第1のNFETのゲートが共通に第1の入力信号源に結合され、前記第2のPFETのゲートおよび前記第2のNFETのゲートが共通に第2の入力信号源に結合され、さらに、前記第3のNFETのゲートが第3の入力信号源に結合され、且つ前記第1、第2および第3の信号源がアクティブ低パルス信号であることを特徴とする論理構造回路。 - 複数の入力端子と1つの出力端子を有するレシオ形非対称CMOS論理構造体と、
それぞれが出力ノードを有する複数のパルス出力ドミノ論理ステージとから構成され、上記レシオ形非対称CMOS論理構造体の各入力端子は複数のパルス出力ドミノ論理ステージの1つの対応する出力ノードに結合していることを特徴とする論理構造回路。
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