KR20230154198A - 회로 유닛, 논리 회로, 프로세서 및 계산 장치 - Google Patents

회로 유닛, 논리 회로, 프로세서 및 계산 장치 Download PDF

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KR20230154198A
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transistor
clock signal
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state
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KR1020237031217A
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추안 공
웬보 티안
즈쥔 판
주오싱 양
하이펑 구오
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션전 마이크로비티 일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

본 개시는 회로 유닛, 논리 회로, 프로세서 및 계산 장치에 관한 것이다.출력단(OUT); 상기 출력단에 출력 신호를 제공하기 위한 출력 스테이지(105); 상기 출력 스테이지의 입력이 연결되는 제1 노드(A); 및 상기 출력단의 출력 신호를 수신하고, 선택적으로 상기 노드에 피드백을 제공하는 피드백 스테이지(107)를 포함하는 회로 유닛이 제공된다. 또한, 신호 입력을 수신하는 입력 스테이지; 및 상기 회로 유닛을 포함하는 논리 회로가 제공된다. 상기 제1 노드는 상기 입력 스테이지의 출력에 기초하여 신호를 수신한다.

Description

회로 유닛, 논리 회로, 프로세서 및 계산 장치
관련 출원의 상호 참조- 본 출원은 출원번호 202210455794.5, 출원일 2022년 4월 28일인 중국 출원에 기초하여 그 우선권을 주장하는 것으로서, 상기 중국 출원의 기재 내용은 그 전체가 본 출원에 인용되었다.
본 개시는 회로 유닛, 논리 회로, 프로세서 및 계산 장치에 관한 것이다.
최근, 디지털 화폐에 대한 관심이 증가하고 있다. 관련 분야에서, 디지털 화폐에 사용되는 칩 프로세서와 계산 장치는 개선될 필요가 있다.
플립-플롭, 래치는 칩 내에서 광범위하게 사용되며, 디지털 신호의 레지스터, 시프트 레지스터, 주파수 분할기, 파형 생성기로 사용될 수 있다. 동적 플립-플롭과 래치는 작업 상태의 유지를 위한 피드백 회로를 감소시키므로, 회로 구조를 대폭 단순화시킴으로써, 칩 면적을 감소시키며 전력 소모를 절감시킬 수 있어, 칩, 특히 고성능 계산 칩에서 대량으로 사용된다. 동적 플립-플롭과 래치에 일부 시간 동안 플로팅되는 노드들이 존재하므로, 이 때 각 노드의 기생 커패시턴스는 정확한 전압 상태를 유지하여야 한다. 이러한 노드들이 전압에 영향을 끼치는 것으로부터 소자 전류 누설을 방지하기 위해, 동적 플립-플롭과 래치는 통상 최저 작동 주파수로 제한된다. 칩이 작동 주파수를 동적으로 조정하는 어플리케이션을 가질 경우, 예컨대 고성능 모드인 경우, 칩은 최고 작동 주파수로 작동한다. 절전 모드 또는 특수 모드인 경우, 최적의 전력 소모를 획득하기 위해 작동 주파수를 최대한 하락시켜야 할 수 있다. 그러나, 관련 기술에서의 동적 플립-플롭과 래치가 고주파 모드 또는 저주파 모드 모두에서의 어플리케이션 요구를 만족시키기는 매우 어렵다.
또한, 소자 누설 전류가 상기 노드의 전압에 미치는 영향을 감소시키거나 방지하기 위해, 상기 노드와 연결된 회로 소자는 낮은 누설 전류를 갖는 소자가 사용되어야 한다. 낮은 누설 전류를 갖는 소자는 전형적으로 낮은 임계 값을 갖는 소자보다 느린 속도를 가지는 높은 임계 값을 갖는 소자로서, 이 또한 플립-플롭과 래치의 속도에 영향을 미칠 수 있다.
상기 하나 이상의 문제를 해결하기 위하여, 본 개시는 회로 유닛, 논리 회로, 프로세서 및 계산 장치를 제시한다.
본 개시의 일 측면에 따르면, 출력단(OUT); 상기 출력단에 출력 신호를 제공하도록 구성된 출력 스테이지(105); 상기 출력 스테이지의 입력이 연결되는 제1 노드(A); 및 상기 출력단의 출력 신호를 수신하고, 선택적으로 상기 노드에 피드백을 제공하는 피드백 스테이지(107)를 포함하는 회로 유닛이 제공된다.
일 실시예에서, 상기 피드백 스테이지는 제1 클럭 신호, 제2 클럭 신호 및 인에이블 신호를 더 수신하고, 제1 클럭 신호는 제2 클럭 신호의 역이며, 상기 피드백 스테이지는 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 가지고, 상기 인에이블 신호는, 유효인 경우 상기 피드백 스테이지가 상기 제1 클럭 신호, 상기 제2 클럭 신호 및 상기 출력 신호에 기초하여 피드백을 제공하고; 상기 인에이블 신호가 무효인 경우 상기 피드백 스테이지가 고저항 상태를 나타내어 피드백을 제공하지 않도록 설정되고, 상기 출력 스테이지의 출력은 상기 출력 스테이지의 입력과 반대되는 위상을 가진다.
일 실시예에서, 상기 피드백 스테이지는 3상태 게이트를 포함하고, 상기 3상태 게이트는: 순차적으로 직렬 연결된 제1 내지 제6 트랜지스터를 포함하며, 상기 제1, 제2 및 제3 트랜지스터는 제1 도전형의 트랜지스터이고, 제4, 제5 및 제6 트랜지스터는 상기 제1 도전형과 상이한 제2 도전형의 트랜지스터이며, 상기 제1 내지 제3 트랜지스터 중 하나의 트랜지스터의 제어 단자는 상기 출력단에 연결되고, 다른 하나의 트랜지스터의 제어 단자는 제1 클럭 신호와 제2 클럭 신호 중 하나에 연결되며, 또 다른 하나의 트랜지스터의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 하나에 연결되고, 상기 제4 내지 제6 트랜지스터 중 하나의 트랜지스터의 제어 단자는 상기 출력단에 연결되고, 다른 하나의 트랜지스터의 제어 단자는 제1 클럭 신호와 제2 클럭 신호 중 다른 하나에 연결되며, 또 다른 하나의 트랜지스터의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 다른 하나에 연결되고, 상기 제3 및 제4 트랜지스터를 서로 연결하는 제2 노드는 상기 제1 노드에 연결된다.
일 실시예에서, 상기 피드백 스테이지는 직렬 연결된 3상태 게이트와 전송 게이트를 포함하고, 상기 3상태 게이트의 입력은 상기 출력단에 연결되고, 상기 3상태 게이트의 출력은 상기 전송 게이트의 입력에 연결되며, 상기 전송 게이트의 출력은 상기 제1 노드에 연결되고, 상기 전송 게이트의 두 개의 제어 단자는 각각 제1 클럭 신호와 제2 클럭 신호를 수신하며, 상기 3상태 게이트는: 순차적으로 직렬 연결된 제7 내지 제10 트랜지스터를 포함하고, 상기 제7 및 제8 트랜지스터는 제1 도전형의 트랜지스터이고, 제9 및 제10 트랜지스터는 제2 도전형의 트랜지스터이고, 상기 제7 및 제8 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되고, 상기 제7 및 제8 트랜지스터 중 다른 하나의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 하나에 연결되며, 상기 제9 및 제10 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되고, 상기 제9 및 제10 트랜지스터 중 다른 하나의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 다른 하나에 연결되고, 상기 제8 및 제9 트랜지스터를 서로 연결하는 노드는 상기 전송 게이트의 입력에 연결된다.
일 실시예에서, 상기 피드백 스테이지는 제3 클럭 신호(CLKP')와 제4 클럭 신호(CLKN')를 더 수신하고, 제3 클럭 신호는 제4 클럭 신호의 역이며, 상기 제3 클럭 신호와 제4 클럭 신호는 각각 외부로부터 제공되는 클럭 신호(CK)와 인에이블 신호(EN)의 논리 조합이며; 상기 피드백 스테이지는 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타낸다. 그 중, 상기 제3 클럭 신호와 제4 클럭 신호는: 상기 인에이블 신호가 유효한 경우, 상기 피드백 스테이지가는 상기 클럭 신호, 상기 클럭 신호의 역 및 상기 출력 신호에 기초하여 피드백을 제공하고; 상기 인에이블 신호가 무효인 경우, 상기 피드백 스테이지가 고저항 상태를 나타내고 피드백을 제공하지 않도록 설정되며, 상기 출력 스테이지의 출력은 상기 출력 스테이지의 입력과 반대되는 위상을 가진다.
일 실시예에서, 상기 피드백 스테이지는 3상태 게이트를 포함하고, 상기 3상태 게이트는: 순차적으로 직렬 연결된 제1 내지 제4 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터는 제1 도전형의 트랜지스터이고, 제3 및 제4 트랜지스터는 제2 도전형의 트랜지스터이며, 상기 제2 도전형은 제1 도전형과 상이하고, 상기 제1 및 제2 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되며, 상기 제1 및 제2 트랜지스터 중 다른 하나의 제어 단자는 상기 제3 클럭 신호에 연결되고, 상기 제3 및 제4 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되며, 상기 제3 및 제4 트랜지스터 중 다른 하나의 제어 단자는 제4 클럭 신호에 연결되고, 상기 제2 및 제3 트랜지스터를 서로 연결하는 노드는 상기 중간 노드에 연결된다.
일 실시예에서, 상기 피드백 스테이지는 직렬 연결된 인버터와 전송 게이트를 포함하고, 상기 인버터는 직렬 연결된 제1 도전형의 제1 트랜지스터와 제2 도전형의 제4 트랜지스터를 포함하며, 상기 전송 게이트는 병렬 연결된 제1 도전형의 제2 트랜지스터 및 제2 도전형의 제3 트랜지스터를 포함하고, 상기 제2 도전형은 제1 도전형과 상이하며, 상기 인버터의 입력은 상기 출력단에 연결되고, 상기 인버터의 출력은 상기 전송 게이트의 입력에 연결되며, 상기 전송 게이트의 출력은 상기 중간 노드에 연결되고, 상기 전송 게이트의 두 개의 제어 단자는 각각 상기 제3 클럭 신호 및 제4 클럭 신호를 수신한다.
일 실시예에서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형이다.
본 개시의 일 측면에 따르면, 신호 입력을 수신하는 입력 스테이지; 및 임의의 실시예에 따른 회로 유닛을 포함하는 논리 회로가 더 제공되며, 제1 노드는 상기 입력 스테이지의 출력에 기초하여 신호를 수신한다.
일 실시예에서, 상기 논리 회로는 상기 입력 스테이지와 상기 회로 유닛 사이에 설치되는 중간 스테이지를 더 포함하며, 상기 중간 스테이지는 상기 입력 스테이지의 출력을 입력으로 수신하고, 상기 제1 노드에 출력을 제공한다.
일 실시예에서, 상기 입력 스테이지는 상기 플립-플롭의 입력을 수신하고 상기 중간 스테이지로 출력을 제공하는 인버터; 및 상기 신호 입력, 상기 제1 클럭 신호 및 제2 클럭 신호를 수신하고 상기 중간 스테이지에 출력을 제공하는 3상태 논리를 포함하며, 상기 3상태 논리는 상기 입력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타낸다.
일 실시예에서, 상기 중간 스테이지는 3상태 논리이고, 상기 3상태 논리는 상기 입력 스테이지의 출력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하고, 상기 입력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타낸다.
일 실시예에서, 상기 3상태 논리는 인버터와 전송 게이트를 포함하고, 상기 인버터는 상기 입력 스테이지의 출력을 입력으로 수신하며, 상기 인버터의 출력은 상기 전송 게이트의 일 단에 연결되고, 상기 전송 게이트의 다른 일 단은 상기 제1 노드에 연결되며, 상기 전송 게이트의 제어 단자는 각각 상기 제1 클럭 신호와 제2 클럭 신호를 수신한다.
일 실시예에서, 상기 3상태 논리는 3상태 게이트를 포함하고, 상기 3상태 게이트는: 순차적으로 직렬 연결된 제11 내지 제14 트랜지스터를 포함하고, 상기 제11 및 제12 트랜지스터는 제1 도전형의 트랜지스터이고, 제13 및 제14 트랜지스터는 제2 도전형의 트랜지스터이며, 상기 제11 트랜지스터 및 상기 제12 트랜지스터 중 하나의 제어 단자는 상기 입력 스테이지의 출력에 연결되고, 상기 제11 트랜지스터 및 상기 제12 트랜지스터 중 다른 하나의 제어 단자는 상기 제1 클럭 신호 및 제2 클럭 신호 중 하나에 연결되며, 상기 제13 트랜지스터 및 제14 트랜지스터 중 하나의 제어 단자는 상기 입력 스테이지의 출력에 연결되고, 상기 제13 트랜지스터 및 상기 제14 트랜지스터 중 다른 하나의 제어 단자는 상기 제1 및 제2 클럭 신호 중 다른 하나에 연결되고, 상기 제12 트랜지스터 및 상기 제13 트랜지스터를 서로 연결하는 노드는 상기 제1 노드에 연결된다.
일 실시예에서, 상기 입력 스테이지는 3상태 논리를 포함하고, 상기 3상태 논리는 상기 신호 입력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하고, 상기 제1 노드로 출력을 제공하며, 상기 입력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타내고, 상기 논리 회로는 정 위상 래치다.
일 실시예에서, 상기 입력 스테이지는 전송 게이트를 포함하며, 상기 전송 게이트의 일 단은 상기 신호 입력을 수신하고, 다른 일 단은 상기 제1 노드에 연결되며, 상기 전송 게이트의 제어 단자는 각각 상기 제1 및 제2 클럭 신호를 수신하고, 상기 논리 회로는 역 위상 래치이다.
일 실시예에서, 상기 입력 스테이지는 상기 3상태 논리를 포함하고, 상기 논리 회로는 역 위상 플립-플롭이다.
일 실시예에서, 상기 중간 스테이지는 3상태 논리이고, 상기 3상태 논리는 상기 입력 스테이지의 출력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하고, 상기 3상태 논리는 상기 입력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타내며, 상기 입력 스테이지는 전송 게이트를 포함하고, 상기 전송 게이트의 일 단은 상기 신호 입력을 수신하고, 다른 일 단은 제1 노드에 연결되며, 상기 전송 게이트의 제어 단자는 각각 상기 제1 및 제2 클럭 신호를 수신하고, 상기 논리 회로는 정 위상 플립-플롭이다.
일 실시예에서, 상기 논리 회로의 트랜지스터의 임계 값은 기본적으로 동일하다.
본 개시의 일 측면에 따르면, 본 개시의 임의의 실시예에 따른 회로 유닛 또는 논리 회로를 포함하는 프로세서가 제공된다.
본 개시의 일 측면에 따르면, 본 개시의 임의의 실시예에 따른 프로세서를 포함하는 계산 장치가 제공된다. 일 실시예에서, 상기 계산 장치는 디지털 화폐용 계산 장치이다. 본 개시에 따른 프로세서 및 계산 장치는 디지털 화폐(예를 들어, 비트코인, 라임 코인, 이더리움 코인 및 다른 디지털 화폐)와 관련된 계산에 사용될 수 있다.
이하 도면을 참조하여 본 개시의 예시적 실시예를 상세히 설명할 것이며, 본 개시의 다른 특징 및 장점이 이로써 명확해질 것이다.
명세서의 일부를 구성하는 도면은 본 개시의 실시예를 설명하며, 명세서와 함께 본 개시의 원리를 설명하기 위한 것이다.
도면을 참조하고 이하 상세한 설명에 근거하여, 본 개시가 보다 분명하게 이해될 것이다.
도 1은 본 개시의 일 실시예에 따른 회로 유닛의 개략적인 블록도이다;
도 2는 본 개시의 일 실시예에 따른 회로 유닛의 개략적인 회로도이다;
도 2a 내지 2g는 본 개시의 복수의 실시예에 따른 회로 유닛의 개략적인 회로도이다;
도 3은 본 개시의 일 실시예에 따른, 회로 유닛을 포함하는 플립-플롭의 개략적인 회로도이다;
도 4는 본 개시의 일 실시예에 따른 플립-플롭의 개략적인 타이밍도이다;
도 5는 본 개시의 일 실시예에 따른 역 위상 플립-플롭의 개략적인 타이밍도이다;
도 6a와 6b는 본 개시의 일 실시예에 따른 정 위상 래치의 개략도이다;
도 7은 본 개시의 일 실시예에 따른 역 위상 래치의 개략도이다;
도 8a는 본 개시의 다른 일 실시예에 따른 플립-플롭의 개략적인 회로도이다;
도 8b는 본 개시의 또 다른 일 실시예에 따른 플립-플롭의 개략적인 회로도이다;
도 9는 본 개시의 일 실시예에 따른, 클럭 회로와 논리 회로를 포함하는 프로세서의 개략적인 블록도이다;
도 10은 본 개시의 일 실시예에 따른 클럭 회로의 개략적인 블록도이다;
도 11은 본 개시의 일 실시예에 따른, 클럭 회로와 복수 개의 논리 회로를 포함하는 프로세서의 개략적인 블록도이다;
도 12는 본 개시의 다른 일 실시예에 따른, 클럭 회로와 복수 개의 논리 회로를 포함하는 프로세서의 개략적인 블록도이다;
도 13은 본 개시의 일 실시예에 사용되는 클럭 회로를 도시한다; 그리고
도 14는 본 개시의 다른 일 실시예에 사용되는 클럭 회로를 도시한다.
이하 설명된 구현 예에서, 상이한 도면 간에 동일한 도면 부호를 공동으로 사용하여 동일한 부분 또는 동일한 기능을 가지는 부분을 표시할 것이며, 이에 대한 중복설명은 생략한다. 본 명세서에서, 유사한 항목에는 유사한 부호와 자모를 사용하므로, 어느 한 항목이 도면에서 한 번 정의되면, 이후의 도면에 대해서는 추가적으로 논할 필요가 없다.
이해의 편의를 위해, 도면에서 도시된 각 구조의 위치, 크기 및 범위 등은 간혹 실제의 위치, 크기 및 범위를 나타내지 아니할 수 있다. 따라서, 개시된 발명은 도면 등에 개시된 위치, 크기 및 범위 등에 제한되지 아니한다.
도면을 참조하여 본 개시의 다양한 예시적 실시예를 상세히 설명한다. 달리 구체적으로 설명하지 않는 한, 이러한 실시예에서 설명된 부재와 단계의 상대적인 배치, 수식 및 수치는 본 개시의 범위에 제한되지 않는다. 또한, 당 업계 공지의 기술, 방법 및 장치에 대해서는 상세히 논하지 않을 수 있으나, 적절한 경우, 상기 기술, 방법 및 장치는 권리를 허여받은 명세서의 일부로 간주될 것이다.
이하 적어도 하나의 예시적 실시예에 대한 설명은 설명을 위한 것일 뿐, 본 개시 및 이의 응용 또는 사용에 대한 어떠한 제한도 아니다. 또한, 본 명세서에서 예시적으로 설명한 임의의 구현 예는 반드시 해당 구현 예가 다른 구현 예보다 바람직하거나 유리함을 의미하지는 않는다. 본 개시는 전술한 기술분야, 배경기술, 발명의 내용 또는 발명을 실시하기 위한 구체적인 내용에서 제시된 모든 기술 또는 암시된 이론에 한정되지 않는다.
본문에서, "3상태 논리"는 입력 및 제어 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태의 세 가지 상태를 나타내는 논리 회로를 가리킨다. 상기 제어 신호는 예를 들어 클럭 신호이다.
본문에서, "3상태 게이트"는 그 출력이 상기 세 가지 상태(로직 하이 상태, 로직 로우 상태 및 고저항 상태)를 구현할 수 있는 "최소 레벨"의 논리 게이트(또는 논리 게이트 회로라 칭함)를 나타낸다. 여기서, "최소 레벨의 논리 게이트"는 상기 논리 게이트(3상태 게이트)로부터 분리되어 그 일부로 사용될 수 있는 독립적인 논리 게이트 또는 논리 유닛이 없음을 의미한다.
또한, 단순히 참고를 위해, 이하 설명에서 일부 용어들을 사용할 수 있으며, 이는 한정을 위한 것이 아니다. 예를 들어, 문맥상 명확하게 언급하지 않는 경우, 구조 또는 소자에 관한 용어 "제1", "제2" 및 다른 유사한 수사들은 순서 또는 순차를 암시하지 않는다.
또한, "포함하다"가 본문에 사용될 경우, 언급된 특징, 전체, 단계, 작동, 유닛 및/또는 구성요소가 존재함을 나타내는 것이지, 하나 이상의 다른 특징, 전체, 단계, 작동, 유닛 및/또는 구성요소의 존재 또는 추가 가능성을 배제하는 것이 아니다.
도 1은 본 개시의 일 실시예에 따른 회로 유닛의 개략적인 블록도이다. 도 1에 도시된 바와 같이, 본 개시의 실시예에 따른 회로 유닛(100)은 출력 스테이지(105)와 피드백 스테이지(또는 피드백 경로)(107)를 포함한다. 출력 스테이지(105)는 노드(A)와 출력단(OUT) 사이에 설치되어, 노드(A)의 신호(IN)(예를 들어, 전압 신호)를 수신하고, 출력 신호를 출력단(OUT)에 제공한다.
피드백 스테이지(107)는 출력단의 출력 신호를 수신하고, 선택적으로(예를 들어, 스위치(108)를 통해) 노드 A에 피드백을 제공한다. 도면에서, 피드백 스테이지(107)는 피드백 유닛(106)과 스위치(108)를 포함하는 것으로 도시된다. 그러나, 도 1에 도시된 블록도는 단지 예시적인 것이다. 피드백 유닛(106)과 스위치(108)를 포함하는 피드백 경로(107)는 블록도에 도시된 부재 및 기능과 동등한 여러 상이한 구현 예로 구현될 수 있으며, 도면에 도시된 바와 같이 별도의 피드백 유닛(106)과 스위치(108)를 포함하는 구현 예에 제한되지 않는다.
회로 유닛(100)의 작동에 있어서, 클럭 주기의 일부에서, 노드 A의 전위는 플로팅 전위일 수 있다. 일 구현 예에서, 노드(A)는 동적 플립-플롭 또는 동적 래치에서 플로팅 전위를 갖는 임의의 노드일 수 있다. 회로 유닛이 고속 모드에서 작동되어야 하는 경우, 스위치(108)는 개방(끔)될 수 있으므로 노드 (A)는 출력 스테이지(105)를 통하여 데이터를 출력단(OUT)으로 출력할 수 있다. 회로 유닛이 절전 모드 또는 다른 특수 모드에서 작동되어야 하는 경우, 스위치(108)는 폐쇄(켬)되어, 피드백 스테이지(또는 피드백 경로(107))에 의해 노드 (A)의 신호가 래치될 수 있고, 따라서 누설 전류로 인한 노드 A의 데이터 손실이 방지된다. 따라서, 회로 유닛은 비교적 낮은 작동 주파수에서 작동할 수 있다.
도 2는 본 개시의 일 실시예에 따른 회로 유닛의 구체적인 일 구현 예를 도시한 개략적인 회로도이다. 본 구현 예에 따른 회로 유닛(200)은 출력 스테이지(205)와 피드백 스테이지(207)를 포함한다.
여기서, 출력 스테이지(205)는 인버터로 구현됨에 따라, 이의 출력(Q)은 입력(즉, 노드(A)에서의 신호)의 역이다. 도 2에 도시된 실시예에서, 출력 스테이지(205)는 서로 직렬 연결된 CMOS 트랜지스터들(511, 513)을 포함한다. 트랜지스터(511)는 PMOS 트랜지스터이고, 트랜지스터(513)는 CMOS 트랜지스터이다. 트랜지스터(511)의 제어 단자(게이트 전극)는 노드(A)에 연결되며, 소스 전극은 전원 전압(VDD)에 연결되고, 드레인 전극은 트랜지스터(513)의 드레인 전극과 출력단(Q)에 연결된다. 트랜지스터(513)의 게이트 전극은 노드(A)에 연결되고, 소스 전극은 저전위 전원 전압(Vss)(예를 들어, 그라운드)에 연결된다.
피드백 스테이지(207)는 3상태 논리로 구현된다. 도시된 바와 같이, 피드백 스테이지(207)는 제1 클럭 신호(예를 들어, 클럭 신호 CLKP 또는 CLKN)와 제2 클럭 신호(예를 들어, 클럭 신호 CLKN 또는 CLKP) 및 인에이블 신호(EN 및/또는 --EN)을 더 수신한다. 여기서, 클럭 신호(CLKP, CLKN)는 주파수는 동일하나 위상은 반대되는 한 쌍의 클럭 신호로서; 다시 말해, 클럭 신호(CLKP)와 클럭 신호(CLKN)은 서로의 역이다. 신호(--EN)는 신호(EN)의 역이다.
피드백 스테이지(207)는 3상태 논리로서, 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 가진다. 인에이블 신호는, 유효한 경우 상기 피드백 스테이지가 상기 제1 클럭 신호 및 제2 클럭 신호와 상기 출력 신호에 기초하여 피드백을 제공하고; 무효인 경우 상기 피드백 스테이지가 고저항 상태를 나타내어 피드백을 제공하지 않도록 설정된다.
도 2에 도시된 실시예에서, 피드백 스테이지(207)는 3상태 게이트로 구현된다. 3상태 게이트(207)는 순서대로 직렬 연결된 제1 내지 제6 트랜지스터(521, 523, 525 및 522, 524, 526)를 포함한다. 여기서, 제1, 제2 및 제3 트랜지스터(521, 523, 525)는 제1 도전형(예를 들어, P형)의 트랜지스터이고, 제4, 제5 및 제6 트랜지스터(522, 524, 526)는 이와 상이한 도전형을 가지는 제2 도전형(예를 들어, N형)의 트랜지스터이다.
제1 내지 제3 트랜지스터(521, 523, 525) 중, 하나의 트랜지스터(여기서는 트랜지스터(521))의 제어 단자(여기서는 게이트 전극)는 상기 출력단(Q)에 연결되고; 다른 하나의 트랜지스터(여기서는 트랜지스터(523))의 제어 단자(게이트 전극)는 제1 클럭 신호와 제2 클럭 신호 중 하나(여기서는 CLKP)에 연결되며; 또 다른 하나의 트랜지스터(여기서는 트랜지스터(525))의 제어 단자(게이트)는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 하나(여기서는 --EN)에 연결된다.
제4 내지 제6 트랜지스터(522, 524, 526) 중 하나의 트랜지스터(여기서는 트랜지스터(526))의 제어 단자(게이트 전극)는 상기 출력단(Q)에 연결되고; 다른 하나의 트랜지스터(여기서는 트랜지스터(524))의 제어 단자(게이트 전극)는 제1 클럭 신호와 제2 클럭 신호 중 하나(여기서는 CLKN)에 연결되며; 또 다른 하나의 트랜지스터(여기서는 트랜지스터(522))의 제어 단자(게이트)는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 다른 하나(여기서는 EN)에 연결된다.
트랜지스터(521)의 일 단(여기서는 소스 전극)은 전원 전압(VDD)에 연결된다. PMOS 트랜지스터(525)의 드레인 전극과 NMOS 트랜지스터(522)의 드레인 전극은 서로 연결되며(노드(F)) 노드(A)에 연결된다. 트랜지스터(526)의 다른 일 단(여기서는 소스 전극)은 저전위(Vss)에 연결된다.
도 2에 도시된 구현 예에서, 피드백 스테이지(207)는 3상태 게이트로 구현되었으나, 다른 구현 예에서는 여러 다른 방식으로 피드백 스테이지(207)가 구현될 수 있음은 물론이다.
도 2a 내지 2g는 본 개시의 복수의 실시예에 따른 회로 유닛의 개략적인 회로도이다. 각 트랜지스터의 제어 단자가 연결되는 신호가 다르다는 것을 제외하면, 도 2a 내지 2g에 도시된 실시예의 회로 유닛(200A 내지 200G)의 구조는 도 2에 도시된 회로 유닛(200)의 구조와 기본적으로 동일하다.
도 2a에 도시된 회로 유닛(200A)에서, 트랜지스터(521)의 제어 단자(게이트 전극)는 출력단(Q)에 연결되고, 트랜지스터(523)의 제어 단자(게이트 전극)는 인에이블 신호의 역(--EN)에 연결되고, 트랜지스터(525)의 제어 단자(게이트 전극)는 클럭 신호(CLKP)에 연결된다. 트랜지스터(526)의 제어 단자(게이트 전극)는 출력단 Q에 연결되고, 트랜지스터(524)의 제어 단자(게이트 전극)는 인에이블 신호(EN)에 연결되고, 트랜지스터(522)의 제어 단자(게이트 전극)는 클럭 신호(CLKN)에 연결된다.
도 2b에 도시된 회로 유닛(200B)에서, 트랜지스터(521)의 제어 단자(게이트 전극)는 인에이블 신호의 역(--EN)에 연결되고, 트랜지스터(523)의 제어 단자(게이트 전극)는 출력단(Q)에 연결되고, 트랜지스터(525)의 제어 단자(게이트 전극)은 클럭 신호(CLKP)에 연결된다. 트랜지스터(526)의 제어 단자(게이트 전극)는 인에이블 신호(EN)에 연결되고, 트랜지스터(524)의 제어 단자(게이트 전극)는 출력단(Q)에 연결되며, 트랜지스터(522)의 제어 단자(게이트 전극)는 클럭 신호(CLKN)에 연결된다.
도 2c에 도시된 회로 유닛(200C)에서, 트랜지스터(521)의 제어 단자(게이트 전극)는 클럭 신호(CLKP)에 연결되고, 트랜지스터(523)의 제어 단자(게이트 전극)는 출력단(Q)에 연결되며, 트랜지스터(525)의 제어 단자(게이트 전극)는 인에이블 신호의 역(--EN)에 연결된다. 트랜지스터(526)의 제어 단자(게이트 전극)는 클럭 신호(CLKN)에 연결되고, 트랜지스터(524)의 제어 단자(게이트 전극)는 출력단(Q)에 연결되며, 트랜지스터(522)의 제어 단자(게이트 전극)는 인에이블 신호(EN)에 연결된다.
도 2d에 도시된 회로 유닛(200D)에서, 트랜지스터(521)의 제어 단자(게이트 전극)는 인에이블 신호의 역(--EN)에 연결되고, 트랜지스터(523)의 제어 단자(게이트 전극)는 클럭 신호(CLKP)에 연결되고, 트랜지스터(525)의 제어 단자(게이트 전극)는 출력단(Q)에 연결된다. 트랜지스터(526)의 제어 단자(게이트 전극)는 인에이블 신호(EN)에 연결되고, 트랜지스터(524)의 제어 전극(게이트 전극)은 클럭 신호(CLKN)에 연결되며, 트랜지스터(522)의 제어 단자(게이트 전극)는 출력단(Q)에 연결된다.
도 2e에 도시된 회로 유닛(200E)에서, 트랜지스터(521)의 제어 단자(게이트 전극)는 클럭 신호(CLKP)에 연결되고, 트랜지스터(523)의 제어 단자(게이트 전극)는 인에이블 신호의 역(--EN)에 연결되고, 트랜지스터(525)의 제어 단자(게이트 전극)는 출력단(Q)에 연결된다. 트랜지스터(526)의 제어 단자(게이트 전극)는 클럭 신호(CLKN)에 연결되고, 트랜지스터(524)의 제어 단자(게이트 전극)는 인에이블 신호(EN)에 연결되고, 트랜지스터(522)의 제어 단자(게이트 전극)는 출력단(Q)에 연결된다.
도 2f에 도시된 회로 유닛(200F)에서, 피드백 스테이지(207)는 직렬 연결된 3상태 게이트(2071)와 전송 게이트(2073)를 포함하도록 구현된다. 3상태 게이트(2071)의 입력은 출력단(Q)에 연결되고, 3상태 게이트(2071)의 출력은 전송 게이트(2073)의 입력에 연결되며, 전송 게이트(2073)의 출력은 노드(A)에 연결된다.
여기서, 3상태 게이트(2071)는 순차적으로 직렬 연결된 제5 내지 제8 트랜지스터(521, 523, 524, 526)를 포함한다. 상기 제5, 제6 트랜지스터(521, 523)는 제1 도전형의 트랜지스터(여기에서는 예시적으로 PMOS 트랜지스터)이고, 제7, 제8 트랜지스터(524, 526)는 제2 도전형의 트랜지스터(여기에서는 예시적으로 NMOS 트랜지스터)이다. 제5, 제6 트랜지스터(521, 523)중 하나의 제어 단자는 출력단(Q)에 연결되고, 상기 제5, 제6 트랜지스터(521, 523) 중 다른 하나의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 하나에 연결된다. 도 2f에 도시된 예시에서, 트랜지스터(521)의 제어 단자는 출력단(Q)에 연결되고, 트랜지스터(523)의 제어 단자는 인에이블 신호의 역(--EN)에 연결된다. 유사하게, 제7, 제8 트랜지스터(524, 526) 중 하나의 제어 단자는 출력단(Q)에 연결되고, 제7, 제8 트랜지스터(524, 526) 중 다른 하나의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 다른 하나에 연결된다. 도 2f에 도시된 예시에서, 트랜지스터(524)의 제어 단자는 인에이블 신호(EN)에 연결되고, 트랜지스터(526)의 제어 단자는 출력단(Q)에 연결된다. 제6, 제7 트랜지스터(523, 524)를 서로 연결하는 노드는 전송 게이트(2073)의 입력에 연결된다.
전송 게이트(2073)는 예시적으로 부재번호 525와 522로 표시되는 두 개의 CMOS 트랜지스터를 포함한다. 트랜지스터(525, 522)의 두 개의 제어 단자는 각각 제1 클럭 신호와 제2 클럭 신호 중 하나를 수신한다. 여기서, 트랜지스터(525)의 게이트 전극은 클럭 신호(CLKP)를 수신하고, 트랜지스터(522)의 게이트 전극은 클럭 신호(CLKN)를 수신한다.
도 2g에 도시된 회로 유닛(200G)과 도 2f에 도시된 회로 유닛(200F)의 차이는 3상태 게이트(2071)에서 트랜지스터의 게이트 전극이 연결되는 신호가 상이하다는 것뿐이다. 도 2g에 도시된 실시예에서, 트랜지스터(521)의 제어 단자는 인에이블 신호의 역(--EN)에 연결되고, 트랜지스터(523)의 제어 단자는 출력단(Q)에 연결되고, 트랜지스터(524)의 제어 단자도 출력단(Q)에 연결되며, 트랜지스터(526)의 제어 단자는 인에이블 신호(EN)에 연결된다.
도 3은 본 개시의 일 실시예에 따른, 회로 유닛을 포함하는 플립-플롭의 개략적인 회로도이다. 도 3에 도시된 논리 회로(300)는 플립-플롭이다. 도 3에 도시된 바와 같이, 본 실시예에 따른 플립-플롭(300)은 전술한 임의의 실시예에 따른 회로 유닛(여기서는 도 2에 도시된 회로 유닛(200)을 예로 들어 설명함), 및 입력 스테이지(301)와 중간 스테이지(303)를 포함할 수 있다. 전술한 바와 같이, 회로 유닛(200)은 출력 스테이지(205), 노드(A), 및 피드백 스테이지(207)를 포함한다.
입력 스테이지(301)는 입력(D)을 수신하고, 중간 스테이지(303)의 입력으로 출력을 제공한다. 여기서, 입력 스테이지(301)는 CMOS 트랜지스터(531, 533)의 전송 게이트를 포함하도록 구현된다. PMOS 트랜지스터와 NMOS 트랜지스터는 각각 제1 클럭 신호와 제2 클럭 신호 중 하나를 수신하고, 여기서, PMOS 트랜지스터와 NMOS 트랜지스터는 각각 클럭 신호(CLKP, CLKN)를 수신한다.
중간 스테이지(303)는 회로 유닛(200)와 입력 스테이지(301) 사이에 연결되고, 입력 스테이지(301)의 출력을 입력으로서 수신하고, 노드(A)에 출력을 제공한다. 중간 스테이지(303)는 클럭 신호(CLKP, CLKN)를 더 수신한다. 바람직하게는, 중간 스테이지(303)는 입력(D)(전송 게이트(301)를 통해 전송됨), 제1 클럭 신호(CLKP 또는 CLKN) 및 제2 클럭 신호(CLKN 또는 CLKP)에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타내는 3상태 논리로 구현된다.
바람직한 일 실시예에서, 도 3에 도시된 바와 같이, 중간 스테이지(303)는 네 개의 트랜지스터를 포함하는 CMOS 3상태 게이트로 구현된다. 상기 CMOS 3상태 게이트는 순차적으로 직렬 연결된 트랜지스터(541, 543, 545, 547)를 포함하며, 트랜지스터(541, 543)는 PMOS 트랜지스터이고, 트랜지스터(545, 547)는 NMOS 트랜지스터이다.
트랜지스터(541, 543)는 서로 직렬 연결되고, 트랜지스터(543)의 일 단(여기서는 소스 전극)은 트랜지스터(541)의 일 단(여기서는 드레인 전극)과 서로 연결된다. 트랜지스터(541, 543) 중 하나의 제어 단자(게이트 전극)는 입력 스테이지(301)의 출력에 연결되고, 트랜지스터(541, 543) 중 다른 하나의 제어 단자(게이트 전극)는 클럭 신호 중 하나(여기서는 클럭 신호(CLKN))에 연결된다. 바람직하게는, 도 3에 도시된 바와 같이, 트랜지스터(541)의 게이트 전극은 입력 스테이지(301)의 출력에 연결되고, 트랜지스터(543)의 게이트 전극은 클럭 신호(CLKN)에 연결된다. 트랜지스터(541)의 일 단(여기서는 소스 전극)은 전원 전압(VDD)에 연결된다.
PMOS 트랜지스터(543)의 드레인 전극과 NMOS 트랜지스터(545)의 드레인 전극은 서로 연결되며 노드(A)에 연결된다. 트랜지스터(545, 547)는 서로 직렬 연결된다. 트랜지스터(545)의 일 단(여기서는 소스 전극)은 트랜지스터(547)의 일 단(여기서는 드레인 전극)과 서로 연결된다. 트랜지스터(545, 547) 중 하나의 제어 단자(게이트 전극)는 입력 스테이지(301)의 출력에 연결되고, 트랜지스터(545, 547) 중 다른 하나의 제어 단자(게이트 전극)는 클럭 신호 중 다른 하나에 연결된다(여기서는 클럭 신호(CLKP)). 바람직하게는, 도 3에 도시된 바와 같이, 트랜지스터(547)의 게이트 전극은 입력 스테이지(301)의 출력에 연결되고, 트랜지스터(545)의 게이트 전극은 클럭 신호(CLKP)에 연결된다. 트랜지스터(547)의 다른 일 단(여기서는 소스 전극)은 저전위(Vss)에 연결된다.
당업자들은 중간 스테이지(303)를 구현하기 위한 3상태 로직의 구현 예가 매우 다양하며 도 3에 도시된 방식에 제한되지 않음을 쉽게 이해할 것이다. 예를 들어, 상기 3상태 논리는 인버터와 전송 게이트를 포함하도록 구현될 수 있다. 또한, 다른 실시예에서, 트랜지스터(541, 543)의 게이트 전극들이 수신한 신호들은 교환될 수 있으며, 대응하여, 트랜지스터(545, 547)의 게이트 전극들이 수신한 신호들 또한 교환될 수 있다. 즉, 트랜지스터(541, 547)의 게이트 전극들은 각각 클럭 신호(CLKN, CLKP)를 수신하고, 트랜지스터(543, 545)의 게이트 전극들은 입력 스테이지(301)의 출력에 연결되도록 구성될 수 있다.
출력 스테이지(205)는 노드(A)의 신호(예를 들어, 전압)를 입력으로서 수신하고, 출력은 출력(Q)으로 사용된다. 본 실시예에서, 출력(Q)은 입력(D)과 동일하므로 논리 회로(300)는 정 위상 플립-플롭이다.
피드백 스테이지(207)는 출력단(Q)을 입력으로서 수신하고, 노드(A)에 피드백을 제공할 수 있다. 인에이블 신호(EN)가 유효할 때, 예를 들어 신호(EN)가 로직 하이이고 신호(--EN)가 로직 로우일 때, NMOS 트랜지스터(522)와 PMOS 트랜지스터(525)는 켜질 수 있다. 이는 도 1에 도시된 스위치(108)가 폐쇄되는 것(켜짐)에 해당된다. 이 때, 피드백 스테이지(207)는 제1 클럭 신호, 제2 클럭 신호 및 출력 신호(Q)에 기초하여 피드백을 제공할 수 있다. 반면, 인에이블 신호(EN)가 무효인 경우, 예를 들어 신호(EN)이 로직 로우(0)이고 신호(--EN)가 로직 하이(1)일 때, NMOS 트랜지스터(522)와 PMOS 트랜지스터(525)는 차단(꺼짐)된다. 이는 도 1에 도시된 스위치(108)가 개방되는 것(꺼짐)에 해당된다. 이 때, 피드백 스테이지(207)는 고저항 상태를 나타내어 노드(A)로 피드백을 제공하지 않는다.
본 개시의 실시예에 따르면, EN=0(로직 로우)일 때, 전송 게이트(301)와 3상태 게이트(303) 및 출력 드라이버(205)는 동적 D 플립-플롭을 구성한다. 이 때, 피드백 스테이지는 회로(여기서는, 동적 D 플립-플롭)의 작동에는 관여하지 않으며, 전체 회로는 고성능 모드에서 작동할 수 있다. CLKP=0, CLKN=1(로직 하이)일 때, 3상태 게이트(303)는 꺼지고, 이 때 A는 그 전위가 플로팅되는 내부 노드로서, A의 기생 커패시턴스를 이용하여 신호 전압을 저장한다.
EN=1일 때, 피드백 스테이지는 유효하다. 이 때, CLKP=0, CLKN=1인 경우, 노드(A)의 신호는 피드백 스테이지를 통해 래치될 수 있어 최저 작동 주파수 문제가 없으므로, 회로는 저주파 절전 모드에서 작동할 수 있다.
본 개시의 실시예에 따르면, 관련 기술에서 플립-플롭 등의 최저 작동 효율 제한과 같은 문제를 해결할 수 있고, 고성능 모드에서 회로가 여전히 동적 D 플립-플롭 형태로 작동하도록 할 수 있다. 절전 모드 또는 다른 특수 모드에서, 회로는 임의의 저주파에서 작동할 수 있다.
도 4는 본 개시의 실시예에 따른 플립-플롭의 개략적인 타이밍도이다. 이하, 도 3과 도 4를 참조하여 설명한다. 클럭 신호(CLKN, CLKP)는 시스템 클럭 등으로부터 획득될 수 있으며, 예를 들어, 지연을 고려하지 않는 경우, 클럭 신호(CLKP)와 클럭 신호(CLKN)는 서로 반대되는 위상을 가지고, 그 중 하나는 클럭 신호(CK)와 기본적으로 일치할 수 있다. 예를 들어, 여기서, 클럭 신호(CLKP)와 클럭 신호(CK)는 기본적으로 일치하며, 클럭 신호(CLKN)는 클럭 신호(CLKP)(또는 클럭 신호(CK)의 역이다.
클럭 신호의 에지(여기서는 CLKP의 상승 에지)에서, 플립-플롭이 트리거되어, 출력 Q는 입력 D의 변화에 따라 변화한다. 클럭 신호(CLKP)의 상승 에지 이전에, 입력 D은 일정한 셋업 시간 동안 유지되어야 하고, 클럭 신호(CLKP)의 상승 에지 이후에, 입력 D는 일정한 홀드 시간 동안 유지되어야 한다.
도 5는 본 개시의 일 실시예에 따른 반전 플립-플롭의 개략적인 타이밍도이다. 도 5에 도시된 플립-플롭(500)과 도 3에 도시된 플립-플롭의 차이점은 입력 스테이지가 상이하다는 것뿐이다. 도 3의 플립-플롭(300)의 입력 스테이지(301)는 전송 게이트로 구현되며, 도 5의 플립-플롭(500)의 입력 스테이지(501)는 3상태 논리로 구현된다.
입력 스테이지(501)는 4개의 트랜지스터를 포함하는 CMOS 3상태 게이트로 구현된다. 상기 CMOS 3상태 게이트는 순차적으로 직렬 연결된 트랜지스터(551, 553, 555, 557)를 포함하며, 그 중 트랜지스터(551, 553)는 PMOS 트랜지스터이고, 트랜지스터(555, 557)는 NMOS 트랜지스터이다.
트랜지스터(551, 553)는 서로 직렬 연결되며, 트랜지스터(553)의 일 단(여기서는 소스 전극)과 트랜지스터(551)의 일 단(여기서는 드레인 전극)은 서로 연결된다. 트랜지스터(551, 553) 중 하나의 제어 단자(게이트 전극)는 입력 (D)에 연결되고, 트랜지스터(551, 553) 중 다른 하나의 제어 단자(게이트 전극)는 클럭 신호 중 하나(여기서는 클럭 신호(CLKP))에 연결된다. 바람직하게는, 도 5에 도시된 바와 같이, 트랜지스터(551)의 게이트 전극은 입력(D)에 연결되고, 트랜지스터(553)의 게이트 전극은 클럭 신호(CLKP)에 연결된다. 트랜지스터(551)의 일 단(여기서는 소스 전극)은 전원 전압(VDD)에 연결된다.
PMOS 트랜지스터(553)의 드레인 전극과 NMOS 트랜지스터(555)의 드레인 전극은 서로 연결되며 중간 스테이지(303)에 연결된다. 트랜지스터(555, 557)는 서로 직렬 연결된다. 트랜지스터(555)의 일 단(여기서는 소스 전극)은 트랜지스터(557)(여기서는 드레인 전극)과 서로 연결된다. 트랜지스터(555, 557) 중 하나의 제어 단자(게이트 전극)는 입력 (D)에 연결되고, 트랜지스터(555, 557) 중 다른 하나의 제어 단자(게이트 전극)는 클럭 신호 중 다른 하나(여기서는 클럭 신호(CLKN))에 연결된다. 바람직하게는, 도 5에 도시된 바와 같이, 트랜지스터(557)의 게이트 전극은 입력(D)에 연결되고, 트랜지스터(555)의 게이트 전극은 클럭 신호(CLKN)에 연결된다. 트랜지스터(557)의 다른 일 단(여기서는 소스 전극)은 저전위(Vss)에 연결된다.
도 5에 도시된 논리 회로는 위상 반전 플립-플롭을 구성한다. 즉, 이의 출력과 그에 대응되는 입력(D)은 서로 반대되는 위상을 가진다. 따라서, 여기서는 플립-플롭의 출력을 QN으로 표시한다.
도 6a와 6b는 본 개시의 실시예에 따른 정 위상 래치의 개략도이다. 도 6a에 도시된 실시예에 따른 논리 회로(600A)는 정 위상 래치를 구성한다. 도 6a에 도시된 바와 같이, 논리 회로(600A)는 본 개시의 임의의 실시예에 따른 회로 유닛을 포함하며, 여기서는 회로 유닛(200)을 그 예시로 한다. 논리 회로(600A)는 입력 스테이지(601)를 더 포함한다. 도시된 바와 같이, 여기서, 입력 스테이지(601)는 3상태 논리로 구현된다. 일 실시예에서, 도 6a에 도시된 바와 같이, 상기 3상태 논리는 3상태 게이트로 구현되며, 서로 직렬 연결되는 CMOS 트랜지스터(641, 643, 645, 647)를 포함한다. 트랜지스터(641, 643) 중 하나(여기서는 트랜지스터(641))의 제어 단자(게이트 전극)는 입력(D)에 연결되고, 트랜지스터(641, 643) 중 다른 하나의 제어 단자(게이트 전극)는 클럭 신호 중 하나(여기서는 클럭 신호(CLKN))에 연결된다. 트랜지스터(645, 647) 중 하나(여기서는 트랜지스터(647))의 제어 단자(게이트 전극)는 입력 D에 연결되고, 트랜지스터(645, 647) 중 다른 하나의 제어 단자(게이트 전극)는 클럭 신호 중 다른 하나(여기서는 클럭 신호(CLKP))에 연결된다.
입력 스테이지(601)의 3상태 논리가 직렬 연결된 인버터와 전송 게이트로 구현된다는 차이점을 제외하면, 도 6b에 도시된 논리 회로(600B)는 도 6a에 도시된 논리 회로(600A)와 기본적으로 동일하다. CMOS 트랜지스터(641, 647)는 입력(D)을 수신하고 전송 게이트에 위상 반전 출력을 제공하는 인버터를 형성한다. CMOS 트랜지스터(643, 645)는 상기 전송 게이트를 형성하며, 양자의 제어 단자는 각각 서로 반대되는 위상을 가진 클럭 신호(CLKN, CLKP)에 연결된다. 상기 전송 게이트는 클럭 신호(CLKN, CLKP)의 제어에 따라 회로 유닛(200)의 노드 A에 신호를 제공한다.
당업자들은 도 3 및 도 5를 참조하여 설명한 3상태 게이트(303, 501) 등 또한 유사하게 직렬 연결된 인버터와 전송 게이트로 구현될 수 있음을 이해할 것이다. 따라서, 여기서는 더 이상의 상세한 설명은 생략한다.
도 7은 본 개시의 일 실시예에 따른 반전 래치의 개략도이다. 도 7에 도시된 실시예에 따른 논리 회로(700)는 위상 반전 래치를 구성한다. 도 7에 도시된 바와 같이, 논리 회로(700)는 본 개시의 임의의 실시예에 따른 회로 유닛을 포함하며, 여기서는 회로 유닛(200)을 예시로 한다. 논리 회로(700)는 입력 스테이지(701)를 더 포함한다. 도시된 바와 같이, 여기서, 입력 스테이지(701)는 3상태 논리로 구현된다. 도 7에 도시된 바와 같이, CMOS 트랜지스터(731, 733)는 상기 전송 게이트를 형성하며, 양자의 제어 단자는 각각 서로 반대되는 위상을 가진 클럭 신호(CLKP, CLKN))에 연결된다. 상기 전송 게이트는 클럭 신호(CLKN, CLKP)의 제어에 따라 회로 유닛(200)의 노드(A)에 입력(D)을 제공한다.
도 8a는 본 개시의 다른 일 실시예에 따른 플립-플롭의 개략적인 회로도이다. 회로 유닛(200')과 회로 유닛(200)의 피드백 스테이지의 차이를 제외하면, 도 8a에 도시된 논리 회로(800)와 도 5에 도시된 논리 회로(500)는 유사하다.
도 8a에 도시된 실시예에서, 회로 유닛(200')은 출력 스테이지(205)와 피드백 스테이지(807)를 포함한다. 출력 스테이지(205)는 도 2 및 도 5 등을 참조하여 설명한 출력 스테이지(205)와 일치할 수 있다. 여기서, 출력 스테이지(205)는 노드 (A)의 신호를 입력으로 수신하고 출력단 (QN)에 출력을 제공하는 인버터로 구현된다. 출력 스테이지(205)는 서로 직렬 연결된 CMOS 트랜지스터(511, 513)를 포함한다. 트랜지스터(511)는 PMOS 트랜지스터이고, 트랜지스터(513)는 CMOS 트랜지스터이다. 트랜지스터(511)의 제어 단자(게이트 전극)는 노드(A)에 연결되고, 소스 전극은 전원 전압(VDD)에 연결되고, 드레인 전극은 트랜지스터(513)의 드레인 전극과 출력단(QN)에 연결된다. 트랜지스터(513)의 게이트 전극은 노드(A)에 연결되고, 그 소스 전극은 저전위 전원 전압(Vss)(예를 들어, 그라운드)에 연결된다.
차이점은, 여기서 피드백 스테이지(807)는 별도로 제공되는 클럭(CLKP') 및 CLKN')에 의해 제어되는 3상태 논리로 구현된다는 것이다. 여기서, 클럭 신호(CLKP')와 클럭 신호(CLKN')는 서로의 역이다. 여기서, 상기의 클럭 신호(CLKP)와 클럭 신호(CLKN)와 달리, 이를 대신한, 클럭 신호(CLKP')와 클럭 신호(CLKN')는 클럭 신호(예를 들어, 시스템 클럭 또는 기준 클럭(CK))와 인에이블 신호(EN)의 논리 조합으로 설정되어, 클럭 신호(CLKP')와 클럭 신호(CLKN')을 통해 클럭의 기능 및 전술한 실시예에서의 인에이블 신호(EN/--EN)의 기능이 동시에 구현될 수 있다.
피드백 스테이지(807)는 3상태 논리로서, 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 가진다. 도 8a에 도시된 실시예에서, 피드백 스테이지(807)는 3상태 게이트로 구현된다. 3상태 게이트(807)는 순차적으로 직렬 연결된 트랜지스터(821, 823, 824, 826)를 포함한다. 트랜지스터(821, 823)는 제1 도전형(예를 들어 P형)을 가지는 트랜지스터이고, 트랜지스터(824, 826)는 상이한 도전형인 제2 도전형(예를 들어 N형)을 가지는 트랜지스터이다.
트랜지스터(821, 823)는 서로 직렬 연결되며, 트랜지스터(823)의 일 단(여기서는 소스 전극)과 트랜지스터(821)의 일 단(여기서는 드레인 전극)과 서로 연결된다. 트랜지스터(821, 823) 중 하나의 제어 단자(게이트 전극)는 출력단(QN)에 연결되고, 트랜지스터(821, 823)중 다른 하나의 제어 단자(게이트 전극)는 클럭 신호 중 하나(여기서는 클럭 신호(CLKP'))에 연결된다. 여기서, 클럭 신호(CLKP')는 클럭 신호(CK)와 인에이블 신호(EN)의 논리 "AND"의 결과, 즉 CLKP'= CK&EN으로 구성될 수 있다. 바람직하게는, 도 8a에 도시된 바와 같이, 트랜지스터(821)의 게이트 전극은 출력단(QN)에 연결되고, 트랜지스터(823)의 게이트 전극은 클럭 신호(CLKP')에 연결된다. 트랜지스터(821)의 일 단(여기서는 소스 전극)은 전원 전압(VDD)에 연결된다.
PMOS 트랜지스터(823)의 드레인 전극과 NMOS 트랜지스터(824)의 드레인 전극은 서로 연결되며 노드(A)에 연결된다. 트랜지스터(824, 826)는 서로 직렬 연결된다. 트랜지스터(824)의 일 단(여기서는 소스 전극)은 트랜지스터(826)의 일 단(여기서는 드레인 전극)과 서로 연결된다. 트랜지스터(824, 826) 중 하나의 제어 단자(게이트 전극)는 출력단(QN)에 연결되고, 트랜지스터(824, 826) 중 다른 하나의 제어 단자(게이트 전극)는 클럭 신호 중 다른 하나(여기서는 클럭 신호(CLKN'))에 연결된다. 여기서, 클럭 신호(CLKN')는 클럭 신호(CK)와 인에이블 신호(EN)의 조합 논리의 결과로 구성될 수 있으며, 예를 들어 CKLN'=로 설정될 수 있다. 바람직하게는, 도 8a에 도시된 바와 같이, 트랜지스터(826)의 게이트 전극은 출력단(QN)에 연결되고, 트랜지스터(824)의 게이트 전극은 클럭 신호(CLKN')에 연결된다. 트랜지스터(826)의 다른 일 단(여기서는 드레인 전극)은 저전위(Vss)에 연결된다.
여기서, 클럭 신호(CLKP')가 하이이면, 클럭 신호(CLKN')는 로우이고, 트랜지스터(823, 824)가 꺼지므로, 3상태 게이트(807)는 고저항 상태를 나타내고 노드 A에 피드백을 제공하지 않는다. 클럭 신호(CLKP')가 로우이면, 클럭 신호(CLKN')는 하이이고, 트랜지스터(823, 824)는 켜질 수 있으므로, 3상태 게이트(807)는 출력(QN)에 근거하여 노드(A)에 피드백을 제공함으로써 노드(A)의 신호를 유지(또는 래치)한다.
여기서, 전술한 클럭 신호(CLKP')와 클럭 신호(CLKN')의 조합 논리는 예시적이며 제한적이지 않음이 이해될 것이다. 당업자들은 본 개시에서 교시한 원리에 근거하여, 필요에 따라 모든 다른 적절한 조합 논리를 명백하게 선택할 수 있다.
도 8b는 본 개시의 다른 실시예에 따른 플립-플롭의 개략적인 회로도이다. 회로 유닛(200'')과 회로 유닛(200')의 피드백 스테이지의 차이를 제외하면, 도 8b에 도시된 논리 회로(800B)와 도 8a에 도시된 논리 회로(800)는 유사하다. 도 8a에 도시된 실시예에서, 피드백 스테이지(807)는 3상태 게이트로 구성되나; 도 8b에 도시된 실시예에서, 피드백 스테이지(817)는 직렬 연결된 인버터와 전송 게이트의 조합으로 구현된다.
도 8b에 도시된 바와 같이, CMOS 트랜지스터(821, 824)는 인버터를 구성하고, CMOS 트랜지스터(823, 826)는 전송 게이트를 구성한다. 인버터의 입력은 출력단 (QN)에 연결되고, 인버터의 출력은 전송 게이트의 입력(노드 (G))에 연결된다. 전송 게이트의 출력은 중간 노드(노드(A))에 연결된다. 전송 게이트의 두 개의 제어 단자(즉, CMOS 트랜지스터(823, 826)의 게이트 전극들)는 각각 클럭 신호(CLKP')와 클럭 신호(CLKN')를 수신한다. 여기서, 예시로서, P형 트랜지스터(823)의 게이트 전극은 클럭 신호(CLKP')를 수신하고, N형 트랜지스터(826)의 게이트 전극은 클럭 신호(CLKN')를 수신한다.
도 8b에 도시된 논리 회로(800B)의 작동과 도 8a에 도시된 논리 회로(800)의 작동은 기본적으로 일치하며, 위에서 도 8a에서 설명한 내용은 도 8b의 실시예에 동일하거나 적응적으로 적용될 수 있으므로, 여기서는 중복된 설명은 생략한다. 그 밖에도, 마찬가지로, 도 8b에 도시된 실시예에서, 노드 G를 출력으로 사용하여 플립-플롭 출력(QN)의 역(Q)을 출력할 수 있다.
회로 유닛의 트랜지스터 소자는 기본적으로 동일한 임계 값을 가지도록 구성되었으나, 공정의 제작 과정 내에서의 편차로 인해 실제 제조된 소자의 임계 값에 일정한 편차가 야기됨은 당업자들에게 이해될 것이다. 일반적으로, 본문에서, 기본적으로 동일한 임계 값은 임계 값 설정 또는 목표 임계 값의 ±20% 범위 내, 보다 바람직하게는 ±15% 범위 내, 더 바람직하게는 ±10% 범위 내, 더욱 바람직하게는 ±5% 범위 내일 수 있다.
본 개시의 실시예에 따른 회로 유닛에 의해, 관련 기술에서 플립-플롭 등 회로의 최저 작동 주파수 제한과 같은 문제를 해결할 수 있고, 고성능 모드에서 회로가 여전히 정상적으로 작동하도록 할 수 있다. 절전 모드 또는 다른 특수 모드에서, 회로는 임의의 저주파로 작동할 수 있다.
또한, 본 개시의 실시예에 따른 회로 유닛은 플로팅 노드의 전위를 효과적으로 유지할 수 있어, 비교적 낮은 주파수로 작동할 때에도 오동작을 유발하지 않을 수 있다. 본 개시의 실시예에 따른 회로 유닛은 비교적 높은 주파수로 작동하여, 프로세서 설계에 융통성을 부여하고 전력 소모를 저감시킬 수 있다.
또한, 전술한 예시에서 상승 에지 또는 하이 레벨이 유효한 실시예를 통해 설명하였으나, 본 개시 이외의 실시예에서, 하강 에지 또는 로우 레벨이 유효한 방식으로도 구현될 수 있음이 이해될 것이다. 이러한 경우, 클럭 신호(CLKN, CLKP)의 파형이 반전된다.
본 개시에 따르면, 프로세서가 더 제공된다. 도 9는 본 개시의 일 실시예에 따른, 클럭 회로와 논리 회로를 포함하는 프로세서의 개략적인 블록도이다. 도 9에 도시된 바와 같이, 프로세서(900)는 적어도 하나의 회로(901)를 포함한다. 상기 회로(901)는 본 개시의 임의의 실시예에 따른 회로 유닛 또는 논리 회로일 수 있다. 프로세서(903)는 필요한 클럭 신호를 각 회로 유닛에 제공하기 위한 클럭 회로(903)를 포함할 수 있다. 도 9에 도시된 바와 같이, 클럭 회로(903)는 클럭 신호(CK)(시스템 클럭 또는 외부에서 수신한 클럭 회로)를 수신하고, 상이한 클럭 신호(예를 들어, CLKN 및 CLKP)를 출력한다. 본 실시예에서, 회로(901)는 인에이블 신호(EN)를 더 수신한다. 다른 실시예에서, 클럭 회로(903)를 통해 인에이블 신호(EN)를 수신하고, 수신된 클럭(CK)(예를 들어, 시스템 클럭)과 인에이블 신호(EN)에 기초하여 이에 대응되는, 클럭 신호(CK)와 인에이블 신호(EN)의 조합인 클럭 신호(예를 들어, 클럭 신호(CLKN', CLKP'))를 제공할 수 있다.
도 10은 본 개시의 일 실시예에 따른 클럭 회로의 개략적인 블록도이다. 클럭 회로(1000)는 직렬 연결된 제1 인버터(1001)와 제2 인버터(1003)를 포함한다. 제1 인버터(1001)는 클럭 신호(예를 들어, 시스템 클럭)(CK)를 수신하고, 제1 클럭 신호(예를 들어, 클럭 신호(CLKN 또는 CLKP))를 출력하며, 제2 인버터는 제1 클럭 신호를 수신하고, 제2 클럭 신호(예를 들어, 클럭 신호(CLKN 또는 CLKP))를 출력한다. 이와 같이, 제1 클럭 신호와 제2 클럭 신호는 서로 반대되는 위상을 가진다. 제1 클럭 신호와 제2 클럭 신호는 복수의 회로 유닛 중 하나 이상에 제공될 수 있다.
도 11은 본 개시의 일 실시예에 따른, 클럭 회로와 복수의 논리 회로를 포함하는 프로세서의 개략적인 블록도이다. 도 11에 도시된 바와 같이, 프로세서(1100)는 복수의 회로 유닛(1101) 및 상기 복수의 회로 유닛(1101)에 클럭 신호를 제공하는 클럭 회로(1102)를 포함한다. 상기 회로(1101)는 본 개시의 임의의 실시예에 따른 회로 유닛 또는 논리 회로일 수 있다. 클럭 회로(1102)는 클럭(CK)을 수신하고, 클럭 신호(CLKN, CLKP)를 각 회로 유닛(1101)으로 출력한다. 클럭 회로(1102)는 예를 들어 도 9에 도시된 클럭 회로이다. 각 회로 유닛(1101)은 인에이블 신호(EN)를 더 수신한다.
도 12는 본 개시의 다른 일 실시예에 따른, 클럭 회로와 복수 개의 논리 회로를 포함하는 프로세서의 개략적인 블록도이다. 도 12에 도시된 바와 같이, 프로세서(1200)는 복수의 회로 유닛(1201) 및 상기 복수의 회로 유닛(1201)에 클럭 신호를 제공하는 클럭 회로(1202)를 제공한다. 상기 회로(1201)는 본 개시의 임의의 실시예에 따른 회로 유닛 또는 논리 회로일 수 있다. 도 11에 도시된 실시예와 달리, 여기서 클럭 회로(1202)는 클럭(CK)와 인에이블 신호(EN)를 수신하고, 클럭 신호(CLKN', CLKP')를 각 회로 유닛(1201)으로 출력한다. 앞서 도 8a를 참조하여 설명한 바와 같이, 예시적으로, 클럭 신호(CLKN', CLKP')는 CLKN'=, CLKP'=CN&EN와 같은 논리 결과로 구성될 수 있다. 그러나 상기 구성은 예시적인 것에 불과하며, 당업자들은 본 개시의 원리에 근거하여, 필요에 따라 쉽게 설정할 수 있음이 이해될 것이다.
본 실시예에 따르면, 클럭 제어 논리와 클럭 드라이버를 공유할 수 있고, 제어 논리를 갖춘 클럭 드라이버 세트를 사용하여 클럭 신호(CLKP', CLKN')을 복수의 병렬 연결된 회로 유닛 또는 논리 회로(예를 들어, 본 명세서에 개시된 플립-플롭 또는 래치 등)에 동시에 제공한다. 이로써 클럭 버퍼와 제어 로직의 수량을 감소시켜, 칩의 면적을 보다 감소시키고 전력 소모를 저감시킬 수 있다.
도 13은 전술한 클럭 회로(CLKP', CLKN')을 위한 논리 구현 방식의 예시로서 본 개시의 일 실시예에 따른 클럭 논리 회로를 도시한다. 상기 클럭 논리 회로는 직렬 연결된 NOR 게이트(1301), NOT 게이트(1303) 및 NOT 게이트(1305)를 포함한다.
도 14는 전술한 클럭 회로(CLKP', CLKN')을 위한 논리 구현 방식의 다른 일 예시로서, 본 개시의 다른 일 실시예에 따른 클럭 논리 회로를 도시한다. 상기 클럭 논리 회로는 직렬 연결된 NOR 게이트(1405), NOT 게이트(1407) 및 NOT 게이트(1409)를 포함한다. NOR 게이트(1405)는 클럭 신호(CK)의 역(NOT 게이트(1403)를 통해)과 인에이블 신호(EN)의 역(NOT 게이트(1401)를 통해)를 각각 수신한다.
당업자들은 클럭 신호(CLKP', CLKN')을 구현하기 위한 논리 회로가 다양할 수 있음을 이해할 것이므로, 여기서는 하나하나 나열하지 않는다. 당업자들은 본 개시의 교시에 근거하여, 다양한 논리 회로를 설정하여 클럭 회로(예를 들어 CK와 같으나 이에 제한되지는 않음)와 제어 신호(예를 들어 EN)에 기초하여 적합한 제어 신호를 제공함으로써 피드백 스테이지를 제어할 수 있다.
본 개시에 따르면, 본 개시의 임의의 실시예에 따른 프로세서를 포함할 수 있는 계산 장치가 제공된다. 일 실시예에서, 상기 계산 장치는 디지털 화폐용 계산 장치일 수 있다. 상기 디지털 화폐는 예를 들어 디지털 인민폐, 비트코인, 이더리움 코인, 라이트 코인 등일 수 있다.
당업자들은 상기 실시예에서 작동(또는 스테이지) 간의 경계를 기술한 것이 단순히 설명을 위한 것임을 알 수 있을 것이다. 복수의 작업이 단일의 작업으로 결합될 수 있고, 단일의 결합이 추가적인 작업 내에 분포할 수 있으며, 작업은 시간상 적어도 일부 중첩할 수 있다. 또한, 별도의 실시예는 특정한 작동의 여러 실시예를 포함할 수 있으며, 다른 다양한 실시예에서 작동 순서를 변경할 수 있다. 그러나 다른 변경, 변화 및 대체 또한 가능하다. 따라서, 본 명세서와 도면은 제한적인 것이 아니라 설명적인 것으로 간주되어야 한다.
이미 실시예를 통해 본 개시의 일부 특정 실시예를 상세히 설명하였으나, 당업자들은 이상의 실시예가 본 개시의 범위를 제한하기 위한 것이 아니라 설명만을 위한 것임을 이해할 것이다. 본문에서 개시된 각 실시예는 본 개시의 사상 및 범위를 벗어나지 않으면서 임의로 조합될 수 있다. 당업자들은 본 개시의 범위와 사상을 벗어나지 않으면서 실시예를 다양하게 변형할 수 있음 또한 이해할 것이다. 본 개시의 범위는 후술될 청구범위에 의해 정의된다.

Claims (23)

  1. 회로 유닛에 있어서,
    출력단;
    상기 출력단에 출력 신호를 제공하도록 구성된 출력 스테이지;
    상기 출력 스테이지의 입력과 연결되는 제1 노드; 및
    상기 출력단의 출력 신호를 수신하고 선택적으로 상기 제1 노드로 피드백을 제공하는 피드백 스테이지;를 포함하는, 회로 유닛.
  2. 제1항에 있어서,
    상기 피드백 스테이지는 제1 클럭 신호와 제2 클럭 신호 및 인에이블 신호를 더 수신하고, 상기 제1 클럭 신호는 상기 제2 클럭 신호의 역이고,
    상기 피드백 스테이지는 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 가지고,
    상기 인에이블 신호는, 유효인 경우 상기 피드백 스테이지가 상기 제1 클럭 신호, 상기 제2 클럭 신호 및 상기 출력 신호에 기초하여 피드백을 제공하고; 무효인 경우 상기 피드백 스테이지가 고저항 상태를 나타내어 피드백을 제공하지 않도록 설정되고,
    상기 출력 스테이지의 출력과 상기 출력 스테이지의 입력은 서로 반대되는 위상을 가지는, 회로 유닛.
  3. 제2항에 있어서,
    상기 피드백 스테이지는 3 상태 게이트를 포함하고, 상기 3 상태 게이트는:
    순차적으로 직렬 연결된 제1 트랜지스터 내지 제6 트랜지스터를 포함하고,
    상기 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터는 제1 도전형의 트랜지스터이고, 제4 트랜지스터, 제5 트랜지스터 및 상기 제6 트랜지스터는 상기 제1 도전형과 상이한 제2 도전형의 트랜지스터이고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되고, 상이한 하나의 트랜지스터의 제어 단자는 상기 제1 클럭 신호와 상기 제2 클럭 신호 중 하나에 연결되고, 상이한 다른 하나의 트랜지스터의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 하나에 연결되고,
    상기 제4 트랜지스터, 상기 제5 트랜지스터 및 상기 제6 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되고, 상이한 하나의 트랜지스터의 제어 단자는 상기 제1 클럭 신호와 상기 제2 클럭 신호 중 다른 하나에 연결되며, 상이한 다른 하나의 트랜지스터의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 다른 하나에 연결되고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터를 서로 연결하는 제2 노드는 상기 제1 노드에 연결되는, 회로 유닛.
  4. 제2항에 있어서,
    상기 피드백 스테이지는 직렬 연결된 3상태 게이트와 전송 게이트를 포함하고,
    상기 3상태 게이트의 입력은 상기 출력단에 연결되고, 상기 3상태 게이트의 출력은 상기 전송 게이트의 입력에 연결되며, 상기 전송 게이트의 출력은 상기 제1 노드에 연결되고,
    상기 전송 게이트의 두 개의 제어 단자는 각각 상기 제1 클럭 신호와 상기 제2 클럭 신호를 수신하고,
    상기 3상태 게이트는:
    순차적으로 직렬 연결된 제7 트랜지스터 내지 제10 트랜지스터를 포함하고, 그 중 상기 제7 트랜지스터 및 제8 트랜지스터는 제1 도전형의 트랜지스터이고, 제9 트랜지스터 및 상기 제10 트랜지스터는 제2 도전형의 트랜지스터이고,
    상기 제7 트랜지스터와 상기 제8 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되고, 상기 제7 트랜지스터와 제8 트랜지스터 중 다른 하나의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 하나에 연결되고,
    상기 제9 트랜지스터와 상기 제10 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되고, 상기 제9 트랜지스터와 상기 제10 트랜지스터 중 다른 하나의 제어 단자는 상기 인에이블 신호와 상기 인에이블 신호의 역 중 다른 하나에 연결되며,
    상기 제8 트랜지스터 및 상기 제9 트랜지스터를 서로 연결하는 노드는 상기 전송 게이트의 입력에 연결되는, 회로 유닛.
  5. 제1항에 있어서,
    상기 피드백 스테이지는 제3 클럭 신호(CLKP')와 제4 클럭 신호(CLKN')를 더 수신하고, 상기 제3 클럭 신호는 상기 제4 클럭 신호의 역이고, 상기 제3 클럭 신호와 상기 제4 클럭 신호는 각각 외부로부터 제공되는 클럭 신호(CK) 및 인에이블 신호(EN)의 논리 조합이고;
    상기 피드백 스테이지는 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 가지고,
    상기 제3 클럭 신호와 상기 제4 클럭 신호는:
    상기 인에이블 신호가 유효할 경우, 상기 피드백 스테이지가 상기 클럭 신호, 상기 클럭 신호의 역 및 상기 출력 신호에 기초하여 피드백을 제공하고;
    상기 인에이블 신호가 무효인 경우, 상기 피드백 스테이지는 고저항 상태를 나타내고 피드백을 제공하지 않도록 구성되며,
    상기 출력 스테이지의 출력과 상기 출력 스테이지의 입력은 서로 반대되는 위상을 가지는, 회로 유닛.
  6. 제5항에 있어서,
    상기 피드백 스테이지는 3상태 게이트를 포함하고, 상기 3상태 게이트는:
    순차적으로 직렬 연결된 제1 트랜지스터 내지 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 제2 트랜지스터는 제1 도전형의 트랜지스터이고, 제3 트랜지스터 및 상기 제4 트랜지스터는 제2 도전형의 트랜지스터이며, 상기 제2 도전형은 상기 제1 도전형과 상이하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 다른 하나의 제어 단자는 상기 제3 클럭 신호에 연결되고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터 중 하나의 제어 단자는 상기 출력단에 연결되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 중 다른 하나의 제어 단자는 상기 제4 클럭 신호에 연결되고,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터를 서로 연결하는 노드는 상기 제1 노드에 연결되는, 회로 유닛.
  7. 제5항에 있어서,
    상기 피드백 스테이지는 직렬 연결된 인버터 및 전송 게이트를 포함하고,
    상기 인버터는 직렬 연결된 제1 도전형의 제1 트랜지스터와 제2 도전형의 제4 트랜지스터를 포함하고, 상기 전송 게이트는 병렬 연결된 상기 제1 도전형의 제2 트랜지스터 및 상기 제2 도전형의 제3 트랜지스터를 포함하고, 상기 제2 도전형은 상기 제1 도전형과 상이하고,
    상기 인버터의 입력은 상기 출력단에 연결되고, 상기 인버터의 출력은 상기 전송 게이트의 입력에 연결되고, 상기 전송 게이트의 출력은 상기 제1 노드에 연결되고,
    상기 전송 게이트의 두 개의 제어 단자는 각각 상기 제3 클럭 신호 및 상기 제4 클럭 신호를 수신하는, 회로 유닛.
  8. 제3항, 제4항, 제6항 및 제7항 중 어느 한 항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인, 회로 유닛.
  9. 논리 회로에 있어서,
    신호 입력을 수신하는 입력 스테이지; 및
    제1항 내지 제8항 중 어느 한 항에 따른 회로 유닛을 포함하고,
    상기 제1 노드는 상기 입력 스테이지의 출력에 기초하여 신호를 수신하는, 논리 회로.
  10. 제9항에 있어서,
    상기 입력 스테이지 및 상기 회로 유닛 사이에 설치되는 중간 스테이지를 더 포함하고, 상기 중간 스테이지는 상기 입력 스테이지의 출력을 입력으로 수신하고, 상기 제1 노드에 출력을 제공하는, 논리 회로.
  11. 제10항에 있어서,
    상기 입력 스테이지는:
    상기 신호 입력, 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 상기 중간 스테이지로 출력을 제공하는 3상태 논리를 포함하고, 상기 3상태 논리는 상기 수신된 신호 입력, 상기 제1 클럭 신호 및 제2 클럭 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타내는, 논리 회로.
  12. 제10항 또는 제11항에 있어서, 상기 중간 스테이지는 3상태 논리이고, 상기 3상태 논리는 상기 입력 스테이지의 출력, 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 상기 입력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타내는, 논리 회로.
  13. 제12항에 있어서,
    상기 3상태 논리는 인버터 및 전송 게이트를 포함하고, 상기 인버터는 상기 입력 스테이지의 출력을 입력으로 수신하며, 상기 인버터의 출력은 상기 전송 게이트의 일 단에 연결되고, 상기 전송 게이트의 다른 일 단은 상기 제1 노드에 연결되며, 상기 전송 게이트의 제어 단자는 각각 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하는, 논리 회로.
  14. 제12항에 있어서,
    상기 3상태 논리는 3상태 게이트를 포함하며, 상기 3상태 게이트는:
    순차적으로 직렬 연결된 제11 트랜지스터 내지 제14 트랜지스터를 포함하고,
    상기 제11 트랜지스터 및 제12 트랜지스터는 제1 도전형의 트랜지스터이고, 제13 트랜지스터 및 상기 제14 트랜지스터는 제2 도전형의 트랜지스터이며,
    상기 제11 트랜지스터 및 상기 제12 트랜지스터 중 하나의 제어 단자는 상기 입력 스테이지의 출력에 연결되고, 상기 제11 트랜지스터 및 상기 제12 트랜지스터 중 다른 하나의 제어 단자는 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 하나에 연결되며,
    상기 제13 트랜지스터 및 상기 제14 트랜지스터 중 하나의 제어 단자는 상기 입력 스테이지의 출력에 연결되고, 상기 제13 및 제14 트랜지스터 중 다른 하나의 제어 단자는 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 다른 하나에 연결되며,
    상기 제12 트랜지스터 및 상기 제13 트랜지스터를 서로 연결하는 노드는 상기 제1 노드에 연결되는, 논리 회로.
  15. 제9항에 있어서,
    상기 입력 스테이지는 3상태 논리를 포함하고, 상기 3상태 논리는 상기 신호 입력, 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 상기 제1 노드에 출력을 제공하고,
    상기 3상태 논리는 상기 입력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타내고,
    상기 논리 회로는 정 위상 래치인, 논리 회로.
  16. 제9항에 있어서,
    상기 입력 스테이지는 전송 게이트를 포함하고, 상기 전송 게이트의 일 단은 상기 신호 입력을 수신하고, 다른 일 단은 상기 제1 노드에 연결되고, 상기 전송 게이트의 제어 단자는 각각 제1 클럭 신호 및 제2 클럭 신호를 수신하며,
    상기 논리 회로는 역 위상 래치인, 논리 회로.
  17. 제12항에 있어서,
    상기 입력 스테이지는 상기 3상태 논리를 포함하고, 상기 논리 회로는 역 위상 플립-플롭인, 논리 회로.
  18. 제10항에 있어서,
    상기 중간 스테이지는 3상태 논리이고, 상기 3상태 논리는 상기 입력 스테이지의 출력, 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 상기 수신된 상기 입력 스테이지의 출력, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고저항 상태를 나타내고,
    상기 입력 스테이지는 전송 게이트를 포함하고, 상기 전송 게이트의 일 단은 상기 신호 입력을 수신하고, 다른 일 단은 제1 노드 A에 연결되고, 상기 전송 게이트의 제어 단자는 각각 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 수신하고,
    상기 논리 회로는 정 위상 플립-플롭인, 논리 회로.
  19. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 논리 회로에서 트랜지스터들의 임계 값은 기본적으로 동일한,논리 회로.
  20. 제1항 내지 제8항 중 어느 한 항에 따른 회로 유닛을 포함하는, 프로세서.
  21. 제9항 내지 제19항 중 어느 한 항에 따른 논리 회로를 포함하는, 프로세서.
  22. 제20항 내지 제21항 중 어느 한 항에 따른 프로세서를 포함하는 계산 장치.
  23. 제22항에 있어서, 상기 계산 장치는 디지털 화폐에 사용되는 것인, 계산 장치.
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