CN114567296B - 电路单元、逻辑电路、处理器和计算装置 - Google Patents

电路单元、逻辑电路、处理器和计算装置 Download PDF

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Abstract

本公开涉及电路单元、逻辑电路、处理器和计算装置。提供了一种电路单元，其包括：输出端（OUT）；输出级（105），用于提供输出信号到所述输出端；第一节点（A），所述输出级的输入连接到所述第一节点；以及反馈级（107），接收所述输出端处的输出信号，并有选择地提供反馈到所述节点。还提供了一种逻辑电路，包括：输入级，接收信号输入；以及所述电路单元。其中所述第一节点接收基于所述输入级的输出的信号。

Description

电路单元、逻辑电路、处理器和计算装置
技术领域
本公开涉及电路单元、逻辑电路、处理器和计算装置。
背景技术
近年来，数字货币受到越来越多的关注。在相关领域中，需要改进用于数字货币的芯片处理器和计算装置。
触发器、锁存器在芯片中应用广泛，可用作数字信号的寄存、移位寄存、分频和波形发生器等等。动态触发器和锁存器由于减少了用于保持工作状态的反馈电路，电路结构会大幅度简化，这样既减小了芯片面积，又能降低功耗，在芯片中，特别是高性能计算芯片中得以大量使用。由于动态触发器和锁存器中存在部分时间内悬空的节点，这时该节点处的寄生电容需要保持住正确的电压状态。为了避免器件漏电影响该节点的电压，因此动态触发器和锁存器通常会有最低工作频率的限制。当芯片有动态调整工作频率的应用时，例如高性能模式下，芯片以最高工作频率工作。在节能模式或特殊模式下，可能需要尽可能的降低工作频率以获得最优的功耗。然而，现有技术的动态触发器和锁存器很难在高频或低频模式下都满足应用。
另一方面，为了减轻或避免器件漏电影响该节点的电压，与该节点连接的电路器件需要使用低漏电器件。低漏电器件通常是高阈值器件，速度比低阈值器件慢，这也就会影响触发器、锁存器的速度。
为了解决以上的一个或多个问题，本发明提出一种电路单元、逻辑电路、处理器和计算装置。
发明内容
根据本公开一个方面，提供了一种电路单元，包括：输出端（OUT）；输出级（105），用于提供输出信号到所述输出端；第一节点（A），所述输出级的输入连接到所述第一节点；以及反馈级（107），接收所述输出端处的输出信号，并有选择地提供反馈到所述节点。
在一些实施例中，所述反馈级还接收第一时钟信号和第二时钟信号以及使能信号，第一时钟信号为第二时钟信号的反，其中，所述反馈级具有逻辑高状态、逻辑低状态和高阻状态，其中，所述使能信号被设置为：在其有效时，所述反馈级能够基于所述第一时钟信号和第二时钟信号以及所述输出信号提供反馈；而在其无效时，所述反馈级呈现高阻态从而不提供反馈，其中，所述输出级的输出与所述输出级的输入反相。
在一些实施例中，所述反馈级包括三态门，所述三态门包括：顺序串联的第一至第六晶体管，所述第一、第二和第三晶体管是第一导电类型的晶体管，第四、第五和第六晶体管是第二导电类型的晶体管，所述第二导电类型不同于第一导电类型，在所述第一至第三晶体管中，其中一个晶体管的控制端子连接到所述输出端，其中不同的一个晶体管的控制端子连接到第一时钟信号和第二时钟信号中的一个，其中不同的另一个晶体管的控制端子连接到所述使能信号和所述使能信号的反中的一个，在所述第四至第六晶体管中，其中一个晶体管的控制端子连接到所述输出端，其中不同的一个晶体管的控制端子连接到第一时钟信号和第二时钟信号中的另一个，其中不同的另一个晶体管的控制端子连接到所述使能信号和所述使能信号的反中的另一个，所述第三和第四晶体管彼此相连接的第二节点连接到所述第一节点。
在一些实施例中，所述反馈级包括串联连接的三态门和传输门，所述三态门的输入连接到所述输出端，所述三态门的输出连接到所述传输门的输入，所述传输门的输出连接到所述第一节点，所述传输门的两个控制端子分别接收第一时钟信号和第二时钟信号，所述三态门包括：顺序串联的第七至第十晶体管，所述第七和第八晶体管是第一导电类型的晶体管，第九和第十晶体管是第二导电类型的晶体管，所述第七和第八晶体管中的一个的控制端子连接到所述输出端，所述第七和第八晶体管中的另一个的控制端子连接到所述使能信号和所述使能信号的反中的一个，所述第九和第十晶体管中的一个的控制端子连接到所述输出端，所述第九和第十晶体管中的另一个的控制端子连接到所述使能信号和所述使能信号的反中的另一个，所述第八和第九晶体管彼此相连接的节点连接到所述传输门的输入。
在一些实施例中，所述反馈级还接收第三时钟信号（CLKP’）和第四时钟信号（CLKN’），第三时钟信号为第四时钟信号的反，其中所述第三时钟信号和第四时钟信号分别为从外部提供的时钟信号（CK）与使能信号（EN）的逻辑组合；其中，所述反馈级具有逻辑高状态、逻辑低状态和高阻状态。其中，所述第三时钟信号和第四时钟信号被配置为：当所述使能信号有效时，使得所述反馈级能够基于所述时钟信号和所述时钟信号的反以及所述输出信号提供反馈；而当所述使能信号无效时，使得所述反馈级呈现高阻态从而不提供反馈，其中，所述输出级的输出与所述输出级的输入反相。
在一些实施例中，所述反馈级包括：三态门，所述三态门包括：顺序串联的第一至第四晶体管，所述第一和第二晶体管是第一导电类型的晶体管，第三和第四晶体管是第二导电类型的晶体管，所述第二导电类型不同于第一导电类型，所述第一和第二晶体管中的一个的控制端子连接到所述输出端，所述第一和第二晶体管中的另一个的控制端子连接到所述第三时钟信号，所述第三和第四晶体管中的一个的控制端子连接到所述输出端，所述第三和第四晶体管中的另一个的控制端子连接到第四时钟信号，所述第二和第三晶体管彼此相连接的节点连接到所述中间节点。
在一些实施例中，所述反馈级包括串联连接的反相器和传输门，所述反相器包括串联连接的第一导电类型的第一晶体管和第二导电类型的第四晶体管，所述传输门包括并联连接的第一导电类型的第二晶体管和第二导电类型的第三晶体管，所述第二导电类型不同于第一导电类型，所述反相器的输入连接到所述输出端，所述反相器的输出连接到所述传输门的输入，所述传输门的输出连接到所述中间节点，所述传输门的两个控制端子分别接收所述第三时钟信号和第四时钟信号。
在一些实施例中，所述第一导电类型是P型，所述第二导电类型是N型。
根据本公开一个方面，还提供了一种逻辑电路，包括：输入级，接收信号输入；以及如任意实施例所述的电路单元，其中所述第一节点接收基于所述输入级的输出的信号。
在一些实施例中，所述逻辑电路还包括：中间级，设置在输入级和所述电路单元之间，所述中间级接收所述输入级的输出作为输入，并提供输出到所述第一节点。
在一些实施例中，所述输入级包括下列中的一个：反相器，所述反相器接收所述触发器输入，并提供输出到所述中间级；以及三态逻辑，所述三态逻辑接收所述信号输入以及所述第一和第二时钟信号，并提供输出到所述中间级，所述三态逻辑根据所述输入和所述第一和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态。
在一些实施例中，所述中间级是三态逻辑，所述三态逻辑接收所述输入级的输出以及所述第一和第二时钟信号，所述三态逻辑根据所述输入和所述第一和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态。
在一些实施例中，所述三态逻辑包括反相器和传输门，所述反相器接收所述输入级的输出作为输入，所述反相器的输出连接到所述传输门的一端，所述传输门的另一端连接到所述第一节点，所述传输门的控制端分别接收所述第一和第二时钟信号。
在一些实施例中，所述三态逻辑包括三态门，所述三态门包括：顺序串联的第十一至第十四晶体管，所述第十一和第十二晶体管是第一导电类型的晶体管，第十三和第十四晶体管是第二导电类型的晶体管，所述第十一和第十二晶体管中的一个的控制端子连接到所述输入级的输出，所述第十一和第十二晶体管中的另一个的控制端子连接到所述第一和第二时钟信号中的一个，所述第十三和第十四晶体管中的一个的控制端子连接到所述输入级的输出，所述第十三和第十四晶体管中的另一个的控制端子连接到所述第一和第二时钟信号中的另一个，所述第十二和第十三晶体管彼此相连接的节点连接到所述第一节点。
在一些实施例中，所述输入级包括三态逻辑，所述三态逻辑接收所述信号输入以及所述第一和第二时钟信号，并提供输出到所述第一节点，所述三态逻辑根据所述输入和所述第一和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态，其中所述逻辑电路是正相锁存器。
在一些实施例中，所述输入级包括传输门，所述传输门的一端接收所述信号输入，另一端连接到所述第一节点，所述传输门的控制端分别接收所述第一和第二时钟信号，其中所述逻辑电路是反相锁存器。
在一些实施例中，所述输入级包括所述三态逻辑，所述逻辑电路是反相触发器。
在一些实施例中，所述中间级是三态逻辑，所述三态逻辑接收所述输入级的输出以及所述第一和第二时钟信号，所述三态逻辑根据所述输入和所述第一和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态，所述输入级包括传输门，所述传输接收的一端接收所述信号输入，另一端连接到第一节点A，所述传输门的控制端分别接收所述第一和第二时钟信号，所述逻辑电路是正相触发器。
在一些实施例中，所述逻辑电路中的晶体管的阈值基本相同。
根据本公开一个方面，提供了一种处理器，其包括如本公开任意实施例所述的电路单元或逻辑电路。
根据本公开一个方面，提供了一种计算装置，包括本公开任意实施例所述的处理器。在一些实施例中，所述计算装置是用于数字货币的计算装置。根据本公开的处理器和计算装置可以用于数字货币的相关计算。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1示出了根据本公开一个实施例的电路单元的示意框图；
图2示出了根据本公开一个实施例的电路单元的示意电路图；
图2A-2G示出了根据本公开多个实施例的电路单元的的示意电路图；
图3示出了根据本公开一个实施例的包括电路单元的触发器的示意电路图；
图4示出了根据本公开一个实施例的触发器的示意时序图；
图5示出了根据本公开一个实施例的反相触发器的示意电路图；
图6A和6B示出了根据本公开实施例的正相锁存器的示意图；
图7示出了根据本公开一个实施例的反相锁存器的示意图；
图8A示出了根据本公开另一实施例的触发器的示意电路图；
图8B示出了根据本公开又一实施例的触发器的示意电路图；
图9示出了根据本公开一个实施例的包括时钟电路和逻辑电路的处理器的示意性框图；
图10示出了根据本公开一个实施例的时钟电路的示意性框图；
图11示出了根据本公开一个实施例的包括时钟电路和多个逻辑电路的处理器的示意性框图；
图12示出了根据本公开另一个实施例的包括时钟电路和多个逻辑电路的处理器的示意性框图；
图13示出了用于根据本公开一个实施例的时钟电路；以及
图14示出了用于根据本公开另一个实施例的时钟电路。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。另外，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
应理解，以下对至少一个示例性实施例的描述仅仅是说明性的，并非是对本公开及其应用或使用的任何限制。还应理解，在此示例性描述的任意实现方式并不必然表示其比其它实现方式优选的或有利的。本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
在本文中，“三态逻辑”意指这样的逻辑电路，其输出根据输入以及控制信号呈现三种状态：逻辑高状态、逻辑低状态和高阻状态。所述控制信号可以是例如时钟信号。
在本文中，“三态门”意指其输出可以实现所述三种状态（逻辑高状态、逻辑低状态和高阻状态）的“最小层级”的逻辑门（或称作逻辑门电路）。这里，“最小层级的逻辑门”意指不能从该逻辑门（三态门）中分离出作为其一部分的独立的逻辑门或逻辑单元。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
图1示出了根据本公开一个实施例的电路单元的示意框图。如图1所示，根据本公开实施例的电路单元100包括输出级105和反馈级（或反馈路径）107。输出级105设置在节点A和输出端OUT之间，用于接收节点A处的信号（例如，电压信号）IN，并提供输出信号到输出端OUT。
反馈级107接收所述输出端处的输出信号，并有选择地（例如，通过开关108）提供反馈到节点A。作为图示，这里反馈级107被示出为包括反馈单元106和开关108。然而应理解，图1所示的框图仅仅是示例性的。包括反馈单元106和开关108的反馈路径107可以由多种不同实现方式实现，来等效该框图所示的部件和功能，可并不限于如图中所示的包括分立的反馈单元106和开关108的实现方式。
在电路单元100的操作中，在时钟周期的一部分，节点A的电位可以是浮动的。在一些实施例中，节点A可为动态触发器或动态锁存器中任意电位悬空的节点。当电路单元需要工作在高速模式下，可以将开关108打开（断开），从而节点A通过输出级105将数据输出到输出端OUT。当电路单元需要工作在节能或其他特殊模式下，可以将开关108闭合（接通），由反馈级（或反馈路径）107将节点A处的信号锁存住，从而使得节点A不会因为漏电而造成数据丢失。从而，电路单元能够工作在较低的工作频率下。
图2示出了根据本公开一个实施例的电路单元的一种具体实现方式的示意电路图。根据该实现方式的电路单元200包括输出级205和反馈级207。
这里，输出级205被实现为反相器，从而其输出Q为输入（即，节点A处的信号）的反。在图2所示的实施例中，输出级205包括彼此串联的CMOS晶体管511和513。晶体管511为PMOS晶体管，晶体管513为NMOS晶体管。晶体管511的控制端子（栅极）连接到节点A，其源极连接到电源电压VDD，其漏极连接到晶体管513的漏极，并连接到输出端Q。晶体管513的栅极连接到节点A，其源极连接到低电位电源电压Vss（例如，地）。
反馈级207被实现为三态逻辑。如图所示，反馈级207还接收第一时钟信号（例如，时钟信号CLKP或CLKN）和第二时钟信号（例如，时钟信号CLKN或CLKP）以及使能信号（EN和/或
Figure 199814DEST_PATH_IMAGE001
）。这里，时钟信号CLKP和CLKN是频率相同但相位相反的一对时钟信号；换而言之，时钟信号CLKP和时钟信号CLKN是彼此的反。而信号
Figure 560389DEST_PATH_IMAGE001
为信号EN的反。
反馈级207作为三态逻辑，具有逻辑高状态、逻辑低状态和高阻状态。使能信号被设置为：在其有效时，所述反馈级能够基于所述第一时钟信号和第二时钟信号以及所述输出信号提供反馈；而在其无效时，所述反馈级呈现高阻态从而不提供反馈。
在图2所示的实施例中，反馈级207被实现为三态门。三态门207包括：顺序串联的第一至第六晶体管521、523、525和522、524、526。这里，第一、第二和第三晶体管521、523、525是第一导电类型（例如，P型）的晶体管，而第四、第五和第六晶体管522、524、526是具有不同导电类型的第二导电类型（例如，N型）的晶体管。
在第一至第三晶体管521、523、525中，其中一个晶体管（这里，晶体管521）的控制端子（这里，栅极）连接到所述输出端Q；其中不同的一个晶体管（这里，晶体管523）的控制端子（栅极）连接到第一时钟信号和第二时钟信号中的一个（这里，CLKP）；其中不同的另一个晶体管（这里，晶体管525）的控制端子（栅极）连接到所述使能信号和所述使能信号的反中的一个（这里，
Figure 259092DEST_PATH_IMAGE001
）。
在所述第四至第六晶体管522、524、526中，其中一个晶体管（这里，晶体管526）的控制端子（栅极）连接到所述输出端Q；其中不同的一个晶体管（这里，晶体管524）的控制端子（栅极）连接到第一时钟信号和第二时钟信号中的另一个（这里，CLKN）；其中不同的另一个晶体管（这里，晶体管522）的控制端子（栅极）连接到所述使能信号和所述使能信号的反中的另一个（这里，EN）。
晶体管521的一端（这里，源极）连接到电源电压VDD。PMOS晶体管525的漏极和NMOS晶体管522的漏极彼此相连接（节点F），并连接到节点A。晶体管526的另一端（这里，源极）连接到低电位Vss。
应理解，尽管在图2所示的实施例中，反馈级207被实现为三态门，然而在其他实施例中可以以多种其它方式来实现反馈级207。
图2A-2G示出了根据本公开多个实施例的电路单元的的示意电路图。图2A-2G所示的实施例的电路单元200A-200G的结构与图2所示的电路单元200的结构基本相同，区别仅在于各晶体管的控制端子所连接的信号的不同。
在图2A所示的电路单元200A中，晶体管521的控制端子（栅极）连接到输出端Q，晶体管523的控制端子（栅极）连接到使能信号的反
Figure 691211DEST_PATH_IMAGE001
，而晶体管525的控制端子（栅极）连接到时钟信号CLKP。晶体管526的控制端子（栅极）连接到输出端Q，晶体管524的控制端子（栅极）连接到使能信号EN，而晶体管522的控制端子（栅极）连接到时钟信号CLKN。
在图2B所示的电路单元200B中，晶体管521的控制端子（栅极）连接到使能信号的反
Figure 394855DEST_PATH_IMAGE001
，晶体管523的控制端子（栅极）连接到输出端Q，而晶体管525的控制端子（栅极）连接到时钟信号CLKP。晶体管526的控制端子（栅极）连接到使能信号EN，晶体管524的控制端子（栅极）连接到输出端Q，而晶体管522的控制端子（栅极）连接到时钟信号CLKN。
在图2C所示的电路单元200C中，晶体管521的控制端子（栅极）连接到时钟信号CLKP，晶体管523的控制端子（栅极）连接到输出端Q，而晶体管525的控制端子（栅极）连接到使能信号的反
Figure 254227DEST_PATH_IMAGE001
。晶体管526的控制端子（栅极）连接到时钟信号CLKN，晶体管524的控制端子（栅极）连接到输出端Q，而晶体管522的控制端子（栅极）连接到使能信号EN。
在图2D所示的电路单元200D中，晶体管521的控制端子（栅极）连接到使能信号的反
Figure 174647DEST_PATH_IMAGE001
，晶体管523的控制端子（栅极）连接到时钟信号CLKP，而晶体管525的控制端子（栅极）连接到输出端Q。晶体管526的控制端子（栅极）连接到使能信号EN，晶体管524的控制端子（栅极）连接到时钟信号CLKN，而晶体管522的控制端子（栅极）连接到输出端Q。
在图2E所示的电路单元200E中，晶体管521的控制端子（栅极）连接到时钟信号CLKP，晶体管523的控制端子（栅极）连接到使能信号的反
Figure 410457DEST_PATH_IMAGE001
，而晶体管525的控制端子（栅极）连接到输出端Q。晶体管526的控制端子（栅极）连接到时钟信号CLKN，晶体管524的控制端子（栅极）连接到使能信号EN，而晶体管522的控制端子（栅极）连接到输出端Q。
在图2F所示的电路单元200F中，反馈级207被实现为包括串联连接的三态门2071和传输门2073。三态门2071的输入连接到输出端Q，三态门2071的输出连接到传输门2073的输入，传输门2073的输出连接到节点A。
这里，三态门2071包括顺序串联的第五至第八晶体管521、523、524和526。所述第五和第六晶体管521和523是第一导电类型的晶体管（这里，作为示例，PMOS晶体管），第七和第八晶体管524和526是第二导电类型的晶体管（（这里，作为示例，NMOS晶体管）。第五和第六晶体管521和523中的一个的控制端子连接到输出端Q，所述第五和第六晶体管521和523中的另一个的控制端子连接到所述使能信号和所述使能信号的反中的一个。在图2F所示的示例中，晶体管521的控制端子连接到输出端Q，而晶体管523的控制端子连接到使能信号的反
Figure 421138DEST_PATH_IMAGE001
。类似地，第七和第八晶体管524和526中的一个的控制端子连接到输出端Q，而第七和第八晶体管524和526中的另一个的控制端子连接到所述使能信号和所述使能信号的反中的另一个。在图2F所示的示例中，晶体管524的控制端子连接到使能信号EN，而晶体管526的控制端子连接到输出端Q。而第六和第七晶体管523和524彼此相连接的节点连接到传输门2073的输入。
传输门2073包括两个CMOS晶体管，作为示例，其被标示以525和522。晶体管525和522的两个控制端子分别接收第一时钟信号和第二时钟信号中的一个。这里，晶体管525的栅极接收时钟信号CLKP，而晶体管522的栅极接收时钟信号CLKN。
图2G所示的电路单元200G与图2F所示的电路单元200F的区别仅在于三态门2071中晶体管的栅极所连接信号的不同。在图2G所示的示例中，晶体管521的控制端子连接到使能信号的反
Figure 202143DEST_PATH_IMAGE001
，而晶体管523的控制端子连接到输出端Q，晶体管524的控制端子连接到输出端Q，晶体管526的控制端子连接到使能信号EN。
图3示出了根据本公开一个实施例的包括电路单元的触发器的示意电路图。图3所示的逻辑电路300为一种触发器。如图3所示，根据本实施例的触发器300可以包括根据前述任意实施例的电路单元（这里，以图2所示的电路单元200为例进行说明），以及输入级301和中间级303。如前所示的，电路单元200包括输出级205、节点A、以及反馈级207。
输入级301接收输入D，并提供输出到中间级303的输入。这里，输入级301被实现为包括CMOS晶体管531和533的传输门。PMOS晶体管和NMOS晶体管分别接收第一时钟信号和第二时钟信号中的一个，这里，PMOS晶体管和NMOS晶体管分别接收时钟信号CLKP和CLKN。
中间级303连接在电路单元200和输入级301之间，其接收输入级301的输出作为输入，并提供输出到节点A。中间级303还接收时钟信号CLKP和CLKN。优选地，中间级303被实现为三态逻辑，其根据输入D（经传输门301传送）以及第一时钟信号（CLKP或CLKN）和第二时钟信号（CLKN或CLKP）呈现逻辑高状态、逻辑低状态和高阻状态。
在一个优选实施例中，如图3中所示，中间级303被实现为包括四个晶体管的CMOS三态门。该CMOS三态门包括：顺序串联的晶体管541、543、545和547，其中晶体管541和543是PMOS晶体管，晶体管545和547是NMOS晶体管。
晶体管541和543彼此串联，晶体管543的一端（这里，源极）与晶体管541的一端（这里，漏极）相连。晶体管541和543中的一个的控制端子（栅极）连接到输入级301的输出，晶体管541和543中的另一个的控制端子（栅极）连接到时钟信号中的一个（这里，时钟信号CLKN）。优选地，如图3所示，晶体管541的栅极连接到输入级301的输出，晶体管543的栅极连接到时钟信号CLKN。晶体管541的一端（这里，源极）连接到电源电压VDD。
PMOS晶体管543的漏极和NMOS晶体管545的漏极彼此相连接，并连接到节点A。晶体管545和547彼此串联。晶体管545的一端（这里，源极）与晶体管547的一端（这里，漏极）相连。晶体管545和547中的一个的控制端子（栅极）连接到输入级301的输出，而晶体管545和547中的另一个的控制端子（栅极）连接到时钟信号中的另一个（这里，时钟信号CLKP）。优选地，如图3所示，晶体管547的栅极连接到输入级301的输出，晶体管545的栅极连接到时钟信号CLKP。晶体管547的另一端（这里，源极）连接到低电位Vss。
本领域技术人员将容易理解，用于实现中间级303的三态逻辑的实现方式有很多种，而并不限于图3所示的方式。例如，所述三态逻辑还可以被实现为包括反相器和传输门。另外，在其他实施例中，晶体管541和543的栅极接收的信号可以交换，对应地，晶体管545和547的栅极接收的信号也交换。也即，可以配置为晶体管541和547的栅极分别连接到时钟信号CLKN和CLKP，晶体管543和545的栅极连接到输入级301的输出。
输出级205接收节点A处的信号（例如，电压）作为输入，并且其输出作为输出Q。在本实施例中，输出Q与输入D同相，因此逻辑电路300为一种正相触发器。
反馈级207可接收输出端Q作为输入，并提供反馈到节点A。在使能信号EN有效时，例如，信号EN为逻辑高，而信号
Figure 360592DEST_PATH_IMAGE001
为逻辑低，则NMOS晶体管522和PMOS晶体管525能够导通。这相当于图1所示的开关108被闭合（导通）。此时，反馈级207能够基于第一时钟信号和第二时钟信号以及输出信号Q提供反馈。另一方面，在使能信号EN无效时，例如，信号EN为逻辑低（0），而信号
Figure 383781DEST_PATH_IMAGE001
为逻辑高（1），则NMOS晶体管522和PMOS晶体管525截止（关断）。这相当于图1所示的开关108被打开（断开）。此时，反馈级207呈现高阻态从而不提供反馈到节点A。
根据本公开的实施例，当EN=0（逻辑低）时，传输门301和三态门303以及输出驱动205组成动态D触发器。此时，反馈级不参与电路（这里，动态D触发器）工作，整体电路可工作在高性能模式下。当CKLP=0，CKLN=1（逻辑高）时，三态门303关断，此时A即为内部电位悬空的节点，利用A处的寄生电容存储信号电压。
而当EN=1时，反馈级有效。此时，当CKLP=0，CKLN=1时，A节点信号可通过反馈级锁存，不存在最低工作频率的问题，从而电路可工作在低频节能模式下。
根据本公开的实施例，可以解决现有技术中的诸如触发器等的最低工作频率限制的问题，并且可以使得在高性能模式下，电路仍以动态D触发器的形式工作。而在节能模式或其他特殊模式下，电路能以任意低频工作。
图4示出了根据本公开实施例的触发器的信号的示意时序图。下面结合图3和图4进行说明。时钟信号CLKN和CLKP可以得自例如系统时钟，例如，在不考虑延时的情况下，时钟信号CLKP和时钟信号CLKN是彼此反相的，其中的一个可以与时钟信号CK基本一致。例如，这里，时钟信号CLKP与时钟信号CK基本一致，时钟信号CLKN是时钟信号CLKP（或者时钟信号CK）的反。
在时钟信号的边沿（这里，CLKP的上升沿），触发器被触发，从而输出Q根据输入D的变化而变化。在时钟信号CLKP的上升沿之前，输入D需要维持一定的建立时间，而在时钟信号CLKP的上升沿之后，输入D需要维持一定的保持时间。
图5示出了根据本公开一个实施例的反相触发器的示意电路图。图5所示的触发器500与图3所示的触发器的区别仅在于输入级的不同。图3的触发器300的输入级301被实现为传输门，而图5的触发器500的输入级501被实现为三态逻辑。
输入级501被实现为包括四个晶体管的CMOS三态门。该CMOS三态门包括：顺序串联的晶体管551、553、555和557，其中晶体管551和553是PMOS晶体管，晶体管555和557是NMOS晶体管。
晶体管551和553彼此串联，晶体管553的一端（这里，源极）与晶体管551的一端（这里，漏极）相连。晶体管551和553中的一个的控制端子（栅极）连接到输入D，晶体管551和553中的另一个的控制端子（栅极）连接到时钟信号中的一个（这里，时钟信号CLKP）。优选地，如图5所示，晶体管551的栅极连接到输入D，晶体管553的栅极连接到时钟信号CLKP。晶体管551的一端（这里，源极）连接到电源电压VDD。
PMOS晶体管553的漏极和NMOS晶体管555的漏极彼此相连接，并连接到中间级303。晶体管555和557彼此串联。晶体管555的一端（这里，源极）与晶体管557的一端（这里，漏极）相连。晶体管555和557中的一个的控制端子（栅极）连接到输入D，而晶体管555和557中的另一个的控制端子（栅极）连接到时钟信号中的另一个（这里，时钟信号CLKN）。优选地，如图5所示，晶体管557的栅极连接到输入D，晶体管555的栅极连接到时钟信号CLKN。晶体管557的另一端（这里，源极）连接到低电位Vss。
图5所示的逻辑电路构成反相触发器，即，其输出与对应的输入D是反相的。故而，这里以QN来表示触发器的输出。
图6A和6B示出了根据本公开实施例的正相锁存器的示意图。根据图6A所示实施例的逻辑电路600A构成正相锁存器。如图6A所示，逻辑电路600A包括根据本公开任意实施例的电路单元，这里以电路单元200作为示例。逻辑电路600A还包括输入级601。如图所示，这里，输入级601被实现为三态逻辑。在一个实施例中，如图6A所示，该三态逻辑被实现为三态门，其包括彼此串联的CMOS晶体管641、643、645和647。晶体管641和643中的一个（这里，晶体管641）的控制端子（栅极）连接到输入D，晶体管641和643中的另一个的控制端子（栅极）连接到时钟信号中的一个（这里，时钟信号CLKN）。晶体管645和647中的一个（这里，晶体管647）的控制端子（栅极）连接到输入D，而晶体管645和647中的另一个的控制端子（栅极）连接到时钟信号中的另一个（这里，时钟信号CLKP）。
图6B所示的逻辑电路600B与图6A所示的逻辑电路600A基本相同，区别仅在于输入级601的三态逻辑被实现为串联的反相器和传输门。CMOS晶体管641和647形成反相器，其接收输入D，并提供反相输出到传输门。CMOS晶体管643和645形成该传输门，两者的控制端子分别连接到彼此相反的时钟信号CLKN和CLKP。该传输门根据时钟信号CLKN和CLKP的控制提供信号到电路单元200的节点A。
需要说明的是，本领域技术人员将容易理解，前面就图3和图5所描述的三态门303、501等也可以类似地实现为串联的反相器和传输门。因此，这里将不再进行详细说明。
图7示出了根据本公开一个实施例的反相锁存器的示意图。根据图7所示实施例的逻辑电路700构成反相锁存器。如图7所示，逻辑电路700包括根据本公开任意实施例的电路单元，这里以电路单元200作为示例。逻辑电路700还包括输入级701。如图所示，这里，输入级701被实现为传输门。如图7中所示，CMOS晶体管731和733形成该传输门，两者的控制端子分别连接到彼此相反的时钟信号CLKP和CLKN。该传输门根据时钟信号CLKN和CLKP的控制来将输入D提供到电路单元200的节点A。
图8A示出了根据本公开另一实施例的触发器的示意电路图。图8A所示的逻辑电路800与图5所示的逻辑电路500类似，区别仅在于两者电路单元200’和电路单元200的反馈级的不同。
在图8A所示的实施例中，电路单元200’包括输出级205和反馈级807。输出级205可以与结合图2和图5等描述的输出级205一致。这里，输出级205被实现为反相器，其接收节点A处的信号作为输入，并提供输出到输出端QN。输出级205包括彼此串联的CMOS晶体管511和513。晶体管511为PMOS晶体管，晶体管513为NMOS晶体管。晶体管511的控制端子（栅极）连接到节点A，其源极连接到电源电压VDD，其漏极连接到晶体管513的漏极，并连接到输出端QN。晶体管513的栅极连接到节点A，其源极连接到低电位电源电压Vss（例如，地）。
不同之处在于，这里，反馈级807被实现为通过另外提供的时钟CLKP’和CLKN’控制的三态逻辑。这里，时钟信号CLKP’和时钟信号CLKN‘是彼此的反。这里，不同于前述的时钟信号CLKP和时钟信号CLKN，代之以，时钟信号CLKP’和时钟信号CLKN’被设置为时钟信号（例如系统时钟或参考时钟CK）与使能信号EN的逻辑组合，从而使得可以通过时钟信号CLKP’和时钟信号CLKN’同时实现时钟的功能以及前述实施例中的使能信号EN/
Figure 124335DEST_PATH_IMAGE001
的功能。
反馈级807作为三态逻辑，具有逻辑高状态、逻辑低状态和高阻状态。在图8A所示的实施例中，反馈级807被实现为三态门。三态门807包括：顺序串联的晶体管821、823和824、826。晶体管821、823是第一导电类型（例如，P型）的晶体管，而824、826是具有不同导电类型的第二导电类型（例如，N型）的晶体管。
晶体管821和823彼此串联，晶体管823的一端（这里，源极）与晶体管821的一端（这里，漏极）相连。晶体管821和823中的一个的控制端子（栅极）连接到输出端QN，晶体管821和823中的另一个的控制端子（栅极）连接到时钟信号中的一个（这里，时钟信号CLKP’）。这里，时钟信号CLKP’可以被配置为时钟信号CK和使能信号EN的逻辑“与”的结果，也即 CKLP’=CK& EN。优选地，如图8A所示，晶体管821的栅极连接到输出端QN，晶体管823的栅极连接到时钟信号CLKP’。晶体管821的一端（这里，源极）连接到电源电压VDD。
PMOS晶体管823的漏极和NMOS晶体管824的漏极彼此相连接，并连接到节点A。晶体管824和826彼此串联。晶体管824的一端（这里，源极）与晶体管826的一端（这里，漏极）相连。晶体管824和826中的一个的控制端子（栅极）连接到输出端QN，而晶体管824和826中的另一个的控制端子（栅极）连接到时钟信号中的另一个（这里，时钟信号CLKN’）。这里，时钟信号CLKN’可以被配置为时钟信号CK和使能信号EN的组合逻辑的结果，例如，可以设置为：CKLN’=
Figure 325509DEST_PATH_IMAGE002
。优选地，如图8A所示，晶体管826的栅极连接到输出端QN，晶体管824的栅极连接到时钟信号CLKN’。晶体管826的另一端（这里，源极）连接到低电位Vss。
这里，在时钟信号CLKP’为高时，时钟信号CLKN’为低，晶体管823和824关断，从而三态门807呈现高阻态，从而不提供反馈到节点A。而在时钟信号CLKP为低时，时钟信号CLKN’为高，晶体管823和824能够导通，从而三态门807根据输出QN提供反馈到节点A，从而维持（或锁存）节点A处的信号。
在此，还应当理解，上述时钟信号CLKP’和时钟信号CLKN’的组合逻辑仅仅是示例性的而非限制性的。本领域技术人员可以根据本公开的教导的原理，根据需要显而易见地选择任何其他适合的组合逻辑。
图8B示出了根据本公开另一实施例的触发器的示意电路图。图8B所示的逻辑电路800B与图8A所示的逻辑电路800类似，区别仅在于两者的电路单元200’’和电路单元200’的反馈级的不同。在图8A所示的实施例中，反馈级807被实现为三态门；而在图8B所示的实施例中，反馈级817被实现为串联连接的反相器和传输门的组合。
如图8B所示， CMOS晶体管821和824构成反相器，CMOS晶体管823和826构成传输门。反相器的输入连接到输出端（QN），反相器的输出连接到传输门的输入（节点G）。传输门的输出连接到中间节点（节点A）。传输门的两个控制端子（也即，CMOS晶体管823和826的栅极）分别接收时钟信号CLKP’和时钟信号CLKN’。这里，作为示例，P型晶体管823的栅极接收时钟信号CLKP’，N型晶体管826的栅极接收时钟信号CLKN’。
图8B所示的逻辑电路800B的操作与图8A所示的逻辑电路800的操作基本一致，上面就图8A所描述的内容可以同样地或者适应性地适用于图8B的实施例，因此这里不再重复说明。此外，同样地，在图8B所示的实施例，可以利用节点G作为一个输出，来输出触发器输出QN的反Q。
本领域技术人员还将理解，尽管电路单元中的晶体管器件被设计为具有基于相同的阈值，然而工艺制备过程中的变差可能导致实际制备的器件的阈值有一定的偏差。一般地，在本文中，基本相同的阈值可以表示在设计阈值或目标阈值的±20%的范围内，更优选在±15%的范围内，更优选在±10%的范围内，更优选在±5%的范围内。
根据本公开实施例的电路单元，可以解决现有技术中的诸如触发器等电路的最低工作频率限制的问题，并且可以使得在高性能模式下，电路仍可以正常工作。而在节能模式或其他特殊模式下，电路能以任意低频工作。
此外，根据本公开实施例的电路单元，由于可以有效保持浮动节点的电位，从而即使在以较低的频率工作时，也不会导致误动作。根据本公开实施例的电路单元也可以以较高的频率工作，从而为处理器设计提供了灵活性，降低了功耗。
还应理解的是，尽管在上面的示例中以上升沿或高电平有效的实施例进行了说明，然而在本公开其他的实施例中，也可以采用下降沿或低电平有效的方式来实现。在这种情况下，时钟信号CLKN和CLKP的波形将被反转。
根据本公开，还提供了一种处理器。图9示出了根据本公开一个实施例的包括时钟电路和电路单元的处理器的示意性框图。如图9所示，处理器900包括至少一个电路901。该电路901可以是根据本公开任意实施例的电路单元或逻辑电路。处理器900还可以包括时钟电路903，用于提供所需的时钟信号到每一个电路单元。如图9所示，时钟电路903接收时钟信号CK（其可以是系统时钟或者从外部接收的时钟信号），并输出不同时钟信号，例如，CLKN和CLKP。在本实施例中，电路901还接收使能信号EN。在其他实施例中，可以通过时钟电路903来接收使能信号EN，并基于接收的时钟CK（例如，系统时钟）和使能信号EN来提供相应的作为时钟信号CK和使能信号EN的组合的时钟信号（例如， 时钟信号CLKN’和CLKP’）。
图10示出了根据本公开一个实施例的时钟电路的示意性框图。时钟电路1000包括串联的第一反相器1001和第二反相器1003。第一反相器1001接收时钟信号（例如，系统时钟）CK，并输出第一时钟信号（例如，时钟信号CLKN或CLKP），第二反相器接收第一时钟信号，并输出第二时钟信号（例如，时钟信号CLKP或CLKN）。如此，第一时钟信号和第二时钟信号彼此反相。第一时钟信号和第二时钟信号可以被提供到多个电路单元中的一个或多个。
图11示出了根据本公开一个实施例的包括时钟电路和多个电路单元的处理器的示意性框图。如图11所示，处理器1100包括多个电路单元1101以及为所述多个电路单元1101提供时钟信号的时钟电路1102。该电路1101可以是根据本公开任意实施例的电路单元或逻辑电路。时钟电路1102接收时钟CK，并输出时钟信号CLKN和CLKP到每一个电路单元1101。时钟电路1102可以是例如图9所示的时钟电路。每一个电路单元1101还接收使能信号EN。
图12示出了根据本公开另一个实施例的包括时钟电路和多个逻辑电路的处理器的示意性框图。如图12所示，处理器1200包括多个电路单元1201以及为所述多个电路单元1201提供时钟信号的时钟电路1202。该电路单元1201可以是根据本公开任意实施例的电路单元或逻辑电路。不同于图11所示的实施例，这里时钟电路1202接收时钟CK和使能信号EN，并输出时钟信号CLKN’和CLKP’到每一个电路单元1201。如上面结合图8A所描述的，作为示例，时钟信号CLKN’和CLKP’可以被配置为如下的逻辑结果：CLKN’=
Figure 214662DEST_PATH_IMAGE003
, CLKP’=CK &EN。但应理解，该配置仅仅是示例性的，本领域技术人员根据本公开的原理可以容易地根据需要来设置。
根据该实施例，可以将时钟控制逻辑和时钟驱动共享，用一组带控制逻辑的时钟驱动同时给多个并联的电路单元或逻辑电路（例如，在此公开的触发器或者锁存器等）提供时钟信号CLKP’和CLKN’。这样可以减少时钟缓冲器和控制逻辑的数量，从而进一步减少芯片面积，降低功耗。
图13示出了用于根据本公开一个实施例的时钟逻辑电路，其作为可用于实现上述的时钟信号CLKP’和CLKN’的逻辑实现方案的示例。该时钟逻辑电路包括级联的与非门1301、非门1303和非门1305。
图14示出了用于根据本公开另一个实施例的时钟逻辑电路，其作为可用于实现上述的时钟信号CLKP’和CLKN’的逻辑实现方案的另一示例。该时钟逻辑电路包括级联的或非门1405、非门1407和非门1409。或非门1405分别接收时钟信号CK的反（经非门1403）和使能信号EN的反（经非门1401）。
本领域技术人员将理解，用于实现时钟信号CLKP’和CLKN’的逻辑电路可以是多样的，此处不逐一罗列。本领域技术人员可以根据本公开的教导，设置各种各样的逻辑电路来基于时钟信号（例如但不限于CK）和控制信号（例如EN）来提供适合的控制信号去控制反馈级。
根据本公开，还提供了一种计算装置，其可以包括根据本公开任意实施例的处理器。在一些实施例中，所述计算装置可以是用于数字货币的计算装置。所述数字货币可以是，例如，数字人民币或其他数字货币等等。
本领域技术人员应当意识到，在上述实施例中描述操作（或步骤）之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (22)

1.一种电路单元，其特征在于，包括：
输出端；
输出级，用于提供输出信号到所述输出端；
第一节点，所述输出级的输入连接到所述第一节点；以及
反馈级，接收所述输出端处的输出信号，并有选择地提供反馈到所述节点，
其中，所述反馈级根据所述输出信号、时钟信号和使能信号提供所述反馈，
其中，所述反馈级具有逻辑高状态、逻辑低状态和高阻状态，
其中，所述使能信号被设置为：在其有效时，所述反馈级能够基于所述时钟信号以及所述输出信号提供反馈；而在其无效时，所述反馈级呈现高阻态从而不提供反馈，
其中，所述电路单元能够以第一频率工作，并能够以比所述第一频率高的第二频率工作。
2.根据权利要求1所述的电路单元，其特征在于，所述时钟信号包括第一时钟信号和第二时钟信号，第一时钟信号为第二时钟信号的反，
其中，所述使能信号被设置为：在其有效时，所述反馈级能够基于所述第一时钟信号和第二时钟信号以及所述输出信号提供反馈；而在其无效时，所述反馈级呈现高阻态从而不提供反馈，
其中，所述输出级的输出与所述输出级的输入反相。
3.根据权利要求2所述的电路单元，其特征在于，所述反馈级包括三态门，所述三态门包括：
顺序串联的第一至第六晶体管，其中第一晶体管、第二晶体管和第三晶体管是第一导电类型的晶体管，第四晶体管、第五晶体管和第六晶体管是第二导电类型的晶体管，所述第二导电类型不同于第一导电类型，
在所述第一晶体管、第二晶体管和第三晶体管中，其中一个晶体管的控制端子连接到所述输出端，其中不同的一个晶体管的控制端子连接到第一时钟信号和第二时钟信号中的一个，其中不同的另一个晶体管的控制端子连接到所述使能信号和所述使能信号的反中的一个，
在所述第四晶体管、第五晶体管和第六晶体管中，其中一个晶体管的控制端子连接到所述输出端，其中不同的一个晶体管的控制端子连接到第一时钟信号和第二时钟信号中的另一个，其中不同的另一个晶体管的控制端子连接到所述使能信号和所述使能信号的反中的另一个，
所述第三晶体管和第四晶体管彼此相连接的第二节点连接到所述第一节点。
4.根据权利要求2所述的电路单元，其特征在于，其中所述反馈级包括串联连接的三态门和传输门，
所述三态门的输入连接到所述输出端，所述三态门的输出连接到所述传输门的输入，所述传输门的输出连接到所述第一节点，
所述传输门的两个控制端子分别接收第一时钟信号和第二时钟信号，
所述三态门包括：
顺序串联的第七至第十晶体管，其中第七晶体管和第八晶体管是第一导电类型的晶体管，第九晶体管和第十晶体管是第二导电类型的晶体管，
所述第七晶体管和第八晶体管中的一个的控制端子连接到所述输出端，所述第七晶体管和第八晶体管中的另一个的控制端子连接到所述使能信号和所述使能信号的反中的一个，
所述第九晶体管和第十晶体管中的一个的控制端子连接到所述输出端，所述第九晶体管和第十晶体管中的另一个的控制端子连接到所述使能信号和所述使能信号的反中的另一个，
所述第八晶体管和第九晶体管彼此相连接的节点连接到所述传输门的输入。
5.根据权利要求1所述的电路单元，其特征在于，所述时钟信号包括第三时钟信号（CLKP’）和第四时钟信号（CLKN’），第三时钟信号为第四时钟信号的反，其中所述第三时钟信号和第四时钟信号分别为从外部提供的时钟信号（CK）与使能信号（EN）的逻辑组合；
其中，所述第三时钟信号和第四时钟信号被配置为：
当所述使能信号有效时，使得所述反馈级能够基于所述时钟信号和所述时钟信号的反以及所述输出信号提供反馈；
而当所述使能信号无效时，使得所述反馈级呈现高阻态从而不提供反馈，
其中，所述输出级的输出与所述输出级的输入反相。
6.根据权利要求5所述的电路单元，其特征在于，其中所述反馈级包括：三态门，所述三态门包括：
顺序串联的第一至第四晶体管，其中第一晶体管和第二晶体管是第一导电类型的晶体管，第三晶体管和第四晶体管是第二导电类型的晶体管，所述第二导电类型不同于第一导电类型，
所述第一晶体管和第二晶体管中的一个的控制端子连接到所述输出端，所述第一晶体管和第二晶体管中的另一个的控制端子连接到所述第三时钟信号，
所述第三晶体管和第四晶体管中的一个的控制端子连接到所述输出端，所述第三晶体管和第四晶体管中的另一个的控制端子连接到第四时钟信号，
所述第二晶体管和第三晶体管彼此相连接的节点连接到所述第一节点。
7.根据权利要求5所述的电路单元，其特征在于，其中所述反馈级包括串联连接的反相器和传输门，
所述反相器包括串联连接的第一导电类型的第一晶体管和第二导电类型的第四晶体管，所述传输门包括并联连接的第一导电类型的第二晶体管和第二导电类型的第三晶体管，所述第二导电类型不同于第一导电类型，
所述反相器的输入连接到所述输出端，所述反相器的输出连接到所述传输门的输入，所述传输门的输出连接到所述第一节点，
所述传输门的两个控制端子分别接收所述第三时钟信号和第四时钟信号。
8.根据权利要求3、4、6和7中任一项所述的电路单元，其特征在于，其中所述第一导电类型是P型，所述第二导电类型是N型。
9.一种用于数字货币的计算装置，其特征在于，包括逻辑电路，所述逻辑电路包括：
输入级，接收信号输入；以及
如权利要求1-8中任一项所述的电路单元，
其中所述第一节点接收基于所述输入级的输出的信号。
10.根据权利要求9所述的计算装置，其特征在于，还包括：
中间级，设置在所述输入级和所述电路单元之间，所述中间级接收所述输入级的输出作为输入，并提供输出到所述第一节点。
11.根据权利要求10所述的计算装置，其特征在于，其中所述输入级包括：
三态逻辑，所述三态逻辑接收所述信号输入以及第一和第二时钟信号，并提供输出到所述中间级，所述三态逻辑根据所接收的信号输入和所述第一和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态。
12.根据权利要求10或11所述的计算装置，其特征在于，其中所述中间级是三态逻辑，所述三态逻辑接收所述输入级的输出以及第一时钟信号和第二时钟信号，所述三态逻辑根据所述输入和所述第一时钟信号和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态。
13.根据权利要求12所述的计算装置，其特征在于，其中
所述三态逻辑包括反相器和传输门，所述反相器接收所述输入级的输出作为输入，所述反相器的输出连接到所述传输门的一端，所述传输门的另一端连接到所述第一节点，所述传输门的控制端分别接收所述第一和第二时钟信号。
14.根据权利要求12所述的计算装置，其特征在于，其中
所述三态逻辑包括三态门，所述三态门包括：
顺序串联的第十一至第十四晶体管，所述第十一和第十二晶体管是第一导电类型的晶体管，第十三和第十四晶体管是第二导电类型的晶体管，
所述第十一和第十二晶体管中的一个的控制端子连接到所述输入级的输出，所述第十一和第十二晶体管中的另一个的控制端子连接到所述第一和第二时钟信号中的一个，
所述第十三和第十四晶体管中的一个的控制端子连接到所述输入级的输出，所述第十三和第十四晶体管中的另一个的控制端子连接到所述第一和第二时钟信号中的另一个，
所述第十二和第十三晶体管彼此相连接的节点连接到所述第一节点。
15.根据权利要求9所述的计算装置，其特征在于，其中所述输入级包括三态逻辑，所述三态逻辑接收所述信号输入以及第一和第二时钟信号，并提供输出到所述第一节点，
所述三态逻辑根据所述输入和所述第一和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态，
其中所述逻辑电路是正相锁存器。
16.根据权利要求12所述的计算装置，其特征在于，其中所述输入级包括所述三态逻辑，所述逻辑电路是反相触发器。
17.根据权利要求10所述的计算装置，其特征在于，其中：
所述中间级是三态逻辑，所述三态逻辑接收所述输入级的输出以及第一和第二时钟信号，所述三态逻辑根据所接收的所述输入级的输出和所述第一和第二时钟信号呈现逻辑高状态、逻辑低状态和高阻状态，
所述输入级包括传输门，所述传输门的一端接收所述信号输入，另一端连接到第一节点A，所述传输门的控制端分别接收所述第一和第二时钟信号，
所述逻辑电路是正相触发器。
18.根据权利要求9-11中任一项所述的计算装置，其特征在于，其中所述逻辑电路中的与所述第一节点连接的晶体管的阈值与所述逻辑电路中的其他晶体管的阈值基本相同。
19.根据权利要求9-11中任一项所述的计算装置，其特征在于，包括处理器，
所述逻辑电路被包括在所述处理器中。
20.一种用于数字货币的计算装置，其特征在于，包括逻辑电路，所述逻辑电路包括：
输入级，接收信号输入；以及
如权利要求2-4中任一项所述的电路单元，
其中所述第一节点接收基于所述输入级的输出的信号，
其中所述输入级包括传输门，所述传输门的一端接收所述信号输入，另一端连接到所述第一节点，所述传输门的控制端分别连接所述第一和第二时钟信号，
其中所述逻辑电路是反相锁存器。
21.一种处理器，其特征在于，包括：
如权利要求1-8中任一项所述的电路单元。
22.一种计算装置，其特征在于，包括根据权利要求21所述的处理器。
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