JPH04298115A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH04298115A JPH04298115A JP3062803A JP6280391A JPH04298115A JP H04298115 A JPH04298115 A JP H04298115A JP 3062803 A JP3062803 A JP 3062803A JP 6280391 A JP6280391 A JP 6280391A JP H04298115 A JPH04298115 A JP H04298115A
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- flop
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- 238000012544 monitoring process Methods 0.000 claims abstract description 19
- 230000001960 triggered effect Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims 8
- 230000000644 propagated effect Effects 0.000 abstract description 11
- 230000010354 integration Effects 0.000 abstract description 2
- 230000003068 static effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
る低消費電力のフリップフロップ回路に関する。
る低消費電力のフリップフロップ回路に関する。
【０００２】
【従来の技術】従来のエッジトリガー方式Ｄ型フリップ
フロップ（以下ＦＦと記す）を図５に示す。図５におい
て、３９，４０，４３，４４，４６と４７はＮＯＴ論理
素子、３８，４１，４２と４５はスイッチ素子である。 図６（ａ）はタイミングチャート、図６（ｂ）は消費電
力を示す。以下に、図５と図６を参照してＤ型ＦＦの動
作原理を説明する。
フロップ（以下ＦＦと記す）を図５に示す。図５におい
て、３９，４０，４３，４４，４６と４７はＮＯＴ論理
素子、３８，４１，４２と４５はスイッチ素子である。 図６（ａ）はタイミングチャート、図６（ｂ）は消費電
力を示す。以下に、図５と図６を参照してＤ型ＦＦの動
作原理を説明する。
【０００３】図５において、Ｄ型ＦＦの回路は前段のマ
スタ・ラッチと後段のスレーブ・ラッチで構成される。 また、スイッチ３８，４１，４２と４５はＣＬＫ入力に
より制御される。ＣＬＫ入力が”Ｌ”の時、マスタ・ラ
ッチは透過状態、スレーブ・ラッチは保持状態になる。 ＣＬＫ入力が”Ｈ”の時、マスタ・ラッチは保持状態、
スレーブ・ラッチは透過状態になる。従って、ＣＬＫ入
力が”Ｌ”から”Ｈ”に遷移する立上がりエッジで、Ｄ
入力の状態がＱ出力に伝搬し、Ｄ入力の反転状態がＱ＿
出力に伝搬する。
スタ・ラッチと後段のスレーブ・ラッチで構成される。 また、スイッチ３８，４１，４２と４５はＣＬＫ入力に
より制御される。ＣＬＫ入力が”Ｌ”の時、マスタ・ラ
ッチは透過状態、スレーブ・ラッチは保持状態になる。 ＣＬＫ入力が”Ｈ”の時、マスタ・ラッチは保持状態、
スレーブ・ラッチは透過状態になる。従って、ＣＬＫ入
力が”Ｌ”から”Ｈ”に遷移する立上がりエッジで、Ｄ
入力の状態がＱ出力に伝搬し、Ｄ入力の反転状態がＱ＿
出力に伝搬する。
【０００４】図６（ａ）は、Ｄ型ＦＦの動作をタイミン
グチャートで図示したものである。図６（ｂ）は、図６
（ａ）のタイミングチャートに対応する消費電力と平均
消費電力を図示したものである。
グチャートで図示したものである。図６（ｂ）は、図６
（ａ）のタイミングチャートに対応する消費電力と平均
消費電力を図示したものである。
【０００５】
【発明が解決しようとる課題】従来のエッジトリガー方
式のＤ型ＦＦは、図６から明らかなようにＤ入力とＱ出
力が同一状態である場合の消費電力が全体の消費電力に
占める割合が大きく、このため平均消費電力が大きいと
いう問題があった。
式のＤ型ＦＦは、図６から明らかなようにＤ入力とＱ出
力が同一状態である場合の消費電力が全体の消費電力に
占める割合が大きく、このため平均消費電力が大きいと
いう問題があった。
【０００６】本発明は、消費電力が非常に小さく、高集
積化に適したフリップフロップ回路を提供することを目
的とする。
積化に適したフリップフロップ回路を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、エッジトリガー方式Ｄ型フリップフロップに
おいて、フリップフロップのＤ入力とＱ出力又はＱ＿出
力の状態を監視し、一致又は不一致の情報を出力する状
態監視回路と、この状態監視回路の出力によりＣＬＫ入
力のフリップフロップ内部への伝搬を制御するクロック
制御回路とを備えたものである。
プ回路は、エッジトリガー方式Ｄ型フリップフロップに
おいて、フリップフロップのＤ入力とＱ出力又はＱ＿出
力の状態を監視し、一致又は不一致の情報を出力する状
態監視回路と、この状態監視回路の出力によりＣＬＫ入
力のフリップフロップ内部への伝搬を制御するクロック
制御回路とを備えたものである。
【０００８】
【作用】本発明は、上述の回路構成により、エッジトリ
ガー方式Ｄ型ＦＦのＤ入力とＱ出力が同一状態である場
合のＣＬＫ入力の変化による消費電力を減少させる。
ガー方式Ｄ型ＦＦのＤ入力とＱ出力が同一状態である場
合のＣＬＫ入力の変化による消費電力を減少させる。
【０００９】
【実施例】本発明のフリップフロップ回路の実施例を図
１，図２，図３の回路図、図４（ａ）のタイミングチャ
ートの図、図４（ｂ）の消費電力の図を参照して説明す
る。
１，図２，図３の回路図、図４（ａ）のタイミングチャ
ートの図、図４（ｂ）の消費電力の図を参照して説明す
る。
【００１０】本発明のフリップフロップ回路は、その基
本部分で一般のエッジトリガー方式Ｄ型ＦＦと同じであ
る。しかし、図１に示す様に、Ｑ出力に、ゲートがＤ入
力により制御される第１ＮＭＯＳ Ｔｒ１１の入力を接
続し、Ｑ＿出力に、ゲートがＤ入力により制御される第
２ＮＭＯＳ Ｔｒ１０の入力を接続し、第１ＮＭＯＳＴ
ｒ１１の出力と第２ＮＭＯＳ Ｔｒ１０の出力を接続し
たものを出力とする状態監視回路５０を備え、状態監視
回路５０の出力を、ＣＬＫ入力と入力が接続したＮＡＮ
Ｄ素子１２よりなるクロック制御回路５１の他の入力に
接続する点で従来のものと異なる。
本部分で一般のエッジトリガー方式Ｄ型ＦＦと同じであ
る。しかし、図１に示す様に、Ｑ出力に、ゲートがＤ入
力により制御される第１ＮＭＯＳ Ｔｒ１１の入力を接
続し、Ｑ＿出力に、ゲートがＤ入力により制御される第
２ＮＭＯＳ Ｔｒ１０の入力を接続し、第１ＮＭＯＳＴ
ｒ１１の出力と第２ＮＭＯＳ Ｔｒ１０の出力を接続し
たものを出力とする状態監視回路５０を備え、状態監視
回路５０の出力を、ＣＬＫ入力と入力が接続したＮＡＮ
Ｄ素子１２よりなるクロック制御回路５１の他の入力に
接続する点で従来のものと異なる。
【００１１】また、図２に示す様に、Ｄ入力に、ゲート
がＱ＿出力により制御される第１ＮＭＯＳ Ｔｒ２３の
入力を接続し、Ｄ入力の反転信号Ｄ＿に、ゲートがＱ出
力により制御される第２ＮＭＯＳ Ｔｒ２４の入力を接
続し、第１ＮＭＯＳ Ｔｒ２３の出力と第２ＮＭＯＳ
２４の出力を接続したものを出力とする状態監視回路５
０を備え、状態監視回路５０の出力を、ＣＬＫ入力と入
力が接続したＮＡＮＤ素子２５よりなるクロック制御回
路５１の他の入力に接続する点で従来のものと異なる。
がＱ＿出力により制御される第１ＮＭＯＳ Ｔｒ２３の
入力を接続し、Ｄ入力の反転信号Ｄ＿に、ゲートがＱ出
力により制御される第２ＮＭＯＳ Ｔｒ２４の入力を接
続し、第１ＮＭＯＳ Ｔｒ２３の出力と第２ＮＭＯＳ
２４の出力を接続したものを出力とする状態監視回路５
０を備え、状態監視回路５０の出力を、ＣＬＫ入力と入
力が接続したＮＡＮＤ素子２５よりなるクロック制御回
路５１の他の入力に接続する点で従来のものと異なる。
【００１２】また、図３に示す様に、ＥＸＯＲ素子３５
を備え、ＥＸＯＲ素子３５の一方の入力を、Ｄ入力に接
続し、ＥＸＯＲ素子３５の他方の入力を、Ｑ出力に接続
し、ＥＸＯＲ素子３５の出力を出力とする状態監視回路
５０を備え、状態監視回路５０の出力を、ＣＬＫ入力と
入力が接続したＮＡＮＤ素子３６よりなるクロック制御
回路５１の他の入力に接続する点で従来のものと異なる
。
を備え、ＥＸＯＲ素子３５の一方の入力を、Ｄ入力に接
続し、ＥＸＯＲ素子３５の他方の入力を、Ｑ出力に接続
し、ＥＸＯＲ素子３５の出力を出力とする状態監視回路
５０を備え、状態監視回路５０の出力を、ＣＬＫ入力と
入力が接続したＮＡＮＤ素子３６よりなるクロック制御
回路５１の他の入力に接続する点で従来のものと異なる
。
【００１３】ところで、従来のフリップフロップ回路で
は、Ｄ入力とＱ出力が同一状態である場合の消費電力が
全体の消費電力に占める割合が大きく、このため平均消
費電力が大きいという問題があった。従って、Ｄ入力と
Ｑ出力が同一状態である場合の消費電力を０にすること
ができれば、消費電力の大幅な低減が可能になる。本発
明は、この点に注目したものである。
は、Ｄ入力とＱ出力が同一状態である場合の消費電力が
全体の消費電力に占める割合が大きく、このため平均消
費電力が大きいという問題があった。従って、Ｄ入力と
Ｑ出力が同一状態である場合の消費電力を０にすること
ができれば、消費電力の大幅な低減が可能になる。本発
明は、この点に注目したものである。
【００１４】図１において、Ｄ型のＦＦの回路は前段の
マスタ・ラッチと後段のスレーブ・ラッチで構成される
。また、スイッチ４，５は内部信号ＣＫにより制御され
、スイッチ１，８は内部信号ＣＫ＿により制御される。 状態監視回路５０の出力Ｐ１が”Ｈ”の時、図１の回路
は従来のエッジトリガー方式Ｄ型ＦＦと同一の動作をす
る。即ち、ＣＬＫ入力が”Ｌ”から”Ｈ”に遷移する立
上がりエッジで、Ｄ入力の状態がＱ出力に伝搬し、Ｄ入
力の反転状態がＱ＿出力に伝搬する。Ｐ１の状態は、Ｄ
入力とＱ出力及びＱ＿出力で決まる。Ｄ入力＝”Ｌ”，
Ｑ出力＝”Ｌ”の時、第１ＮＭＯＳ Ｔｒ１１はＯＮ，
第２ＮＭＯＳ Ｔｒ１０はＯＦＦし、Ｐ１は”Ｌ”にな
る。Ｄ入力＝”Ｌ”， Ｑ出力＝”Ｈ”の時、第１ＮＭ
ＯＳ Ｔｒ１１はＯＮ，第２ＮＭＯＳ Ｔｒ１０はＯＦ
Ｆし、Ｐ１は”Ｈ”になる。Ｄ入力＝”Ｈ”， Ｑ出力
＝”Ｌ”の時、第１ＮＭＯＳ Ｔｒ１１はＯＦＦ，第２
ＮＭＯＳ Ｔｒ１０はＯＮし、Ｐ１は”Ｈ”になる。Ｄ
入力＝”Ｈ”，Ｑ出力＝”Ｈ”の時、第１ＮＭＯＳ Ｔ
ｒ１１はＯＦＦ，第２ＮＭＯＳ Ｔｒ１０はＯＮし、Ｐ
１は”Ｌ”になる。即ち、状態監視回路５０の出力Ｐ１
はＤとＱの排他的論理和になる。
マスタ・ラッチと後段のスレーブ・ラッチで構成される
。また、スイッチ４，５は内部信号ＣＫにより制御され
、スイッチ１，８は内部信号ＣＫ＿により制御される。 状態監視回路５０の出力Ｐ１が”Ｈ”の時、図１の回路
は従来のエッジトリガー方式Ｄ型ＦＦと同一の動作をす
る。即ち、ＣＬＫ入力が”Ｌ”から”Ｈ”に遷移する立
上がりエッジで、Ｄ入力の状態がＱ出力に伝搬し、Ｄ入
力の反転状態がＱ＿出力に伝搬する。Ｐ１の状態は、Ｄ
入力とＱ出力及びＱ＿出力で決まる。Ｄ入力＝”Ｌ”，
Ｑ出力＝”Ｌ”の時、第１ＮＭＯＳ Ｔｒ１１はＯＮ，
第２ＮＭＯＳ Ｔｒ１０はＯＦＦし、Ｐ１は”Ｌ”にな
る。Ｄ入力＝”Ｌ”， Ｑ出力＝”Ｈ”の時、第１ＮＭ
ＯＳ Ｔｒ１１はＯＮ，第２ＮＭＯＳ Ｔｒ１０はＯＦ
Ｆし、Ｐ１は”Ｈ”になる。Ｄ入力＝”Ｈ”， Ｑ出力
＝”Ｌ”の時、第１ＮＭＯＳ Ｔｒ１１はＯＦＦ，第２
ＮＭＯＳ Ｔｒ１０はＯＮし、Ｐ１は”Ｈ”になる。Ｄ
入力＝”Ｈ”，Ｑ出力＝”Ｈ”の時、第１ＮＭＯＳ Ｔ
ｒ１１はＯＦＦ，第２ＮＭＯＳ Ｔｒ１０はＯＮし、Ｐ
１は”Ｌ”になる。即ち、状態監視回路５０の出力Ｐ１
はＤとＱの排他的論理和になる。
【００１５】図４（ａ）のタイミングチャートにおいて
、ｔ０の時、入力Ｄ＝”Ｌ”，出力Ｑ＝”Ｈ”でＰ１は
”Ｈ”になる。ｔ０→ｔ１の時、入力ＣＬＫの変化はク
ロック制御回路５１のＮＡＮＤ１２を伝搬し、ＮＡＮＤ
素子１２の出力ＣＫ＿は”Ｈ”から”Ｌ”に変化する。 また、ＮＯＴ素子１３の出力ＣＫは”Ｌ”から”Ｈ”に
変化する。ＣＫとＣＫ＿の変化により、Ｄ入力の状態”
Ｌ”がＱ出力に伝搬し、Ｄ入力の反転状態”Ｈ”がＱ＿
出力に伝搬する。 Ｑ出力が”Ｈ”から”Ｌ”に変化したことによりＰ１は
”Ｌ”になる。さらに、Ｐ１が”Ｌ”になることにより
ＣＫ＿は”Ｌ”から”Ｈ”になる。結果的にＣＫ＿は、
”Ｈ”→”Ｌ”→”Ｈ”と変化するが、”Ｌ”の期間は
、ＣＫ＿とＣＫの変化によりＤ入力の状態がＱ出力に伝
搬する時間と、Ｑ出力の状態が第１ＭＯＳ Ｔｒ１１を
通じてＰ１に伝搬する時間と、Ｐ１の状態がＮＡＮＤ素
子１２の出力ＣＫ＿に伝搬する時間を合計したものにな
る。また上記の説明で明らかなように、ＣＫ＿の”Ｌ”
→”Ｈ”の変化はＱ出力及びＱ＿出力の変化によって起
こるため、フリッププロップは安定した動作をする。
、ｔ０の時、入力Ｄ＝”Ｌ”，出力Ｑ＝”Ｈ”でＰ１は
”Ｈ”になる。ｔ０→ｔ１の時、入力ＣＬＫの変化はク
ロック制御回路５１のＮＡＮＤ１２を伝搬し、ＮＡＮＤ
素子１２の出力ＣＫ＿は”Ｈ”から”Ｌ”に変化する。 また、ＮＯＴ素子１３の出力ＣＫは”Ｌ”から”Ｈ”に
変化する。ＣＫとＣＫ＿の変化により、Ｄ入力の状態”
Ｌ”がＱ出力に伝搬し、Ｄ入力の反転状態”Ｈ”がＱ＿
出力に伝搬する。 Ｑ出力が”Ｈ”から”Ｌ”に変化したことによりＰ１は
”Ｌ”になる。さらに、Ｐ１が”Ｌ”になることにより
ＣＫ＿は”Ｌ”から”Ｈ”になる。結果的にＣＫ＿は、
”Ｈ”→”Ｌ”→”Ｈ”と変化するが、”Ｌ”の期間は
、ＣＫ＿とＣＫの変化によりＤ入力の状態がＱ出力に伝
搬する時間と、Ｑ出力の状態が第１ＭＯＳ Ｔｒ１１を
通じてＰ１に伝搬する時間と、Ｐ１の状態がＮＡＮＤ素
子１２の出力ＣＫ＿に伝搬する時間を合計したものにな
る。また上記の説明で明らかなように、ＣＫ＿の”Ｌ”
→”Ｈ”の変化はＱ出力及びＱ＿出力の変化によって起
こるため、フリッププロップは安定した動作をする。
【００１６】ｔ１の時、Ｄ入力＝”Ｈ”，Ｑ出力＝”Ｌ
”で、Ｐ１は”Ｌ”である。ＮＡＮＤ素子１２の出力Ｃ
Ｋ＿は”Ｈ”であり、ＣＬＫ入力の変化は伝搬しない。
”で、Ｐ１は”Ｌ”である。ＮＡＮＤ素子１２の出力Ｃ
Ｋ＿は”Ｈ”であり、ＣＬＫ入力の変化は伝搬しない。
【００１７】ｔ１→ｔ２の時、入力Ｄ＝”Ｈ”，出力Ｑ
＝”Ｌ”で、Ｐ１は”Ｈ”である。入力ＣＬＫの変化は
ＮＡＮＤ素子１２を伝搬し、ＮＡＮＤ素子１２の出力Ｃ
Ｋ＿は”Ｈ”から”Ｌ”に変化する。また、ＮＯＴ素子
１３の出力ＣＫは”Ｌ”から”Ｈ”に変化する。ＣＫと
ＣＫ＿の変化により、Ｄ入力の状態”Ｈ”がＱ出力に伝
搬し、Ｄ入力の反転状態”Ｌ”がＱ＿出力に伝搬する。 Ｑ出力が”Ｌ”から”Ｈ”に変化したことによりＰ１は
”Ｌ”になる。さらに、Ｐ１が”Ｌ”になることにより
ＣＫ＿は”Ｌ”から”Ｈ”になる。結果的に、ＣＫ＿は
”Ｈ”→”Ｌ”→”Ｈ”と変化する。ｔ０→ｔ１の時と
同様に、フリップフロップは安定した動作をする。
＝”Ｌ”で、Ｐ１は”Ｈ”である。入力ＣＬＫの変化は
ＮＡＮＤ素子１２を伝搬し、ＮＡＮＤ素子１２の出力Ｃ
Ｋ＿は”Ｈ”から”Ｌ”に変化する。また、ＮＯＴ素子
１３の出力ＣＫは”Ｌ”から”Ｈ”に変化する。ＣＫと
ＣＫ＿の変化により、Ｄ入力の状態”Ｈ”がＱ出力に伝
搬し、Ｄ入力の反転状態”Ｌ”がＱ＿出力に伝搬する。 Ｑ出力が”Ｌ”から”Ｈ”に変化したことによりＰ１は
”Ｌ”になる。さらに、Ｐ１が”Ｌ”になることにより
ＣＫ＿は”Ｌ”から”Ｈ”になる。結果的に、ＣＫ＿は
”Ｈ”→”Ｌ”→”Ｈ”と変化する。ｔ０→ｔ１の時と
同様に、フリップフロップは安定した動作をする。
【００１８】ｔ２の時、Ｄ入力＝”Ｈ”，Ｑ出力＝”Ｈ
”でＰ１は”Ｌ”である。ＮＡＮＤ素子１２の出力ＣＫ
＿は”Ｈ”であり、ＣＬＫ入力の変化は伝搬しない。即
ち、図１のフリップフロップ回路は、基本動作は従来の
回路と同じであるが、Ｄ入力とＱ出力が同一状態の場合
は、入力ＣＬＫの変化はＮＡＮＤ素子１２によりフリッ
プフロップの内部に伝搬しない。
”でＰ１は”Ｌ”である。ＮＡＮＤ素子１２の出力ＣＫ
＿は”Ｈ”であり、ＣＬＫ入力の変化は伝搬しない。即
ち、図１のフリップフロップ回路は、基本動作は従来の
回路と同じであるが、Ｄ入力とＱ出力が同一状態の場合
は、入力ＣＬＫの変化はＮＡＮＤ素子１２によりフリッ
プフロップの内部に伝搬しない。
【００１９】スタティック動作のＣＭＯＳ論理回路の場
合、全体の消費電流は、論理素子がスイッチングする時
の負荷容量を充電または放電する電流と電源からアース
への貫通電流である。従って、図１のフリップフロップ
回路は、Ｄ入力とＱ出力が同一状態の場合、消費電力が
０になる。また、Ｄ入力とＱ出力が異なる状態の場合の
消費電力は、従来の回路と比較すると増加するが、ＮＯ
Ｔ素子９による消費電力のみであり小さい。
合、全体の消費電流は、論理素子がスイッチングする時
の負荷容量を充電または放電する電流と電源からアース
への貫通電流である。従って、図１のフリップフロップ
回路は、Ｄ入力とＱ出力が同一状態の場合、消費電力が
０になる。また、Ｄ入力とＱ出力が異なる状態の場合の
消費電力は、従来の回路と比較すると増加するが、ＮＯ
Ｔ素子９による消費電力のみであり小さい。
【００２０】ところで、従来の回路において、ＣＬＫ入
力が”Ｌ”→”Ｈ”→”Ｌ”又は”Ｈ”→”Ｌ”→”Ｈ
”と変化したことによる消費電力を５０μＷ、Ｑ出力が
”Ｌ”→”Ｈ”→”Ｌ”又は”Ｈ”→”Ｌ”→”Ｈ”と
変化したことによる消費電力を２５μＷとすると、図６
のタイミングチャートの場合の消費電力は、５０×８＋
２５＝４２５μＷとなる。図６（ｂ）は、この様子を図
示している。一方、本発明の回路において、ＣＬＫ入力
が”Ｌ”→”Ｈ”→”Ｌ”又は”Ｈ”→”Ｌ”→”Ｈ”
と変化したことによる消費電力を５０μＷ、Ｑ出力が”
Ｌ”→”Ｈ”→”Ｌ”又は”Ｈ”→”Ｌ”→”Ｈ”と変
化したことによる消費電力を、５０μＷとすると、図６
のタイミングチャートの場合の消費電力は、５０×２＋
５０＝１５０μＷとなる。図４（ｂ）は、この様子を図
示している。即ち、ＣＬＫ入力の周波数（以下ｆＣＬＫ
と記す）＝Ｄ入力の周波数（以下ｆｄと記す）×８の場
合、（本発明の回路の消費電力）／（従来の回路の消費
電力）（以下Ｐｒと記す）＝０．３５（１５０／４２５
）となる。同様に、ｆＣＬＫ＝ｆｄ×４の場合はＰｒ＝
０．６７（１５０／２２５）となり、ｆＣＬＫ＝ｆｄ×
２の場合はＰｒ＝１．２０（１５０／１２５）となる。 仮にある論理回路のフリップフロップの１／３がｆＣＬ
Ｋ＝ｆｄ×８で動作し、１／３がｆＣＬＫ＝ｆｄ×４で
動作し、残りの１／３のフリップフロップがｆＣＬＫ＝
ｆｄ×２で動作する場合、Ｐｒ＝０．７４となり、消費
電力は低減する。また、ｆＣＬＫ＝ｆｄ×８とｆＣＬＫ
＝ｆｄ×４の部分にのみ選択的に本発明の回路を用い、
ｆＣＬＫ＝ｆｄ×２の場合は従来の回路を用いるとする
と、Ｐｒ＝０．６７となり、消費電力はさらに低減する
。以上は、図１の回路の説明であるが、図２，図３の場
合も同様である。
力が”Ｌ”→”Ｈ”→”Ｌ”又は”Ｈ”→”Ｌ”→”Ｈ
”と変化したことによる消費電力を５０μＷ、Ｑ出力が
”Ｌ”→”Ｈ”→”Ｌ”又は”Ｈ”→”Ｌ”→”Ｈ”と
変化したことによる消費電力を２５μＷとすると、図６
のタイミングチャートの場合の消費電力は、５０×８＋
２５＝４２５μＷとなる。図６（ｂ）は、この様子を図
示している。一方、本発明の回路において、ＣＬＫ入力
が”Ｌ”→”Ｈ”→”Ｌ”又は”Ｈ”→”Ｌ”→”Ｈ”
と変化したことによる消費電力を５０μＷ、Ｑ出力が”
Ｌ”→”Ｈ”→”Ｌ”又は”Ｈ”→”Ｌ”→”Ｈ”と変
化したことによる消費電力を、５０μＷとすると、図６
のタイミングチャートの場合の消費電力は、５０×２＋
５０＝１５０μＷとなる。図４（ｂ）は、この様子を図
示している。即ち、ＣＬＫ入力の周波数（以下ｆＣＬＫ
と記す）＝Ｄ入力の周波数（以下ｆｄと記す）×８の場
合、（本発明の回路の消費電力）／（従来の回路の消費
電力）（以下Ｐｒと記す）＝０．３５（１５０／４２５
）となる。同様に、ｆＣＬＫ＝ｆｄ×４の場合はＰｒ＝
０．６７（１５０／２２５）となり、ｆＣＬＫ＝ｆｄ×
２の場合はＰｒ＝１．２０（１５０／１２５）となる。 仮にある論理回路のフリップフロップの１／３がｆＣＬ
Ｋ＝ｆｄ×８で動作し、１／３がｆＣＬＫ＝ｆｄ×４で
動作し、残りの１／３のフリップフロップがｆＣＬＫ＝
ｆｄ×２で動作する場合、Ｐｒ＝０．７４となり、消費
電力は低減する。また、ｆＣＬＫ＝ｆｄ×８とｆＣＬＫ
＝ｆｄ×４の部分にのみ選択的に本発明の回路を用い、
ｆＣＬＫ＝ｆｄ×２の場合は従来の回路を用いるとする
と、Ｐｒ＝０．６７となり、消費電力はさらに低減する
。以上は、図１の回路の説明であるが、図２，図３の場
合も同様である。
【００２１】ところで、本実施例の構成（図１の回路図
）は従来の図６の回路と比較すると、トランジスタ数で
６個の増加であるが、トランジスタのファンアウトが小
さいため、トランジスタのサイズを小さくでき、集積回
路にした場合の面積の増加は小さい。Ｄ入力と同時に、
その反転状態であるＤ＿も入力として存在する場合、ト
ランジスタ数は４個の増加であり、さらに面積の増加は
小さくなる。また、従来のフリップフロップ回路と入力
及び出力端子が同一であり、かつ入力及び出力端子から
見た場合の動作が同一であるため、極めて実用性が高い
という特徴を持つ。
）は従来の図６の回路と比較すると、トランジスタ数で
６個の増加であるが、トランジスタのファンアウトが小
さいため、トランジスタのサイズを小さくでき、集積回
路にした場合の面積の増加は小さい。Ｄ入力と同時に、
その反転状態であるＤ＿も入力として存在する場合、ト
ランジスタ数は４個の増加であり、さらに面積の増加は
小さくなる。また、従来のフリップフロップ回路と入力
及び出力端子が同一であり、かつ入力及び出力端子から
見た場合の動作が同一であるため、極めて実用性が高い
という特徴を持つ。
【００２２】なお、本実施例では、クロック制御回路と
してＮＡＮＤ素子を用いたが、ＡＮＤ素子を用いること
もできる。さらに、状態監視回路の出力の極性が本実施
例と逆の場合は、ＮＯＲ素子又はＯＲ素子を用いること
ができる。さらに、本実施例では、状態監視回路の第一
ＭＯＳ Ｔｒと第二ＭＯＳ ＴｒはＮＭＯＳ Ｔｒを用
いたが、ＰＭＯＳ Ｔｒを用いることができることは言
うまでもない。
してＮＡＮＤ素子を用いたが、ＡＮＤ素子を用いること
もできる。さらに、状態監視回路の出力の極性が本実施
例と逆の場合は、ＮＯＲ素子又はＯＲ素子を用いること
ができる。さらに、本実施例では、状態監視回路の第一
ＭＯＳ Ｔｒと第二ＭＯＳ ＴｒはＮＭＯＳ Ｔｒを用
いたが、ＰＭＯＳ Ｔｒを用いることができることは言
うまでもない。
【００２３】
【発明の効果】本発明のフリップフロップ回路によれば
、Ｄ入力とＱ出力の状態が同一の場合の消費電力を０に
でき、ひいては平均消費電力を低減させ、かつ安定した
スタティック動作が可能で、チップ面積の小さいフリッ
プフロップを構成することができるという効果が奏され
る。
、Ｄ入力とＱ出力の状態が同一の場合の消費電力を０に
でき、ひいては平均消費電力を低減させ、かつ安定した
スタティック動作が可能で、チップ面積の小さいフリッ
プフロップを構成することができるという効果が奏され
る。
【図１】本発明のフリップフロップ回路の回路図である
。
。
【図２】本発明のフリップフロップ回路の回路図である
。
。
【図３】本発明のフリップフロップ回路の回路図である
。
。
【図４】本発明の回路の動作説明図である。
【図５】従来のフリップフロップ回路の回路図である。
【図６】従来のフリップフロップ回路の動作説明図であ
る。
る。
１，４，５，８ スイッチ素子
２，３，６，７，９ ＮＯＴ素子
１０，１１ エンハンスメント型ＮＭＯＳ Ｔｒ１２
ＮＡＮＤ素子 １３ ＮＯＴ素子 ５０ 状態監視回路 ５１ クロック制御回路
ＮＡＮＤ素子 １３ ＮＯＴ素子 ５０ 状態監視回路 ５１ クロック制御回路
Claims (4)
- 【請求項１】エッジトリガー方式Ｄ型フリップフロップ
において、フリップフロップのＤ入力とＱ出力又はＱ＿
出力の状態を監視し、一致又は不一致の情報を出力する
状態監視回路と、この状態監視回路の出力によりＣＬＫ
入力のフリップフロップ内部への伝搬を制御するクロッ
ク制御回路とを備えたフリップフロップ回路。 - 【請求項２】請求項１において、状態監視回路は、フリ
ップフロップのＱ出力に、ゲートがフリップフロップの
Ｄ入力により制御される第１電界効果形トランジスタの
入力を接続し、フリップフロップのＱ＿出力に、ゲート
がフリップフロップのＤ入力により制御される第２電界
効果形トランジスタの入力を接続し、前記第１電界効果
形トランジスタの出力と前記第２電界効果形トランジス
タの出力を接続したものを出力とすることを特徴とする
フリップフロップ回路。 - 【請求項３】請求項１において、状態監視回路は、フリ
ップフロップのＤ入力に、ゲートがフリップフロップの
Ｑ＿出力又はＱ出力により制御される第１電界効果形ト
ランジスタの入力を接続し、フリップフロップのＤ入力
の反転信号Ｄ＿に、ゲートがフリップフロップのＱ出力
又はＱ＿出力により制御される第２電界効果形トランジ
スタの入力を接続し、前記第１電界効果形トランジスタ
の出力と前記第２電界効果形トランジスタの出力を接続
したものを出力とすることを特徴とするフリップフロッ
プ回路。 - 【請求項４】請求項１において、状態監視回路は、ＥＸ
ＯＲ素子又はＥＸＮＯＲ素子を備え、前記ＥＸＯＲ素子
又はＥＸＮＯＲ素子の一方の入力を、フリップフロップ
のＤ入力に接続し、前記ＥＸＯＲ素子又はＥＸＮＯＲの
他方の入力を、フリップフロップのＱ出力又はＱ＿出力
に接続し、前記ＥＸＯＲ素子又はＥＸＮＯＲの出力を出
力とすることを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062803A JPH0815252B2 (ja) | 1991-03-27 | 1991-03-27 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062803A JPH0815252B2 (ja) | 1991-03-27 | 1991-03-27 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04298115A true JPH04298115A (ja) | 1992-10-21 |
| JPH0815252B2 JPH0815252B2 (ja) | 1996-02-14 |
Family
ID=13210863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3062803A Expired - Fee Related JPH0815252B2 (ja) | 1991-03-27 | 1991-03-27 | フリップフロップ回路 |
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| Country | Link |
|---|---|
| JP (1) | JPH0815252B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306013A (ja) * | 1991-04-03 | 1992-10-28 | Mitsubishi Electric Corp | ラッチ回路装置 |
| ES2078173A2 (es) * | 1993-12-30 | 1995-12-01 | Alcatel Standard Electrica | Arquitectura de circuitos integrados digitales. |
| US5859546A (en) * | 1995-11-08 | 1999-01-12 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal processing |
| US6204707B1 (en) | 1998-08-26 | 2001-03-20 | Kabushiki Kaisha Toshiba | Flip-flop circuit with clock signal control function and clock control circuit |
| JP2002176354A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体装置 |
| US6828837B2 (en) * | 2002-10-22 | 2004-12-07 | Samsung Electronics Co., Ltd. | Low power flip-flop circuit |
| JP2005130493A (ja) * | 2003-10-24 | 2005-05-19 | Samsung Electronics Co Ltd | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
| JP2006067559A (ja) * | 2004-07-27 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2006066938A (ja) * | 2003-08-20 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2006287906A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 半導体装置のデータラッチ回路 |
| JP2010124047A (ja) * | 2008-11-17 | 2010-06-03 | Sanken Electric Co Ltd | レベルシフト回路 |
| JP2010193104A (ja) * | 2009-02-17 | 2010-09-02 | Fujitsu Ltd | クロック生成回路 |
| JP2011066941A (ja) * | 2004-07-27 | 2011-03-31 | Panasonic Corp | 半導体集積回路 |
| WO2011074050A1 (ja) * | 2009-12-18 | 2011-06-23 | 富士通株式会社 | ラッチ回路及びクロック制御回路 |
-
1991
- 1991-03-27 JP JP3062803A patent/JPH0815252B2/ja not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04306013A (ja) * | 1991-04-03 | 1992-10-28 | Mitsubishi Electric Corp | ラッチ回路装置 |
| ES2078173A2 (es) * | 1993-12-30 | 1995-12-01 | Alcatel Standard Electrica | Arquitectura de circuitos integrados digitales. |
| US5859546A (en) * | 1995-11-08 | 1999-01-12 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal processing |
| US6204707B1 (en) | 1998-08-26 | 2001-03-20 | Kabushiki Kaisha Toshiba | Flip-flop circuit with clock signal control function and clock control circuit |
| JP2002176354A (ja) * | 2000-12-08 | 2002-06-21 | Mitsubishi Electric Corp | 半導体装置 |
| US6828837B2 (en) * | 2002-10-22 | 2004-12-07 | Samsung Electronics Co., Ltd. | Low power flip-flop circuit |
| KR100487654B1 (ko) * | 2002-10-22 | 2005-05-03 | 삼성전자주식회사 | 저전력 플립플롭 회로 |
| JP2006066938A (ja) * | 2003-08-20 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP4558438B2 (ja) * | 2003-10-24 | 2010-10-06 | 三星電子株式会社 | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
| JP2005130493A (ja) * | 2003-10-24 | 2005-05-19 | Samsung Electronics Co Ltd | 入力信号のトランジション区間で安定的に動作するパスゲート回路、これを備えるセルフリフレッシュ回路、及びパスゲート回路の制御方法 |
| JP2006067559A (ja) * | 2004-07-27 | 2006-03-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP2011066941A (ja) * | 2004-07-27 | 2011-03-31 | Panasonic Corp | 半導体集積回路 |
| JP2006287906A (ja) * | 2005-03-31 | 2006-10-19 | Hynix Semiconductor Inc | 半導体装置のデータラッチ回路 |
| JP2010124047A (ja) * | 2008-11-17 | 2010-06-03 | Sanken Electric Co Ltd | レベルシフト回路 |
| JP2010193104A (ja) * | 2009-02-17 | 2010-09-02 | Fujitsu Ltd | クロック生成回路 |
| WO2011074050A1 (ja) * | 2009-12-18 | 2011-06-23 | 富士通株式会社 | ラッチ回路及びクロック制御回路 |
| JP5423809B2 (ja) * | 2009-12-18 | 2014-02-19 | 富士通株式会社 | ラッチ回路及びクロック制御回路 |
| US9018981B2 (en) | 2009-12-18 | 2015-04-28 | Fujitsu Limited | Latch circuit and clock control circuit |
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| Publication number | Publication date |
|---|---|
| JPH0815252B2 (ja) | 1996-02-14 |
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