JP3552972B2 - スタティッククロックパルス発振器、空間光変調器、およびディスプレイ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、スタティッククロックパルス発振器に関する。このような発振器は、高速低電力制御回路、例えばデジタル信号処理（ＤＳＰ）を含む複雑な超大規模集積回路（ＶＬＳＩ）設計、において使用され得る。クロックパルス発振器は、ドライバ回路が空間光変調器およびディスプレイ、例えば、高速ビデオデータのサンプリングを行う回路に正確に規定されたパルスのシーケンスを供給する必要のある、ピクセル化されたマトリクス型のディスプレイ、にアドレスするのに有利に使用され得る。
【０００２】
【従来の技術】
公知のタイプのクロックパルス発振器は、シフトレジスタに基づく。シフトレジスタは、Ｄタイプのフリップフロップの縦列鎖を含む。このフリップフロップの縦列鎖は、クロックパルスに応答して単一の格納された論理状態（ｌｏｇｉｃｓｔａｔｅ）を、１つのフリップフロップから次のフリップフロップの鎖へと渡す。通常のクロックパルス発振アプリケーションについて、フリップフロップの状態のうち、１つを除いて全ての状態が論理ロー（０）状態に初期値化されるのに対して、残りのフリップフロップが論理ハイ（１）状態に初期値化される。シフトレジスタは公知の周波数でクロックされ、そして、シフトレジスタ内の循環する１状態を使用して、フリップフロップの出力において連続パルスを生成する。この周知の技術は、例えば米国特許第４，５４２，３０１号および米国特許第４，６１２，６５９号に開示されている。この技術を改良したものが、米国特許第４，７８５，２９７号に開示されている。この場合、各フリップフロップの「マスター」出力および「スレーブ」出力を、ＡＮＤゲートまたはＮＡＮＤゲート等の組合せ論理ゲートと共に使用して、所定の数の出力パルスについてのシフトレジスタのクロック速度を低減する。
【０００３】
クロックパルス発振回路を、鎖状につながれたＤタイプラッチ回路から形成することもまた公知である。添付した図面の図１は、ラッチ１および２を含む通常のＣＭＯＳ回路を示す。このような構成の構造および動作は、詳細には説明しない。ラッチ１および２等の連続するラッチは、ＣＫおよびＣＫ−で示される２相クロックの相反するクロック相に対して透明である。各ラッチの入力および出力は、添付した図面の図２に示すクロックパルスＮｎおよびＮｐを生成するために、一緒に「ＮＡＮＤ化」される。図２はまた、２相クロック波形、第１ラッチ１へのＤ入力、第２ラッチ２の入力でもある第１ラッチ１の出力Ｍ、および第２ラッチ２の出力Ｑを示す。
【０００４】
【発明が解決しようとする課題】
この構成の欠点は、出力パルスＮｎおよびＮｐがオーバーラップするのを確実に防ぐことができない点にある。２つのパルスのオーバーラップが起こると、所定のアプリケーションにおいて、例えば、ピクセルマトリクスディスプレイドライバにおいてビデオデータをサンプリングするのに出力パルスが使用される場合、問題が生じる。
【０００５】
動作の最大周波数を増加し、かつ、クロック電力消費を低減するために、クロックラインまたは複数のクロックラインの容量負荷を低減するためのさまざまな技術が開示されている。例えば、クロックパルス発振回路において使用する、状態制御されたクロッキング技術が提案されている。この技術の例が、米国特許第４，７４６，９１５号に開示されている。この例では、シフトレジスタがフリップフロップまたはラッチからなる複数のサブレジスタに分割され、そして、低い周波数で動作する別のシフトレジスタが、クロック信号を各サブレジスタに選択的に供給するために使用される。
【０００６】
必要条件が単一の循環する１状態についてのものであるアプリケーションについて、１状態を含む、または入力において１状態を有するフリップフロップまたはラッチのみがクロックを要求する。図３に示すように、このようなアプリケーションについて、各フリップフロップの入力および出力を「ＯＲ」することによって生成される信号は、フリップフロップのクロック入力に供給されたクロック信号をゲートするのに用いられ得る。このような構成は、米国特許第５，１２８，９７４号に開示されている。しかし、このような構成は、段毎に完全なフリップフロップおよび複数のさらなるトランジスタを要求する。また、フリップフロップ出力は、比較的大きな負荷を駆動する必要があり、そして、このことが動作の最大速度を制限する。
【０００７】
本明細書中で使用する「パスゲート」という語句は、入力信号を通過させるかまたはブロックするように制御され得るメイン導通パスを有する半導体構成を意味するものと定義されている。
【０００８】
【課題を解決するための手段】
本発明の第一の局面による、スタティッククロックパルス発振器は、クロック入力およびＮ個の段を含み、該スタティッククロックパルス発振器は、該段の各ｉ番目の段が、第（ｉ−１）段のゲート回路出力からセット信号を受け取るセット入力および第（ｉ＋ａ）段（ここでａは１以上）からリセット信号を受け取るリセット入力を有するリセット−セットフリップフロップと、該フリップフロップがセットされた場合に、該クロック入力に接続された該ゲート回路の少なくとも一つのクロック信号入力から該ゲート回路の出力へとクロックパルスを渡すゲート回路（１＜ｉ≦（Ｎ−ａ））とを含み、各々のゲート回路の各々のクロック信号入力は、該ゲート回路のパスゲートの主要伝導経路の末端に、該ゲート回路内で、排他的に接続されているスタティッククロックパルス発振器であって、そのことにより上記目的が達成される。
【０００９】
ゲート回路は、フリップフロップがリセットされた場合に、ゲート回路の出力をインアクティブな状態に維持するように構成されてもよい。
【００１０】
各ｉ番目の段のフリップフロップのリセット入力は、第（ｉ＋２）段のフリップフロップの出力からリセット信号を受け取るように構成されてもよい。
【００１１】
各ｉ番目の段のフリップフロップのリセット入力は、第（ｉ＋１）段のゲート回路の出力からリセット信号を受け取るように構成されてもよい。
【００１２】
各ｉ番目の段のゲート回路の出力は、遅延回路を介して、第（ｉ＋１）段のフリップフロップのセット入力に接続されてもよい。
【００１３】
遅延回路の各々が、複数の縦列接続されたインバータを含んでもよい。
【００１４】
第１段が、第（１＋ａ）段からスタートパルスを受け取るセット入力、および第（１＋ａ）段からリセット信号を受け取るリセット入力を有するリセット−セットフリップフロップと、フリップフロップがセットされた場合に、クロック入力から次の段へとクロックパルスを渡すゲート回路とを含んでもよい。
【００１５】
第Ｎ段が、第（Ｎ−１）段のゲート回路出力からセット信号を受け取るセット入力とリセット入力とを有するリセット−セットフリップフロップと、クロック入力から第Ｎ段および第（Ｎ−１）段のフリップフロップのリセット入力へとクロックパルスを渡すゲート回路とを含んでもよい。
【００１６】
各第ｉ段が、第（ｉ＋１）段のゲート回路からのセット信号をフリップフロップセット入力に選択的に受け取らせ、かつ、第（ｉ−ａ）段からのリセット信号をフリップフロップリセット入力に選択的に受け取らせる第１のスイッチ装置を含んでもよい。
【００１７】
第１段が、第２段のゲート回路出力からのセット入力信号をフリップフロップセット入力に選択的に受け取らせ、かつ、第１段のゲート回路からのクロックパルスをフリップフロップリセット入力に選択的に受け取らせる第２のスイッチ装置を含んでもよい。
【００１８】
第Ｎ段が、第（Ｎ−１）段からのスタートパルスをフリップフロップセット入力に選択的に受け取らせ、かつ、第（Ｎ−１）段からのリセット信号をフリップフロップリセット入力に選択的に受け取らせる第３のスイッチ装置を含んでもよい。
【００１９】
あるいは、第Ｎ段が、第（Ｎ−１）段からのスタートパルスをフリップフロップセット入力に選択的に受け取らせ、かつ、第（１＋ａ）段からのリセット信号をフリップフロップリセット入力に選択的に受け取らせる第３のスイッチ装置を含んでもよい。
【００２０】
ゲート回路出力の少なくともいくつかが、発振器の出力を構成してもよい。
【００２１】
フリップフロップの出力の少なくともいくつかが、発振器の出力を構成してもよい。
【００２２】
ゲート回路が、クロック入力に接続された入力を有してもよい。
【００２３】
ゲート回路の各々が、パスゲートと、フリップフロップがリセットされた場合にパスゲートの出力をインアクティブな状態に保持する保持デバイスとを含んでもよい。
【００２４】
パスゲートの各々が、ソース−ドレインパスがアンチパラレルに接続され、かつ、ゲートがフリップフロップの直接出力および補完出力に接続された、相反する導電型の金属酸化膜シリコン電界効果トランジスタを含むトランスミッションゲートであってもよい。
【００２５】
クロック入力が２相クロック入力であってもよい。
【００２６】
連続する段のパスゲート入力が、異なるクロック入力相に接続されてもよい。
【００２７】
あるいは、連続する段のパスゲートが、異なるクロック入力相に接続されてもよい。
【００２８】
段のパスゲートを通過したクロックパルスが、同じ極性を有してもよい。
【００２９】
各段の保持デバイスが、制御電極がフリップフロップの出力または補完出力に接続されたプルダウントランジスタを含んでもよい。
【００３０】
各段の保持デバイスは、制御電極がフリップフロップの出力または直接出力に接続されたプルアップトランジスタを含んでもよい。
【００３１】
クロック入力が単相クロック入力であってもよい。
【００３２】
連続する段のパスゲートを通過したクロックパルスが、相反する極性を有してもよい。
【００３３】
段の保持デバイスが、交互にプルダウントランジスタとプルアップトランジスタとを有し、各プルダウントランジスタの制御電極が関連するフリップフロップの補完出力に接続され、かつ、各プルアップトランジスタの制御電極が関連するフリップフロップの直接出力に接続されてもよい。
【００３４】
ゲート回路の各々が、パスゲートまたはパスゲートの各々を備えるゲート型センス増幅器を含んでもよい。
【００３５】
前記ゲート回路の各々が、前記パスゲートまたはパスゲートの各々を備えるゲート型レベルシフタを含んでもよい。
【００３６】
フリップフロップの各々が、第１のインバータであって、第１のインバータの入力および出力の一方がフリップフロップの出力を構成する、第１のインバータと、第２の制御可能インバータであって、第２の制御可能インバータの入力および出力が第１のインバータの入力および出力にそれぞれ接続された、第２の制御可能インバータと、フリップフロップの入力を構成する第１および第２の入力を有する入力回路とを含み、入力回路は、第１のインバータの入力に、第１および第２の入力の状態に対応する信号を供給し、かつ、第１または第２の入力がアクティブ信号を受け取る場合に、第２のインバータの出力を高インピーダンス状態に切り換えるように第２のインバータを制御するように構成されててもよい。
【００３７】
第１の入力がアクティブハイ入力であり、かつ、第２の入力がアクティブロー入力であってもよい。
【００３８】
入力回路が、第１の電源入力と第１のインバータの入力との間に接続され、第２の入力を構成する制御電極を有する、第１のアクティブデバイスと、第１のアクティブデバイスと反対の導電型を有し、第２の電源入力と第１のインバータの入力との間に接続され、第１の入力を構成する制御電極を有する、第２のアクティブデバイスとを含む入力回路であってもよい。
【００３９】
第１および第２のアクティブデバイスが、逆の構成に接続されてもよい。
【００４０】
入力回路が、第１および第２のアクティブデバイスのうちの一方のアクティブデバイスと同じ導電型を有し、第１および第２のアクティブデバイスのうちの一方のアクティブデバイスと直列に接続され、かつ、第１および第２のアクティブデバイスのうちの他方のアクティブデバイスの制御電極に接続された制御電極を有するさらなるアクティブデバイスを含んでもよい。
【００４１】
第２のインバータが、第１の電源入力または第１の電源入力と第２のインバータの出力との間に直列に接続された、第１の導電型を有する第３および第４のアクティブデバイスと、第２の電源入力または第２の電源入力と第２のインバータの出力との間に直列に接続された、第１の導電型を有する第５および第６のアクティブデバイスとを含む第２のインバータであって、第３および第５のアクティブデバイスが、第２のインバータの入力に接続された制御電極を有し、第４および第６のアクティブデバイスが、第１および第２の入力に接続された制御電極を有してもよい。
【００４２】
第３および第５のアクティブデバイスの少なくとも一方の制御電極が、さらなるアクティブデバイスを介して、第２のインバータの入力に接続されてもよい。
【００４３】
さらなるアクティブデバイスまたは各さらなるアクティブデバイスが、第１または第２の電源入力に接続された制御電極を有してもよい。
【００４４】
第１のインバータが、第１の電源入力または第１の電源入力と第１のインバータの出力との間に接続された第７のアクティブデバイスと、第７のアクティブデバイスと反対の導電型を有し、第２の電源入力または第２の電源入力と第１のインバータの出力との間に接続された、第８のアクティブデバイスとを含み、第７および第８のアクティブデバイスは、第１のインバータの入力に接続された制御電極を有してもよい。
【００４５】
本発明の発振器は、ＣＭＯＳ集積回路をさらに含んでもよい。
【００４６】
本発明の第２の局面による空間光変調器は、本発明の第１の局面による発振器をさらに含み、そのことにより上記目的が達成される。
【００４７】
本発明の変調器は、液晶デバイスをさらに含んでもよい。
【００４８】
本発明の第３の局面によるディスプレイは、本発明の第２の局面による変調器をさらに含み、そのことにより上記目的が達成される。
【００４９】
従って、完全に静的なクロックパルス発振器を提供することができる。このような発振器は、容量性の緩衝および充電漏れに対して頑強であり、非常に低い周波数で動作し得る。
【００５０】
また、非常に高い最大動作周波数を有するクロックパルス発振器を提供することもできる。特に、（ゲート回路が発振器の出力を構成する場合に）クロックパルスが、（任意の外部負荷に加えて）ある時点で２つのトランジスタゲートのみを充電する必要がある発振器を提供することができる。また、クロック信号を完全にゲートすることができる。このことは、２つの理由から重要である。第１に、クロック信号のトランジスタローディングは、その立ち上がり時間および立ち下がり時間を制限するので、従って、最大周波数を制限することになる。本発明の構成で、クロックのローディングは、主に寄生素子に起因するので、比較的に大きなクロックパルス発振器についても高速を維持することができる。
【００５１】
第２に、トランジスタゲートによるクロック信号の容量ローディングが、最小化され得る。特に、切り換え状態にある段内のトランジスタのゲートのみが充電される。この結果、クロック信号を搬送する回路トラックのトラック抵抗における電力損失が低減される。
【００５２】
出力パルスは、（ゲート回路の通過路によってのみ低下される）クロック信号の正確なコピーであり得る。ゲート回路は、パスゲートの形態である。パスゲートは、駆動能力が高くなるように比較的大きく形成される。出力パルスは、パスゲートから取られた場合には、確実にオーバーラップしないようにされている。
【００５３】
いくつかの実施形態は２相クロックを要求するが、他の実施形態は、単相クロックのみを要求する。
【００５４】
さまざまな有用な信号が、連続する各対から生成され得、これらの信号は以下のものを含む：
（ｉ） クロックパルスハイ期間に実質的に等しい持続時間を有し、かつ、クロック立ち上がりエッジと同期の、独立した、オーバーラップしない（正または負）パルス
（ｉｉ） クロックパルスロー期間に実質的に等しい持続時間を有し、かつ、クロック立ち下がりエッジと同期の、独立した、オーバーラップしない（正または負）パルス
（ｉｉｉ） クロック期間に実質的に等しい持続時間を有し、かつ、クロック立ち上がりエッジと同期の、独立した、オーバーラップする正負のパルス
（ｉｖ） クロック期間に実質的に等しい持続時間を有し、かつ、クロック立ち下がりエッジと同期の、独立した、オーバーラップする正負のパルス
オーバーラップしないパルスの場合、単に、クロックパルス発振器を駆動するのに使用されるクロック信号のマーク−スペース比を変更することによって、相対的なパルス幅が変更され得る。
【００５５】
いくつかの実施形態において、電圧レベルのシフトが提供され得る。特に、クロック信号は、発振器供給電圧よりも低い電圧であり得るので、電力消費の低減が達成され得る。いくつかの実施形態において、出力パルスは、実質的に低い振幅のクロック信号で動作するにも関わらず、実質的に完全な供給電圧に実質的に対応する振幅を有し得る。また、いくつかの実施形態において、発振器は、いずれかの方向（「順方向」または「逆方向」）を選択して動作し得る。このことは、表示された画像を空間的に逆転する必要があり得る表示駆動等の、いくつかのアプリケーションにおいて有利である。
【００５６】
【発明の実施の形態】
以下、特定的な実施形態を示して、添付の図面を参照しつつ本発明をより詳細に説明する。図中、同じ参照符号は同じ部材を示すものである。なお、以下の説明において、４つのタイプのパルスを次のような符号を用いて示す：
Ｐｐ： 正のパルス： クロック信号ＣＫと一致する正状態パルス（ｐｏｓｉｔｉｖｅ−ｇｏｉｎｇ ｐｕｌｓｅ）。
【００５７】
Ｐｎ： 正のパルス： クロック信号ＣＫと一致する負状態パルス（ｎｅｇａｔｉｖｅ−ｇｏｉｎｇ ｐｕｌｓｅ）。
【００５８】
Ｎｐ： 負のパルス： クロック信号ＣＫと一致する正状態パルス。
【００５９】
Ｎｎ： 負のパルス： クロック信号ＣＫと一致する負状態パルス。
【００６０】
図４はスタティッククロックパルス発振器の２つの段、段１および段２を示す。段１は、リセット入力Ｒ、セット入力Ｓ、直接出力Ｑ、ならびに補完的または逆転した出力！Ｑを有するリセット−セット（ＲＳ）フリップフロップ３を含む。セット入力Ｓは、前段または第（ｎ−１）段からセット信号Ｐｎを受け取るために、この段の入力に接続される。この信号はまた、前段の出力信号でもある。リセット入力Ｒは、第（ｎ＋１）段からリセット信号を受け取るために入力Ｆｉに接続される。
【００６１】
フリップフロップ３の出力Ｑおよび！Ｑは、それぞれゲート回路４のゲート入力Ｇおよび！Ｇに接続される。ゲート回路４は補完クロック入力ＣＫおよび！ＣＫを有し、補完クロック入力ＣＫおよび！ＣＫは、それぞれ２相クロック入力ＣＫおよび！ＣＫの補完相（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｐｈａｓｅ）に接続される。しかし、ゲート回路４の実際の構成に基づくと、フリップフロップの出力のうち１つの出力のみが、単一のゲート入力を有するゲート回路４のために使用され得る。同様に、ゲート回路４は、クロック相の１つまたは単一のクロック相に接続された単一のクロック入力を有してもよい。ゲート回路４の出力Ｏは、セット信号を後段または第（ｎ＋１）段に供給するために段１の出力Ｐｐに接続される。また、ゲート回路４の出力Ｏは、リセット信号を前段または第（ｎ−１）段に供給するために、出力Ｆｏに接続される。
【００６２】
図４の下側の図に示す段２は、段２が第（ｎ−１）段からセット信号Ｐｐを受け取り、セット信号Ｐｎを第（ｎ＋１）段へと供給するという点で、段１とは異なる。また、段１のゲート回路４が、クロック信号ＣＫの正状態パルスと一致する正のパルスＰｐを供給するように構成されているのに対して、段２は、その出力において、クロック信号ＣＫの負状態パルスと一致する正のパルスＰｎを供給するように構成されている。（なお、クロック信号ＣＫは、補完クロック信号！ＣＫの正状態パルスに一致する。）
ゲート回路４は、クロック入力ＣＫおよび！ＣＫの一方から単一のクロックパルスを送信するように、各段のフリップフロップ３の出力Ｑおよび！Ｑのいずれかまたは両方によって制御される。回路４へのゲート入力信号が不活性である場合、つまり、フリップフロップ３がリセットされる場合、回路４の、つまり段１または段２の、出力Ｏはローに維持される。
【００６３】
図５は、縦列に接続された段１および段２をＮ個含むスタティッククロックパルス発振器の一部を示す。段１は、段２と交互に配置されている。第１段のセット信号入力ＰｎがスタートパルスＳＰを受け取るように構成されているのに対して、クロック入力は２相クロック入力から補完的クロック信号ＣＫおよび！ＣＫを受け取るように接続されている。段１および段２の各々の入力Ｆｉは、後段の出力Ｆｏに接続されている。最終段または第Ｎ段の入力Ｆｉは、グラウンドｇｎｄに接続される。
【００６４】
スタティッククロックパルス発振器の動作を、図５の発振器の第１の３つの段において発生するさまざまな波形を示した図６のタイミング図によって説明する。まず、直接出力Ｑがローとなり、補完出力！Ｑがハイとなり、そして、出力ＰｎおよびＰｐが全てローとなるように、段１および段２の全てのフリップフロップ３がリセット状態にある。
【００６５】
時間ｔｎにおいて、スタートパルスＳＰは、第１段１の入力Ｐｎに供給される。この段のフリップフロップ３は、出力Ｑがハイになり、かつ、補完出力！Ｑがローになるようにセットされる。従って、ゲート回路４はスイッチオンされ、そして、第１段１の出力信号Ｐｐはクロック信号ＣＫに続く。
【００６６】
時間ｔｎ＋１において、クロック信号ＣＫがハイになると、第１段１の出力信号Ｐｐがハイになる。第２段２のフリップフロップ３は、その出力Ｑおよび！Ｑがそれぞれハイおよびローになるようにセットされる。第２段２のゲート回路４がオンにスイッチされると、第２段２の出力信号Ｐｎが補完クロック信号！ＣＫに続く。
【００６７】
時間ｔｎ＋２において、補完クロック信号！ＣＫはハイになり、従って、第２段２の出力信号Ｐｎもハイになる。第３段１のフリップフロップがそのようにセットされると、出力Ｑはハイになる。信号Ｐｎは第１段１のフリップフロップ３のリセット入力Ｒにフィードバックされ、従って、第１段１は（図６のＡに示すように）リセットされる。第１段１のゲート回路４がオフにスイッチされると、第１段１の出力Ｐｐは、別のスタートパルスが受け取られるまで、接地電位に維持されたままである。
【００６８】
図７に示す段１および段２は、リセッティングパルスのフィードバック構成の点で、図４に示した段１および段２とは異なる。段１および段２の各々が、第（ｎ＋１）段からのリセット信号を受け取り、この受け取った信号を出力Ｆにルーティングして、それにより、リセット信号を第（ｎ−１）段に供給するための入力Ｆを有する。段１および段２の各々において、フリップフロップ３のＱ出力により、リセット信号が出力Ｆｏを介して第（ｎ−１）段へと供給される。同様に、入力Ｆｉに接続されたフリップフロップ３のリセット入力Ｒが、第（ｎ＋２）段からリセット信号を受け取る。
【００６９】
フリップフロップ出力は、ゲート回路４によって生成されたパルスに応答するので、ゲートされたパルスの各々とフリップフロップの応答との間の遅延は小さい。従って、図７に示す段１および段２を含む、図８に示したクロックパルス発振器内に発生する信号のタイミングは、図５に示したクロックパルス発振器内に発生する信号と同様であるので、波形は、図６に示した波形とほぼ同じである。しかし、図６の波線Ｂで示すように、第３段のフリップフロップ出力Ｑの立ち上がりエッジは、第１段の信号Ｑをリセットするので、これらの信号は確実にオーバーラップする。組合せ論理によってフリップフロップ３の出力Ｑから所定のタイプのさらなる論理信号を生成することが要求される場合、このことは重要な特徴であり得る。
【００７０】
逆に、いくつかのアプリケーションでは、２段おきに出力Ｑがオーバーラップしないようにする必要があり、このような場合、図９に示す段１および段２が使用され得る。図９に示す段１および段２は、各段の出力が遅延回路５を介してゲート回路４の出力Ｏに接続される点で、図４に示す段１および段２と異なる。ここで、遅延回路５は、具体的には、５’で示されるように偶数個の直列または縦列に接続されたインバータとして設けられ得る。しかし、前段へのフィードバックリセット信号は、ゲート回路４の出力Ｏから出力Ｆｏを介して直接供給されるので、遅延されない。このことにより、前段のフリップフロップは、次の段のフリップフロップがセットされる前に確実にリセットされる。図１０は、このことが、連続する段のフリップフロップの出力Ｑおよび！Ｑに及ぼす影響を示す。このことは、適切な組合せ論理によって使用され、さらなる論理信号を生成し得る。
【００７１】
図１１は、図７に示したタイプの段１および段２を示す。ここで、ゲート回路はトランスミッションゲートの形態で設けられている。詳細には、各フリップフロップ３の出力Ｑおよび！Ｑは、トランジスタＴ１およびＴ２のゲートにそれぞれ接続され、トランジスタＴ１およびＴ２のソース−ドレインパスは、アンチパラレルに接続されて、トランスミッションゲートを形成する。トランスミッションゲートＴ１およびＴ２の入力は、段１および段２内の２相クロック入力の相ＣＫおよび相！ＣＫにそれぞれ接続される。トランスミッションゲートＴ１およびＴ２の出力は、段１および段２の出力ＰｐおよびＰｎにそれぞれ接続される。プルダウントランジスタＴ３は、グラウンドまたは電源入力ｇｎｄに接続されたソース、段１の出力Ｐｐまたは段２のＰｎに接続されたドレイン、および、フリップフロップ３の補完出力！Ｑに接続されたゲートを有する。
【００７２】
フリップフロップ３がリセット状態にある場合、トランスミッションゲートＴ１およびＴ２はオフにスイッチされ、トランジスタＴ３はこの段の出力を接地電位に維持される。フリップフロップ３がセット状態にある場合、トランスミッションゲートＴ１およびＴ２はオンにスイッチされ、段出力を適当なクロックパルスに接続し、そしてプルダウントランジスタＴ３がディスエーブルされる。
【００７３】
図４、図７、図９、および図１１に示す段１および段２は、出力ＰｐおよびＰｎにおいて、クロックパルスＣＫおよび！ＣＫの立ち上がりエッジと同期した正のパルスを供給する。しかし、負の出力パルスＮｎおよびＮｐを供給するスタティッククロックパルス発振器を提供することもできる。図１２は、このようなパルスを提供し、かつ、図８のように一緒に接続されて、スタティッククロックパルス発振器を形成し得る、段１および段２を示す。
【００７４】
図１２に示す段１は、インバータ６が入力Ｎｐとフリップフロップ３のセット入力Ｓとの間に接続され、出力Ｎｎが、ソースが電源入力ｖｄｄに接続され、かつ、ゲートがフリップフロップ３の直接出力Ｑに接続されたプルアップトランジスタＴ３を提供される点で、図１１に示した段１とは異なる。同様に、図１２に示した段２は、インバータ６が入力Ｎｎとフリップフロップ３のセット入力Ｓとの間に接続され、出力Ｎｐが、ゲートがフリップフロップ３の直接出力Ｑに接続されたプルアップトランジスタＴ３を提供される点で、図１１に示す段２とは異なる。
【００７５】
図１３は、図８に示すように一緒に接続され得る段１および段２を示す。段１は、正状態出力信号Ｐｐを供給するのに対して、段２は負状態出力信号Ｎｎを供給する。段１は、図１１に示した段１とは、インバータ６が入力Ｎｎとフリップフロップ３のセット入力Ｓとの間に提供される点で異なる。段２は、図１２に示した段２とは、インバータ６が省略され、トランスミッションゲートＴ１およびＴ２の入力が単一相クロック入力ＣＫに接続される点で異なる。したがって、スタティッククロックパルス発振器全体で１つの単一相クロック入力ＣＫを要求し、かつ、異なる段が反対の極性の出力信号またはパルスを提供する。
【００７６】
フリップフロップ３は、任意の適切な方法で具体化され得る。例えば、公知のタイプのＲＳフリップフロップは、図１４に示し、かつ、Ｆ． Ｈｉｌｌ および Ｇ． Ｐｅｔｅｒｓｏｎ の”Ｄｉｇｉｔａｌ Ｌｏｇｉｃ ａｎｄ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ”， Ｊｏｈｎ Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ，１９８４に開示されているように、１対の交差結合ＮＯＲゲートを含む。フリップフロップは、１対になった２つの入力ゲートＮＯＲ１およびＮＯＲ２を含む。ゲートＮＯＲ１の入力の１つはセット入力Ｓを含むのに対して、ゲートＮＯＲ２の入力の１つはリセット入力Ｒを含む。ゲートＮＯＲ１の出力は、フリップフロップの補完出力！Ｑを含み、かつ、ゲートＮＯＲ２の第２の入力に接続されている。ゲートＮＯＲ２の出力は、フリップフロップの出力Ｑを含み、かつ、ゲートＮＯＲ１の第２の入力に接続されている。出力Ｑおよび補完出力！Ｑは、以下の真理値表に基づいて、セット信号およびリセット信号に応答する。
【００７７】
【表１】

【００７８】
ここで、０および１は、論理ローレベルおよび論理ハイレベルを示し、Ｑ_ｔおよび！Ｑ_ｔは現在の出力状態を示し、そして、Ｑ_ｔ−１および！Ｑ_ｔ−１は前の出力状態を示す。従って、セット信号Ｓおよびリセット信号Ｒが両方とも０である場合、出力Ｑおよび！Ｑは、その前の状態を維持し、従ってラッチされている。セット入力Ｓがハイになる場合、フリップフロップはセットされ、かつ、出力Ｑはハイになる。リセット入力Ｒがハイになる場合、フリップフロップはリセットされ、かつ、出力Ｑはローになる。セット入力およびリセット入力が両方ハイである場合の出力状態は不定であり、設計者は、決してこの状態が起こらないように設計する必要がある。図１４に示すＲＳフリップフロップは、図１５に示すような公知のタイプの８トランジスタＣＭＯＳ集積回路として具体化され得る。ゲートＮＯＲ１は、Ｐ型トランジスタＩ２およびＧ２と、Ｎ型トランジスタＭ２およびＩ１を含むのに対して、ゲートＮＯＲ２は、Ｐ型トランジスタＩ４およびＧ４と、Ｎ型トランジスタＭ４およびＩ３を含む。
【００７９】
添付の図面の図１６は、入力ＲおよびＳ、ならびに出力Ｑおよび！Ｑにおいて起こる信号を共通の時間軸上に４つの波形図を示したグラフである。波形は、信号のエッジの相対的なタイミングを強調するために任意の電圧レベルおよび脆弱なトランジスタ性能を用いた、図１５に示したフリップフロップのシミュレーションを示す。シミュレーションを目的として、全てのトランジスタは、同じサイズであり、かつ、出力Ｑおよび！Ｑはそれぞれユニットインバータを備えている。
【００８０】
図１７に示す段１および段２は、図１１に示した段１および段２とは、フリップフロップ３がアクティブローリセット入力！Ｒを有する点で異なる。また、前段がフリップフロップ３の補完出力！Ｑによって供給される前に、リセット信号は各段からこの段へとフィードバックされる。
【００８１】
図１７に示す段１および段２では、フリップフロップ３を、図１８に示すような改良されたタイプのフリップフロップによって具体化することができる。フリップフロップ３は、第１の電源入力またはラインｖｄｄとグラウンドもしくは第２の電源入力またはラインｇｎｄとの間に直列に接続された第１のＰ型トランジスタ１１およびＮ型トランジスタ１２を含む入力回路ＩＮ１を含む。第１のトランジスタ１１は、アクティブローリセット入力！Ｒに接続されたゲートを有する。従って、入力！Ｒに供給されたリセット信号は、通常、論理ハイまたは１、例えば供給ラインｖｄｄの電圧、にあり、フリップフロップがリセットされた場合に、０または接地電源などの論理ローまたは０に切り換わる。第２のトランジスタ１２のゲートは、同様に、アクティブハイである、つまり、通常は論理ローであるが、フリップフロップがセットされた場合に論理ハイへと切り換わるセット入力Ｓに接続されている。
【００８２】
フリップフロップは、第１のインバータＸ１および第２の制御可能インバータＸ２をさらに含む。第２のインバータＸ２は、供給ラインｖｄｄとｇｎｄとの間に直列に接続された第３および第４のｐ型トランジスタ１３および１４ならびに第５および第６のＮ型トランジスタ１５および１６を含む。第３および第５のトランジスタ１３および１５のソースは、供給ラインｖｄｄおよびｇｎｄにそれぞれ接続されるのに対して、ゲートは一緒に接続されて、インバータＸ２の入力を形成する。第３のおよび第５のトランジスタ１３および１５のドレインは第４および第６のトランジスタ１４および１６のソースにそれぞれ接続される。第４および第６のトランジスタ１４および１６のドレインは一体に接続されて、第２のインバータＸ２の出力を形成する。第４のトランジスタ１４のゲートがセット入力Ｓに接続されるのに対して、第６のトランジスタ１６のゲートはリセット入力！Ｒに接続される。
【００８３】
第１のインバータＸ１は、供給ラインｖｄｄとｇｎｄとの間に直列に接続された第７のＰ型トランジスタ１７および第８のＮ型トランジスタ１８を含む。トランジスタ１７および１８のゲートは一緒に接続されて、第１のインバータＸ１の入力を形成するのに対して、トランジスタ１７および１８のドレインは一緒に接続されてフリップフロップの出力Ｑを形成する。第１のインバータＸ１の入力は、第２のインバータＸ２の出力およびフリップフロップの補完出力！Ｑに接続される。第１のインバータＸ１の出力は、第２のインバータＸ２の入力に接続される。第１のインバータＸ１の入力は、トランジスタ１１および１２のドレインによって形成された入力回路ＩＮ１の出力に接続される。
【００８４】
図１８に示すフリップフロップはアクティブハイセット入力Ｓおよびアクティブローリセット入力！Ｒを有するので、フリップフロップの論理レベル信号に対する応答は、図１４および図１５に示した構成とは異なる。論理レベル入力信号のさまざまな組み合わせに対する応答を以下に示す。
【００８５】
【表２】

【００８６】
ここで、各記号は表１について上で説明した通りである。セット信号がアクティブでない（論理０）であり、かつ、リセット信号がインアクティブ（論理１）である場合、トランジスタ１１および１２はオフに切り換わるのに対して、トランジスタ１４および１６は導通している。従って、インバータＸ２は、その出力における信号がその入力における信号の論理的補完であるインバータとして機能する。従って、フリップフロップは、フリップフロップがより最近にセットされたかまたはリセットされたかに基づいて相反する論理状態にロックされた出力Ｑおよび！Ｑを有する交差結合インバータを含む。
【００８７】
出力Ｑが論理レベル０となり、かつ、出力！Ｑが論理レベル１となるように、フリップフロップがより最近にリセットされた場合、リセット入力！Ｒを論理レベル１に維持した状態でアクティブセット信号（論理１）をセット入力Ｓに与えることによって、フリップフロップがセットされ得る。従って、第２のトランジスタ１２がオンになるのに対して、第４のトランジスタ１４はオフになり、それにより、第２のインバータＸ２の出力は第１の供給ラインｖｄｄから絶縁される。第２のインバータＸ２の出力に接続された第１のインバータＸ１の入力は、トランジスタ１２によってローに下がり、それにより出力Ｑが論理１にセットされる。これがトランジスタ１５にフィードバックされ、セット信号が停止され、かつ、トランジスタ１２がオフに切り換わった後は、インバータＸ１の入力が論理０に確実に維持される。同様に、トランジスタ１３は、フィードバック信号によってオフに切り換えられる。
【００８８】
出力Ｑが論理１となり、かつ、出力！Ｑが論理０となるように、フリップフロップがより最近にリセットされた場合、フリップフロップはインアクティブセット信号（論理０）およびアクティブリセット信号（論理０）によってリセットされ得る。この場合、第１のトランジスタ１１はアクティブリセット信号によってオンされるのに対して、トランジスタ１６はオフされる。論理レベル１はインバータＸ１の入力に供給され、従って、インバータＸ１は出力Ｑにおいて論理０信号を供給する。これが、第２のインバータＸ２の入力にフィードバックされ、それにより、トランジスタ１３が導通し、かつ、トランジスタ１５がオフに切り換えられる。リセット信号がインアクティブ（論理１）レベルに戻った場合、交差結合されたインバータＸ１およびＸ２はリセット状態に維持される。
【００８９】
これまでに説明したように、セット信号およびリセット信号の両方についての出力状態は、アクティブであるか、または不定である。もし両方の信号がアクティブとなった場合には、両トランジスタ１１および１２が供給ラインｖｄｄとｇｎｄとの間を導通し、かつ、入力回路ＩＮ１の出力が不定となる。従って、フリップフロップの入力信号の両方が同時にアクティブとなり得ないように確実にすることが設計者にとって重要である。
【００９０】
図１９は、セット動作およびリセット動作についての、図１８の回路の入力波形および出力波形を示す。これらの波形は、図１６に示す波形を得るのに用いたパラメータを用いたシミュレーションによって得られた。時間Ｔ１において、図１８のフリップフロップがセットされ、補完出力！Ｑは出力Ｑの前に応答する。同様に、時間Ｔ２において、フリップフロップはリセットされ、補完出力！Ｑは出力Ｑの前に応答する。従って、フリップフロップはより望ましい対称なスイッチのふるまいを提供する。これは、高速論理回路において有利である。
【００９１】
図２０および図２１は、それぞれ、セットおよびリセットの遷移について、図１８のフリップフロップの性能を、図１５のフリップフロップの性能と比較する。これらの波形は、同じパラメータを用いた、つまり同じ性能の等しいサイズのトランジスタを用いたシミュレーションによって得られた。ここで、各出力がユニットインバータを駆動し、電圧波形はこれらのインバータの入力で測定した。
【００９２】
図２０に示すように、フリップフロップは時間Ｔ１においてセットされる。図１８の「新たなＲＳフリップフロップ」および図１５の「ＮＯＲ ＲＳフリップフロップ」の出力！Ｑは、ほぼ同じ速度で放電する。しかし、出力Ｑの応答速度は、実質的に異なる。「新たな」フリップフロップの出力Ｑは、時間Ｔ３において論理ハイ状態に達し、これは、公知の回路の出力Ｑが（時間Ｔ２）において同じ論理レベルに達するのに要する時間よりも約２０％速い。
【００９３】
図２１に示すように、フリップフロップは時間Ｔ１においてリセットされる。図１５のフリップフロップの出力Ｑおよび図１８のフリップフロップの出力！Ｑはそれぞれ、ほぼ同じ速度で放電および充電を行なう。しかし、図１８のフリップフロップの出力Ｑは、図１５のフリップフロップの出力！Ｑが時間Ｔ２において論理ハイ状態に達するよりも実質的に速く、時間Ｔ３において論理ロー状態に達する。
【００９４】
図２２は、段１および段２を示すが、この段１および段２は、図１２に示した段１および段２とは、インバータ６が省略され、かつ、フリップフロップ３がアクティブローセット入力！Ｓを有するという点で異なる。これらの段は、図１８に示すような実質的に同じアーキテクチャを有するフリップフロップを利用し得る。このタイプの適切なフリップフロップを図２３に示す。ここで、入力と出力とが入れ換えられている。この場合、第１のトランジスタ１のゲートがアクティブローセット入力！Ｓに接続されるのに対して、第２のトランジスタ２のゲートはアクティブハイリセット入力Ｒに接続される。インバータＸ１の出力が補完出力！Ｑに接続されるのに対して、インバータＸ２の出力は出力Ｑに接続される。この構成で、出力Ｑにおける状態変化は、出力！Ｑにおける対応する状態変化に対して、常に先行する。そうでない場合には、図２３のフリップフロップの動作は、図１８のそれと実質的に同じである。図２３のフリップフロップについての対応する真理値表を以下に示す。
【００９５】
【表３】

【００９６】
第２のインバータ内のトランジスタ１３および１４の相対的な位置、およびトランジスタ１５および１６の相対的な位置は、フリップフロップの正確な動作にとって重要でない。例えば、図２４に示すように、トランジスタ１４は、第１の供給ラインｖｄｄとトランジスタ１３との間に配置され得、トランジスタ１６は、第２の供給ラインｇｎｄとトランジスタ１５との間に配置され得る。また、ソース−ドレインパスが直列に接続された一対のトランジスタは、多重ゲートデバイスと置き換え得る。例えば、図２５に示すように、トランジスタ１３および１４は、デュアルゲートトランジスタＤ１と置き換えられ、トランジスタ１５および１６がデュアルゲートトランジスタＤ２と置き換えられる。
【００９７】
図１８および図２３〜図２５を参照してこれまでに説明したフリップフロップは、論理レベル１信号が第１の電源ラインｖｄｄ上の電圧の値を有し、かつ、論理レベル０信号が第２の供給ラインｇｎｄ上の電圧を有するような標準的な論理レベル信号で動作するように意図されているが、これらの実施形態は、より低い電圧入力信号で動作することができ、従って、レベルシフティングを実行し得る。例えば、図２６に示すように、セット入力Ｓは、（接地電位に比例する）供給電圧ｖｄｄよりも低いＶｓである電圧を有するアクティブハイセット信号に応答することができる。同様に、図１８の実施形態のアクティブローリセット入力！Ｒは、その電圧Ｖｒが接地電位よりも大きなリセット信号に応答することができる。例えば、図１８のフリップフロップのセット動作の間に、トランジスタ１２は、供給電圧よりも低いゲート−ソース電圧でオンし得る。しかし、ゲート−ソース電圧が供給電圧とセット信号の電圧との間の差分に等しいので、トランジスタ１４は完全にオフされ得ない。したがって、トランジスタ１２とトランジスタ１３および１４との間には瞬間的に衝突が起こり得、そして、セット信号の実際の大きさおよびトランジスタの閾値電圧に基づいて、フリップフロップは状態を変え得る、または変え得ない。フリップフロップが状態を変え、かつ、セットされるのに要求されるセット信号の大きさの最小値は、トランジスタ１３および１４と比較して、トランジスタ１２を大きく形成することによって増加し得る。これは、高い駆動能力出力を有する高速回路にとって、通常の構成である。
【００９８】
図２７に示すフリップフロップは、図１８に示したフリップフロップの改変例であり、低い入力電圧での動作にさらに適している。さらに、パストランジスタとして構成されたＰ型トランジスタが、第１のインバータＸ１とトランジスタ１３のゲートとの間に接続される。トランジスタＦ１のゲートは、第２の供給ラインｇｎｄに接続される。
【００９９】
図２７のフリップフロップの動作は、トランジスタＦ１は閾値電圧によって低下された論理レベル０を通過させるのみであるという事実に依存する。従って、リセット動作に引き続いて、フリップフロップの条件は、トランジスタ１３のゲートが、トランジスタＦ１の閾値電圧に対して閉となる電位になるように与えられる。これにより、トランジスタ１３が弱々しく（ｗｅａｋｌｙ）オンされるのみで、かつ、トランジスタ１３および１４の結合されたプルアップドライブが低減されることが確実になる。結果的に、引き続くセッティング動作の間に、フリップフロップは、それ以外の場合に得られるより低い入力電圧Ｖｓでセットされ得る。
【０１００】
最小アクティブローリセット電圧を向上するために、同じ技術を適用し得る。この場合、パスゲートとして構成されたＮ型トランジスタは、インバータＸ１の出力とトランジスタ１５のゲートとの間に接続される。なお、トランジスタ１５のゲート電極は、第１の供給ラインｖｄｄに接続されている。
【０１０１】
図２４、図２５、および図２７に示す改変例は、図１８および図２３に示すフリップフロップにも同様に用い得る。
【０１０２】
図２８に示すフリップフロップは、セット−オーバーライド型であり、かつ、図１８に示したフリップフロップとは、さらなるトランジスタ１１’が提供されている点で異なる。トランジスタ１１’はＰ型であり、かつ、トランジスタ１１と直列に接続される。トランジスタ１１のドレインは、トランジスタ１１’のソースに接続され、トランジスタ１１’のドレインは、トランジスタ１２のドレインに接続され、そして、トランジスタ１１’のゲートはセット入力Ｓに接続される。あるいは、トランジスタ１１’のソース−ドレインパスが、トランジスタ１１と供給ラインｖｄｄとの間に接続され得るか、もしくは、トランジスタ１１および１１’が、デュアルゲートトランジスタとして具体化され得る。
【０１０３】
図２８に示すフリップフロップの動作は、図１８に示したフリップフロップの動作と同様であるが、主に、不定状態が無いという点で異なる。図２８のフリップフロップについての真理値表を以下に示す。
【０１０４】
【表４】

【０１０５】
図１８のフリップフロップは、セット入力およびリセット入力の両方が同時にアクティブである場合、不定状態を有する。しかし、図２８のフリップフロップは、セット入力およびリセット入力の両方が同時にアクティブである場合にセットされるように構成されている。従って、真理値表に示すように、この状況において、セット入力Ｓはリセット入力！Ｒをオーバーライドする。詳細には、セット入力Ｓが論理レベル１である場合、トランジスタ１１’はオフされて、そして、トランジスタ１１のドレインをトランジスタ１２のドレインから切断する。それにより、フリップフロップは強制的にセット状態にされる。スタティッククロックパルス発振器において図２８のフリップフロップを用いることは、複数の利点を有する。不定状態が無いので、クロックパルス発振器を不定状態にすることができない。また、スタートアップ時にクロックパルス発振器内で起こる任意の偽の（ｓｐｕｒｉｏｕｓ）状態は、発振器がクロックされる場合に効果的に除去されるので、スタートアップ時にクロックパルス発振器をリセットするために、独立したリセット信号および関連する回路を提供する必要はない。さらに、要求される場合には、クロックパルス発振器を介してより長いパルスを送信することができる。複数の連続するスタートパルスを供給することができ、そして、これらのパルスは発振器を介してクロックされ、かつ、連続する段を占め得る。
【０１０６】
図２９は、低電圧での動作を提供する異なる技術を用いる、改変された段１および段２を示す。この技術は、電源電圧よりも実質的に低い振幅を有する単一相または２相のクロック信号で使用され得る。図２９に示す段１および段２は、図４に示した段１および段２とは、ゲート回路４の各々が、ゲート型レベルシフタまたはゲート型センス増幅器として具体化される点で異なる。従って、ゲート回路は、クロックパルスの電圧レベルシフティングを実行する。
【０１０７】
図３０は、ゲート回路４として使用され得るゲート型センス増幅器を、より詳細に説明する。増幅器は、例えば、Ａ． Ｂｅｌｌａｏｕｒ と Ｍ． Ｅｌｍａｓｒｙの”ｌｏｗ−ｐｏｗｅｒ ｄｉｇｉｔａｌ ＶＬＳＩ ｄｅｓｉｇｎ ｃｉｒｃｕｉｔｓ ａｎｄ ｓｙｓｔｅｍｓ”， Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ， １９９５（この文献の内容を本明細書中で参考として援用する）に開示されたタイプの、交差結合されたセンス増幅器として構成された、第９および第１０のＮ型トランジスタ１９および２２、ならびに、第１１および第１３Ｐ型トランジスタ２１〜２３を含む。トランジスタ１９および２０のソースがグラウンドに接続されるのに対して、トランジスタ１９および２０のドレインはトランジスタ２１および２２のドレインとトランジスタ２０および１９のゲートとにそれぞれ接続される。トランジスタ２１および２２のソースは、トランジスタ２３のドレインに接続される。なおトランジスタ２３のソースは供給入力ｖｄｄに接続される。トランジスタ２３のゲートは、補完ゲート入力！Ｇに接続される。
【０１０８】
増幅器は、第１４〜第１６のＮ型トランジスタ２４〜２６をさらに含む。トランジスタ２４および２５のソースが直接クロック入力ＣＫおよび補完クロック入力！ＣＫに接続されるのに対して、トランジスタ２４および２５のゲートは、一緒にゲート入力Ｇに接続される。トランジスタ２４および２５のドレインは、それぞれトランジスタ２１および２２のゲートに接続される。トランジスタ２６のソース−ドレインパスが出力Ｏおよびグラウンドｇｎｄに接続されるのに対して、トランジスタ２６のゲートは補完ゲート入力！Ｇに接続される。
【０１０９】
ゲート信号Ｇおよび！Ｇがそれぞれハイおよびローになるようにゲート型センス増幅器４がイネーブルされた場合、トランジスタ２４および２５は、クロック信号をトランジスタ２１および２２のゲートに渡す。トランジスタ２３は、センス増幅器がハイテール電流（ｈｉｇｈ ｔａｉｌ ｃｕｒｒｅｎｔ）で動作するようにグラウンドされる。トランジスタ２６がオフに切り換えられると、出力Ｏは、適切なレベルシフトで、クロック入力ＣＫの論理状態に続く。
【０１１０】
信号Ｇおよび！Ｇがそれぞれローおよびハイである場合、増幅器がディスエーブルされるので、トランジスタ２４および２５は、クロック入力を絶縁する。トランジスタ２３がオフされると、増幅器中を流れる電流が停止される。プルダウントランジスタ２６がオンされると、出力Ｏはデフォルト論理ロー状態に維持される。
【０１１１】
図３１は、ゲート回路４として使用され得るゲート型レベルシフタを示す。レベルシフタは、第１７〜第１９のＰ型トランジスタ２７〜２９および第２０のＮ型トランジスタ３０を含む。トランジスタ２７および２９のソースは、電源入力ｖｄｄに接続される。トランジスタ２７のゲートが補完ゲート入力！Ｇに接続されるのに対して、トランジスタ２７のドレインは、トランジスタ２８のソースに接続される。トランジスタ２８のドレインはグラウンドに接続される。トランジスタ２９のドレインはトランジスタ３０のドレインに接続され、トランジスタ３０のソースは補完クロック入力！ＣＫに接続され、補完クロック入力！ＣＫのゲートはトランジスタ２８のソースに接続される。
【０１１２】
トランジスタ２９および３０のドレインは、第２１のＰ型トランジスタ３１および第２２のＮ型トランジスタ３２に接続される。トランジスタ３１および３２のソースは電源入力ｖｄｄおよびｇｎｄにそれぞれ接続されるのに対して、トランジスタ３１および３２のドレインは、一緒に接続され、かつ、出力Ｏに接続される。
【０１１３】
第２３のＮ型トランジスタ３３は、トランジスタ２８および２９のゲートに接続されたドレイン、クロック入力ＣＫに接続されたソース、およびゲート入力Ｇに接続されたゲートを有する。第２４および第２５のＮ型トランジスタ３４および３５は、補完ゲート入力！Ｇに接続されたゲート、グラウンドに接続されたソース、およびトランジスタ３０および２９のゲートに接続されたドレインをそれぞれ有する。
【０１１４】
レベルシフタがハイゲート信号Ｇおよびローゲート信号！Ｇをによってそれぞれイネーブルされた場合、トランジスタ３３は、クロック信号をトランジスタ２９および３０のゲートに渡す。トランジスタ２７および２８はソースフォロワーとして動作する。ここで、トランジスタ２７は、入力信号に最大ブーストを提供するように激しくオンに切り換えられる。トランジスタ３４および３５はオフに切り換えられ、そして、回路は差動入力レベルシフタとして動作し、それにより、出力ＯがクロックパルスＣＫの論理状態に従う。
【０１１５】
レベルシフタがロー入力Ｇおよびハイ入力！Ｇによってそれぞれディスエーブルされた場合、トランジスタ３０が確実にオフされ、トランジスタ２９が確実にオンされ、かつ、トランジスタ３１および３２によって形成されるインバータの出力が確実にローに維持されるように、トランジスタ３４および３５がオフされる。トランジスタ３３はクロックパルスＣＫを絶縁する。
【０１１６】
図２９および図３０に示す構成において、クロック相ＣＫおよび！ＣＫは、トランジスタゲートを直接に駆動しないが、その代わり、パスゲートとして機能するトランジスタ２４、２５、３０、および３３によってゲートされる。
【０１１７】
図３２は、双方向動作のために改変された、図１１に示すタイプの段１を示す。図３２の上の図は、左から右へと連続してパルスを生成するための構成を示し、それに対して、図３２の下の図は、右から左へ連続してパルスを生成する構成を示す。ここまでに説明した他のタイプの段において、同様の改変をなし得る。
【０１１８】
段から段へとセットパルスおよびリセットパルスが渡される方向を制御するために、例えばトランスミッションゲートの形態で電子スイッチ７および８を提供することも改変の１つに含まれる。従って、段１は、スイッチ７によってフリップフロップの出力Ｑに選択的に接続された左から右へのフィードバックコネクションＦｏを有する。同様に、この段は、スイッチ８の位置に応じてトランスミッションゲートＴ１およびＴ２の出力から供給されたパルスをセットするための左と右の出力Ｐｐを有する。図３２の上部に示すように、左から右への動作について、スイッチ７は、フリップフロップをリセットするのにこのようなパルスを用いる前段の前に、フリップフロップの出力Ｑから左へと、かつ、前段を介してこの段へと、リセットパルスを方向付ける。トランスミッションゲートＴ１およびＴ２からの出力パルスは、そのフリップフロップをセットするために、次段に供給される。
【０１１９】
図３２の下の図に示すように、スイッチ７および８が交互の位置にある場合、右から左への動作が起こる。この場合、フリップフロップの出力Ｑからのリセットパルスは、右側へ、次段を介してそのフリップフロップをリセットする次段の後の段へと供給される。スイッチ８は、出力信号を左側へ、そのフリップフロップをセットする次段へと方向付ける。
【０１２０】
図３３は、図３２に示した双方向段１と同様であるが、段の間の道順を決める必要のある、信号の数を低減するように改変された、双方向の段１を示す。図３３の段は、左右のフィードバックコネクションＦｏがスイッチ７によって、トランジスタＴ１およびＴ２を含むトランスミッションゲートの出力に選択的に接続される点で、図３２の段とは異なる。このことにより、図３２に示す段の２つの信号通路を省略できる。
【０１２１】
図３４は、段の間を送られる信号がさらにいっそう低減される、別の双方向の段を示す。この場合、セット入力Ｓはスイッチ７を介して選択的に接続され、前段または次段からのパルスＰｎを受けとり、それに対して、フリップフロップ３のリセット入力Ｒは、スイッチ８を介して選択的に接続され、前段または次段からのパルスＰｎをそれぞれ受け取る。
【０１２２】
図３５は、クロック信号発振器の最終段１００に接続された、最後から２番目の右側段２を示す。図３５に示す左から右への動作において、最終段１００によって伝送されるクロックパルスは、この段および最後から２番目の段もリセットする。右から左への動作の間、スイッチ７および８が切り換えられ、それにより、最終段１００のフリップフロップ３がスタートパルスＳＰによってセットされる。この段によって伝送されるクロックパルスは、最後から２番目の段２のフリップフロップ３をセットし、そして、最後から２番目の段２を通過した次のクロックパルスが、最後から３番目の段または前段（１）（図示せず）のフリップフロップをセットし、かつ、最終段１００のフリップフロップをリセットする。
【０１２３】
最終段１００は、１対の段１および段２の代わりに用い得るが、１対の段１および段２の複雑さは必要でない。段１００は、双方向スタティッククロックパルス発振器の第１段としても用い得る。単方向スタティッククロックパルス発振器の場合、第１および最終の段は、図３５に参照符号１００で示すタイプであり得るが、スイッチ７および８が、その段が発振器の第１段として用いられるのか、あるいは、最終段として用いられるのかに応じて、適切なハードワイヤと置き換えられる。
【０１２４】
図３６は、図３２に示したタイプの双方向の段を示すが、図２５に示したタイプのフリップフロップ３と一緒に使用するためにわずかに再構成されている。スイッチ７がトランジスタＢ１〜Ｂ４によって形成された２つのトランスミッションゲートによって具体化されるのに対して、スイッチ８は、トランジスタＢ５〜Ｂ８によって形成されたトランスミッションゲートによって具体化されている。動作の方向は、ラインＬおよび！Ｌ上の方向制御信号によって制御される。段の出力を、Ｓ＿Ｏに示す。
【０１２５】
左から右への動作のために、トランジスタＢ１、Ｂ２、Ｂ７、およびＢ８がオンされ、かつ、トランジスタＢ３、Ｂ４、Ｂ５、およびＢ６がオフされる。逆に、右から左への動作のために、トランジスタＢ３、Ｂ４、Ｂ５、およびＢ６がオンされ、かつ、トランジスタＢ１、Ｂ２、Ｂ７、およびＢ８がオフされる。トランスミッションゲートＢ５、Ｂ６、Ｂ７、およびＢ８は、動作の方向に基づいて、クロックパルス出力を出力端子ＱＲおよびＱＬにそれぞれ供給する。トランスミッションゲートＢ１、Ｂ２、Ｂ３、およびＢ４は、それぞれ補完出力！Ｑから２つ左または２つ右の段に信号を通して、適切な時間にそのフリップフロップをリセットする。リセットトランジスタＲ１は、供給ラインｖｄｄとトランジスタ１１および１２のドレインとの間に接続され、かつ、リセットラインＲＥＳＥＴに接続されたゲートを有する。この構成により、例えば電力が発振器に供給された場合に、段の全てのフリップフロップが１つの信号に応答して確実にリセットされる。さまざまな入力および出力Ｄ、ＦＲＬ、Ｆ、ＦＬＲ、ＦＬ、およびＦＲが、さまざまな信号に段と段との間のルートを提供する。
【０１２６】
図３６に示す段１は、クロック信号ＣＫの立ち上がりエッジと同期した正の出力パルスＰｐを提供するタイプである。補完クロック信号！ＣＫの立ち上がりエッジと同期の正の出力パルスＰｎを提供する段２は、トランスミッションゲートＴ１およびＴ２の入力が補完クロックライン！ＣＫに接続されている点で、図３６に示した段とは異なる。
【０１２７】
図３７は、縦列に構成されたこのタイプの段を含むスタティッククロックパルス発振器を示す。この図面は、連続する段と段との間の相互接続を示す。左から右への動作のためのスタートパルスＳＰＬに加えて、右から左への動作のために、第Ｎ段にスタートパルスＳＰＲが要求される。方向制御ラインＬおよび！Ｌは、動作が左から右へと行われるのか、または、右から左へと行われるのかを決定するために、補完信号を受け取る。共通のリセットラインが、動作を開始する前に、全ての段のフリップフロップ３をセットするために、共通のリセット信号ＲＥＳＥＴを受け取る。
【０１２８】
図３６に示すタイプの段が、低い電圧クロック入力で動作される場合、複数のトランジスタが冗長になり、従ってそれらを省略し得る。例えば、クロックパルスが電源電圧よりもかなり低い電圧の場合、Ｐ型デバイスＴ２は不必要であり、かつ、Ｎ型デバイスＴ１がより低い電圧信号を簡単に通し得る。クロック信号がｇｎｄとｖｄｄとの間でスイングする場合、デバイスＴ１は、その閾値電圧によって低下された論理ハイ状態を、次段のトランジスタ１１および１２に渡すだけである。しかし、フリップフロップデバイスは最適化され得るので、フリップフロップは依然このような信号でセットされ得る。トランジスタＴ２が省略される場合、Ｐ型デバイスＢ５およびＢ７は要求されない。
【０１２９】
トランスミッションゲートＢ１、Ｂ２、Ｂ３、およびＢ４を通過したフィードバック信号は、負状態パルスである。Ｐ型デバイスＢ１およびＢ３が、おそらく許容できる低下を伴って、フリップフロップのリセットを行わせるのに十分な論理ロー信号を通し得るので、全てのトランジスタを必要としなくてもよい。
【０１３０】
図３８は、図２８に示したフリップフロップと同様のフリップフロップを用いた、図３４に示した段と同様の段をより詳細に示す。図３８のフリップフロップは、アクティブハイリセット入力Ｒおよびアクティブローセット入力！Ｓを有する点で、図２８のフリップフロップとは異なる。
【０１３１】
トランジスタ５０および５１を含むインバータが、アクティブローセット入力とトランジスタＢ１、Ｂ２、Ｂ５、およびＢ６を含むスイッチ７との間に接続され、それにより、フリップフロップを、図３４に示した構成で用いることができる。なお、図３４の構成は、アクティブハイ入力ＲおよびＳを有するフリップフロップを要求する。スイッチ８は、トランジスタＢ３、Ｂ４、Ｂ７、およびＢ８を含む。
【０１３２】
図３８に示すフリップフロップは、トランジスタ１３〜１６がデュアルゲートトランジスタＤ１およびＤ２と置き換えられている点で、図２８に示したフリップフロップとは異なる。また、トランジスタ１１’は省略され、かつ、トランジスタ１２はデュアルゲートトランジスタ１２’と置き換えられている。デュアルゲートトランジスタ１２’のゲートは、入力Ｒおよび！Ｓに接続される。従って、フリップフロップは、アクティブハイリセット入力Ｒおよびアクティブローセット入力！Ｓを有する、セット−オーバーライド・リセット−セット型フリップフロップとして機能する。
【０１３３】
図３９Ａおよび図３９Ｂは、スタティッククロックパルス発振器のための、別のタイプの双方向段を示す。この段は、図２５に示したトランジスタ１１〜１８によって形成されたフリップフロップと、図３１に示したトランジスタ２７〜３５によって形成されたゲート型レベルシフタとを含む。トランスミッションゲートトランジスタＢ１〜Ｂ８は、図３６に示したトランジスタＢ１〜Ｂ８と同じ機能に対応し、かつ、その同じ機能を実行する。トランジスタＤ１〜Ｄ６は、図９の参照符号５に示したタイプの遅延回路を形成し、それにより、２段毎の出力Ｓ＿Ｏがオーバーラップするのを確実に防ぐ。図３６に示したリセットトランジスタＲ１もまた提供される。この段が出力信号Ｓ＿ＯおよびＳ＿Ｏ２を提供するのを示す。出力信号Ｓ＿ＯおよびＳ＿Ｏ２のいずれか一方または両方が、回路アプリケーションに基づいて使用され得る。
【０１３４】
図３９Ａおよび３９Ｂに示す段は、クロック信号ＣＫの正状態パルスと同期の正のパルスＰｐを提供する。しかし、クロック信号ＣＫの負状態パルスに一致する正のパルスＰｎを提供するために、クロック入力コネクションＣＫおよび！ＣＫを交換するだけでよい。
【０１３５】
スタティッククロックパルス発振器は、ＣＭＯＳ集積回路としてまたはＣＭＯＳ集積回路の一部として具体化され得る。画素（ｐｉｘｅｌ）マトリクスディスプレイで用いるために、このような発振器は、任意のＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）技術を用いて、ＬＳＩ（大規模集積）ドライバ集積回路内、または、ディスプレイ基板上に設けられ得る。
【０１３６】
図４０は、例えば、液晶素子を含む空間光変調器の形態の、Ｎ行×Ｍ列からなるディスプレイマトリクス４０を含むディスプレイを示す。ディスプレイは、クロックパルス発振回路４２および１組のデータラインドライバ４３を含むアドレス信号発振器４１をさらに含む。クロックパルス発振回路４２は、これまでに説明し、かつ、図４〜図３９Ｂに示した、任意のタイプの発振器を含む。走査信号発振器４４は、画素の行に走査信号を供給し、かつ、クロックパルス発振回路４５および１組の走査線ドライバ４６を含む。クロックパルス発振回路４５は、これまでに説明し、かつ、図４〜図３９Ｂに示した、任意のタイプの発振器を含む。クロックパルス発振回路は、回路４２のために画素データレートでクロックパルスを発振し、かつ、回路４５のためにラインデータレートでクロックパルスを発振する。
【０１３７】
【発明の効果】
完全に静的なクロックパルス発振器を提供することができる。このような発振器は、容量性の緩衝および充電漏れに対して頑強であり、非常に低い周波数で動作し得る。また、非常に高い最大動作周波数を有するクロックパルス発振器を提供することもできる。特に、（ゲート回路が発振器の出力を構成する場合に）クロックパルスが、（任意の外部負荷に加えて）ある時点で２つのトランジスタゲートのみを充電する必要がある発振器を提供することができる。また、クロック信号を完全にゲートすることができる。
【図面の簡単な説明】
【図１】２段分の公知のタイプのシフトレジスタを含む回路図である。
【図２】図１に示した段において起こる波形を示す図である。
【図３】公知のタイプのクロックパルス発振器のブロック回路図である。
【図４】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図５】図４に示した段を有するクロックパルス発振器のブロック図である。
【図６】図４および図５に示すクロックパルス発振器内に起こる波形を示すタイミング図である。
【図７】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図８】図７に示した段を有するクロックパルス発振器のブロック図である。
【図９】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図１０】図９に示すクロックパルス発振器内に起こる波形を示すタイミング図である。
【図１１】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図１２】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図１３】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図１４】図４、図７、図９、および図１１〜図１３に示した段において使用され得るリセット−セットフリップフロップの模式図である。
【図１５】図１４に示したフリップフロップの回路図である。
【図１６】図１５のフリップフロップ内に起こる波形を示すタイミング図である。
【図１７】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図１８】図１７に示した段において使用され得るリセット−セットフリップフロップの回路図である。
【図１９】図１８のフリップフロップにおいて起こる波形を示すタイミング図である。
【図２０】セット動作の間の、図１５および図１８のフリップフロップの出力波形を示すタイミング図である。
【図２１】リセット動作の間の、図１５および図１８のフリップフロップの出力波形を示すタイミング図である。
【図２２】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図２３】図２２に示した段において使用され得るリセット−セットフリップフロップの回路図である。
【図２４】図１８および図２３に示したタイプの改変型フリップフロップの回路図である。
【図２５】図１８および図２３に示したタイプの、別の改変型フリップフロップの回路図である。
【図２６】ロー入力電圧動作を示す図である。
【図２７】ロー入力電圧動作のために改変された、図１８および図２３に示したタイプのフリップフロップの回路図である。
【図２８】セットオーバーライド動作のために改変された図１８に示すタイプのフリップフロップの回路図である。
【図２９】本発明のある実施形態を構成する、２段分のスタティッククロックパルス発振器の回路図である。
【図３０】図２９に示した段において使用され得る、ゲート型センス増幅器の回路図である。
【図３１】図２９に示した段において使用され得る、ゲート型差動電圧レベルシフタの回路図である。
【図３２】本発明の実施形態を構成する双方向スタティッククロックパルス発振器の、ある段の回路図である。
【図３３】本発明の実施形態を構成する双方向スタティッククロックパルス発振器の、ある段の回路図である。
【図３４】本発明の実施形態を構成する双方向スタティッククロックパルス発振器の、ある段の回路図である。
【図３５】本発明の実施形態を構成する、双方向スタティッククロックパルス発振器の、図３４に示したタイプの後ろから２番目の段、ならびに、最後または最終の段の回路図である。
【図３６】図３２に示した段と同様の双方向の段のより詳細な回路図である。
【図３７】１つの段を図３６に示した、クロックパルス発振器のブロック図である。
【図３８】本発明の実施形態を構成する別の双方向スタティッククロックパルス発振器の、ある段の回路図である。
【図３９Ａ】本発明の実施形態を構成する、さらなる双方向スタティックパルス発振器の、ある段の回路図である。
【図３９Ｂ】本発明の実施形態を構成する、さらなる双方向スタティックパルス発振器の、ある段の回路図である。
【図４０】本発明の実施形態を構成する空間光変調器の模式的なブロック図である。
【符号の説明】
１ 段
２ 段
３ フリップフロップ
４ ゲート回路

Claims (38)

1. クロック入力およびＮ個の段を含むスタティッククロックパルス発振器であって、該スタティッククロックパルス発振器は、
   該段の各ｉ番目の段が、第（ｉ−１）段のゲート回路出力からセット信号を受け取るセット入力および第（ｉ＋ａ）段（ここでａは１以上）からリセット信号を受け取るリセット入力を有するリセット−セットフリップフロップと、
   該フリップフロップがセットされた場合に、該クロック入力に接続された該ゲート回路の少なくとも一つのクロック信号入力から該ゲート回路の出力へとクロックパルスを渡すゲート回路（１＜ｉ≦（Ｎ−ａ））とを含み、各々のゲート回路の各々のクロック信号入力は、該ゲート回路のパスゲートの主要伝導経路の末端に、該ゲート回路内で、排他的に接続されている、スタティッククロックパルス発振器。
2. 前記ゲート回路は、前記フリップフロップがリセットされた場合に、該ゲート回路の出力をインアクティブな状態に維持するように構成されている、請求項１に記載の発振器。
3. 各ｉ番目の段の前記フリップフロップの前記リセット入力は、第（ｉ＋２）段のフリップフロップの出力からリセット信号を受け取るように構成されている、請求項１に記載の発振器。
4. 各ｉ番目の段の前記フリップフロップの前記リセット入力は、第（ｉ＋１）段のゲート回路の出力からリセット信号を受け取るように構成されている、請求項１に記載の発振器。
5. 各ｉ番目の段のゲート回路の出力は、遅延回路を介して、第（ｉ＋１）段のフリップフロップのセット入力に接続されている、請求項１に記載の発振器。
6. 前記遅延回路の各々が、複数の縦列接続されたインバータを含む、請求項５に記載の発振器。
7. 第１段が、
   前記第（１＋ａ）段からスタートパルスを受け取るセット入力、および該第（１＋ａ）段からリセット信号を受け取るリセット入力を有するリセット−セットフリップフロップと、
   該フリップフロップがセットされた場合に、前記クロック入力から次の段へとクロックパルスを渡すゲート回路と、
   を含む、請求項１に記載の発振器。
8. 前記第１段が、第２段のゲート回路出力からのセット入力信号を前記フリップフロップセット入力に選択的に受け取らせ、かつ、第１段のゲート回路からのクロックパルスを前記フリップフロップリセット入力に選択的に受け取らせる第２のスイッチ装置を含む、請求項７に記載の発振器。
9. 第Ｎ段が、
   前記第（Ｎ−１）段の前記ゲート回路出力からセット信号を受け取るセット入力とリセット入力とを有するリセット−セットフリップフロップと、
   前記クロック入力から第Ｎ段および第（Ｎ−１）段の該フリップフロップのリセット入力へとクロックパルスを渡すゲート回路と、
   を含む、請求項１に記載の発振器。
10. 前記第Ｎ段が、第（Ｎ−１）段からのスタートパルスを前記フリップフロップセット入力に選択的に受け取らせ、かつ、第（Ｎ−１）段からのリセット信号を前記フリップフロップリセット入力に選択的に受け取らせる第３のスイッチ装置を含む、請求項８に記載の発振器。
11. 各第ｉ段が、第（ｉ＋１）段のゲート回路からのセット信号を前記フリップフロップセット入力に選択的に受け取らせ、かつ、第（ｉ−ａ）段からのリセット信号を前記フリップフロップリセット入力に選択的に受け取らせる第１のスイッチ装置を含む、請求項１に記載の発振器。
12. 前記ゲート回路出力の少なくともいくつかが、前記発振器の出力を構成する、請求項１に記載の発振器。
13. 前記フリップフロップの出力の少なくともいくつかが、前記発振器の出力を構成する、請求項１に記載の発振器。
14. 前記ゲート回路の各々が、パスゲートと、前記フリップフロップがリセットされた場合に該パスゲートの出力をインアクティブな状態に保持する保持デバイスとを含む、請求項１に記載の発振器。
15. 前記パスゲートの各々が、ソース−ドレインパスがアンチパラレルに接続され、かつ、ゲートが前記フリップフロップの直接出力および補完出力に接続された、相反する導電型の金属酸化膜シリコン電界効果トランジスタを含むトランスミッションゲートである、請求項１４に記載の発振器。
16. 連続する段の前記パスゲートを通過した前記クロックパルスが、相反する極性を有する、請求項１４に記載の発振器。
17. 前記段の前記保持デバイスが、交互にプルダウントランジスタとプルアップトランジスタとを有し、各プルダウントランジスタの前記制御電極が前記関連するフリップフロップの前記補完出力に接続され、かつ、各プルアップトランジスタの前記制御電極が該関連するフリップフロップの前記直接出力に接続される、請求項１６に記載の発振器。
18. 前記クロック入力が２相クロック入力である、請求項１に記載の発振器。
19. 連続する段のパスゲート入力が、異なるクロック入力相に接続される、請求項１に記載の発振器。
20. 前記段の前記パスゲートを通過した前記クロックパルスが、同じ極性を有する、請求項１９に記載の発振器。
21. 各段の前記保持デバイスが、制御電極が前記フリップフロップの出力または前記補完出力に接続されたプルダウントランジスタを含む、請求項２０に記載の発振器。
22. 各段の前記保持デバイスは、制御電極が前記フリップフロップの出力または前記直接出力に接続されたプルアップトランジスタを含む、請求項２０に記載の発振器。
23. 前記クロック入力が単相クロック入力である、請求項１に記載の発振器。
24. 前記ゲート回路の各々が、前記パスゲートまたはパスゲートの各々を備えるゲート型センス増幅器を含む、請求項１に記載の発振器。
25. 前記ゲート回路の各々が、前記パスゲートまたはパスゲートの各々を備えるゲート型レベルシフタを含む、請求項１に記載の発振器。
26. 前記フリップフロップの各々が、
    第１のインバータであって、該第１のインバータの入力および出力の一方が前記フリップフロップの出力を構成する、第１のインバータと、
    第２の制御可能インバータであって、該第２の制御可能インバータの入力および出力が該第１のインバータの入力および出力にそれぞれ接続された、第２の制御可能インバータと、
    該フリップフロップの入力を構成する第１および第２の入力を有する入力回路と、
    を含み、
    該入力回路は、該第１のインバータの該入力に、該第１および第２の入力の状態に対応する信号を供給し、かつ、該第１または第２の入力がアクティブ信号を受け取る場合に、該第２のインバータの該出力を高インピーダンス状態に切り換えるように該第２のインバータを制御するように構成されている、
    請求項１に記載の発振器。
27. 前記第１の入力がアクティブハイ入力であり、かつ、前記第２の入力がアクティブロー入力である、請求項２６に記載の発振器。
28. 前記入力回路が、
    第１の電源入力と前記第１のインバータの前記入力との間に接続され、前記第２の入力を構成する制御電極を有する、第１のアクティブデバイスと、
    該第１のアクティブデバイスと反対の導電型を有し、第２の電源入力と該第１のインバータの該入力との間に接続され、前記第１の入力を構成する制御電極を有する、第２のアクティブデバイスと、
    を含む入力回路である、請求項２７に記載の発振器。
29. 前記第１および第２のアクティブデバイスが、逆の構成に接続される、請求項２８に記載の発振器。
30. 前記入力回路が、前記第１および第２のアクティブデバイスのうちの一方のアクティブデバイスと同じ導電型を有し、該第１および第２のアクティブデバイスのうちの一方のアクティブデバイスと直列に接続され、かつ、該第１および第２のアクティブデバイスのうちの他方のアクティブデバイスの前記制御電極に接続された制御電極を有するさらなるアクティブデバイスを含む、請求項２８に記載の発振器。
31. 前記第２のインバータが、
    第１の電源入力または前記第１の電源入力と該第２のインバータの出力との間に直列に接続された、第１の導電型を有する第３および第４のアクティブデバイスと、
    第２の電源入力または前記第２の電源入力と該第２のインバータの出力との間に直列に接続された、第１の導電型を有する第５および第６のアクティブデバイスと、
    を含む第２のインバータであって、
    該第３および第５のアクティブデバイスが、該第２のインバータの入力に接続された制御電極を有し、
    該第４および第６のアクティブデバイスが、該第１および第２の入力に接続された制御電極を有する、
    請求項２７に記載の発振器。
32. 前記第３および第５のアクティブデバイスの少なくとも一方の前記制御電極が、さらなるアクティブデバイスを介して、前記第２のインバータの入力に接続される、請求項３１に記載の発振器。
33. 前記さらなるアクティブデバイスまたは各さらなるアクティブデバイスが、前記第１または第２の電源入力に接続された制御電極を有する、請求項３２に記載の発振器。
34. 前記第１のインバータが、
    第１の電源入力または前記第１の電源入力と前記第１のインバータの出力との間に接続された第７のアクティブデバイスと、
    該第７のアクティブデバイスと反対の導電型を有し、第２の電源入力または前記第２の電源入力と前記第１のインバータの出力との間に接続された、第８のアクティブデバイスと、
    を含み、
    第７および第８のアクティブデバイスは、該第１のインバータの入力に接続された制御電極を有する、
    請求項２６に記載の発振器。
35. ＣＭＯＳ内蔵回路をさらに含む、請求項１に記載の発振器。
36. 請求項１に記載の発振器をさらに含む、空間光変調器。
37. 液晶デバイスをさらに含む、請求項３６に記載の変調器。
38. 請求項３６に記載の変調器をさらに含むディスプレイ。

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