CN106710561B - 一种移位寄存器、栅线集成驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器、栅线集成驱动电路及显示装置，第一生成模块在四种控制信号端的控制下，生成第一时钟信号；下拉驱动模块在第一时钟信号端和第一节点的控制下，控制第二节点的电位；第二生成模块在四种控制信号端的控制下，生成第二时钟信号；输出模块将第二时钟信号通过信号输出端输出；下拉模块控制第一节点和信号输出端的电位；输入模块和复位模块控制第一节点的电位。由于这样通过上述五个模块的相互配合，使面板在正常显示时，通过生成不同频率的时钟信号并对随时不同的时钟信号进行切换，使显示屏随时进行不同分辨率的切换，从而实现智能显示功能，实现面板高清显示和低功耗模式的随意切换，满足视觉需求，有效降低功耗。

Description

一种移位寄存器、栅线集成驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤指一种移位寄存器、栅线集成驱动电路及显示装置。
背景技术
在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(Gate Driver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。
目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
但是，传统GOA设计通常只能在一帧时间内实现一种分辨率的显示，功耗较大。
发明内容
有鉴于此，本发明实施例提供一种移位寄存器、栅线集成驱动电路及显示装置，使面板在正常显示时，通过生成不同频率的时钟信号并对随时不同的时钟信号进行切换，使显示屏随时进行不同分辨率的切换。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块，第一生成模块，下拉驱动模块，第二生成模块，输出模块，下拉模块和复位模块；其中，
所述输入模块的第一端与信号输入端连接、第二端与第一电平信号端连接、第三端与第一节点连接；所述输入模块用于在所述信号输入端的控制下，控制所述第一节点的电位；
所述第一生成模块的第一端与第一控制信号端连接、第二端与第二控制信号端连接、第三端与第三控制信号端连接、第四端与第四控制信号端连接、第五端与低电平信号端连接、第六端与高电平信号端连接、第七端与第一输入信号端连接、第八端与第二输入信号端连接、第九端与第三输入信号端连接、第十端与第一时钟信号端连接；所述第一生成模块用于在所述第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第一时钟信号；
所述下拉驱动模块的第一端与所述第一时钟信号端连接、第二端与所述第一节点连接、第三端与所述低电平信号端连接、第四端与第二节点连接、第五端与信号输出端连接；所述下拉驱动模块用于在所述第一时钟信号端、第一节点和信号输出端的控制下，控制所述第二节点的电位；
所述第二生成模块的第一端与所述第一控制信号端连接、第二端与所述第二控制信号端连接、第三端与所述第三控制信号端连接、第四端与所述第四控制信号端连接、第五端与所述低电平信号端连接、第六端与所述高电平信号端连接、第七端与所述第二输入信号端连接、第八端与所述第三输入信号端连接、第九端与第四输入信号端连接、第十端与第二时钟信号端连接；所述第二生成模块用于在所述第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第二时钟信号；
所述输出模块的第一端与所述第二时钟信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接；所述输出模块用于在所述第一节点的控制下，将所述第二时钟信号通过所述信号输出端输出；
所述下拉模块的第一端与所述低电平信号端连接、第二端与所述第一节点连接、第三端与所述第二节点连接、第四端与所述信号输出端连接；所述下拉模块用于在所述第二节点的控制下，控制所述第一节点和信号输出端的电位；
所述复位模块的第一端与所述第一节点连接、第二端与第二电平信号端连接、第三端与复位信号端连接；所述复位模块用于在所述复位信号端的控制下，控制所述第一节点的电位。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第一生成模块包括：第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管和第七开关晶体管；
所述第一开关晶体管的栅极与所述第一控制信号端连接、源极与所述高电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第二开关晶体管的栅极与所述第二控制信号端连接、源极与所述高电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第三开关晶体管的栅极与所述第三控制信号端连接、源极与所述低电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第四开关晶体管的栅极与所述第四控制信号端连接、源极与所述低电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第五开关晶体管的源极与所述第一输入信号端连接、漏极与所述第一时钟信号端连接；
所述第六开关晶体管的栅极与所述第三控制信号端连接、源极与所述第二输入信号端连接、漏极与所述第一时钟信号端连接；
所述第七开关晶体管的栅极与所述第四控制信号端连接、源极与所述第三输入信号端连接、漏极与所述第一时钟信号端连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述第二生成模块包括：第八开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管、第十三开关晶体管和第十四开关晶体管；
所述第八开关晶体管的栅极与所述第一控制信号端连接、源极与所述高电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第九开关晶体管的栅极与所述第二控制信号端连接、源极与所述高电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十开关晶体管的栅极与所述第三控制信号端连接、源极与所述低电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十一开关晶体管的栅极与所述第四控制信号端连接、源极与所述低电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十二开关晶体管的源极与所述第四输入信号端连接、漏极与所述第二时钟信号端连接；
所述第十三开关晶体管的栅极与所述第三控制信号端连接、源极与所述第三输入信号端连接、漏极与所述第二时钟信号端连接；
所述第十四开关晶体管的栅极与所述第四控制信号端连接、源极与所述第二输入信号端连接、漏极与所述第二时钟信号端连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉驱动模块包括：第十五开关晶体管、第十六开关晶体管和第十七开关晶体管；
所述第十五开关晶体管的栅极和源极分别与所述第一时钟信号端连接、漏极与所述第二节点连接；
所述第十六开关晶体管的栅极与所述第一节点连接、源极与所述低电平信号端连接、漏极与所述第二节点连接；
所述第十七开关晶体管的栅极与所述信号输出端连接、源极与所述低电平信号端连接、漏极与所述第二节点连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输出模块包括：第十八开关晶体管和第一电容；
所述第十八开关晶体管的栅极与所述第一节点连接、源极与所述第二时钟信号端连接、漏极与所述信号输出端连接；
所述第一电容连接在所述第一节点和所述信号输出端之间。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块包括：第十九开关晶体管；
所述第十九开关晶体管的栅极与所述信号输入端连接、源极与所述第一电平信号端连接、漏极与所述第一节点连接。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述下拉模块包括：第二十开关晶体管、第二十一开关晶体管和第二电容；
所述第二十开关晶体管的栅极与所述第二节点连接、源极与所述低电平信号端连接、漏极与所述第一节点连接；
所述第二十一开关晶体管的栅极与所述第二节点连接、源极与所述低电平信号端连接、漏极与所述信号输出端连接；
所述第二电容连接在所述第二节点和所述低电平信号端之间。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块包括：第二十二开关晶体管；
所述第二十二开关晶体管的栅极与所述复位信号端连接、源极与所述第二电平信号端连接、漏极与所述第一节点连接。
本发明实施例提供的一种栅线集成驱动电路，包括级联的多个本发明实例例提供的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。
本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅线集成驱动电路。
本发明实施例的有益效果包括：
本发明实施例提供的一种移位寄存器、栅线集成驱动电路及显示装置，该移位寄存器包括：输入模块，第一生成模块，下拉驱动模块，第二生成模块，输出模块，下拉模块和复位模块；其中，输入模块在信号输入端的控制下，控制第一节点的电位；第一生成模块在第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第一时钟信号；下拉驱动模块在第一时钟信号端和第一节点的控制下，控制第二节点的电位；第二生成模块在第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第二时钟信号；输出模块在第一节点的控制下，将第二时钟信号通过信号输出端输出；下拉模块在第二节点的控制下，控制第一节点和信号输出端的电位；复位模块在复位信号端的控制下，控制第一节点的电位。由于这样通过上述五个模块的相互配合，使面板在正常显示时，通过生成不同频率的时钟信号并对随时不同的时钟信号进行切换，使显示屏随时进行不同分辨率的切换，从而实现智能显示功能，实现面板高清显示和低功耗模式的随意切换，从而即可以满足视觉需求也可以有效降低功耗。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图；
图2为本发明实施例提供的移位寄存器的具体结构示意图；
图3为本发明实施例提供的第一生成模块的具体结构示意图；
图4为本发明实施例提供的第二生成模块的具体结构示意图；
图5为本发明实施例提供的输入模块、下拉驱动模块、下拉模块、复位模块和输出模块的具体结构示意图；
图6为本发明实施例提供的移位寄存器以不同分辨率工作时的时序图；
图7为本发明实施例提供的移位寄存器以较低分辨率工作时的时序图；
图8为本发明实施例提供的移位寄存器以较高分辨率工作时的时序图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、栅线集成驱动电路及显示装置的具体实施方式进行详细地说明。
本发明实施例提供了一种移位寄存器，如图1所示，包括：输入模块1，第一生成模块2，下拉驱动模块3，第二生成模块4，输出模块5，下拉模块6和复位模块7；其中，
输入模块1的第一端与信号输入端STV连接、第二端与第一电平信号端CN连接、第三端与第一节点PU连接；输入模块1用于在信号输入端STV的控制下，控制第一节点PU的电位；
第一生成模块2的第一端与第一控制信号端EN1连接、第二端与第二控制信号端EN2连接、第三端与第三控制信号端EN3连接、第四端与第四控制信号端EN4连接、第五端与低电平信号端VGL连接、第六端与高电平信号端VGH连接、第七端与第一输入信号端CKB连接、第八端与第二输入信号端CK2连接、第九端与第三输入信号端CK3连接、第十端与第一时钟信号端CKB_N连接；第一生成模块2用于在第一控制信号端EN1、第二控制信号端EN2、第三控制信号端EN3和第四控制信号端EN4的控制下，生成第一时钟信号；
下拉驱动模块3的第一端与第一时钟信号端CKB_N连接、第二端与第一节点PU连接、第三端与低电平信号端VGL连接、第四端与第二节点PD连接、第五端与信号输出端OUT连接；下拉驱动模块3用于在第一时钟信号端CKB_N、第一节点PU和信号输出端OUT的控制下，控制第二节点PD的电位；
第二生成模块4的第一端与第一控制信号端EN1连接、第二端与第二控制信号端EN2连接、第三端与第三控制信号端EN3连接、第四端与第四控制信号端EN4连接、第五端与低电平信号端VGL连接、第六端与高电平信号端VGH连接、第七端与第二输入信号端CK2连接、第八端与第三输入信号端CK3连接、第九端与第四输入信号端CK连接、第十端与第二时钟信号端CK_N连接；第二生成模块4用于在第一控制信号端EN1、第二控制信号端EN2、第三控制信号端EN3和第四控制信号端EN4的控制下，生成第二时钟信号；
输出模块5的第一端与第二时钟信号端CK_N连接、第二端与第一节点PU连接、第三端与信号输出端OUT连接；输出模块5用于在第一节点PU的控制下，将第二时钟信号通过信号输出端OUT输出；
下拉模块6的第一端与低电平信号端VGL连接、第二端与第一节点PU连接、第三端与第二节点PD连接、第四端与信号输出端OUT连接；下拉模块6用于在第二节点PD的控制下，控制第一节点PU和信号输出端OUT的电位；
复位模块7的第一端与第一节点PU连接、第二端与第二电平信号端CNB连接、第三端与复位信号端RESET连接；复位模块7用于在复位信号端RESET的控制下，控制第一节点PU的电位。
在本发明实施例提供的上述移位寄存器，包括：输入模块，第一生成模块，下拉驱动模块，第二生成模块，输出模块，下拉模块和复位模块；其中，输入模块分别与信号输入端、第一电平信号端、第一节点连接；输入模块用于在信号输入端的控制下，控制第一节点的电位；第一生成模块分别与第一控制信号端、第二控制信号端、第三控制信号端、第四控制信号端、低电平信号端、高电平信号端、第一输入信号端、第二输入信号端、第三输入信号端、第一时钟信号端连接；第一生成模块用于在第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第一时钟信号；下拉驱动模块分别与第一时钟信号端、第一节点、低电平信号端、第二节点、信号输出端连接；下拉驱动模块用于在第一时钟信号端、第一节点和信号输出端的控制下，控制第二节点的电位；第二生成模块分别与第一控制信号端、第二控制信号端、第三控制信号端、第四控制信号端、低电平信号端、高电平信号端、第二输入信号端、第三输入信号端、第四输入信号端、第二时钟信号端连接；第二生成模块用于在第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第二时钟信号；输出模块分别与第二时钟信号端、第一节点、信号输出端连接；输出模块用于在第一节点的控制下，将第二时钟信号通过信号输出端输出；下拉模块分别与低电平信号端、第一节点、第二节点、信号输出端连接；下拉模块用于在第二节点的控制下，控制第一节点和信号输出端的电位；复位模块分别与第一节点、第二电平信号端、复位信号端连接；复位模块用于在复位信号端的控制下，控制第一节点的电位。由于这样通过上述五个模块的相互配合，使面板在正常显示时，通过生成不同频率的时钟信号并对随时不同的时钟信号进行切换，使显示屏随时进行不同分辨率的切换，从而实现智能显示功能，实现面板高清显示和低功耗模式的随意切换，满足视觉需求，有效降低功耗。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2和图3所示，第一生成模块2具体可以包括：第一开关晶体管M1、第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6和第七开关晶体管M7；其中，
第一开关晶体管M1的栅极与第一控制信号端EN1连接、源极与高电平信号端VGH连接、漏极与第五开关晶体管M5的栅极连接；
第二开关晶体管M2的栅极与第二控制信号端EN2连接、源极与高电平信号端VGH连接、漏极与第五开关晶体管M5的栅极连接；
第三开关晶体管M3的栅极与第三控制信号端EN3连接、源极与低电平信号端VGL连接、漏极与第五开关晶体管M5的栅极连接；
第四开关晶体管M4的栅极与第四控制信号端EN4连接、源极与低电平信号端VGL连接、漏极与第五开关晶体管M5的栅极连接；
第五开关晶体管M5的源极与第一输入信号端CKB连接、漏极与第一时钟信号端CKB_N连接；
第六开关晶体管M6的栅极与第三控制信号端EN3连接、源极与第二输入信号端CK2连接、漏极与第一时钟信号端CKB_N连接；
第七开关晶体管M7的栅极与第四控制信号端EN4连接、源极与第三输入信号端CK3连接、漏极与第一时钟信号端CKB_N连接。
假设第一开关晶体管M1、第二开关晶体管M2、第三开关晶体管M3、第四开关晶体管M4、第五开关晶体管M5、第六开关晶体管M6和第七开关晶体管M7均为N型开关晶体管时，
具体地，在第一控制信号端EN1和第二控制信号端EN2的交替控制下，第一开关晶体管M1和第二开关晶体管M2交替导通，此时高电平信号端VGH可以将信号通过第一开关晶体管M1或第二开关晶体管M2传输至第五开关晶体管M5的栅极，进而可以控制第五开关晶体管M5为导通状态；此时第一输入信号端CKB输入的信号通过第五开关晶体管M5正常输出，即生成的第一时钟信号为第一输入信号端CKB输入的信号；
另外，在第三控制信号端EN3和第四控制信号端EN4的交替控制下，第三开关晶体管M3和第四开关晶体管M4交替导通，此时低电平信号端VGL可以将信号通过第三开关晶体管M3或第四开关晶体管M4传输至第五开关晶体管M5的栅极，进而可以控制第五开关晶体管M5保持截止状态；同理，在第三控制信号端EN3和第四控制信号端EN4的交替控制下，第六开关晶体管M6和第七开关晶体管M7交替导通，此时第二输入信号端CK2可以将信号通过第六开关晶体管M6正常输出，即生成的第一时钟信号为第二输入信号端CK2输入的信号，或，第三输入信号端CK3可以将信号通过第七开关晶体管M7正常输出，即生成的第一时钟信号为第三输入信号端CK3输入的信号。
以上仅是举例说明移位寄存器中第一生成模块的具体结构，在具体实施时，第一生成模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2和图4所示，第二生成模块4包括：第八开关晶体管M8、第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12、第十三开关晶体管M13和第十四开关晶体管M14；
第八开关晶体管M8的栅极与第一控制信号端EN1连接、源极与高电平信号端VGH连接、漏极与第十二开关晶体管M12的栅极连接；
第九开关晶体管M9的栅极与第二控制信号端EN2连接、源极与高电平信号端VGH连接、漏极与第十二开关晶体管M12的栅极连接；
第十开关晶体管M10的栅极与第三控制信号端EN3连接、源极与低电平信号端VGL连接、漏极与第十二开关晶体管M12的栅极连接；
第十一开关晶体管M11的栅极与第四控制信号端EN4连接、源极与低电平信号端VGL连接、漏极与第十二开关晶体管M12的栅极连接；
第十二开关晶体管M12的源极与第四输入信号端CK连接、漏极与第二时钟信号端CK_N连接；
第十三开关晶体管M13的栅极与第三控制信号端EN3连接、源极与第三输入信号端CK3连接、漏极与第二时钟信号端CK_N连接；
第十四开关晶体管M14的栅极与第四控制信号端EN4连接、源极与第二输入信号端CK2连接、漏极与第二时钟信号端CK_N连接。
假设第八开关晶体管M8、第九开关晶体管M9、第十开关晶体管M10、第十一开关晶体管M11、第十二开关晶体管M12、第十三开关晶体管M13和第十四开关晶体管M14均为N型开关晶体管时，
具体地，在第一控制信号端EN1和第二控制信号端EN2的交替控制下，第八开关晶体管M8和第九开关晶体管M9交替导通，此时高电平信号端VGH可以将信号通过第八开关晶体管M8或第九开关晶体管M9传输至第十二开关晶体管M12的栅极，进而可以控制第十二开关晶体管M12为导通状态；此时第四输入信号端CK输入的信号通过第十二开关晶体管M12正常输出，即生成的第二时钟信号为第四输入信号端CK输入的信号；
另外，在第三控制信号端EN3和第四控制信号端EN4的交替控制下，第十开关晶体管M10和第十一开关晶体管M11交替导通，此时低电平信号端VGL可以将信号通过第十开关晶体管M10或第十一开关晶体管M11传输至第十二开关晶体管M12的栅极，进而可以控制第十二开关晶体管M12保持截止状态；同理，在第三控制信号端EN3和第四控制信号端EN4的交替控制下，第十三开关晶体管M13和第十四开关晶体管M14交替导通，此时第三输入信号端CK3可以将信号通过第十三开关晶体管M13正常输出，即生成的第二时钟信号为第三输入信号端CK3输入的信号，或，第二输入信号端CK2可以将信号通过第十四开关晶体管M14正常输出，即生成的第二时钟信号为第二输入信号端CK2输入的信号。
以上仅是举例说明移位寄存器中第二生成模块的具体结构，在具体实施时，第二生成模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2和图5所示，下拉驱动模块3具体可以包括：第十五开关晶体管M15、第十六开关晶体管M16和第十七开关晶体管M17；
第十五开关晶体管M15的栅极和源极分别与第一时钟信号端CKB_N连接、漏极与第二节点PD连接；
第十六开关晶体管M16的栅极与第一节点PU连接、源极与低电平信号端VGL连接、漏极与第二节点PD连接；
第十七开关晶体管M17的栅极与信号输出端OUT连接、源极与低电平信号端VGL连接、漏极与第二节点PD连接。
具体地，在第一时钟信号端CKB_N的控制下，第十五开关晶体管M15导通，第二时钟信号可以通过第十五开关晶体管M15传输至第二节点PD，在第一节点PU的控制下，第十六开关晶体管M16导通，低电平信号端VGL可以将信号通过第十六开关晶体管M16传输至第二节点PD，在信号输出端OUT的控制下，第十七开关晶体管M17导通，低电平信号端VGL可以将信号通过第十七开关晶体管M17传输至第二节点PD。
以上仅是举例说明移位寄存器中下拉驱动模块的具体结构，在具体实施时，下拉驱动模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2和图5所示，输出模块5具体可以包括：第十八开关晶体管M18和第一电容C1；
第十八开关晶体管M18的栅极与第一节点PU连接、源极与第二时钟信号端CK_N连接、漏极与信号输出端OUT连接；
第一电容C1连接在第一节点PU和信号输出端OUT之间。
具体地，在第一节点PU的控制下，第十八开关晶体管M18导通，第二时钟信号端CK_N可以将第二时钟信号通过第十八开关晶体管M18传输至信号输出端OUT，进而可以控制信号输出端OUT的电位。
以上仅是举例说明移位寄存器中输出模块的具体结构，在具体实施时，输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2和图5所示，输入模块1具体可以包括：第十九开关晶体管M19；
第十九开关晶体管M19的栅极与信号输入端STV连接、源极与第一电平信号端CN连接、漏极与第一节点PU连接。
具体地，在信号输入端STV的控制下，第十九开关晶体管M19导通，第一电平信号端CN可以将电平信号通过第十九开关晶体管M19传输至第一节点PU，进而可以控制第一节点PU的电位。
以上只是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不局限于本发明实施例提供的上述结构，还可以是本领域技术人员熟知的其他结构，在此不做限定。
具体地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2和图5所示，下拉模块6具体可以包括：第二十开关晶体管M20、第二十一开关晶体管M21和第二电容C2；
第二十开关晶体管M20的栅极与第二节点PD连接、源极与低电平信号端VGL连接、漏极与第一节点PU连接；
第二十一开关晶体管M21的栅极与第二节点PD连接、源极与低电平信号端VGL连接、漏极与信号输出端OUT连接；
第二电容连接在第二节点PD和低电平信号端VGL之间。
具体地，在第二节点PD的控制下，第二十开关晶体管M20和第二十一开关晶体管M21导通，低电平信号端VGL可以将信号通过第二十开关晶体管M20和第二十一开关晶体管M21分别传输至第一节点PU和信号输出端OUT,进而可以控制第一节点PU和信号输出端OUT的电位。
在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2和图5所示，复位模块7具体可以包括：第二十二开关晶体管M22；
第二十二开关晶体管M22的栅极与复位信号端RESET连接、源极与第二电平信号端CNB连接、漏极与第一节点PU连接。
具体地，在复位信号端RESET的控制下，第二十二开关晶体管M22导通，第二电平信号端CNB可以将电平信号通过第二十二开关晶体管M22传输至第一节点PU，进而可以控制第一节点PU的电位。
需要说明的是，本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
在具体实施时，在本发明实施例提供的上述移位寄存器中，无论是在移位寄存器以较低分辨率工作(低功耗阶段)时，还是在移位寄存器以较高分辨率工作(高清显示模式)时，第一输入信号端CKB和第四输入信号端CK的输入信号为反相的时钟信号；第二输入信号端CK2和第三输入信号端CK3的输入信号为反相的时钟信号；且，第二输入信号端CK2的输入信号晚于第四输入信号端CK的输入信号半个周期，第三输入信号端CK3的输入信号晚于第一输入信号端CKB的输入信号半个周期。
当移位寄存器中所有的开关晶体管为N型时，第一控制信号端EN1和第二控制信号端EN2为交替打开，即第一控制端EN1为高电平时，第二控制信号端EN2为低电平，或第一控制端EN1为低电平时，第二控制信号端EN2为高电平，此时第三控制信号端EN3和第四控制信号端EN4保持低电平；同理，第三控制信号端EN3和第四控制信号端EN4为交替打开，即第三控制端EN3为高电平时，第四控制信号端EN4为低电平，或第三控制端EN3为低电平时，第四控制信号端EN4为高电平，此时第一控制信号端EN1和第二控制信号端EN2保持低电平。
另外，需要说明的是，本发明实施例提供的上述移位寄存器产生的第一时钟信号和第二时钟信号分别作为第十五开关晶体管M15、第十六开关晶体管M16、第十七开关晶体管M17、第十八开关晶体管M18、第十九开关晶体管M19、第二十开关晶体管M20、第二十一开关晶体管M21、第二十二开关晶体管M22组成的移位寄存器GOA逻辑电路使用的时钟信号。在移位寄存器以较高分辨率工作(高清显示模式)时，产生的第一时钟信号和第二时钟信号的频率可以为第二输入信号端CK2和第三输入信号端CK3的输入信号的频率的两倍，这样可以将充电时间变为原来的一半，从而将分辨率调整为原来的一倍，实现高清显示的功能；或者，在移位寄存器以较低分辨率工作(低功耗阶段)时，产生的第一时钟信号和第二时钟信号的频率保持与第一输入信号端CKB和第二输入信号端CK的输入信号的频率一致，从而实现低功耗的显示模式。
下面以N型晶体管为例，对本发明实施例提供的上述移位寄存器的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。
具体地，以图2所示的移位寄存器的结构为例对其以较低分辨率工作时，以及以较高分辨率工作(即高清显示)时，这两种状况进行分别描述。图2所示的移位寄存器中，所有开关晶体管均为N型晶体管，各N型开关晶体管在高电平作用下导通，在低电平作用下截止；信号输入端STV的有效脉冲信号为高电平信号。
(一)、在移位寄存器以较低分辨率工作时：
第一输入信号端CK和第二输入信号端CKB输入的信号为反相的时钟信号，第一电平信号端CN为高电平，第二电平信号端CNB为低电平，第一控制信号端EN1和第二控制信号端EN2为交替打开，第三控制信号端EN3和第四控制信号端EN4保持低电平，对应的输入输出时序图如图6和图7所示的T1阶段。该T1阶段可以分为5个小阶段，分别为第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5；
在第一阶段t1，STV＝1，RESET＝0，CN＝1，CNB＝0，EN1＝0，EN2＝1，EN3＝0，EN4＝0，CK＝0，CKB＝1。
由于EN2为高电平，第二开关晶体管M2导通，高电平信号端VGH的信号通过第二开关晶体管M2传输至第五开关晶体管M5的栅极，第五开关晶体管M5导通，第一输入信号端CKB输入的信号通过第五开关晶体管M5输出到第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第一输入信号端CKB的输入信号的频率相同，因此第一时钟信号为高电平；同理，由于EN2为高电平，第九开关晶体管M9导通，高电平信号端VGH的信号通过第九开关晶体管M9传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12导通，第四输入信号端CK输入的信号通过第十二开关晶体管M12输出到第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第四输入信号端CK的输入信号的频率相同，因此第二时钟信号为低电平；
由于RESET为低电平，第二十二开关晶体管M22截止；由于STV为高电平，第十九开关晶体管M19导通，CN的输入信号通过第十九开关晶体管M19传输至第一节点PU，第一节点PU的电位为高电平，电容C1处于充电状态，并且第十六开关晶体管M16和第十八开关晶体管M18导通；由于第一时钟信号为高电平，电容C2处于充电状态，第二十开关晶体管M20和第二十一开关晶体管M21截止；第二时钟信号通过第二十一开关晶体管M21传输至信号输出端OUT，信号输出端OUT的电位为低电平。第一阶段为该移位寄存器中的C1和C2的充电阶段。
在第二阶段t2，STV＝0，RESET＝0，CN＝1，CNB＝0，EN1＝1，EN2＝0，EN3＝0，EN4＝0，CK＝1，CKB＝0。
由于EN1为高电平，第一开关晶体管M1导通，此时高电平信号端VGH的信号通过第一开关晶体管M1传输至第五开关晶体管M5的栅极，第五开关晶体管M5导通，第一输入信号端CKB输入的信号通过第五开关晶体管M5输出到第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第一输入信号端CKB的输入信号的频率相同，因此第一时钟信号为低电平；同理，由于EN1为高电平，第八开关晶体管M8导通，高电平信号端VGH的信号通过第八开关晶体管M8传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12导通，第四输入信号端CK输入的信号通过第十二开关晶体管M12输出到第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第四输入信号端CK的输入信号的频率相同，因此第二时钟信号为高电平；
由于RESET保持低电平，第二十二开关晶体管M22保持截止；由于STV变为低电平，第十九开关晶体管M19变为截止；根据电容C1的自举作用，第一节点PU的电位被进一步拉高，第十六开关晶体管M16和第十八开关晶体管M18保持导通；低电平信号端VGL的信号通过第十六开关晶体管M16传输至第二节点PD，第二节点PD的电位为低电平，第二十开关晶体管M20和第二十一开关晶体管M21保持截止；第二时钟信号通过第十八开关晶体管M18传输至信号输出端OUT，信号输出端OUT的电位变为高电平，这样使栅线(Gate)完全打开充电，一般情况，Gate的打开时间为CK的高电平时间，由于本模式为低功耗模式，因此Gate的打开时间较高清显示模式打开的时间较长。
在第三阶段t3，STV＝0，RESET＝1，CN＝1，CNB＝0，EN1＝0，EN2＝1，EN3＝0，EN4＝0，CK＝0，CKB＝1。
与第一阶段t1类似，由于EN2为高电平，第二开关晶体管M2导通，高电平信号端VGH的信号通过第二开关晶体管M2传输至第五开关晶体管M5的栅极，第五开关晶体管M5导通，第一输入信号端CKB输入的信号通过第五开关晶体管M5输出到第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第一输入信号端CKB的输入信号的频率相同，因此第一时钟信号为高电平；同理，由于EN2为高电平，第九开关晶体管M9导通，高电平信号端VGH的信号通过第九开关晶体管M9传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12导通，第四输入信号端CK输入的信号通过第十二开关晶体管M12输出到第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第四输入信号端CK的输入信号的频率相同，因此第二时钟信号为低电平；
由于RESET变为高电平，第二十二开关晶体管M22变为导通，由于CNB为低电平，因此第一节点PU的电位变为低电平，电容C1处于放电状态，并且第十六开关晶体管M16、第十七开关晶体管M17和第十八开关晶体管M18变为截止；由于STV保持低电平，第十九开关晶体管M19保持截止；由于第一时钟信号为高电平，第十五开关晶体管M15变为导通，第二节点PD的电位变为高电平，第二节点PD控制第二十开关晶体管M20和第二十一开关晶体管M21变为导通，低电平信号端VGL的信号通过第二十开关晶体管M20传输至第一节点PU，进一步保证第一节点PU的电位为低电平，电平信号端VGL的信号通过第二十一开关晶体管M21传输至信号输出端OUT，使信号输出端OUT的电位变为低电平，从而及时关闭Gate开关。
在第四阶段t4，STV＝0，RESET＝0，CN＝1，CNB＝0，EN1＝1，EN2＝0，EN3＝0，EN4＝0，CK＝1，CKB＝0。
与第二阶段t2类似，由于EN1为高电平，第一开关晶体管M1导通，此时高电平信号端VGH的信号通过第一开关晶体管M1传输至第五开关晶体管M5的栅极，第五开关晶体管M5导通，第一输入信号端CKB输入的信号通过第五开关晶体管M5输出到第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第一输入信号端CKB的输入信号的频率相同，因此第一时钟信号为低电平；同理，由于EN1为高电平，第八开关晶体管M8导通，高电平信号端VGH的信号通过第八开关晶体管M8传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12导通，第四输入信号端CK输入的信号通过第十二开关晶体管M12输出到第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第四输入信号端CK的输入信号的频率相同，因此第二时钟信号为高电平；
由于RESET变为低电平，第二十二开关晶体管M22变为截止；由于STV保持低电平，第十九开关晶体管M19保持截止，第二节点PD的电位保持高电平，第二节点PD控制第二十开关晶体管M20和第二十一开关晶体管M21保持导通，使第一节点PU的电位保持为低电平，电容C1处于放电状态，使信号输出端Output的电位保持低电平。
在第五阶段t5，STV＝0，RESET＝1，CN＝1，CNB＝0，EN1＝0，EN2＝1，EN3＝0，EN4＝0，CK＝0，CKB＝1。
与第一阶段t1类似，由于EN2为高电平，第二开关晶体管M2导通，高电平信号端VGH的信号通过第二开关晶体管M2传输至第五开关晶体管M5的栅极，第五开关晶体管M5导通，第一输入信号端CKB输入的信号通过第五开关晶体管M5输出到第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第一输入信号端CKB的输入信号的频率相同，因此第一时钟信号为高电平；同理，由于EN2为高电平，第九开关晶体管M9导通，高电平信号端VGH的信号通过第九开关晶体管M9传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12导通，第四输入信号端CK输入的信号通过第十二开关晶体管M12输出到第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第四输入信号端CK的输入信号的频率相同，因此第二时钟信号为低电平；
由于RESET保持低电平，第二十二开关晶体管M22保持截止；由于STV保持低电平，第十九开关晶体管M19保持截止；第二节点PD的电位保持高电平，第二节点PD控制第二十开关晶体管M20和第二十一开关晶体管M21保持导通，使第一节点PU的电位保持为低电平，信号输出端OUT的电位保持低电平；
之后，移位寄存器一直重复上述第四阶段和第五阶段的工作状态，直至移位寄存器开始以高清显示或接收到下一帧的输入信号为止。
需要说明的是，由于EN3和EN4一致保持低电平，第三开关晶体管M3、第四开关晶体管M4、第六开关晶体管M6、第七开关晶体管M7、第十开关晶体管M10、第十一开关晶体管M11、第十三开关晶体管M13和第十四开关晶体管M14均为截止状态，第二输入信号端CK2和第三输入信号端CK3均未对移位寄存器起到作用。
(二)、在移位寄存器以高清显示时：
第二输入信号端CK2和第三输入信号端CK3输入的信号为反相的时钟信号，且，第二输入信号端CK2的输入信号晚于第四输入信号端CK的输入信号半个周期，第三输入信号端CK3的输入信号晚于第一输入信号端CKB的输入信号半个周期；第一电平信号端CN为高电平，第二电平信号端CNB为低电平，第三控制信号端EN3和第四控制信号端EN4为交替打开，第一控制信号端EN1和第二控制信号端EN2保持低电平，对应的输入输出时序图如图6和图8所示的T2阶段。该T2阶段可以分为4个小阶段，分别为第六阶段t6、第七阶段t7、第八阶段t8和第九阶段t9；其中t6、t7、t8和t9的周期为t1、t2、t3和t4的周期的一半；
在第六阶段t6，CN＝1，CNB＝0，EN1＝0，EN2＝0，EN3＝1，EN4＝0，CK2＝1，CK3＝0。
由于EN3为高电平，第三开关晶体管M3和第六开关晶体管M6导通，低电平信号端VGL的信号通过第三开关晶体管M3传输至第五开关晶体管M5的栅极，第五开关晶体管M5保持截止状态，第二输入信号端CK2输入的信号通过第六开关晶体管M6传输至第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第二输入信号端CK2的输入信号的频率相同，因此第一时钟信号为高电平；同理，由于EN3为高电平，第十开关晶体管M10和第十三开关晶体管M13导通，低电平信号端VGL的信号通过第十开关晶体管M10传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12保持截止状态，第三输入信号端CK3输入的信号通过第十三开关晶体管M13传输至第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第三输入信号端CK3的输入信号的频率相同，因此第二时钟信号为低电平；
在第七阶段t7，CN＝1，CNB＝0，EN1＝0，EN2＝0，EN3＝1，EN4＝0，CK2＝0，CK3＝1。
由于EN3为高电平，第三开关晶体管M3和第六开关晶体管M6导通，低电平信号端VGL的信号通过第三开关晶体管M3传输至第五开关晶体管M5的栅极，第五开关晶体管M5保持截止状态，第二输入信号端CK2输入的信号通过第六开关晶体管M6传输至第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第二输入信号端CK2的输入信号的频率相同，因此第一时钟信号为低电平；同理，由于EN3为高电平，第十开关晶体管M10和第十三开关晶体管M13导通，低电平信号端VGL的信号通过第十开关晶体管M10传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12保持截止状态，第三输入信号端CK3输入的信号通过第十三开关晶体管M13传输至第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第三输入信号端CK3的输入信号的频率相同，因此第二时钟信号为高电平；
在第八阶段t8，CN＝1，CNB＝0，EN1＝0，EN2＝0，EN3＝0，EN4＝1，CK2＝0，CK3＝1。
由于EN4为高电平，第四开关晶体管M4和第七开关晶体管M7导通，低电平信号端VGL的信号通过第四开关晶体管M4传输至第五开关晶体管M5的栅极，第五开关晶体管M5保持截止状态，第三输入信号端CK3输入的信号通过第七开关晶体管M7传输至第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第三输入信号端CK3的输入信号的频率相同，因此第一时钟信号为高电平；同理，由于EN4为高电平，第十一开关晶体管M11和第十四开关晶体管M14导通，低电平信号端VGL的信号通过第十一开关晶体管M11传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12保持截止状态，第二输入信号端CK2输入的信号通过第十四开关晶体管M14传输至第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第二输入信号端CK2的输入信号的频率相同，因此第二时钟信号为低电平；
在第九阶段t9，CN＝1，CNB＝0，EN1＝0，EN2＝0，EN3＝0，EN4＝1，CK2＝1，CK3＝0。
由于EN4为高电平，第四开关晶体管M4和第七开关晶体管M7导通，低电平信号端VGL的信号通过第四开关晶体管M4传输至第五开关晶体管M5的栅极，第五开关晶体管M5保持截止状态，第三输入信号端CK3输入的信号通过第七开关晶体管M7传输至第一时钟信号端CKB_N，此时第一时钟信号端CKB_N生成第一时钟信号的频率与第三输入信号端CK3的输入信号的频率相同，因此第一时钟信号为低电平；同理，由于EN4为高电平，第十一开关晶体管M11和第十四开关晶体管M14导通，低电平信号端VGL的信号通过第十一开关晶体管M11传输至第十二开关晶体管M12的栅极，第十二开关晶体管M12保持截止状态，第二输入信号端CK2输入的信号通过第十四开关晶体管M14传输至第二时钟信号端CK_N，此时第二时钟信号端CK_N生成第二时钟信号的频率与第二输入信号端CK2的输入信号的频率相同，因此第二时钟信号为高电平；
之后，移位寄存器一直重复上述以上四个阶段的工作状态，直至移位寄存器开始以低分辨率显示或接收到下一帧的输入信号为止。
基于同一发明构思，本发明实施例还提供了一种栅线集成驱动电路，包括级联的多个移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。
具体地，上述栅线集成驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅线集成驱动电路，其具体实施可参见上述栅线集成驱动电路的描述，相同之处不再赘述。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述移位寄存器和栅线集成驱动电路的实施例，重复之处不再赘述。
本发明实施例提供的一种移位寄存器、栅线集成驱动电路及显示装置，该移位寄存器包括：输入模块，第一生成模块，下拉驱动模块，第二生成模块，输出模块，下拉模块和复位模块；其中，输入模块的第一端与信号输入端连接、第二端与第一电平信号端连接、第三端与第一节点连接；输入模块用于在信号输入端的控制下，控制第一节点的电位；第一生成模块的第一端与第一控制信号端连接、第二端与第二控制信号端连接、第三端与第三控制信号端连接、第四端与第四控制信号端连接、第五端与低电平信号端连接、第六端与高电平信号端连接、第七端与第一输入信号端连接、第八端与第二输入信号端连接、第九端与第三输入信号端连接、第十端与第一时钟信号端连接；第一生成模块用于在第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第一时钟信号；下拉驱动模块的第一端与第一时钟信号端连接、第二端与第一节点连接、第三端与低电平信号端连接、第四端与第二节点连接、第五端与信号输出端连接；下拉驱动模块用于在第一时钟信号端、第一节点和信号输出端的控制下，控制第二节点的电位；第二生成模块的第一端与第一控制信号端连接、第二端与第二控制信号端连接、第三端与第三控制信号端连接、第四端与第四控制信号端连接、第五端与低电平信号端连接、第六端与高电平信号端连接、第七端与第二输入信号端连接、第八端与第三输入信号端连接、第九端与第四输入信号端连接、第十端与第二时钟信号端连接；第二生成模块用于在第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第二时钟信号；输出模块的第一端与第二时钟信号端连接、第二端与第一节点连接、第三端与信号输出端连接；输出模块用于在第一节点的控制下，将第二时钟信号通过信号输出端输出；下拉模块的第一端与低电平信号端连接、第二端与第一节点连接、第三端与第二节点连接、第四端与信号输出端连接；下拉模块用于在第二节点的控制下，控制第一节点和信号输出端的电位；复位模块的第一端与第一节点连接、第二端与第二电平信号端连接、第三端与复位信号端连接；复位模块用于在复位信号端的控制下，控制第一节点的电位。由于这样通过上述五个模块的相互配合，使面板在正常显示时，通过生成不同频率的时钟信号并对随时不同的时钟信号进行切换，使显示屏随时进行不同分辨率的切换，从而实现智能显示功能，实现面板高清显示和低功耗模式的随意切换，满足视觉需求，有效降低功耗。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种移位寄存器，其特征在于，包括：输入模块，第一生成模块，下拉驱动模块，第二生成模块，输出模块，下拉模块和复位模块；其中，
所述输入模块的第一端与信号输入端连接、第二端与第一电平信号端连接、第三端与第一节点连接；所述输入模块用于在所述信号输入端的控制下，控制所述第一节点的电位；
所述第一生成模块的第一端与第一控制信号端连接、第二端与第二控制信号端连接、第三端与第三控制信号端连接、第四端与第四控制信号端连接、第五端与低电平信号端连接、第六端与高电平信号端连接、第七端与第一输入信号端连接、第八端与第二输入信号端连接、第九端与第三输入信号端连接、第十端与第一时钟信号端连接；所述第一生成模块用于在所述第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第一时钟信号；
所述下拉驱动模块的第一端与所述第一时钟信号端连接、第二端与所述第一节点连接、第三端与所述低电平信号端连接、第四端与第二节点连接、第五端与信号输出端连接；所述下拉驱动模块用于在所述第一时钟信号端、第一节点和信号输出端的控制下，控制所述第二节点的电位；
所述第二生成模块的第一端与所述第一控制信号端连接、第二端与所述第二控制信号端连接、第三端与所述第三控制信号端连接、第四端与所述第四控制信号端连接、第五端与所述低电平信号端连接、第六端与所述高电平信号端连接、第七端与所述第二输入信号端连接、第八端与所述第三输入信号端连接、第九端与第四输入信号端连接、第十端与第二时钟信号端连接；所述第二生成模块用于在所述第一控制信号端、第二控制信号端、第三控制信号端和第四控制信号端的控制下，生成第二时钟信号；
所述输出模块的第一端与所述第二时钟信号端连接、第二端与所述第一节点连接、第三端与所述信号输出端连接；所述输出模块用于在所述第一节点的控制下，将所述第二时钟信号通过所述信号输出端输出；
所述下拉模块的第一端与所述低电平信号端连接、第二端与所述第一节点连接、第三端与所述第二节点连接、第四端与所述信号输出端连接；所述下拉模块用于在所述第二节点的控制下，控制所述第一节点和信号输出端的电位；
所述复位模块的第一端与所述第一节点连接、第二端与第二电平信号端连接、第三端与复位信号端连接；所述复位模块用于在所述复位信号端的控制下，控制所述第一节点的电位；
所述第一生成模块包括：第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管和第七开关晶体管；
所述第一开关晶体管的栅极与所述第一控制信号端连接、源极与所述高电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第二开关晶体管的栅极与所述第二控制信号端连接、源极与所述高电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第三开关晶体管的栅极与所述第三控制信号端连接、源极与所述低电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第四开关晶体管的栅极与所述第四控制信号端连接、源极与所述低电平信号端连接、漏极与所述第五开关晶体管的栅极连接；
所述第五开关晶体管的源极与所述第一输入信号端连接、漏极与所述第一时钟信号端连接；
所述第六开关晶体管的栅极与所述第三控制信号端连接、源极与所述第二输入信号端连接、漏极与所述第一时钟信号端连接；
所述第七开关晶体管的栅极与所述第四控制信号端连接、源极与所述第三输入信号端连接、漏极与所述第一时钟信号端连接；
所述第二生成模块包括：第八开关晶体管、第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管、第十三开关晶体管和第十四开关晶体管；
所述第八开关晶体管的栅极与所述第一控制信号端连接、源极与所述高电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第九开关晶体管的栅极与所述第二控制信号端连接、源极与所述高电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十开关晶体管的栅极与所述第三控制信号端连接、源极与所述低电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十一开关晶体管的栅极与所述第四控制信号端连接、源极与所述低电平信号端连接、漏极与所述第十二开关晶体管的栅极连接；
所述第十二开关晶体管的源极与所述第四输入信号端连接、漏极与所述第二时钟信号端连接；
所述第十三开关晶体管的栅极与所述第三控制信号端连接、源极与所述第三输入信号端连接、漏极与所述第二时钟信号端连接；
所述第十四开关晶体管的栅极与所述第四控制信号端连接、源极与所述第二输入信号端连接、漏极与所述第二时钟信号端连接。
2.如权利要求1所述的移位寄存器，其特征在于，所述下拉驱动模块包括：第十五开关晶体管、第十六开关晶体管和第十七开关晶体管；
所述第十五开关晶体管的栅极和源极分别与所述第一时钟信号端连接、漏极与所述第二节点连接；
所述第十六开关晶体管的栅极与所述第一节点连接、源极与所述低电平信号端连接、漏极与所述第二节点连接；
所述第十七开关晶体管的栅极与所述信号输出端连接、源极与所述低电平信号端连接、漏极与所述第二节点连接。
3.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第十八开关晶体管和第一电容；
所述第十八开关晶体管的栅极与所述第一节点连接、源极与所述第二时钟信号端连接、漏极与所述信号输出端连接；
所述第一电容连接在所述第一节点和所述信号输出端之间。
4.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第十九开关晶体管；
所述第十九开关晶体管的栅极与所述信号输入端连接、源极与所述第一电平信号端连接、漏极与所述第一节点连接。
5.如权利要求1所述的移位寄存器，其特征在于，所述下拉模块包括：第二十开关晶体管、第二十一开关晶体管和第二电容；
所述第二十开关晶体管的栅极与所述第二节点连接、源极与所述低电平信号端连接、漏极与所述第一节点连接；
所述第二十一开关晶体管的栅极与所述第二节点连接、源极与所述低电平信号端连接、漏极与所述信号输出端连接；
所述第二电容连接在所述第二节点和所述低电平信号端之间。
6.如权利要求1所述的移位寄存器，其特征在于，所述复位模块包括：第二十二开关晶体管；
所述第二十二开关晶体管的栅极与所述复位信号端连接、源极与所述第二电平信号端连接、漏极与所述第一节点连接。
7.一种栅线集成驱动电路，其特征在于，包括级联的多个如权利要求1-6任一项所述的移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器向自身以及上一个移位寄存器的复位信号端输入复位信号。
8.一种显示装置，其特征在于，包括如权利要求7所述的栅线集成驱动电路。
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