CN106251804B - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。所述移位寄存器单元包括：时钟控制模块、输出控制模块和输出模块；该移位寄存器单元可以通过该时钟控制模块，分别向输出控制模块和输出模块输出不同频率或者不同占空比的时钟信号，从而使得该输出模块可以通过输出端向像素单元输出不同频率或者不同占空比的驱动信号，以调整该移位寄存器单元对每行像素单元的充电时间，因此丰富了栅极驱动电路对显示装置的驱动方式，提高了驱动的灵活性。本发明用于显示图像。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。
背景技术
显示装置在显示图像时，需要利用栅极驱动电路(英文：Gate Driver on Array；简称：GOA)对像素单元进行驱动，栅极驱动电路(也称移位寄存器)包括多个级联的移位寄存器单元，其中每个移位寄存器单元用于驱动一行像素单元，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。
相关技术中，栅极驱动电路能够在一帧的时间内对显示装置中各行像素单元扫描一遍，其中，对每行像素单元的充电时间是由时钟信号的频率决定的。
由于移位寄存器单元中所连接的时钟信号端输出的时钟信号的频率和占空比是固定的，因此该栅极驱动电路对像素单元进行驱动时，对每行像素单元的充电时间也是固定的，驱动方式较为单一。
发明内容
为了解决相关技术中栅极驱动电路驱动方式较为单一的问题，本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。所述技术方案如下：
第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：
时钟控制模块、输出控制模块和输出模块；
所述时钟控制模块分别与控制信号端、第一电源信号端、第一时钟信号端、第二时钟信号端、第三时钟信号端、所述输出控制模块和所述输出模块连接，所述时钟控制模块用于在来自所述控制信号端的控制信号和来自所述第三时钟信号端的第三时钟信号的控制下，向所述输出模块输出来自所述第一时钟信号端的第一时钟信号，并向所述输出控制模块输出所述第一时钟信号的反相信号，或者，向所述输出模块交替输出所述第一时钟信号和来自所述第二时钟信号端的第二时钟信号，并向所述输出控制模块交替输出所述第一时钟信号的反相信号和所述第二时钟信号的反相信号，其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率相同，相位互不相同；
所述输出控制模块分别与所述时钟控制模块、输入信号端、复位信号端、所述第二电源信号端、第三电源信号端、第四电源信号端、上拉节点和输出端连接，用于控制所述上拉节点和所述输出端的电位；
所述输出模块分别与所述时钟控制模块、所述上拉节点和所述输出端连接，用于在所述上拉节点的控制下，向所述输出端输出来自所述时钟控制模块的信号。
第二方面，提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元包括：时钟控制模块、输出控制模块和输出模块，所述方法包括：
第一驱动模式，控制信号端输出的控制信号为第一电位，所述时钟控制模块向所述输出模块输出来自第一时钟信号端的第一时钟信号，并向所述输出控制模块输出所述第一时钟信号的反相信号；
第二驱动模式，控制信号端输出的控制信号为第二电位，第三时钟信号端输出第三时钟信号，所述时钟控制模块向所述输出模块交替输出所述第一时钟信号和来自第二时钟信号端的第二时钟信号，并向所述输出控制模块交替输出所述第一时钟信号的反相信号和所述第二时钟信号的反相信号；
其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率相同，相位互不相同。
第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：
至少两个级联的如第一方面所述的移位寄存器单元。
第四方面，提供了一种显示装置，所述显示装置包括：如第三方面所述的栅极驱动电路。
本发明提供的技术方案带来的有益效果是：
本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该移位寄存器单元中除了包括输出控制模块和输出模块，还包括时钟控制模块，通过该时钟控制模块，可以分别向输出控制模块和输出模块输出不同频率或者不同占空比的时钟信号，从而使得该输出模块可以通过输出端向像素单元输出不同频率或者不同占空比的驱动信号，进而可以调整对每行像素单元的充电时间，因此丰富了栅极驱动电路对显示装置的驱动方式，提高了驱动的灵活性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图；
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；
图4是本发明实施例提供的再一种移位寄存器单元的结构示意图；
图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图；
图6是本发明实施例提供的一种移位寄存器单元中各信号的时序图；
图7是本发明实施例提供的另一种移位寄存器单元中各信号的时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一极，漏极称为第二极，栅极称为第三极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外，本发明实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值，即各个信号的第一电位(或第二电位)的电位值可以相同也可以不同。进一步的，本发明实施例中的第一时钟信号、第二时钟信号和第三时钟信号的频率相同，相位互不相同；优选的，该第一时钟信号、第二时钟信号和第三时钟信号的占空比可以均为二分之一；且该第一时钟信号与第二时钟信号的相位差为180度，第一时钟信号与第三时钟信号的相位差为90度。
图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元包括：时钟控制模块10、输出控制模块20和输出模块30。
该时钟控制模块10分别与控制信号端EN、第一电源信号端VGH、第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3、该输出控制模块20和该输出模块30连接，该时钟控制模块10用于在来自该控制信号端EN的控制信号和来自该第三时钟信号端CK3的第三时钟信号的控制下，向该输出模块30输出来自该第一时钟信号端CK1的第一时钟信号，并向该输出控制模块20输出该第一时钟信号的反相信号，或者，向该输出模块30交替输出该第一时钟信号和来自该第二时钟信号端CK2的第二时钟信号，并向该输出控制模块20交替输出该第一时钟信号的反相信号和该第二时钟信号的反相信号，其中，该第一时钟信号、该第二时钟信号和该第三时钟信号的频率相同，相位互不相同。
该输出控制模块20分别与该时钟控制模块10、输入信号端STV、复位信号端RST、第二电源信号端VGL、第三电源信号端CN、第四电源信号端CNB、上拉节点PU和输出端OUT连接，用于控制该上拉节点PU和该输出端OUT的电位；该输出模块30分别与该时钟控制模块10、该上拉节点PU和该输出端OUT连接，用于在该上拉节点PU的控制下，向该输出端OUT输出来自该时钟控制模块10的信号。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中除了包括输出控制模块和输出模块，还包括时钟控制模块，通过该时钟控制模块，可以向输出模块输出第一时钟信号，或者向输出模块交替输出第一时钟信号和第二时钟信号，从而使得该输出模块可以在该时钟控制模块输出的信号的控制下，向像素单元输出不同频率或者不同占空比的驱动信号，进而可以调整对每行像素单元的充电时间，因此丰富了栅极驱动电路对显示装置的驱动方式，提高了驱动的灵活性。
图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，参考图2，该时钟控制模块10可以包括：第一控制子模块101、第二控制子模块102和反相子模块103。
该第一控制子模块101分别与该控制信号端EN、该第一电源信号端VGH、该第三时钟信号端CK3和该第二控制子模块102连接，用于在该控制信号的控制下，向该第二控制子模块102输出来自该第一电源信号端VGH的第一电源信号，或者来自该第三时钟信号端CK3的第三时钟信号；
该第二控制子模块102分别与该第一控制子模块101、该第一时钟信号端CK1、该第二时钟信号端CK2、该反相子模块103和该输出模块30连接，用于在该第一电源信号的控制下，分别向该反相子模块103和该输出模块30输出该第一时钟信号；或者，用于在该第三时钟信号的控制下，向该反相子模块103交替输出该第一时钟信号和该第二时钟信号，并向该输出模块30交替输出该第一时钟信号和该第二时钟信号。
该反相子模块103分别与该第二控制子模块102和该输出控制模块20连接，用于对该第二控制子模块102输出的信号进行反相后，输出至该输出控制模块20。
图3是本发明实施例提供的又一种移位寄存器单元的结构示意图，参考图3，该第一控制子模块101可以包括：第一晶体管M1和第二晶体管M2，该第一晶体管M1和该第二晶体管M2的极性相反，例如，该第一晶体管M1可以为P型晶体管，该第二晶体管M2可以为N型晶体管。
该第一晶体管M1的栅极与该控制信号端EN连接，该第一晶体管M1的第一极与该第一电源信号端VGH连接，该第一晶体管M1的第二极与该第二控制子模块102连接。
该第二晶体管M2的栅极与该控制信号端EN连接，该第二晶体管M2的第一极与该第三时钟信号端CK3连接，该第二晶体管M2的第二极与该第二控制子模块102连接。
参考图3，该反相子模块103包括：第一反相器F1，该第一反相器F1的输入端与该第二控制子模块102连接，该第一反相器F1的信号输出端与该输出控制模块20连接。
在本发明一种可选的实施例中，如图3所示，该第二控制子模块102可以包括：第三晶体管M3和第四晶体管M4，该第三晶体管M3和该第四晶体管M4的极性相反，例如，该第三晶体管M3可以为N型晶体管，该第四晶体管M4可以为P型晶体管。
该第三晶体管M3的栅极与该第一控制子模块101连接，如图3所示，第三晶体管M3的栅极分别与该第一晶体管M1的第二极以及该第二晶体管M2的第二极连接，该第三晶体管M3的第一极与该第一时钟信号端CK1连接，该第三晶体管M3的第二极分别与该反相子模块103和该输出模块30连接。
该第四晶体管M4的栅极与该第一控制子模块101连接，如图3所示，第四晶体管M4的栅极分别与该第一晶体管M1的第二极以及该第二晶体管M2的第二极连接，该第四晶体管M4的第一极与该第二时钟信号端CK2连接，该第四晶体管M4的第二极分别与该反相子模块103和该输出模块30连接。
在本发明另一种可选的实施例中，如图4所示，该第二控制子模块102还可以包括：第二反相器F2、第一传输门TG1、第三反相器F3和第二传输门TG2。
该第二反相器F2的输入端与该第一控制子模块101连接，该第二反相器F2的信号输出端与该第一传输门TG1的第一控制端连接；该第一传输门TG1的第二控制端与该第一控制子模块101连接，该第一传输门TG1的输入端与该第一时钟信号端CK1连接，该第一传输门TG1的信号输出端分别与该反相子模块103和该输出模块30连接。
该第三反相器F3的输入端与该第一控制子模块101连接，该第三反相器F3的信号输出端与该第二传输门TG2的第二控制端连接；该第二传输门TG2的第一控制端与该第一控制子模块101连接，该第二传输门TG2的输入端与该第二时钟信号端CK2连接，该第二传输门TG2的信号输出端分别与该反相子模块103和该输出模块30连接。
在本发明实施例一种优选的实现方式中，该第一时钟信号、第二时钟信号和第三时钟信号的占空比可以均为二分之一，且第一时钟信号与第二时钟信号的相位差可以为180度，第一时钟信号与第三时钟信号的相位差可以为90度。
作为一种可选的实现方式，参考图3和图4，该移位寄存器单元中的输出控制模块20可以包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11；该输出模块30可以包括：第十二晶体管M12和电容器C。
其中，该第五晶体管M5的栅极与该输入信号端STV连接，该第五晶体管M5的第一极与该第三电源信号端CN连接，该第五晶体管M5的第二极与该上拉节点PU连接。
该第六晶体管M6的栅极与该复位信号端RST连接，该第六晶体管M6的第一极与该第四电源信号端CNB连接，该第六晶体管M6的第二极与该上拉节点PU连接。
该第七晶体管M7的栅极与该上拉节点PU连接，该第七晶体管M7的第一极与该第二电源信号端VGL连接，该第七晶体管M7的第二极与下拉节点PD连接。
该第八晶体管M8的栅极与该输出端OUT连接，该第八晶体管M8的第一极与该第二电源信号端VGL连接，该第八晶体管M8的第二极与该下拉节点PD连接。
该第九晶体管M9的栅极和第一极与该时钟控制模块10连接，该第九晶体管M9的第二极与该下拉节点PD连接。
该第十晶体管M10的栅极与该下拉节点PD连接，该第十晶体管M10的第一极与该第二电源信号端VGL连接，该第十晶体管M10的第二极与该上拉节点PU连接。
该第十一晶体管M11的栅极与该下拉节点PD连接，该第十一晶体管M11的第一极与该第二电源信号端VGL连接，该第十一晶体管M11的第二极与该输出端OUT连接。
该第十二晶体管M12的栅极与该上拉节点PU连接，该第十二晶体管M12的第一极与该时钟控制模块10连接，该第十二晶体管M12的第二极与该输出端OUT连接；该电容器C的一端与该上拉节点PU连接，另一端与该输出端OUT连接。
综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中除了包括输出控制模块和输出模块，还包括时钟控制模块，通过该时钟控制模块，可以向输出模块输出第一时钟信号，或者向输出模块交替输出第一时钟信号和第二时钟信号，从而使得该输出模块可以在该时钟控制模块输出的信号的控制下，向像素单元输出不同频率或者不同占空比的驱动信号，进而可以调整移位寄存器单元对每行像素单元的充电时间，当输出模块输出的驱动信号的频率较高时，对每行像素单元的充电时间较短，此时显示装置的显示分辨率较高，可以实现显示装置的高清显示；当输出模块输出的驱动信号的频率较低时，对每行像素单元的充电时间较长，此时显示装置的分辨率较低，可以实现显示装置的低功耗显示，因此丰富了栅极驱动电路对显示装置的驱动方式，提高了驱动的灵活性。
需要说明的是，在本发明各实施例中，均是以第一晶体管M1和第四晶体管M4为P型晶体管，第二晶体管M2、第三晶体管M3、以及第五至第十二晶体管为N型晶体管，且第二电位相对于第一电位为高电位为例进行的说明。
当然，该第五至第十二晶体管也可以为P型晶体管，该第一晶体管M1和第四晶体管M4也可以为N型晶体管，相应的第二晶体管M2和第三晶体管M3为P型晶体管，此时该第二电位相对于该第一电位可以为低电位，且该各个信号端的电位变化可以与下述附图6所示的电位变化相反(即二者的相位差为180度)。
图5是本发明实施例提供的一种移位寄存器单元的驱动方法的流程图，该方法可以应用于图1至图4任一所示的移位寄存器单元中，如图1所示，该移位寄存器单元可以包括：时钟控制模块10、输出控制模块20和输出模块30，参考图5，该方法可以包括：
步骤201、第一驱动模式，控制信号端EN输出的控制信号为第一电位，该时钟控制模块10向该输出模块30输出来自第一时钟信号端CK1的第一时钟信号，并向该输出控制模块20输出该第一时钟信号的反相信号。
步骤202、第二驱动模式，控制信号端EN输出的控制信号为第二电位，第三时钟信号端CK3输出第三时钟信号，该时钟控制模块10向该输出模块30交替输出该第一时钟信号和来自第二时钟信号端CK2的第二时钟信号，并向该输出控制模块20交替输出该第一时钟信号的反相信号和该第二时钟信号的反相信号。
其中，该第一时钟信号、该第二时钟信号和该第三时钟信号的频率相同，相位互不相同。此外，该第二电位相对于该第一电位可以为高电位。
综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该驱动方法包括两种驱动模式，不同的驱动模式下时钟控制模块向输出模块输出的信号的频率不同，从而使得该输出模块可以向像素单元输出不同频率或者不同占空比的驱动信号，进而可以调整移位寄存器单元对每行像素单元的充电时间，因此丰富了栅极驱动电路对显示装置的驱动方式，提高了驱动的灵活性。
可选的，参考图2，该时钟控制模块10可以包括：第一控制子模块101、第二控制子模块102和反相子模块103。图6是本发明实施例提供的一种驱动方法的时序图，图6中信号CK_N为第二控制块102向该输出模块30输出的信号，信号CKB_N为该反相子模块103向该输出控制模块20输出的信号。
如图6所示，在该第一驱动模式T1中，该控制信号端EN输出的控制信号为第一电位，该第一控制子模块101向该第二控制子模块102输出来自第一电源信号端VGH的第一电源信号，该第一电源信号为第二电位，该第二电位相对于该第一电位可以为高电位。该第二控制子模块102在该第一电源信号的控制下，分别向该输出模块30和该反相子模块103输出该第一时钟信号，该反相子模块103对该第一时钟信号进行反相后，输出至该输出控制模块20。示例的，从图6中可以看出，在该第一驱动模式T1中，第二控制子模块102向输出模块30输出的信号CK_N即为该第一时钟信号端CK1输出的第一时钟信号，反相子模块103向输出控制模块20输出的信号CKB_N与信号CK_N的相位相反。
该第二驱动模式T2中，该控制信号端EN输出的控制信号为第二电位，该第一控制子模块101向该第二控制子模块102输出来自第三时钟信号端CK3的第三时钟信号，当该第三时钟信号处于第二电位时，该第二控制子模块102分别向该输出模块30和该反相子模块103输出该第一时钟信号；当该第三时钟信号处于第一电位时，该第二控制子模块102分别向该输出模块30和该反相子模块103输出该第二时钟信号。该反相子模块103对该第二控制子模块102输出的信号进行反相后，输出至该输出控制模块20。示例的，从图6中可以看出，在该第二驱动模式T2中，当该第三时钟信号端CK3输出的第三时钟信号为第二电位时，该第二控制子模块向输出模块输出的信号CK_N为该第一时钟信号，当该第三时钟信号为第一电位时，该第二控制子模块向输出模块输出的信号CK_N为第二时钟信号，反相子模块向输出控制模块输出的信号CKB_N与信号CK_N的相位相反。
在本发明一种可选的实施例中，参考图3，该第一控制子模块101包括：第一晶体管M1和第二晶体管M2，该第一晶体管M1和该第二晶体管M2的极性相反；该第二控制子模块102包括：第三晶体管M3和第四晶体管M4，该第三晶体管M3和该第四晶体管M4的极性相反。示例的，如图3所示，该第一晶体管M1和第四晶体管M4为P型晶体管，该第二晶体管M2和第三晶体管M3为N型晶体管。
该第一驱动模式T1中，该控制信号为第一电位，该第一晶体管M1开启，该第二晶体管M2关断，此时该第一电源信号端VGH向该第二控制子模块102输出该第一电源信号，由于该第一电源信号处于第二电位，此时该第三晶体管M3开启，该第四晶体管M4关断，该第一时钟信号端CK1分别向该输出模块30和该反相子模块103输出该第一时钟信号，该反相子模块103对该第一时钟信号进行反相后输出至该输出控制模块20。参考图6，在第一驱动模式T1中，该第二控制子模块输出的信号CK_N的波形与该第一时钟信号(即第一时钟信号端CK1输出的信号)的波形相同，该反相子模块输出的信号CKB_N与该第一时钟信号的相位相反。
在该第二驱动模式T2中，该控制信号为第二电位，该第一晶体管M1关断，该第二晶体管M2开启，该第三时钟信号端CK3向该第二控制子模块102输出该第三时钟信号，当该第三时钟信号处于第二电位时，该第三晶体管M3开启，该第四晶体管M4关断，该第一时钟信号端CK1分别向该输出模块30和该反相子模块103输出该第一时钟信号，例如图6中，第二驱动模式T2中的t1和t3阶段，该第三时钟信号端CK3输出的第三时钟信号处于第二电位，此时该第二控制子模块输出的信号CK_N的波形与该第一时钟信号的波形相同；当该第三时钟信号处于第一电位时，该第三晶体管M3关断，该第四晶体管M4开启，该第二时钟信号端CK2分别向该输出模块30和该反相子模块103输出该第二时钟信号。例如图6中，在第二驱动模式T2中的t2阶段，该第三时钟信号处于第一电位，此时第二控制子模块输出的信号CK_N的波形与该第二时钟信号的波形相同。并且，在该第二驱动模式T2中，该反相子模块输出的信号CKB_N与信号CK_N的相位相反。
在本发明另一种可选的实施例中，参考图4，该第一控制子模块101包括：第一晶体管M1和第二晶体管M2，该第一晶体管M1和该第二晶体管M2的极性相反；该第二控制子模块102包括：第二反相器F2、第一传输门TG1、第三反相器F3和第二传输门TG2。
该第一驱动模式T1中，该控制信号为第一电位，该第一晶体管M1开启，该第二晶体管M2关断，此时该第一电源信号端VGH向该第二控制子模块102输出该第一电源信号，由于该第一电源信号处于第二电位，该第二反相器F2对该第一电源信号进行反相后，输出至该第一传输门TG1的第一控制端，此时该第一传输门TG1开启，该第一时钟信号端CK1分别向该输出模块30和该反相子模块103输出该第一时钟信号，该反相子模块103对该第一时钟信号进行反相后输出至该输出控制模块20。参考图6，在第一驱动模式T1中，该第二控制子模块输出的信号CK_N的波形与该第一时钟信号的波形相同，该反相子模块输出的信号CKB_N与该第一时钟信号的相位相反。
该第二驱动模式T2中，该控制信号为第二电位，该第一晶体管M1关断，该第二晶体管M2开启，该第三时钟信号端CK3向该第二控制子模块102输出该第三时钟信号，当该第三时钟信号处于第二电位时，该第二反相器F2对该第三时钟信号进行反相后，输出至该第一传输门TG1的第一控制端，该第三反相器F3对该第三时钟信号进行反相后，输出至该第二传输门TG2的第二控制端，该第一传输门TG1开启，该第二传输门TG2关闭，该第一时钟信号端CK1分别向该输出模块30和该反相子模块103输出该第一时钟信号，例如图6中，在第二驱动模式T2中的t1和t3阶段，该第二控制子模块输出的信号CK_N的波形与该第一时钟信号的波形相同；当该第三时钟信号处于第一电位时，该第一传输门TG1关闭，该第二传输门TG2开启，该第二时钟信号端CK2分别向该输出模块30和该反相子模块103输出该第二时钟信号。例如图6中，在第二驱动模式T2中的t2阶段，第二控制子模块输出的信号CK_N的波形与该第二时钟信号的波形相同。
综上可知，在本发明实施例中，可以通过调整该控制信号端EN输出的控制信号的电位，实现对第二控制子模块向输出模块输出的信号CK_N的频率的调整。参考图6，当控制信号为第一电位时，该移位寄存器单元处于第一驱动模式T1，在该第一驱动模式下，信号CK_N的频率与该第一时钟信号的频率相等，从图6中可以看出，第一驱动模式中信号CK_N的频率为第二驱动模式中的一半，此时移位寄存器单元对每行像素单元的充电时间较长，该栅极驱动电路对显示装置中各行像素单元扫描一遍所需的时间为第二驱动模式的两倍，此时显示装置的显示分辨率较低，可以实现显示装置的低功耗显示；当控制信号端EN输出的控制信号为第二电位时，该移位寄存器单元处于第二驱动模式T2中，信号CK_N的频率为第一驱动模式T1中的两倍，由于移位寄存器单元对像素单元进行驱动时输出的驱动信号即为该信号CK_N，因此，在该第二驱动模式T2中，移位寄存器单元对每行像素单元的充电时间较短，此时该栅极驱动电路对显示装置中各行像素单元扫描一遍所需的时间为第一驱动模式的一半，也即是，在栅极驱动电路以第一驱动模式扫描一遍显示装置中各像素单元所需的时间内，栅极驱动电路在第二驱动模式下能够对显示装置中各行像素单元扫描两遍，因此可以实现显示装置的高清显示。
在本发明实施例一种优选的实现方式中，参考图6，该第一时钟信号、该第二时钟信号和该第三时钟信号的占空比可以均为二分之一，且该第一时钟信号与该第二时钟信号的相位差为180度，即该第一时钟信号与该第二时钟信号等幅反相，该第一时钟信号与该第三时钟信号的相位差为90度。
需要说明的是，该第一至第三时钟信号的占空比，以及各个时钟信号之间的相位差还可以根据实际情况进行调整，本发明实施例对此不做限定。示例的，该第一至第三时钟信号、信号CK_N以及信号CKB_N的时序图还可以如图7所示(图7中仅绘制了第二驱动模式T2中各信号的时序)，其中，该第一时钟信号端CK1输出的第一时钟信号的占空比可以为四分之一，该第二时钟信号端CK2输出的第二时钟信号的占空比也为四分之一，该第三时钟信号端CK3输出的第三时钟信号的占空比为二分之一。对于图7所示的各个时钟信号的频率和占空比，在第一驱动模式和第二驱动模式下，信号CK_N的频率未发生改变，但该信号CK_N的占空比在第一驱动模式下为四分之一，在第二驱动模式下为二分之一。在频率相等的情况下，信号CK_N的占空比越高，对每行像素单元的充电时间越长，因此也可以通过改变该移位寄存器单元的驱动信号的占空比来实现对每行像素单元的充电时间的调整。
进一步的，以图3和图4所示的移位寄存器单元以及图6所示的时序为例，对该移位寄存器单元在任一驱动模式下的工作原理进行介绍。该移位寄存器单元在任一驱动模式下的具体驱动过程可以包括输入阶段、输出阶段和复位阶段。
在输入阶段中，输入信号端STV输出的输入信号为第二电位，第五晶体管M5开启，第三电源信号端CN向上拉节点PU输出第三电源信号，参考图6，该第三电源信号为第二电位，使该上拉节点PU的电位被拉高，此时第七晶体管M7和第十二晶体管M12开启，第二电源信号端VGL向下拉节点PD输出第二电源信号，第十晶体管M10关断。此时输出模块向输出端OUT输出来自时钟控制模块的信号CK_N，该信号CK_N在该输入阶段可以为第一电位。
在输出阶段中，该上拉节点保持第二电位，当时钟控制模块向所述输出模块输出的信号CK_N跳变至第二电位时，上拉节点PU由于自举效应，其电位被进一步拉高，此时第十二晶体管M12完全开启，输出模块向输出端OUT输出来自该时钟控制模块的信号CK_N，从而实现对一行像素单元的开启(即对该行像素单元进行驱动)，使得显示装置中的源极驱动电路能够通过数据线对该行像素单元进行充电，该充电时间即为信号CK_N处于第二电位的时长。参考图6可知，信号CK_N在第一驱动模式T1中每个周期处于第二电位的时长较长，在第二驱动模式中每个周期处于第二电位的时长较短，因此移位寄存器单元在不同的驱动模式下，对每行像素单元的充电时间不同，由此可以实现显示装置的高清显示或者低功耗显示。
在复位阶段中，复位信号端RST输出的复位信号为第二电位，使得第六晶体管M6开启，第四电源信号端CNB向上拉节点PU输出第四电源信号，由于该第四电源信号为第一电位，从而将该上拉节点PU的电位下拉为第一电位，并且当时钟控制模块向输出模块输出的信号CK_N再次跳变至第一电位，且该时钟控制模块向输出控制模块输出的信号CKB_N处于第二电位时，第九晶体管M9开启，下拉节点PD的电位被拉高，第十晶体管M10和第十一晶体管M11开启，第二电源信号端VGL向上拉节点PU和输出端OUT分别输出第二电源信号，该第二电源信号为第一电位。此时该移位寄存器单元处于关闭状态，以避免移位寄存器单元的非正常输出对其他行的移位寄存器单元造成影响。
此外，由于本发明实施例提供的移位寄存器单元中同时采用了N型晶体管和P型晶体管，因此该移位寄存器单元优选的可以应用于低温多晶硅(英文：Low TemperaturePoly-silicon；简称：LTPS)显示装置中，LTPS显示装置信号传输性能好，有滤波能力，信号稳定性好。
综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该驱动方法包括两种驱动模式，在不同的驱动模式下，移位寄存器单元能够向像素单元输出不同频率或者不同占空比的驱动信号，进而可以调整移位寄存器单元对每行像素单元的充电时间，其中在第一驱动模式下，移位寄存器单元输出的驱动信号的频率较低时，对每行像素单元的充电时间较长，此时显示装置的分辨率较低，可以实现显示装置的低功耗显示，在第二驱动模式下，移位寄存器单元输出的驱动信号的频率较高时，对每行像素单元的充电时间较短，此时显示装置的显示分辨率较高，可以实现显示装置的高清显示，因此丰富了栅极驱动电路对显示装置的驱动方式，提高了驱动的灵活性。
本发明实施例提供了一种栅极驱动电路，该栅极驱动电路可以包括至少两个级联的移位寄存器单元，其中每个移位寄存器单元可以为如图1至图4任一所示的移位寄存器单元。
本发明实施例提供一种显示装置，该显示装置可以包括栅极驱动电路，该栅极驱动电路可以包括至少两个级联的如图1至图4任一所示的移位寄存器单元。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：
时钟控制模块、输出控制模块和输出模块；
所述时钟控制模块分别与控制信号端、第一电源信号端、第一时钟信号端、第二时钟信号端、第三时钟信号端、所述输出控制模块和所述输出模块连接，所述时钟控制模块用于在来自所述控制信号端的控制信号和来自所述第三时钟信号端的第三时钟信号的控制下，向所述输出模块输出来自所述第一时钟信号端的第一时钟信号，并向所述输出控制模块输出所述第一时钟信号的反相信号，或者，向所述输出模块交替输出所述第一时钟信号和来自所述第二时钟信号端的第二时钟信号，并向所述输出控制模块交替输出所述第一时钟信号的反相信号和所述第二时钟信号的反相信号，其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率相同，相位互不相同；
所述输出控制模块分别与所述时钟控制模块、输入信号端、复位信号端、第二电源信号端、第三电源信号端、第四电源信号端、上拉节点和输出端连接，用于控制所述上拉节点和所述输出端的电位；
所述输出模块分别与所述时钟控制模块、所述上拉节点和所述输出端连接，用于在所述上拉节点的控制下，向所述输出端输出来自所述时钟控制模块的信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述时钟控制模块包括：第一控制子模块、第二控制子模块和反相子模块；
所述第一控制子模块分别与所述控制信号端、所述第一电源信号端、所述第三时钟信号端和所述第二控制子模块连接，用于在所述控制信号的控制下，向所述第二控制子模块输出来自所述第一电源信号端的第一电源信号，或者来自所述第三时钟信号端的第三时钟信号；
所述第二控制子模块分别与所述第一控制子模块、所述第一时钟信号端、所述第二时钟信号端、所述反相子模块和所述输出模块连接，用于在所述第一电源信号的控制下，分别向所述反相子模块和所述输出模块输出所述第一时钟信号；或者，用于在所述第三时钟信号的控制下，向所述反相子模块交替输出所述第一时钟信号和所述第二时钟信号，并向所述输出模块交替输出所述第一时钟信号和所述第二时钟信号；
所述反相子模块分别与所述第二控制子模块和所述输出控制模块连接，用于对所述第二控制子模块输出的信号进行反相后，输出至所述输出控制模块。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一控制子模块包括：第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的极性相反；
所述第一晶体管的栅极与所述控制信号端连接，所述第一晶体管的第一极与所述第一电源信号端连接，所述第一晶体管的第二极与所述第二控制子模块连接；
所述第二晶体管的栅极与所述控制信号端连接，所述第二晶体管的第一极与所述第三时钟信号端连接，所述第二晶体管的第二极与所述第二控制子模块连接。
4.根据权利要求2所述的移位寄存器单元，其特征在于，所述反相子模块包括：第一反相器；
所述第一反相器的输入端与所述第二控制子模块连接，所述第一反相器的信号输出端与所述输出控制模块连接。
5.根据权利要求2至4任一所述的移位寄存器单元，其特征在于，所述第二控制子模块包括：第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的极性相反；
所述第三晶体管的栅极与所述第一控制子模块连接，所述第三晶体管的第一极与所述第一时钟信号端连接，所述第三晶体管的第二极分别与所述反相子模块和所述输出模块连接；
所述第四晶体管的栅极与所述第一控制子模块连接，所述第四晶体管的第一极与所述第二时钟信号端连接，所述第四晶体管的第二极分别与所述反相子模块和所述输出模块连接。
6.根据权利要求2至4任一所述的移位寄存器单元，其特征在于，所述第二控制子模块包括：第二反相器、第一传输门、第三反相器和第二传输门；
所述第二反相器的输入端与所述第一控制子模块连接，所述第二反相器的信号输出端与所述第一传输门的第一控制端连接；
所述第一传输门的第二控制端与所述第一控制子模块连接，所述第一传输门的输入端与所述第一时钟信号端连接，所述第一传输门的信号输出端分别与所述反相子模块和所述输出模块连接；
所述第三反相器的输入端与所述第一控制子模块连接，所述第三反相器的信号输出端与所述第二传输门的第二控制端连接；
所述第二传输门的第一控制端与所述第一控制子模块连接，所述第二传输门的输入端与所述第二时钟信号端连接，所述第二传输门的信号输出端分别与所述反相子模块和所述输出模块连接。
7.根据权利要求1至4任一所述的移位寄存器单元，其特征在于，所述输出控制模块包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
所述第五晶体管的栅极与所述输入信号端连接，所述第五晶体管的第一极与所述第三电源信号端连接，所述第五晶体管的第二极与所述上拉节点连接；
所述第六晶体管的栅极与所述复位信号端连接，所述第六晶体管的第一极与所述第四电源信号端连接，所述第六晶体管的第二极与所述上拉节点连接；
所述第七晶体管的栅极与所述上拉节点连接，所述第七晶体管的第一极与所述第二电源信号端连接，所述第七晶体管的第二极与下拉节点连接；
所述第八晶体管的栅极与所述输出端连接，所述第八晶体管的第一极与所述第二电源信号端连接，所述第八晶体管的第二极与所述下拉节点连接；
所述第九晶体管的栅极和第一极与所述时钟控制模块连接，所述第九晶体管的第二极与所述下拉节点连接；
所述第十晶体管的栅极与所述下拉节点连接，所述第十晶体管的第一极与所述第二电源信号端连接，所述第十晶体管的第二极与所述上拉节点连接；
所述第十一晶体管的栅极与所述下拉节点连接，所述第十一晶体管的第一极与所述第二电源信号端连接，所述第十一晶体管的第二极与所述输出端连接。
8.根据权利要求1至4任一所述的移位寄存器单元，其特征在于，所述输出模块包括：第十二晶体管和电容器；
所述第十二晶体管的栅极与所述上拉节点连接，所述第十二晶体管的第一极与所述时钟控制模块连接，所述第十二晶体管的第二极与所述输出端连接；
所述电容器的一端与所述上拉节点连接，另一端与所述输出端连接。
9.根据权利要求1至4任一所述的移位寄存器单元，其特征在于，
所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的占空比均为二分之一；
所述第一时钟信号与所述第二时钟信号的相位差为180度，所述第一时钟信号与所述第三时钟信号的相位差为90度。
10.一种移位寄存器单元的驱动方法，其特征在于，所述移位寄存器单元包括：时钟控制模块、输出控制模块和输出模块，所述方法包括：
第一驱动模式，控制信号端输出的控制信号为第一电位，所述时钟控制模块向所述输出模块输出来自第一时钟信号端的第一时钟信号，并向所述输出控制模块输出所述第一时钟信号的反相信号；
第二驱动模式，控制信号端输出的控制信号为第二电位，第三时钟信号端输出第三时钟信号，所述时钟控制模块向所述输出模块交替输出所述第一时钟信号和来自第二时钟信号端的第二时钟信号，并向所述输出控制模块交替输出所述第一时钟信号的反相信号和所述第二时钟信号的反相信号；
其中，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的频率相同，相位互不相同。
11.根据权利要求10所述的方法，其特征在于，所述第一驱动模式和所述第二驱动模式中的任一驱动模式包括：
输入阶段，输入信号端输出的输入信号为第二电位，所述输出控制模块将上拉节点的电位上拉为第二电位；
输出阶段，所述上拉节点保持第二电位，所述输出模块接收并输出来自所述时钟控制模块的信号；
复位阶段，复位信号端输出的复位信号为第二电位，所述输出控制模块控制所述上拉节点的电位为第一电位。
12.根据权利要求10或11所述的方法，其特征在于，
所述第一时钟信号、所述第二时钟信号和所述第三时钟信号的占空比均为二分之一；
所述第一时钟信号与所述第二时钟信号的相位差为180度，所述第一时钟信号与所述第三时钟信号的相位差为90度。
13.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：
至少两个级联的如权利要求1至9任一所述的移位寄存器单元。
14.一种显示装置，其特征在于，所述显示装置包括：如权利要求13所述的栅极驱动电路。
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