CN104882168A

CN104882168A - 移位寄存单元、移位寄存器、栅极驱动电路和显示装置

Info

Publication number: CN104882168A
Application number: CN201510347832.5A
Authority: CN
Inventors: 周全国; 祁小敬; 朱亚文; 韦东梅
Original assignee: BOE Technology Group Co Ltd; Chengdu BOE Optoelectronics Technology Co Ltd
Current assignee: BOE Technology Group Co Ltd; Chengdu BOE Optoelectronics Technology Co Ltd
Priority date: 2015-06-19
Filing date: 2015-06-19
Publication date: 2015-09-02
Anticipated expiration: 2035-06-19
Also published as: CN104882168B

Abstract

本发明提供一种移位寄存单元，包括：上拉晶体管；下拉晶体管；存储电容；驱动输入模块，该驱动输入模块包括开始信号输入端和第一时钟信号输入端，通过开始信号输入端输入开始信号，通过第一时钟信号输入端输入时钟信号；和驱动及输出拉低模块，驱动及输出拉低模块的第一端与下拉节点相连，驱动及输出拉低模块的第二端与上拉节点相连，驱动及输出拉低模块的第三端与高电平输入端相连，驱动及输出拉低模块的第四端与低电平输入端相连。本发明还提供一种移位寄存器、一种栅极驱动电路和一种显示装置。移位寄存单元能够在不增加时钟信号的情况下延长充电时间。

Description

移位寄存单元、移位寄存器、栅极驱动电路和显示装置

技术领域

本发明涉及显示装置领域，具体地，涉及一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示装置。

背景技术

随着科学技术的发展和消费者对高画质的需求，液晶显示面板也在朝着大尺寸、节能、轻薄、高分辨率的方向发展。液晶显示面板尺寸的增加意味着栅极线和数据线的电阻和电容增加，导致了电阻电容的延迟问题。这些问题使得液晶显示面板在关机时在画面中会出现残影现象。目前，主流电视或者高端移动显示面板都已经实现了全高清显示，即，分辨率为1920×1080。然而从液晶显示技术的发展趋势来看，未来液晶显示应该是实现超高清显示以上分辨率，即能够显示的分辨率超过3840×2160的图片。除了分辨率的增加外，在未来，更高的帧扫描频率，如，120Hz、240Hz也被当做是主流的扫描频率而用来驱动液晶显示器件。帧扫描频率的增加和分辨率的提高使得栅极每一行所扫描的时间大幅下降，这就意味着在有限的行扫描时间内，栅极驱动电压不能够完成对所选行像素的全部充电。

目前，使用预充电技术可以实现对高分辨率和高帧扫描频率的完全充电。但是，这需要使用多个时钟，并且如果相邻两行之间的栅极线充电时间重合不同，所需的时序控制也可能不同，并且栅极移位寄存器的级联关系也不同，这就增加了栅极驱动技术在大尺寸、高分辨率和超高清晰分辨率的产品上的应用难度，并且提高了成本，使得该产品不具备竞争力。

发明内容

本发明的目的在于提供一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动电路和一种包括该栅极驱动电路的显示装置。所述移位寄存单元能够在不增加时钟信号的情况下延长充电时间。

为了是实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，所述移位寄存单元包括：

上拉晶体管，所述上拉晶体管的栅极与上拉节点相连，所述上拉晶体管的第一极与高电平输入端相连；

下拉晶体管，所述下拉晶体管的栅极与下拉节点相连，所述下拉晶体管的第一极与所述上拉晶体管的第二极相连，所述下拉晶体管的第二极与低电平输入端相连；

存储电容，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与复位信号输入端相连，通过所述复位信号输入端输入复位信号，其中，所述移位寄存单元还包括：

驱动输入模块，所述驱动输入模块的第一端与所述存储电容的第一端相连，所述驱动输入模块的第二端与所述存储电容的第二端相连，所述驱动输入模块的第三端与低电平输入端相连，所述驱动输入模块还包括开始信号输入端和第一时钟信号输入端，通过所述开始信号输入端输入开始信号，通过所述第一时钟信号输入端输入时钟信号；和

驱动及输出拉低模块，所述驱动及输出拉低模块的第一端与所述下拉节点相连，所述驱动及输出拉低模块的第二端与所述上拉节点相连，所述驱动及输出拉低模块的第三端与高电平输入端相连，所述驱动及输出拉低模块的第四端与低电平输入端相连，其中，

所述开始信号和所述复位信号的脉冲宽度相同，且所述开始信号和所述复位信号的脉冲宽度为所述时钟信号的脉冲宽度的N倍，所述驱动输入模块和所述驱动及输出拉低模块设置为能够使得所述移位寄存单元的输出信号的脉冲宽度与所述开始信号的脉冲宽度相同，其中，N≥2。

优选地，所述驱动输入模块和所述驱动及输出拉低模块设置为：当所述复位信号和所述开始信号同时有效时或者只有所述复位信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第三下拉控制信号，以将所述上拉节点与所述驱动及输出拉低模块断开，且所述驱动输入模块能够维持所述上拉节点处于高电平状态。

优选地，所述驱动输入模块和所述驱动及输出拉低模块设置为：

当只有所述开始信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第一下拉控制信号，以控制所述下拉节点与所述低电平输入端导通；

当通过所述第一时钟信号输入端输入的时钟信号和所述开始信号有效且所述复位信号无效时，所述驱动输入模块能够向所述上拉节点输出有效信号，同时向所述存储电容充电，且能够继续向所述驱动及输出拉低模块输出所述第一下拉控制信号，以控制所述下拉节点与所述低电平输入端导通；

当只有通过所述第一时钟信号输入端输入的时钟信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第二下拉控制信号，以控制所述下拉节点被上拉为高电平，并且控制所述上拉节点与所述低电平输入端导通；

当所述复位信号和通过所述第一时钟信号输入端输入的时钟信号有效且所述开始信号无效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第四下拉控制信号，以控制所述下拉节点被上拉为高电平，并且控制所述上拉节点与所述低电平输入端导通。

优选地，所述驱动输入模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，

所述第一晶体管的栅极与第一时钟信号输入端相连，所述第一晶体管的第一极与所述开始信号输入端相连，所述第一晶体管的第二极与所述第三晶体管的第一极相连；

所述第二晶体管的栅极和第一极与所述开始信号输入端相连，所述第二晶体管的第二极与所述第三晶体管的栅极相连；

所述第三晶体管的第二极与所述存储电容的第一端以及所述上拉节点相连；

所述第四晶体管的栅极与所述存储电容的第二端相连，所述第四晶体管的第一极与所述第三晶体管的栅极相连，所述第四晶体管的第二极与所述低电平输入端相连。

优选地，所述驱动及输出拉低模块包括上拉控制晶体管、第一下拉控制晶体管、反相子模块和第二下拉控制晶体管，其中，

所述上拉控制晶体管的栅极与所述下拉节点相连，所述上拉控制晶体管的第一极与所述上拉节点相连，所述上拉控制晶体管的第二极与所述低电平输入端相连；

所述第一下拉控制晶体管的栅极与所述反相子模块的输出端相连，所述第一下拉控制晶体管的第一极与所述第一时钟信号输入端相连，所述第一下拉控制晶体管的第二极与所述下拉节点相连；

所述第二下拉控制晶体管的栅极与所述开始信号输入端相连，所述第二下拉控制晶体管的第一极与所述下拉节点相连，所述第二下拉控制晶体管的第二极与所述低电平输入端相连；

所述反相子模块的第一端与所述高电平输入端相连，所述反相子模块的第二端与所述低电平输入端相连，所述反相子模块的输入端与所述开始信号输入端相连。

优选地，所述反相子模块包括第七晶体管和第八晶体管，所述第七晶体管的第一极和栅极与所述高电平输入端相连，所述第七晶体管的第二极与所述第一下拉控制晶体管的栅极相连，所述第八晶体管的栅极与所述开始信号输入端相连，所述第八晶体管的第一极形成为所述反相子模块的输出端，并与所述第第一下拉控制晶体管的栅极相连，所述第八晶体管的第二极与所述低电平输入端相连。

优选地，所述驱动输入模块包括第一晶体管、第二晶体管和第三晶体管，其中，

所述第一晶体管的栅极和第一极与所述开始信号输入端相连，所述第一晶体管的第二极与所述第二晶体管的栅极相连；

所述第二晶体管的第一极与所述第一时钟信号输入端相连，所述第二晶体管的第二极形成为所述驱动输入模块的第一端，以与所述存储电容的第一端相连；

所述第三晶体管的栅极形成为所述驱动输入模块的第二端，以与所述存储电容的第二端相连，所述第三晶体管的第一极与所述第一晶体管的第二极相连，所述第三晶体管的第二极形成为所述驱动输入模块的第三端，以与所述低电平输入端相连；

所述驱动及输出拉低模块与所述第一晶体管的第一极相连。

优选地，所述驱动及输出拉低模块包括第四晶体管、第十六晶体管、第一反相子模块、下拉控制子模块、上拉控制晶体管、第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管，其中，

所述第四晶体管的栅极与所述第一反相子模块的输出端相连，所述第四晶体管的第一极与所述复位信号输入端相连，所述第四晶体管的第二极与所述第十六晶体管的第一极相连；

所述第十六晶体管的栅极与所述开始信号输入端相连，所述第十六晶体管的第二极与所述低电平输入端相连；

所述第一反相子模块的第一端与高电平输入端相连，所述第一反相子模块的第二端与所述低电平输入端相连，所述第一反相子模块的输入端与所述开始信号输入端相连；

所述第一下拉控制晶体管的栅极与所述下拉控制子模块的输出端相连，所述第一下拉控制晶体管的第一极能够至少在通过所述第一时钟信号端输入低电平时接入高电平，所述第一下拉控制晶体管的第二极与所述下拉节点相连；

所述第三下拉控制晶体管的第一极与所述第一时钟信号输入端相连，所述第三下拉控制晶体管的第二极与所述下拉节点相连，所述第三下拉控制晶体管的栅极与所述第四晶体管的第二极相连；

所述下拉控制子模块的第一端与所述高电平输入端相连，所述下拉控制子模块的第二端与所述低电平输入端相连，所述下拉控制子模块的输出端与所述第一下拉控制晶体管的栅极相连，在所述开始信号有效和/或所述复位信号有效时向所述下拉控制子模块输入高电平信号能够使得所述下拉控制子模块向所述第一下拉控制晶体管的栅极输出低电平信号，在所述复位信号结束后向所述下拉控制子模块输入低电平信号能够使得所述下拉控制子模块向所述第一下拉控制晶体管的栅极输出高电平信号。

优选地，所述第一反相子模块包括第七晶体管和第八晶体管，所述第八晶体管的栅极和第一极与所述高电平输入端相连，所述第八晶体管的第二极与所述第七晶体管的第一极相连，所述第七晶体管的栅极与所述开始信号输入端相连，所述第七晶体管的第二极与所述低电平信号输入端相连。

优选地，所述下拉控制子模块包括第十二晶体管、第十三晶体管和第十四晶体管，所述第十二晶体管的第一极和栅极与所述高电平输入端相连，所述第十二晶体管的第二极与所述第十三晶体管的第一极相连，所述第十三晶体管的栅极与所述开始信号输入端或者所述第一晶体管的第二极相连，所述第十三晶体管的第二极与所述低电平输入端相连，所述第十四晶体管的栅极与所述第四晶体管的第二极或所述复位信号输入端相连，所述第十四晶体管的第一极与所述下拉控制子模块的输出端相连，所述第十四晶体管的第二极与所述低电平输入端相连。

优选地，所述第一下拉控制晶体管的第一极与所述高电平输入端相连；或者，

所述移位寄存单元包括第二时钟信号输入端，通过所述第二时钟信号输入端输入的时钟信号与通过所述第一时钟信号端输入的时钟信号反相，所述第一下拉控制晶体管的第一极与所述第二时钟信号输入端相连。

作为本发明的另一方面，提供一种移位寄存器，所述移位寄存器包括移位寄存单元。

优选地，所述移位寄存器包括级联的多级移位寄存单元、高电平信号线、低电平信号线、第一时钟信号线、第二时钟信号线，其中，所述第一时钟信号线提供的时钟信号与所述第二时钟信号线提供的时钟信号相位相反，所述移位寄存单元为本发明所提供的上述移位寄存单元，所述第一时钟信号线与奇数级的移位寄存单元的第一时钟信号输入端相连，所述第二时钟信号线与偶数级的移位寄存单元的第一时钟信号输入端相连，所述高电平信号线与所述高电平输入端相连，所述低电平信号线与所述低电平信号输入端相连。

作为本发明的再一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其中，所述移位寄存器为本发明所提供的上述移位寄存器。

作为本发明的还一个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路。

在本发明所提供的移位寄存单元中，通过设置驱动输入模块和驱动及输出拉低模块的结构可以实现只通过要改变开始信号的持续时间即可实现改变输出信号的持续时间，而无需对时钟信号进行改进，从而简化了移位寄存单元的结构。

当包括本发明所提供的移位寄存单元的移位寄存器对栅线进行充电时，只需通过改变开始信号(即，输入信号)持续的时间即可实现对栅线的充电时间的改变，而不需要进行时钟信号的改变，并且也不需要对电路进行改动和工艺改进，可以实现大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低大尺寸、高分辨率和高帧扫描窄边框产品的工艺难度。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是本发明所提供的移位寄存单元的模块示意图；

图2(a)是本发明所提供的移位寄存单元的时序信号图，其中，N为2；

图2(b)是本发明所提供的移位寄存单元的时序信号图，其中，N为4；

图2(c)是本发明所提供的移位寄存单元的时序信号图，其中，N为6；

图2(d)是本发明所提供的移位寄存单元的时序信号图，其中，N为8；

图3是本发明所提供的移位寄存单元的第一种实施方式的电路图；

图4是本发明所提供的移位寄存单元的第二种实施方式的电路图；

图5是本发明所提供的移位寄存单元的第三种实施方式的电路图；

图6是本发明所提供的移位寄存单元的第四种实施方式的电路图；

图7是本发明所提供的移位寄存单元的第五种实施方式的电路图；

图8是本发明所提供的移位寄存单元的第六种实施方式的电路图；

图9是本发明所提供的移位寄存单元的第七种实施方式的电路图；

图10是本发明所提供的移位寄存单元的第八种实施方式的电路图；

图11是本发明所提供的移位寄存单元的第九种实施方式的电路图；

图12是本发明所提供的移位寄存单元的第十种实施方式的电路图；

图13(a)是图4至图12中所示的移位寄存单元的时序信号图，其中，N为2；

图13(b)是图4至图12中所示的移位寄存单元的时序信号图，其中，N为4；

图13(c)是图4至图12中所示的移位寄存单元的时序信号图，其中，N为6；

图13(d)是是图4至图12中所示的移位寄存单元的时序信号图，其中，N为8；

图14是本发明所提供的显示装置的第一种实施方式的电路示意图；

图15是本发明所提供的显示装置的第二种实施方式的电路示意图；

图16(a)是图14和图15中所示的显示装置中的各个信号的时序图，其中，N＝2；

图16(b)是图14和图15中所示的显示装置中的各个信号的时序图，其中，N＝4；

图16(c)是图14和图15中所示的显示装置中的各个信号的时序图，其中，N＝6；

图16(d)是图14和图15中所示的显示装置中的各个信号的时序图，其中，N＝8；

图17是本发明所提供的显示装置的第三种实施方式的电路示意图；

图18(a)是图19至图21中所示的显示装置中的各个信号的时序图，其中，N＝2；

图18(b)是图19至图21中所示的显示装置中的各个信号的时序图，其中，N＝4；

图18(c)是图19至图21中所示的显示装置中的各个信号的时序图，其中，N＝6；

图18(d)是图19至图21中所示的显示装置中的各个信号的时序图，其中，N＝8；

图19是本发明所提供的显示装置的第四种实施方式的电路示意图；

图20是本发明所提供的显示装置的第五种实施方式的电路示意图；

图21是本发明所提供的显示装置的第六种实施方式的电路示意图。

附图标记说明

100：驱动输入模块 200：驱动及输出拉低模块

210：反相子模块 220：第一反相子模块

230：下拉控制子模块 T1：第一晶体管

T2：第二晶体管 T3：第三晶体管

T4：第四晶体管 T5：上拉控制晶体管

T6：第一下拉控制晶体管 T7：第七晶体管

T8：第八晶体管 T9：上拉晶体管

T10：下拉晶体管 T11：第二下拉控制晶体管

T12：第十二晶体管 T13：第十三晶体管

T14：第十四晶体管 T15：第三下拉控制晶体管

T16：第十六晶体管

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

如图1所示，作为本发明的一个方面，提供一种移位寄存单元，所述移位寄存单元包括上拉晶体管T9、下拉晶体管T10、存储电容Cst、驱动输入模块100和驱动及输出拉低模块200。

上拉晶体管T9的栅极与上拉节点PU相连，上拉晶体管T9的第一极与高电平输入端VGH相连。

下拉晶体管T10的栅极与下拉节点PD相连，下拉晶体管T10的第一极与上拉晶体管T9的第二极相连，下拉晶体管T10的第二极与低电平输入端VGL相连。

存储电容Cst的第一端与上拉节点PU相连，存储电容Cst的第二端与复位信号输入端相连。

驱动输入模块100的第一端与存储电容Cst的第一端相连，驱动输入模块100的第二端与存储电容Cst的第二端相连，驱动输入模块100的第三端与低电平输入端VGL相连，驱动输入模块100还包括开始信号输入端和第一时钟信号输入端CK。

驱动及输出拉低模块200的第一端与下拉节点PD相连，驱动及输出拉低模块200的第二端与上拉节点PU相连，驱动及输出拉低模块200的第三端与高电平输入端VGH相连，驱动及输出拉低模块200的第四端与低电平输入端VGL相连。

在本发明所提供的移位寄存单元进行正常工作时，所述开始信号和所述复位信号的脉冲宽度相同，且所述开始信号和所述复位信号的脉冲宽度为所述第一时钟信号的脉冲宽度的N倍，所述驱动输入模块和所述驱动及输出拉低模块设置为能够使得所述移位寄存单元的输出信号的脉冲宽度与所述开始信号的脉冲宽度相同，其中，N≥2。

在本发明所提供的移位寄存单元中，通过设置驱动输入模块100和驱动及输出拉低模块200的结构可以实现只通过要改变开始信号的持续时间即可实现改变输出信号的持续时间。换言之，当包括本发明所提供的移位寄存单元的移位寄存器对栅线进行充电时，只需通过改变开始信号(即，输入信号)持续的时间即可实现对栅线的充电时间的改变，而不需要进行时钟信号的改变，并且也不需要对电路进行改动和工艺改进，可以实现大尺寸、超高分辨率和高帧扫描频率窄边框产品上的应用，有效降低大尺寸、高分辨率和高帧扫描窄边框产品的工艺难度。

对N的值并没有特殊的要求，可以根据采用所述移位寄存单元的显示面板的具体结构来确定N的值。如上文中所述，N≥2。上述各信号的脉冲宽度意味着该信号所持续的时间，脉冲宽度越大则该信号持续的时间越长。

在图2(a)所示的实施方式中，N为2，所述开始信号(对应于V(n-1)的曲线)和所述输出信号(对应于V(n)的曲线)的持续的时间为通过第一时钟信号输入端CK输入的时钟信号(对应于CK的曲线)持续的时间2倍。

在图2(b)所示的实施方式中，N为4，所述开始信号(对应于V(n-1)的曲线)和所述输出信号(对应于V(n)的曲线)的持续的时间为通过第一时钟信号输入端CK输入的时钟信号(对应于CK的曲线)持续的时间4倍。

在图2(c)所示的实施方式中，N为6，所述开始信号(对应于V(n-1)的曲线)和所述输出信号(对应于V(n)的曲线)的持续的时间为通过第一时钟信号输入端CK输入的时钟信号(对应于CK的曲线)持续的时间6倍。

在图2(d)所示的实施方式中，N为8，所述开始信号(对应于V(n-1)的曲线)和所述输出信号(对应于V(n)的曲线)的持续的时间为通过第一时钟信号输入端CK输入的时钟信号(对应于CK的曲线)持续的时间8倍。

作为本发明所提供的移位寄存单元的特色，可以将驱动输入模块100以及驱动及输出拉低模块200设置为：当所述复位信号和所述开始信号同时有效时或者当只有所述复位信号有效时，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开，且驱动输入模块100能够维持上拉节点PU处于高电平状态。在此阶段，由于上拉节点与驱动及输出拉低模块200断开，因此，上拉节点PU的电位不会被拉低。驱动输入模块维持上拉节点处于高电平状态的方式有两种，一种是保持与上拉节点PU导通，并向上拉节点PU输出高电平信号；另一种使驱动输入模块与上拉节点PU断开，以使上拉节点PU浮置，通过存储电容Cst的自举作用(boosting)使上拉节点PU保持高电平。

由于所述移位寄存单元用于移位寄存器中，因此，每个移位寄存单元的开始信号(即，输入信号)均为上一级移位寄存单元的输出信号，即图1和图2(a)至图2(d)中的Vg(n-1)，复位信号为下一级移位寄存单元的输出信号，即图1和图2(a)至图2(d)中的Vg(n+1)。

容易理解的是，在移位寄存器中，相对本级移位寄存单元，上一级移位寄存单元的输出信号和下一级移位寄存单元的输出信号错开两个第一时钟信号脉冲宽度。

由于开始信号和复位信号的脉冲宽度是第一时钟信号的脉冲宽度的N倍，当N＝2时，开始信号和复位信号是完全错开的(如图2(a)所示)；当N＞2时，开始信号和复位信号之间具有重叠的部分(如图2(b)至图2(d)所示)。

如图2(a)所示，当N＝2时，开始信号和复位信号是完全错开的，在t₂阶段，只有复位信号是有效的，在本发明所提供的移位寄存单元中，当只有所述复位信号有效时，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开，并且，驱动输入模块使上拉节点PU保持高电平，从而使得移位寄存单元的输出端可以进行有效的输出，即，输出高电平。

如图2(b)所示，当N＝4时，开始信号和复位信号在t₂阶段至t₃阶段是重叠的。换言之，在t₂阶段至t₃阶段，所述复位信号和所述开始信号同时有效，因此，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开，并且，驱动输入模块使上拉节点PU保持高电平，从而使得移位寄存单元的输出端可以进行有效的输出，即，输出高电平。在t₄阶段，只有复位信号是有效的，如上文中的描述，在只有复位信号有效时，移位寄存单元也可以输出高电平。

如图2(c)所示，当N＝6时，开始信号和复位信号在t₂阶段至t₅阶段是重叠的。换言之，在t₂阶段至t₅阶段，所述复位信号和所述开始信号同时有效，因此，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开，并且，驱动输入模块使上拉节点PU保持高电平，从而使得移位寄存单元的输出端可以进行有效的输出，即，输出高电平。在t₆阶段，只有复位信号是有效的，如上文中的描述，在只有复位信号有效时，移位寄存单元也可以输出高电平。

如图2(d)所示，当N＝8时，开始信号和复位信号在t₂阶段至t₇阶段是重叠的。换言之，在t₂阶段至t₇阶段，所述复位信号和所述开始信号同时有效，因此，驱动输入模块100能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开，并且，驱动输入模块使上拉节点PU保持高电平，从而使得移位寄存单元的输出端可以进行有效的输出，即，输出高电平。在t₈阶段，只有复位信号是有效的，如上文中的描述，在只有复位信号有效时，移位寄存单元也可以输出高电平。

由此可知，由于在本发明所提供的移位寄存单元中，只要开始信号和复位信号同时有效，该移位寄存单元即可维持有效的输出，因此，通过只需要改变开始信号的持续时间即可实现改变输出信号的持续时间，而无需对时钟信号进行改进，从而简化了移位寄存单元的结构。

移位寄存单元的基本功能是将输入的信号延迟后再进行输出，可以通过多种结构实现这一结果。

由于上拉晶体管T9的第一极直接与高电平输入端VGH相连，那么，只需要通过控制上拉晶体管T9的通断即可实现对移位寄存单元的输出端输出状态的控制。当上拉晶体管T9导通时，移位寄存单元的输出端与高电平输入端VGH导通，从而输出高电平信号；当下拉晶体管T10导通时，输出端与低电平输如端VGL导通，从而输出低电平信号。这种设置使得所述移位寄存单元中可以只包括一个时钟信号输入端(此处并非限定所述移位寄存单元只能包括一个时钟信号输入端)，即，在本发明所提供的移位寄存单元中，可以只包括一个第一时钟信号输入端CK。图1中所示的移位寄存单元为移位寄存器中第n级移位寄存单元，其开始信号输入端Vg(n-1)与第n-1级移位寄存单元的输出端相连，其复位信号输入端Vg(n+1)与第n+1级移位寄存单元的输出端相连，其输出端为Vg(n)。

与第n级移位寄存单元级联的移位寄存单元(第n-1级移位寄存单元以及第n+1级移位寄存单元)的时钟信号输入端均为第二时钟信号输入端CKB，并且，第一时钟信号输入端CK输入的第一时钟信号与第二时钟信号输入端CKB输入的第二时钟信号反相。

在本发明中，对驱动输入模块100和驱动及输出拉低模块200没有特殊的要求，只要驱动输入模块100和驱动及输出拉低模块200能够至少满足以下四个要求即可：

第一，当只有所述开始信号有效时，驱动输入模块100能够向驱动及输出拉低模块200输出第一下拉控制信号，以控制下拉节点PD与低电平输入端VGL导通。当只有开始信号有效时，本级移位寄存单元不可以输出高电平的信号，此阶段可以被称为置低阶段或者移位阶段，如图2(a)至图2(d)中的t₀阶段，只有开始信号有效，此时，下拉节点PD与低电平输入端VGL导通，因此，下拉晶体管T10关闭。在此阶段，存储电容Cst还未被充电，因此，上拉节点PU也是低电平，所以，上拉晶体管T9也关闭，此时，本级移位寄存单元的输出端保持上一帧画面结束时的低电平。通过t₀阶段可以实现开始信号的移位。

第二，当所述第一时钟信号和所述开始信号有效且所述复位信号无效时，驱动输入模块100能够向上拉节点PU输出所述开始信号，同时向存储电容Cst充电，且能够继续向驱动及输出拉低模块200输出第一下拉控制信号，以控制所述下拉节点PD与低电平输入端VGL导通。所述第一时钟信号和所述开始信号有效且所述复位信号无效的阶段为预充电阶段，如图2(a)至图2(d)中的t₁阶段，驱动输入模块100向上拉节点PU输出开始信号，从而使上拉晶体管T9导通，本级移位寄存单元的输出端可以输出高电平信号。同时，由于下拉节点PD与低电平输入端VGL导通，因此，下拉晶体管T10是截止的。

第三，当只有所述复位信号和所述第一时钟信号有效时，所述驱动输入模块能够向驱动及输出拉低模块200输出第四下拉控制信号，以控制下拉节点PD被上拉为高电平，并且控制上拉节点PU与低电平输入端VGL导通。在本级移位寄存单元输出结束后，只有复位信号和第一时钟信号有效，如图2(a)中的t₃阶段、图2(b)中的t₅阶段、图2(c)中的t₇阶段、图2(d)中的t₉阶段，在上述阶段中，上拉节点PU与低电平输入端VGL导通，因此，被下拉至低电平，上拉晶体管T9因此截止；在上述阶段中，下拉节点PD与高电平输入端VGH导通，因此，下拉节点PD被上拉至高电平，使下拉晶体管T10导通，使得输出端Vg(n)被拉低，输出低电平。

第四，当只有通过第一时钟信号输入端CK输入的钟信号有效时，驱动输入模块100能够向驱动及输出拉低模块200输出第二下拉控制信号，以控制下拉节点PD被上拉为高电平，并且控制上拉节点PU与低电平输入端VGL导通。输入信号停止输出后，第一时钟信号仍然是脉冲信号，因此，该第一时钟信号可以周期性地对下拉节点PD进行上拉，以使下拉晶体管T10可以周期性地导通和截止，从而可以确保输出端Vg(n)能够在显示下一帧画面之前保持低电平。

需要指出的是，上文中所述的下拉节点PD被上拉为高电平的方式有两种：一种是与第一时钟信号输入端导通，另一种是与高电平输入端导通。

作为本发明的一种优选实施方式，如图3中所示，驱动输入模块100包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。

第一晶体管T1的栅极与第一时钟信号输入端CK相连，第一晶体管T1的第一极与开始信号输入端Vg(n-1)相连，第一晶体管T1的第二极与第三晶体管T3的第一极相连。

第二晶体管T2的栅极和第一极与开始信号输入端Vg(n-1)相连，第二晶体管T2的第二极与第三晶体管T3的栅极相连。

第三晶体管T3的第二极与存储电容Cst的第一端以及上拉节点PU相连。

第四晶体管T4的栅极与存储电容Cst的第二端相连，第四晶体管T4的第一极与第三晶体管T3的栅极相连，第四晶体管T4的第二极与低电平输入端VGL相连。

驱动及输出拉低模块200与第二晶体管T2的栅极相连，以分别接收所述第一下拉控制信号和所述第二下拉控制信号。由于第二晶体管T2的栅极与开始信号输入端Vg(n-1)相连，因此，驱动及输出拉低模块200与开始信号输入端Vg(n-1)相连，t₀阶段的开始信号即为所述第一下拉控制信号。在t₀阶段，只有开始信号有效，因此，第一晶体管T1、第四晶体管T4是截止的，第二晶体管T2是导通的，因此，与第二晶体管T2的第二极相连的节点A为高电平，可以将第三晶体管T3导通，由于第一晶体管T1是截止的，因此，第三晶体管T3的第一极是浮置的，上拉节点PU仍然维持上一帧显示结束时的低电平。由于第一下拉控制信号可以控制下拉节点保持低电平，那么输出端也维持上一帧结束时的低电平。

在t₁阶段，开始信号和第一时钟信号同时有效，复位信号无效，第一晶体管T1导通、第二晶体管T2导通，第四晶体管T4截止，开始信号通过第二晶体管T2传递至节点A，因此，第三晶体管T3导通，开始向存储电容Cst充电，同时将上拉节点PU上拉至高电平，从而将上拉晶体管T9导通，使输出端输出高电平。此时，驱动及输出拉低模块仍然能够接收到第一下拉控制信号(即，开始信号)，因此，下拉节点PD与低电平输入端VGL导通，从而控制下拉晶体管T10截止。

在图2(a)中的t₂阶段，只有复位信号有效，第一晶体管T1截止，第二晶体管T2截止，第四晶体管T4导通，节点A通过第四晶体管T4与低电平输入端VGL导通，因此，节点A被下拉至低电平，同时，第三晶体管T3截止，上拉节点PU浮置(即，上拉节点PU与驱动及输出拉低模块200断开)，存储电容Cst产生自举效应(boosting)，从而将上拉节点PU的电位耦合至更高的电平，从而可以确保上拉晶体管T9导通。

在图2(b)中的t₂和t₃阶段、图2(c)中的t₂至t₅阶段、图2(d)中的t₂至t₇阶段，由于开始信号始终为高电平，因此，驱动及输出下拉模块200始终可以接收到第一下拉控制信号(即，开始信号)，因此，下拉节点PD始终与低电平输出端导通，因此，下拉晶体管PD始终是关闭的。由于驱动输入模块可以向驱动及输出拉低模块输出第三下拉控制信号，使上拉节点与驱动及输出拉低模块断开，因此，在此阶段上拉节点PU也是浮置的。由于复位信号始终有效，因此，可以维持向存储电容Cst充电，从而确保存储电容Cst维持在自举状态。

在只有第一时钟信号有效的阶段，驱动输入模块100可以向驱动及输出拉低模块输出第二下拉控制信号，该第二下拉控制信号即为低电平的开始信号，驱动及输出拉低模块200接收到该第二下拉控制信号之后，可以将下拉节点与第一时钟信号输入端导通，从而控制下拉节点为高电平，此时，上拉节点PU通过驱动及输出拉低模块200与低电平输入端导通，上拉晶体管T9截止。

在本发明中，对驱动及输出拉低模块的具体结构并不做限定，只要可以根据第一控制信号值第四控制信号作出相应的反应即可。

作为本发明的一种优选实施方式，如图3所示，驱动及输出拉低模块200可以包括上拉控制晶体管T5、第一下拉控制晶体管T6、反相子模块210和第二下拉控制晶体管T11。

上拉控制晶体管T5的栅极与下拉节点PD相连，上拉控制晶体管T5的第一极与上拉节点PU相连，上拉控制晶体管T5的第二极与低电平输入端VGL相连。

第一下拉控制晶体管T6的栅极与反相子模块210的输出端相连，第一下拉控制晶体管T6的第一极与第一时钟信号输入端CK相连，第一下拉控制晶体管T6的第二极与下拉节点PD相连。

第二下拉控制晶体管T11的栅极与开始信号输入端Vg(n-1)相连，第二下拉控制晶体管T11的第一极与下拉节点PD相连，第二下拉控制晶体管T11的第二极与低电平输入端VGL相连。

反相子模块210的第一端与高电平输入端VGH相连，反相子模块210的第二端与低电平输入端VGL相连，反相子模块210的输入端与开始信号输入端Vg(n-1)相连。

反相子模块210的作用就是控制第一下拉控制晶体管T6的栅极电位。当反相子模块210的输入端为高电平时，反相子模块210会输出低电平，第一下拉控制晶体管T6截止；当反相子模块的输入端为低电平时，反相子模块会输出高电平，第一下拉控制晶体管T6会导通。

当只有开始信号有效时，如图2(a)至图2(d)中的t₀阶段，开始信号为有效的高电平，第二下拉控制晶体管T11导通，因此下拉节点PD与低电平输入端VGL导通。此时，反相子模块210的输入端输入的也是高电平，该反相子模块210的输出端向第一下拉控制晶体管T6的栅极输出低电平信号，使得第一下拉控制晶体管T6截止。由于拉节点PD与低电平输入端VGL导通，因此，上拉控制晶体管T5也是截止的，同时，由于时钟信号输入端CK输入的是低电平信号，因此，第一晶体管T1是截止的，开始信号无法传递至上拉节点，因此上拉节点PU可以保持上一帧结束时的低电平。因此，在只有开始信号有效的阶段，本级移位寄存单元的输出端Vg(n)输出低电平。

当所述第一时钟信号和所述开始信号有效且所述复位信号无效时，开始信号输入端可以继续向第二下拉控制晶体管T11的栅极输出高电平信号，以使得第二下拉控制晶体管T11导通，将下拉节点与低电平输入端VGL导通。由于第一时钟信号有效，因此，第一晶体管T1导通，同时，开始信号将第二晶体管T2导通，拉高了节点A处的电位，使第三晶体管T3导通，所以，开始信号通过第一晶体管T1和第三晶体管T3到达上拉节点PU。由于复位信号Vg(n+1)为低电平，因此，开始信号还可以通过第一晶体管T1和第三晶体管T3向存储电容Cst充电。

当所述复位信号和所述开始信号同时有效时，第二下拉控制晶体管T11接收到开始信号导通，从而将下拉节点PD与低电平输入端VGL导通。因此，上拉控制晶体管T5被截止，从而使得上拉节点PU与驱动及输出拉低模块200断开。此时，开始信号即为第三下拉控制信号，驱动及输出拉低模块200通过第二控制晶体管T11的栅极接收所述第三下拉控制信号。

当所述复位信号和所述开始信号同时有效时包括两种情况，一种是第一时钟信号有效，另一种是第一时钟信号无效。当第一时钟信号有效时，开始信号可以通过第一晶体管T1和第三晶体管T3到达上拉节点PU，因此，上拉节点PU不会被拉低。当第一时钟信号无效时，第一晶体管T1断开，因此，PU浮置，由于存储电容Cst的自举效应，从而可以维持上拉节点PU的高电平。

只有所述复位信号有效时，第一晶体管T1导通，第二晶体管T2截止，第四晶体管T4导通，因此，节点A为低电平，第三晶体管T3截止，此时，上拉节点PU与驱动输入模块断开。由于开始信号为低电平，因此，反向输入子模块输出高电平，使第一下拉控制晶体管T6导通，使下拉节点PD的电位为低电平的第一时钟信号，从而将上拉控制晶体管T5截止，此时，上拉节点PU与驱动及输出拉低模块断开。由于上拉节点PU处于浮置状态，在存储电容的自举效应下，上拉节点PU可以维持高电平。

在本发明中，对反相子模块210的具体结构并没有特殊的要求，只要在开始信号为高电平时向第一下拉控制晶体管T6输出低电平、且在开始信号为低电平时向第一下拉控制晶体管T6输出高电平即可。作为本发明的一种优选实施方式，如图3所示，反相子模块210可以包括第七晶体管T7和第八晶体管T8，第七晶体管T7的第一极和栅极与高电平输入端VGH相连，第七晶体管T7的第二极与第一下拉控制晶体管T6的栅极相连，第八晶体管T8的栅极(即，反相子模块210的输入端)与开始信号输入端Vg(n)相连，第八晶体管T8的第一极形成为所述反相子模块的输出端，并与第一下拉控制晶体管T6的栅极相连，第八晶体管T8的第二极与低电平输入端VGL相连。

当开始信号有效时，第八晶体管T8导通，从而将输出端的电位下拉至低电平；当开始信号为低电平时，第八晶体管T8截止，通过导通的第七晶体管T7将输出端的电位上拉至高电平。

如图4至图12中所示，驱动输入模块100包括第一晶体管T1、第二晶体管T2和第三晶体管T3，其中，

第一晶体管T1的栅极和第一极与开始信号输入端Vg(n-1)相连，第一晶体管T1的第二极与第二晶体管T2的栅极相连；

第二晶体管T2的第一极与第一时钟信号输入端CK相连，第二晶体管T2的第二极形成为驱动输入模块100的第一端，以与存储电容Cst的第一端相连；

第三晶体管T3的栅极形成为驱动输入模块100的第二端，以与存储电容Cst的第二端相连，第三晶体管T3的第一极与第一晶体管T1的第二极相连，第三晶体管T3的第二极形成为驱动输入模块100的第三端，以与低电平输入端VGL相连；

驱动及输出拉低模块200与第一晶体管T1的第一极相连。

由于第一晶体管T1的栅极和第一极与所述开始信号输入端相连，因此，当只有所述开始信号有效时，开始信号被输送至第一晶体管T1的第一极，同时输出至驱动及输出拉低模块200。此时，所述开始信号即为所述第一下拉控制信号。

当通过第一时钟信号输入端CK输入的时钟信号和所述开始信号有效、且所述复位信号无效时，第一晶体管T1导通，开始信号通过第一晶体管T1传导至第二晶体管的栅极，从而将第二晶体管T2导通。由于第二晶体管T2导通，且通过第一时钟信号端输入的时钟信号也是有效的，因此，通过第一时钟信号输入端输入的时钟信号通过第二晶体管T2向存储电容Cst充电。由于此时能够即系向驱动及输出拉低模块200输出所述第一下拉控制信号，因此，下拉节点PD能够持续与低电平输入端VGL导通。此时，所述开始信号即为所述第一下拉控制信号。

当只有通过第一时钟信号输入端CK输入的时钟信号有效时，第一晶体管T1截止，第二晶体管T2截止、第三晶体管截止，因此，第二下拉控制信号为通过第一时钟信号输入端CK输入端的时钟信号。

当复位信号和通过第一时钟信号输入端CK输入的时钟信号有效且开始信号无效时，第一晶体管T1截止、第二晶体管T2截止，第三晶体管T3导通，此时驱动输入模块100向驱动及输出拉低模块输出的第四下拉控制信号为复位信号。

当复位信号和开始信号同时有效时，第三下拉控制信号为所述开始信号；当只有复位信号有效时，所述第三下拉控制信号为所述复位信号。

下文中将结合具体的实施方式详细介绍该第三下拉控制信号控制上拉节点PU与驱动及输出拉低模块200断开的过程，这里先不描述。

在本发明中，对驱动及输出拉低模块200的具体结构也没有特殊的限制。作为本发明的一种具体实施方式，如图4至图12中所示，驱动及输出拉低模块200可以包括第四晶体管T4、第十六晶体管T16、第一反相子模块220、下拉控制子模块230、上拉控制晶体管T5、第一下拉控制晶体管T6、第十四晶体管T14、第三下拉控制晶体管T15和第二下拉控制晶体管T11，其中：

第四晶体管T4的栅极与第一反相子模块220的输出端相连，第四晶体管T4的第一极与所述复位信号输入端相连，第四晶体管T4的第二极与第十六晶体管T16的第一极相连；

第十六晶体管T6的栅极与所述开始信号输入端相连，第十六晶体管T16的第二极与低电平输入端VGL相连；

第一反相子模块220的第一端与高电平输入端VGH相连，所述第一反相子模块220的第二端与低电平输入端VGL相连，第一反相子模块220的输入端与所述开始信号输入端相连；

上拉控制晶体管T5的栅极与下拉节点PD相连，上拉控制晶体管T5的第一极与上拉节点PU相连，上拉控制晶体管T5的第二极与低电平输入端VGL相连；

第一下拉控制晶体管T6的栅极与下拉控制子模块230的输出端相连，第一下拉控制晶体管T6的第一极能够至少在通过所述第一时钟信号端输入低电平时接入高电平，第一下拉控制晶体管T6的第二极与下拉节点PD相连；

第二下拉控制晶体管T11的栅极与所述开始信号输入端相连，第二下拉控制晶体管T11的第一极与下拉节点PD相连，第二下拉控制晶体管T11的第二极与低电平输入端VGL相连；

第三下拉控制晶体管T15的第一极与第一时钟信号输入端CK相连，第三下拉控制晶体管T15的第二极与下拉节点PD相连，第三下拉控制晶体管T15的栅极与第四晶体管T4的第二极相连；

下拉控制子模块230的第一端与高电平输入端VGH相连，下拉控制子模块230的第二端与低电平输入端VGL相连，下拉控制子模块230的输出端与第一下拉控制晶体管T6的栅极相连，在所述开始信号有效和/或所述复位信号有效时向下拉控制子模块230输入高电平信号能够使得下拉控制子模块230向第一下拉控制晶体管T6的栅极输出低电平信号，在所述复位信号结束后向下拉控制子模块230输入低电平信号能够使得下拉控制子模块230向第一下拉控制晶体管T6的栅极输出高电平信号。

图13(a)至图13(d)中所示的是上述实施方式的时序图。下面介绍当所述移位寄存单元为包括移位寄存器的第一级移位寄存单元时的工作原理。

在图13(a)中，N为2，也就是说，开始信号的脉冲宽度以及复位信号的脉冲宽度均为时钟信号的脉冲宽度的两倍。

在t₀阶段，通第一时钟信号输入端CK输入的时钟信号为低电平信号，通过开始信号输入端Vg(n-1)输入的开始信号为包括所述移位寄存单元的移位寄存器的初始输入信号STV，该初始输入信号STV为高电平信号，移位寄存单元的复位信号输入端Vg(n+1)输入的复位信号为与本级移位寄存单元级联的下一级移位寄存单元的输出信号，在t₀阶段，复位信号为低电平。该阶段为只有开始信号有效的阶段，如上文中所述，驱动输入模块100应当能够向驱动及输出拉低模块的输出第一下拉控制信号，如上文中所述，所述开始信号即为所述第一下拉控制信号。具体地，在t₀阶段，第一晶体管T1导通，节点A处(即，第一晶体管T1的第二极)的电压为高电平电压，因此第二晶体管T2导通。由于复位信号端Vg(n+1)输入的复位信号为低电平，故第三晶体管T3截止。此时由于通过第一时钟信号输入端CK输入的时钟信号为低电平信号，该低电平的时钟信号经由第二晶体管T2输送至上拉节点PU点，因此，上拉晶体管T9截止。由于通过开始信号输入端Vg(n-1)为高电平信号，因此，下拉控制子模块230可以向第一下拉控制晶体管T6的栅极输出低电平，以使得第一下拉控制晶体管T6截止，同时，由于第二下拉控制晶体管T11的栅极与开始信号输入端Vg(n-1)相连，因此，第二下拉控制晶体管T11是导通的。同时，由于向第一反相子模块230输入的信号为高电平信号(即，开始信号)，因此，第一反相子模块230向第四晶体管T4的栅极输出低电平信号，以使得第四晶体管T4截止，所以，此时，可以通过第二晶体管T2向存储电容Cst充电。由于第十六晶体管T16是导通的，因此，将第四晶体管T4的第二极下拉至低电平，从而使得第三下拉控制晶体管T15也是截止的。如上文中所述，因第二下拉控制晶体管T11是导通的，因此，将下拉节点PD与低电平输入端VGL导通，从而实现了上文中所述的“只有开始信号有效时下拉节点PD与低电平输入端VGL导通”。

在t₁阶段，通过第一时钟信号输入端CK输入的时钟信号为高电平信号。如上文中所述，在图13(a)中所示的实施方式中，N为2，因此，开始信号输入端Vg(n-1)输入的开始信号仍然为高电平，通过复位信号输入端Vg(n+1)输入的复位信号仍然为低电平。t₁阶段为只有第一时钟信号CK和开始信号有效且复位信号无效的阶段，如上文中所述，在此阶段，驱动输入模块100能够向上拉阶段PU输出有效信号，同时向存储电容Cst充电，并且继续向输出及拉低模块输出第一下拉控制信号。具体地，第一晶体管T1导通，第二晶体管T2也导通，第三晶体管T3截止。第一时钟信号输入端CK输入的高电平的时钟信号(此时为有效信号)通过第二晶体管T2传输至上拉节点PU，从而使得上拉晶体管T9导通。与此同时，开始信号输入端Vg(n-1)向第一反相子模块220输出高电平信号，因此，第一反相子模块220向第四晶体管T4的栅极输出低电平信号，从而使得第四晶体管T4截止。在t1阶段，开始信号输入端Vg(n-1)输入的开始信号仍然为高电平，因此，下拉控制子模块230向第一下拉控制晶体管T6的栅极输出低电平，以使得第一下拉控制晶体管T6截止。第十六晶体管T16的导通使得第三下拉控制晶体管T15的栅极为低电平，从而截止。因第二下拉控制晶体管T11的栅极也与开始信号输入端Vg(n-1)相连，所以，第二下拉控制晶体管T11导通，将下拉节点PD下拉至低电平VGL，同时使得上拉控制晶体管T5截止。由于下拉节点PD为低电平，因此，下拉晶体管T10截止，进而使得输出端Vg(n)输出高电平信号。

在t₂阶段，第一时钟信号输入端CK输入的时钟信号为低电平信号。此时，开始信号输入端Vg(n-1)输入的开始信号为低电平信号，而复位信号输入端Vg(n+1)输入的复位信号为高电平信号。t₂阶段为只有复位信号为高电平的极端，因此，驱动及输入模块100应当能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开。具体地，第一晶体管T1和第二晶体管T2均截止，由于第三晶体管的栅极与存储电容Cst的第二端相连，因此，第三晶体管T3导通，节点A的电压被拉至低电平电压。由于开始信号输入端Vg(n-1)输入的开始信号为低电平，因此，第十六晶体管T16截止，第一反相子模块220可以向第四晶体管T4的栅极输出高电平信号，从而将第四晶体管T4导通。同时，由于复位信号输入端Vg(n+1)输入的复位信号为高电平，因此下拉控制子模块230向第一下拉控制晶体管T6的栅极输出电平信号，使第一下拉控制晶体管T6截止。此时，开始信号输入端Vg(n-1)输入的开始信号为低电平信号使得第二下拉控制晶体管T11截止。因为第四晶体管T4的导通，高电平的复位信号输出值第三下拉控制晶体管T15的栅极，因此，第三下拉控制晶体管T15导通，将通过第一时钟信号端CK输入的低电平时钟信号输出至下拉节点PD。下拉节点PD为低电平，从而导致上拉控制晶体管T5截止，从而导致了上拉节点PU处于浮置的状态，还导致了下拉晶体管T10的截止。由于存储电容的自举作用，上拉节点PU的电压被上拉至更高的电平，从而使得上拉晶体管T9保持打开状态，进而使得输出端Vg(n)持续输出高电平信号。

在t₃阶段，通过第一时钟信号端CK输入的时钟信号为高电平信号，通过第二时钟信号输入端CKB输入的时钟信号为低电平信号，通过开始信号输入端Vg(n-1)输入的开始信号为低电平信号，通过复位信号输入端Vg(n+1)输入的复位信号为高电平信号。t₃阶段为上文中所述的复位信号和通过第一时钟信号输入端输入的时钟信号有效且开始信号无效的阶段，驱动输入模块100应当能够向驱动及输出拉低模块200输出第四下拉控制信号，以控制下拉节点PD被上拉为高电平，并且控制上拉节点PU与低电平输入端VGL导通。具体地，第一晶体管T1截止，第二晶体管T2也截止，由于复位信号输入端Vg(n+1)输入的复位信号为高电平信号，因此，第三晶体管T3导通，从而将节点A点下拉为低电平。此时，第十六晶体管T16截止。由于向第一反相子模块220输入的信号为低电平信号，因此第一反相子模块220输出高电平信号，从而使得第四晶体管T4导通，并使得节点B的电压为高电平，使得第十五晶体管T15导通。通过第一时钟信号端CK输入的高电平通过第十五晶体管T15到达下拉节点PD，下拉节点被上拉至高电平电压。下拉控制模块230可以输出低电平，从而将第一下拉控制晶体管T6截止。因此，第一上拉控制晶体管T5导通，将上拉节点PU下拉至低电平，下拉晶体管T10导通，使得输出端Vg(n)输出低电平。

在t₄阶段，通过第一时钟信号端CK输入的时钟信号为低电平信号，通过开始信号输入端Vg(n-1)输入的开始信号为低电平信号，通过复位信号输入端Vg(n+1)输入的复位信号为低电平信号。此时，第一晶体管T1截止，第二晶体管T2截止，第三晶体管T3也截止。节点A保持低电平状态。由于开始信号为低电平信号，因此，第十六晶体管T16截止，同时，第一反相子模块输出高电平信号，使得第四晶体管T4导通，从而使得节点B被拉至低电平状态。第三下拉控制晶体管T15截止，第二下拉控制晶体管T11截止。此时由于开始信号为低电平、复位信号为低电平，因此，下拉控制子模块230输出高电平，使得第一下拉控制晶体管T6导通，从而将下拉节点PD上拉至高电平状态。因此，上拉控制晶体管T5被导通，从而将上拉节点PU被继续拉低，使得上拉晶体光T9截止。下拉节点PD处于高电平状态，可以使得下拉晶体管T10导通，从而使得输出端Vg(n)继续输出低电平信号。

在t₅阶段，通过第一时钟信号端CK输入的时钟信号为高电平信号，通过开始信号输入端Vg(n-1)输入的开始信号为低电平信号，通过复位信号输入端Vg(n+1)输入的复位信号为低电平信号。t₅阶段为只有通过第一时钟信号端CK输入的时钟信号为高电平，驱动输入模块100应当能够向驱动及输出拉低模块200输出第二下拉控制信号，以控制下拉节点PD被上拉为高电平，并且控制上拉节点PU与低电平输入端VGL导通。具体地，第一晶体管T1截止，第二晶体管T2截止，第三晶体管T3也截止，此时，节点A的电压为低电平状态。第十六晶体管T16截止，第一反相子模块220向第四晶体管T4的栅极输出高电平信号，以使得第四晶体管T4导通。由于第四晶体管T4导通，因此，节点B为低电平状态，因此，第三下拉控制晶体管T15截止，同时第二下拉控制晶体管T11也是截止的。由于复位信号以及开始信号均为低电平，因此，下拉控制子模块230向第一下拉控制晶体管T6的栅极输出高电平，以使得第一下拉控制晶体管T6导通，从而使得下拉节点PD被继续拉高至高电平状态，由于下拉节点PD为高电平，因此上拉控制晶体管T5导通，从而将上拉节点PU拉低，上拉晶体管T9截止。下拉节点PD的高电平状态导致下拉晶体管T10导通，故输出端Vg(n)继续输出低电平。

在图13(b)中，N为4，与图13(a)中所示的实施方式不同之处在于，在图13(b)所示的实施方式中，存在开始信号和复位信号同时有效的时间段。t₂阶段和t₃阶段即为开始信号和复位信号同时有效的阶段。如上文中所述，当开始信号和复位信号同时有效时，驱动输入模块100应当能够向驱动及输出拉低模块200输出第三下拉控制信号，以将上拉节点PU与驱动及输出拉低模块200断开，且驱动输入模块100能够维持上拉阶段处于高电平状态。具体地，第一晶体管T1和第三晶体管T3均导通，因此第二晶体管T2截止，由于第三晶体管T3导通，因此，存储电容Cst可以维持上拉节点PU的高电平。输入至第二反相子模块220的电平为开始信号，即，为高电平，因此，第二反向子模块220输出低电平，以使得第四晶体管T4截止，第十六晶体管T16是导通的，该第十六晶体管T16的导通可以将节点B的电位拉低，以使得第三下拉控制晶体管T15截止。由于复位信号以及开始信号均为高电平，因此，下拉控制子模块230可以向第一下拉控制晶体管T6的栅极输出低电平，以使得第一下拉控制晶体管T6截止。第二下拉控制晶体管T11是导通的，从而导致下拉节点PD被下拉至低电平，因下拉节点PD为低电平，从而导致了上拉控制晶体管T5的截止，从而使得上拉节点与驱动及输出拉低模块200断开。图13(b)中的t₄阶段为只有复位信号有效的阶段，图13(b)中的t₅阶段为复位信号和通过第一时钟信号端CK输入的时钟信号有效的阶段，图13(b)中的t₆阶段为所有信号均无效的极端，图13(b)中的t₇阶段为只有通过第一时钟信号输入端CK输入的时钟信号有效的阶段。上文中已经对这些阶段的工作原理做了详细的描述，这里便不再赘述。

在图13(c)中，N为6，t₂阶段至t₅阶段即为开始信号和复位信号同时有效的阶段。图13(c)中的t₆阶段为只有复位信号有效的阶段，图13(c)中的t₇阶段为复位信号和通过第一时钟信号端CK输入的时钟信号有效的阶段，图13(c)中的t₈阶段为所有信号均无效的极端，图13(c)中的t₉阶段为只有通过第一时钟信号输入端CK输入的时钟信号有效的阶段。上文中已经对这些阶段的工作原理做了详细的描述，这里便不再赘述。

图13(d)中，N为8，t₂阶段至t₇阶段即为开始信号和复位信号同时有效的阶段。图13(d)中的t₈阶段为只有复位信号有效的阶段，图13(d)中的t₉阶段为复位信号和通过第一时钟信号端CK输入的时钟信号有效的阶段，图13(d)中的t₁₀阶段为所有信号均无效的极端，图13(d)中的t₁₁阶段为只有通过第一时钟信号输入端CK输入的时钟信号有效的阶段。上文中已经对这些阶段的工作原理做了详细的描述，这里便不再赘述。

在本发明中，对第一反相子模块220的具体结构并不做限定，只要能够在向第一反相子模块220的输入端输入高电平信号时在该第一反相子模块220的输出端输出低电平信号、在向第一反相子模块220的输入端输入低电平信号时在该第一反相子模块220的输出端输出高电平信号即可。作为本发明的一种具体实施方式，第一反相子模块220可以包括第七晶体管T7和第八晶体管T8，第八晶体管T8的栅极和第一极与高电平输入端VGH相连，第八晶体管T8的第二极与第七晶体管T7的第一极相连，第七晶体管T7的栅极与所述开始信号输入端相连，第七晶体管T7的第二极与低电平信号输入端VGL相连。

具体地，第七晶体管T7的栅极形成为第一反相子模块210的输入端，当向第七晶体管T7的栅极输入高电平信号时，第八晶体管T8和第七晶体管T7均导通，从而将第一反相子模块210的输出端与低电平输入端VGL导通，并将第一反相子模块210的输出端下拉至低电平状态。当向第七晶体管T7的栅极输入低电平时，第七晶体管T7截止，第八晶体管T8导通，从而将第一反相子模块210的输出端与高电平输入端VGH导通，并将第一反相子模块210的输出端上拉至高电平状态。

同样地，在本发明中，对下拉控制子模块230的具体结构也没有特殊的规定，只要该下拉控制子模块230能够在开始信号和复位信号为高电平时输出低电平信号、开始信号和复位信号为低电平时输出高电平信号即可。作为本发明的一种优选实施方式，下拉控制子模块230包括第十二晶体管T12、第十三晶体管T13和第十四晶体管T14，第十二晶体管T12的第一极和栅极与高电平输入端VGH相连，第十二晶体管T12的第二极与第十三晶体管T13的第一极相连，第十三晶体管T13的栅极与开始信号输入端Vg(n-1)或者第一晶体管T1的第二极相连，第十三晶体管T13的第二极与低电平输入端VGL相连，第十四晶体管T14的栅极与第四晶体管T4的第二极或复位信号输入端Vg(n+1)相连，第十四晶体管T14的第一极与下拉控制子模块230的输出端相连，第十四晶体管T14的第二极与低电平输入端VGL相连。

当开始信号有效、复位信号无效时，第十四晶体管T14截止，第十二晶体管T12和第十三晶体管T13组成一个反相器。开始信号有效，因此，第十三晶体管T13导通，从而将下拉控制子单元230的输出端与低电平输入端VGL导通，从而使下拉控制子单元230输出低电平信号。当开始信号无效、复位信号有效时，第十三晶体管T13截止，第十四晶体管T14和第十二晶体管T12组成一个反相器。复位信号有效，因此，第十四晶体管T14导通，从而将下拉控制子单元230的输出端与低电平输入端VGL导通，从而使下拉控制子单元230输出低电平信号。

当开始信号和复位信号均无效时，第十三晶体管T13和第十四晶体管T14截止，第十二晶体管T12导通，从而将下拉控制子单元230的输出端与高电平输入端VGH导通，从而使下拉控制子单元230输出高电平信号。

在本发明中，第十三晶体管T13的栅极可以直接与开始信号输入端Vg(n-1)相连，从而输入开始信号。第十三晶体管T13的栅极也可以与第一晶体管T1的第二极相连，从而通过第一晶体管T1输入所述开始信号。同样地，第十四晶体管T14的栅极可以直接与复位信号输入端Vg(n+1)相连，从而将复位信号输入至第十四晶体管T14的第一极。第十四晶体管T14的栅极也可以与第四晶体管T4的第二极相连，从而通过第四晶体管T4输入所述复位信号。

根据第十三晶体管T13的栅极以及第十四晶体管T14的栅极的连接位置不同，移位寄存单元可以具有不同的结构。例如，在图4和图5、图8、图9、图10和图12中所示的实施方式中，第十三晶体管T13的栅极均与开始信号输入端Vg(n-1)相连。在图6、图7和图11中所示的实施方式中，第十三晶体管T13的栅极均与第一晶体管T1的第二极(即，节点A)相连。在图4、图5和图10中所示的实施方式中，第十四晶体管T14的栅极均与第四晶体管T4的第二极(即，节点B)相连。在图6、图7、图8、图9、图11和图12中所示的实施方式中，第十四晶体管T14的栅极均直接与复位信号输入端Vg(n+1)相连。

如上文中所述，第一下拉控制晶体管T6的第一极能够至少在通过第一时钟信号端CK输入低电平时接入高电平。因此，第一下拉控制晶体管T6的第一极包括至少两种连接方式。

第一种连接方式为第一下拉控制晶体管T6的第一极与高电平输入端VGH相连，如图4、图6、图8、图10、图11和图12所示。在这种连接方式中，第一下拉控制晶体管T6的第一极不仅在第一时钟信号输入端CK输入低电平时接入高电平信号，而且，在第一时钟信号输入端CK输入高电平时也接入高电平信号。

第二中连接方式为，使得第一下拉控制晶体管T6仅在第一时钟信号输入端CK输入低电平时接入高电平信号。为了实现这种连接方式，所述移位寄存单元包括第二时钟信号输入端CKB，通过该第二时钟信号输入端CKB输入的时钟信号与通过第一时钟信号CK端输入的时钟信号反相。第一下拉控制晶体管T6的第一极与第二时钟信号输入端CKB相连，如图5、图7和图9所示。设置第二时钟信号输入端CKB的优点在于，可以在本级移位寄存单元输出结束后，交替地向上拉控制晶体管T5和下拉晶体管T10的栅极输出高电平和低电平，从而可以防止上拉控制晶体管T5和下拉晶体管T10的阈值电压出现漂移。

作为本发明的另一个方面，提供一种移位寄存器，所述移位寄存器包括级联的多级移位寄存单元、高电平信号线VGH’、低电平信号线VGL’、第一时钟信号线CK’、第二时钟信号线CKB’，其中，所述第一时钟信号线CK’提供的时钟信号与所述第二时钟信号线CKB’提供的时钟信号相位相反，所述移位寄存单元为本发明所提供功能的上述移位寄存单元，所述第一时钟信号线CK’与奇数级的移位寄存单元的第一时钟信号输入端CK相连，所述第二时钟信号线CKB’与偶数级的移位寄存单元的第一时钟信号输入端CK相连，高电平信号线VGH’与高电平输入端VGH相连，低电平信号线VGL’与低电平信号输入端VGL相连。

容易理解的是，从第二级移位寄存单元至第倒数第二级移位寄存单元止，任意一级移位寄存单元的各个信号端的连接方式如下：本级移位寄存单元的初始信号输入端与上一级移位寄存单元的输出端相连，本级移位寄存单元的输出端与下一级移位寄存单元的初始信号输入端相连，本级移位寄存单元的复位信号输入端与下一级移位寄存单元的输出端相连。对于第一级移位寄存单元而言，其初始信号输入端与初始信号提供端STV相连，其复位端与第二级移位寄存单元的输出端相连。对于最后一级移位寄存单元而言，其初始信号输入端与倒数第二级移位寄存单元的输出端相连，最后一级移位寄存单元的复位端与复位信号提供端Reset相连。

在本发明中，栅极驱动电路可以设置在显示装置的显示区A/A的一侧，也可以设置在显示装置的显示区A/A的两侧。

图14所示的显示装置为单边驱动的显示装置，即，只在显示区A/A的一侧设置栅极驱动电路，并且在图14中所示的显示装置的电路结构示意图中，显示区A/A中共设置有2n条栅线，分别为栅线GL1、栅线GL2、栅线GL3、栅线GL4、……、栅线GL2n-3、栅线GL2n-2、栅线GL2n-1和栅线GL2n。相应地，所述移位寄存器包括2n级移位寄存单元，分别为移位寄存单元SR1、移位寄存单元SR2、移位寄存单元SR3、移位寄存单元SR4、……、移位寄存单元SR2n-3、移位寄存单元SR2n-2、移位寄存单元SR2n-1、和移位寄存单元SR2n。2n级移位寄存单元的输出端分别与2n条栅线一一对应地相连。容易理解的是，奇数级的移位寄存单元的第一时钟信号输入端与第一时钟信号线CK’相连，偶数级的移位寄存单元的第一时钟信号输入端与第二时钟信号线CKB’相连。

图15中所示的显示装置为双边驱动的显示装置，即，显示区A/A的两侧均设置有栅极驱动电路。在图15中所示的显示装置的电路结构示意图中，显示区A/A中共设置有2n条栅线，分别为栅线GL1、栅线GL2、栅线GL3、栅线GL4、……、栅线GL2n-3、栅线GL2n-2、栅线GL2n-1和栅线GL2n。显示区A/A每侧的移位寄存器均包括2n级移位寄存单元，分别为移位寄存单元SR1、移位寄存单元SR2、移位寄存单元SR3、移位寄存单元SR4、……、移位寄存单元SR2n-3、移位寄存单元SR2n-2、移位寄存单元SR2n-1、和移位寄存单元SR2n。每个移位寄存器的2n级移位寄存单元的输出端分别与2n条栅线一一对应地相连。容易理解的是，奇数级的移位寄存单元的第一时钟信号输入端与第一时钟信号线CK’相连，偶数级的移位寄存单元的第一时钟信号输入端与第二时钟信号线CKB’相连。

与单边驱动相比，双边驱动结构能够为栅线提供更强的驱动力，确保显示区A/A中的薄膜晶体管可以被导通。

图16(a)至图16(d)中所示的是图14和图15中所示的显示装置中的扫描信号时序图。

如图16(a)中所示，当N为2时，移位寄存单元输送至栅线上的扫描信号的脉冲宽度为时钟信号的脉冲宽度的两倍。

如图16(b)中所示，当N为4时，移位寄存单元输送至栅线上的扫描信号的脉冲宽度为时钟信号的脉冲宽度的四倍。

如图16(c)中所示，当N为6时，移位寄存单元输送至栅线上的扫描信号的脉冲宽度为时钟信号的脉冲宽度的六倍。

如图16(d)中所示，当N为8时，移位寄存单元输送至栅线上的扫描信号的脉冲宽度为时钟信号的脉冲宽度的八倍。

图17中所示的是一种单双边驱动方式的显示装置的电路结构示意图。如图17中所示，显示装置的显示区A/A中设置了4n条栅线，该4n条栅线分别为栅线GL1、栅线GL2、栅线GL3、栅线GL4、栅线GL5、栅线GL6、栅线GL7、栅线GL8、……、栅线GL4n-7、栅线GL4n-6、栅线GL4n-5、栅线GL4n-4、栅线GL4n-3、栅线GL4n-2、栅线GL4n-1、栅线GL4n。移位寄存器包括4n级移位寄存单元，显示区A/A的一侧设置的奇数级的移位寄存单元，显示区A/A的另一侧设置的偶数级的移位寄存单元。奇数级的移位寄存单元与奇数行的栅线相连，偶数级的移位寄存单元与偶数行的栅线相连。在这种情况中，时钟信号线包括第一奇数时钟信号线CK1、第二奇数时钟信号线CKB1、第一偶数时钟信号线CK2、第二偶数时钟信号线CKB2。其中，第一奇数时钟信号线CK1与前一级奇数级移位寄存单元的第一时钟信号端CK相连，第二奇数时钟信号线CKB1与后一级奇数级移位寄存单元的第一时钟信号端CK相连。第一偶数时钟信号线CK2与前一级偶数级移位寄存单元的第一时钟信号端CK相连，第二偶数时钟信号线CKB2与后一级偶数级移位寄存单元的第一时钟信号端CK相连。

图18(a)至图18(d)所示的是这种单双边驱动的时序信号图。在图18(a)中，N为2，扫描线上的扫描信号的脉冲宽度为时钟信号脉冲宽度的两倍。在图18(b)中，N为4，扫描线上的扫描信号的脉冲宽度为时钟信号脉冲宽度的四倍。在图18(c)中，N为6，扫描线上的扫描信号的脉冲宽度为时钟信号脉冲宽度的六倍。在图18(d)中，N为8，扫描线上的扫描信号脉冲宽度为时钟信号脉冲宽度的八倍。

图19至图21中所示的是每一级移位寄存单元都包括第一时钟信号端和第二时钟信号端的情况。

在图19中所示的实施方式是一种单边驱动的显示装置，移位寄存器设置在显示区A/A的一侧。其中，第一时钟信号线CK’与前一级移位寄存单元的第一时钟信号端CK相连，第二时钟信号线CKB’与前一级移位基础单元的第二时钟信号端CKB相连。第一时钟信号线CK’还与下一级移位寄存单元的第二时钟信号端CKB相连，第二时钟信号线CKB’还与下一级移位寄存单元的第一时钟信号端CK相连。

图20中所示的是一种单双边能驱动的显示装置，移位寄存器的奇数级移位寄存单元设置在显示区A/A的一侧，移位寄存器的偶数级移位寄存单元设置在显示区A/A的另一侧。

图21中所示的是一种双边驱动的显示装置，显示区A/A的两侧均设置有移位寄存器。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims

1.一种移位寄存单元，所述移位寄存单元包括：

存储电容，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与复位信号输入端相连，通过所述复位信号输入端输入复位信号，其特征在于，所述移位寄存单元还包括：

2.根据权利要求1所述的移位寄存单元，其特征在于，所述驱动输入模块和所述驱动及输出拉低模块设置为：当所述复位信号和所述开始信号同时有效时或者只有所述复位信号有效时，所述驱动输入模块能够向所述驱动及输出拉低模块输出第三下拉控制信号，以将所述上拉节点与所述驱动及输出拉低模块断开，且所述驱动输入模块能够维持所述上拉节点处于高电平状态。

3.根据权利要求2所述的移位寄存单元，其特征在于，所述驱动输入模块和所述驱动及输出拉低模块设置为：

4.根据权利要求3所述的移位寄存单元，其特征在于，所述驱动输入模块包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，

5.根据权利要求3或4所述的移位寄存单元，其特征在于，所述驱动及输出拉低模块包括上拉控制晶体管、第一下拉控制晶体管、反相子模块和第二下拉控制晶体管，其中，

6.根据权利要求5所述的移位寄存单元，其特征在于，所述反相子模块包括第七晶体管和第八晶体管，所述第七晶体管的第一极和栅极与所述高电平输入端相连，所述第七晶体管的第二极与所述第一下拉控制晶体管的栅极相连，所述第八晶体管的栅极与所述开始信号输入端相连，所述第八晶体管的第一极形成为所述反相子模块的输出端，并与所述第第一下拉控制晶体管的栅极相连，所述第八晶体管的第二极与所述低电平输入端相连。

7.根据权利要求3所述的移位寄存单元，其特征在于，所述驱动输入模块包括第一晶体管、第二晶体管和第三晶体管，其中，

所述驱动及输出拉低模块与所述第一晶体管的第一极相连。

8.根据权利要求7所述的移位寄存单元，其特征在于，所述驱动及输出拉低模块包括第四晶体管、第十六晶体管、第一反相子模块、下拉控制子模块、上拉控制晶体管、第一下拉控制晶体管、第二下拉控制晶体管和第三下拉控制晶体管，其中，

9.根据权利要求8所述的移位寄存单元，其特征在于，所述第一反相子模块包括第七晶体管和第八晶体管，所述第八晶体管的栅极和第一极与所述高电平输入端相连，所述第八晶体管的第二极与所述第七晶体管的第一极相连，所述第七晶体管的栅极与所述开始信号输入端相连，所述第七晶体管的第二极与所述低电平信号输入端相连。

10.根据权利要求8或9所述的移位寄存单元，其特征在于，所述下拉控制子模块包括第十二晶体管、第十三晶体管和第十四晶体管，所述第十二晶体管的第一极和栅极与所述高电平输入端相连，所述第十二晶体管的第二极与所述第十三晶体管的第一极相连，所述第十三晶体管的栅极与所述开始信号输入端或者所述第一晶体管的第二极相连，所述第十三晶体管的第二极与所述低电平输入端相连，所述第十四晶体管的栅极与所述第四晶体管的第二极或所述复位信号输入端相连，所述第十四晶体管的第一极与所述下拉控制子模块的输出端相连，所述第十四晶体管的第二极与所述低电平输入端相连。

11.根据权利要求8或9所述的移位寄存单元，其特征在于，所述第一下拉控制晶体管的第一极与所述高电平输入端相连；或者，

12.一种移位寄存器，其特征在于，包括权利要求1至11中任意一项所述的移位寄存单元。

13.根据权利要求12所述的移位寄存器，其特征在于，所述移位寄存器包括级联的多级移位寄存单元、高电平信号线、低电平信号线、第一时钟信号线、第二时钟信号线，所述第一时钟信号线提供的时钟信号与所述第二时钟信号线提供的时钟信号相位相反，所述第一时钟信号线与奇数级的移位寄存单元的第一时钟信号输入端相连，所述第二时钟信号线与偶数级的移位寄存单元的第一时钟信号输入端相连，所述高电平信号线与所述高电平输入端相连，所述低电平信号线与所述低电平信号输入端相连。

14.一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其特征在于，所述移位寄存器为权利要求11或12所述的移位寄存器。

15.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求14所述的栅极驱动电路。