CN109215611A - 栅极驱动电路及其驱动方法、goa单元电路及显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路及其驱动方法、GOA单元电路及显示装置，其中栅极驱动电路包括：输入子电路，分别连接信号输入端和信号控制端，用于在信号控制端提供的控制信号的作用下输出信号输入端提供的输入信号；进位信号输出子电路，分别连接第一时钟信号端和第一使能信号端，用于根据输入信号、第一时钟信号端提供的第一时钟信号和第一使能信号端提供的第一使能信号生成进位信号；输出子电路，连接第二时钟信号端，用于根据进位信号和第二时钟信号端提供的第二时钟信号生成输出信号；锁存子电路，用于对输出信号进行锁存。由此通过对输出信号的锁存可以有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性。

Description

栅极驱动电路及其驱动方法、GOA单元电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种栅极驱动电路、一种GOA单元电路、一种显示装置及一种栅极驱动电路的驱动方法。
背景技术
随着液晶面板业竞争趋于激烈，降低面板成本且提升面板性能成为面板厂商的竞争点，其中，GOA(Gate Driver on Array，阵列基板栅极驱动)电路的采用可以有效减少IC(Integrated Circuit，集成芯片)的使用量，进而降低面板成本，但是，目前的GOA电路仍然存在稳定性差的问题，导致面板的性能无法得到有效提高，因此需要进行改进。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种栅极驱动电路，通过在输出端增加锁存子电路以对输出信号进行锁存，从而可以有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能。
本发明的第二个目的在于提出一种GOA单元电路。
本发明的第三个目的在于提出一种显示装置。
本发明的第四个目的在于提出一种栅极驱动电路的驱动方法。
为实现上述目的，本发明第一方面实施例提出了一种栅极驱动电路，包括：输入子电路，所述输入子电路分别连接信号输入端和信号控制端，用于在所述信号控制端提供的控制信号的作用下输出所述信号输入端提供的输入信号；进位信号输出子电路，所述进位信号输出子电路分别连接第一时钟信号端和第一使能信号端，用于根据所述输入信号、所述第一时钟信号端提供的第一时钟信号和所述第一使能信号端提供的第一使能信号生成进位信号；输出子电路，所述输出子电路连接第二时钟信号端，用于根据所述进位信号和所述第二时钟信号端提供的第二时钟信号生成输出信号；锁存子电路，用于对所述输出信号进行锁存。
根据本发明实施例的栅极驱动电路，通过输入子电路在信号控制端提供的控制信号的作用下输出信号输入端提供的输入信号，并通过进位信号输出子电路根据输入信号、第一时钟信号端提供的第一时钟信号和第一使能信号端提供的第一使能信号生成进位信号，以及通过输出子电路根据进位信号和第二时钟信号端提供的第二时钟信号生成输出信号，并通过锁存子电路对输出信号进行锁存。由此，通过对输出信号的锁存可以有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能。
根据本发明的一个实施例，所述输入子电路包括：第一传输门，所述第一传输门的输入端与第一信号输入端相连，所述第一传输门的第一门控信号端与第一信号控制端相连；第二传输门，所述第二传输门的输入端与第二信号输入端相连，所述第二传输门的第一门控信号端和所述第一传输门的第二门控信号端相连后与第二信号控制端相连，所述第二传输门的第二门控信号端与所述第一信号控制端相连，所述第二传输门的输出端和所述第一传输门的输出端相连后作为所述输入子电路的输出端。
根据本发明的一个实施例，当所述第一信号控制端提供的第一控制信号为高电平且所述第二信号控制端提供的第二控制信号为低电平时，所述栅极驱动电路进行正扫，所述第一传输门打开以输出所述第一信号输入端提供的第一输入信号；当所述第一信号控制端提供的第一控制信号为低电平且所述第二信号控制端提供的第二控制信号为高电平时，所述栅极驱动电路进行反扫，所述第二传输门打开以输出所述第二信号输入端提供的第二输入信号。
根据本发明的一个实施例，所述栅极驱动电路进行正扫时对应的所述第一时钟信号端提供的第一时钟信号与所述栅极驱动电路进行反扫时对应的所述第一时钟信号端提供的第一时钟信号的电平相反。
根据本发明的一个实施例，所述输出子电路包括：第三传输门，所述第三传输门的输入端与所述第二时钟信号端相连，所述第三传输门的第一门控信号端与所述进位信号输出子电路的输出端相连；第一反相器，所述第一反相器的输入端与所述进位信号输出子电路的输出端相连，所述第一反相器的输出端与所述第三传输门的第二门控信号端相连；第二反相器，所述第二反相器的输入端与所述第三传输门的输出端相连；第三反相器，所述第三反相器的输入端与所述第二反相器的输出端相连，所述第三反相器的输出端作为所述输出子电路的输出端。
根据本发明的一个实施例，所述锁存子电路包括：第一晶体管，所述第一晶体管的控制端与所述输出子电路的输出端相连，所述第一晶体管的第一端与第一预设电源相连，所述第一晶体管的第二端与所述第三反相器的输入端相连；第二晶体管，所述第二晶体管的控制端与所述输出子电路的输出端相连，所述第二晶体管的第一端与第二预设电源相连，所述第二晶体管的第二端与所述第三反相器的输入端相连。
根据本发明的一个实施例，所述的栅极驱动电路，还包括：复位子电路，所述复位子电路连接第二使能信号端，用于根据所述第二使能信号端提供的第二使能信号生成复位信号并通过所述输出子电路输出，以使与所述栅极驱动电路相对应的像素电路根据所述复位信号进行快速放电或复位。
根据本发明的一个实施例，所述复位子电路包括：第三晶体管和第四晶体管，所述第三晶体管的控制端和所述第四晶体管的控制端相连后与所述第二使能信号端相连，所述第三晶体管的第一端与第一预设电源相连，所述第三晶体管的第二端和所述第四晶体管的第一端相连后与所述第二反相器的输入端相连；第五晶体管，所述第五晶体管的控制端与所述第一反相器的输出端相连，所述第五晶体管的第一端与所述第四晶体管的第二端相连，所述第五晶体管的第二端与第二预设电源相连。
根据本发明的一个实施例，所述进位信号输出子电路包括：第一或非门，所述第一或非门的第一输入端与所述输入子电路的输出端相连；第六晶体管和第七晶体管，所述第六晶体管的控制端和所述第七晶体管的控制端相连后与所述第一或非门的输出端相连，所述第六晶体管的第一端与所述第一时钟信号端相连，所述第六晶体管的第二端和所述第七晶体管的第一端相连且具有第一节点，所述第一节点与所述第一或非门的第二输入端相连，所述第七晶体管的第二端与第二预设电源相连；第四反相器，所述第四反相器的输入端与所述第一节点相连；第四传输门，所述第四传输门的输入端与所述第一使能信号端相连，所述第四传输门的第一门控信号端与所述第四反相器的输出端相连，所述第四传输门的第二门控信号端与所述第一节点相连；第八晶体管，所述第八晶体管的控制端与所述第一节点相连，所述第八晶体管的第一端与所述第四传输门的输出端相连后作为所述进位信号输出子电路的输出端，所述第八晶体管的第二端与所述第二预设电源相连。
根据本发明的另一个实施例，所述进位信号输出子电路包括：第一与非门，所述第一与非门的第一输入端与所述输入子电路的输出端相连；第九晶体管和第十晶体管，所述第九晶体管的控制端和所述第十晶体管的控制端相连后与所述第一与非门的输出端相连，所述第九晶体管的第一端与第一预设电源相连，所述第九晶体管的第二端和所述第十晶体管的第一端相连且具有第二节点，所述第二节点与所述第一与非门的第二输入端相连，所述第十晶体管的第二端与所述第一时钟信号端相连；第十一晶体管，所述第十一晶体管的控制端与所述第一使能信号端相连，所述第十一晶体管的第一端与所述第一预设电源相连，所述第十一晶体管的第二端与所述第二节点相连；第五反相器，所述第五反相器的输入端与所述第二节点相连；第五传输门，所述第五传输门的输入端与所述第一使能信号端相连，所述第五传输门的第一门控信号端与所述第五反相器的输出端相连，所述第五传输门的第二门控信号端与所述第二节点相连；第十二晶体管，所述第十二晶体管的控制端与所述第五反相器的输出端相连，所述第十二晶体管的第一端与所述第五传输门的输出端相连后作为所述进位信号输出子电路的输出端，所述第十二晶体管的第二端与第二预设电源相连。
为实现上述目的，本发明第二方面实施例提出了一种GOA单元电路，包括N个栅极驱动电路，所述N个栅极驱动电路中的每个栅极驱动电路均为上述的一种栅极驱动电路；或者，所述N个栅极驱动电路中的每个栅极驱动电路均为上述的另一种栅极驱动电路；或者，所述N个栅极驱动电路中的第2i-1个栅极驱动电路为上述的一种栅极驱动电路，所述N个栅极驱动电路中的第2i个栅极驱动电路为上述的另一种栅极驱动电路，所述N为大于1的整数，i为大于等于1且小于N的整数。
根据本发明实施例的GOA单元电路，通过上述的栅极驱动电路，不仅能够有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能，而且可以实现正扫和反扫。
为实现上述目的，本发明第三方面实施例提出了一种显示装置，其包括上述的GOA单元电路。
根据本发明实施例的显示装置，通过上述的GOA单元电路，不仅能够有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示装置的性能，而且可以实现正扫和反扫。
为实现上述目的，本发明第四方面实施例提出了一种如本发明第一方面实施例提出的栅极驱动电路的驱动方法，包括以下步骤：施加控制信号至信号控制端以将信号输入端提供的输入信号输入至栅极驱动电路；施加第一时钟信号至第一时钟信号端，并施加第一使能信号至第一使能信号端，以根据所述第一时钟信号、所述第一使能信号和所述输入信号生成进位信号；施加第二时钟信号至第二时钟信号端，以根据所述第二时钟信号和所述进位信号生成输出信号，并对所述输出信号进行锁存。
根据本发明实施例的栅极驱动电路的驱动方法，通过施加控制信号至信号控制端以将信号输入端提供的输入信号输入至栅极驱动电路，并施加第一时钟信号至第一时钟信号端，施加第一使能信号至第一使能信号端，以根据第一时钟信号、第一使能信号和输入信号生成进位信号，以及施加第二时钟信号至第二时钟信号端，以根据第二时钟信号和进位信号生成输出信号，并对输出信号进行锁存。由此，能够有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能。
根据本发明的一个实施例，所述控制信号包括第一控制信号和第二控制信号，其中，当所述栅极驱动电路正扫时，所述第一控制信号为高电平、所述第二控制信号为低电平，所述输入信号为上一级栅极驱动电路的输出信号；当所述栅极驱动电路反扫时，所述第一控制信号为低电平，所述第二控制信号为高电平，所述输入信号为下一级栅极驱动电路的输出信号，并且所述栅极驱动电路反扫时对应的第一时钟信号与所述栅极驱动电路正扫时对应的第一时钟信号的电平相反。
根据本发明的一个实施例，所述第二时钟信号的频率为所述第一时钟信号的频率的两倍。
附图说明
图1是根据本发明实施例的栅极驱动电路的结构示意图；
图2a是根据本发明一个实施例的栅极驱动电路的结构图；
图2b是图2a所示的栅极驱动电路的工作时序图；
图3是根据本发明一个实施例的栅极驱动电路的结构示意图；
图4是根据本发明另一个实施例的栅极驱动电路的结构图；
图5a是根据本发明又一个实施例的栅极驱动电路的结构图；
图5b是图5a所示的栅极驱动电路的工作时序图；
图6是根据本发明再一个实施例的栅极驱动电路的结构图；
图7是根据本发明一个实施例的GOA单元电路的结构示意图；
图8是根据本发明另一个实施例的GOA单元电路的结构示意图；
图9是根据本发明实施例的显示装置的方框示意图；
图10是根据本发明实施例的栅极驱动电路的驱动方法的流程图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图来描述根据本发明实施例提出的栅极驱动电路、GOA单元电路及显示装置。
图1是根据本发明实施例的栅极驱动电路的结构示意图。如图1所示，本发明实施例的栅极驱动电路可包括：输入子电路10、进位信号输出子电路20、输出子电路30和锁存子电路40。
其中，输入子电路10分别连接信号输入端STV和信号控制端C，用于在信号控制端C提供的控制信号的作用下输出信号输入端STV提供的输入信号。进位信号输出子电路20分别连接第一时钟信号端CK1和第一使能信号端EN1，用于根据输入信号、第一时钟信号端CK1提供的第一时钟信号和第一使能信号端EN1提供的第一使能信号生成进位信号STV_OUT。输出子电路30连接第二时钟信号端CK2，用于根据进位信号STV_OUT和第二时钟信号端CK2提供的第二时钟信号生成输出信号OUT。锁存子电路40用于对输出信号OUT进行锁存。
由于锁存子电路40能够对输出信号OUT进行锁存，使得输出信号OUT维持在当前状态，因而可以有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能。
根据本发明的一个实施例，如图2a所示，输入子电路10可包括：第一传输门M1和第二传输门M2，其中，第一传输门M1的输入端与第一信号输入端STV_N-1相连，第一传输门M1的第一门控信号端与第一信号控制端CN相连；第二传输门M2的输入端与第二信号输入端STV_N+1相连，第二传输门M2的第一门控信号端和第一传输门M1的第二门控信号端相连后与第二信号控制端CNB相连，第二传输门M2的第二门控信号端与第一信号控制端CN相连，第二传输门M2的输出端和第一传输门M1的输出端相连后作为输入子电路10的输出端。
进一步地，如图2a所示，当第一信号控制端CN提供的第一控制信号为高电平且第二信号控制端CNB提供的第二控制信号为低电平时，栅极驱动电路进行正扫，第一传输门M1打开以输出第一信号输入端STV_N-1提供的第一输入信号；当第一信号控制端CN提供的第一控制信号为低电平且第二信号控制端CNB提供的第二控制信号为高电平时，栅极驱动电路进行反扫，第二传输门M2打开以输出第二信号输入端STV_N+1提供的第二输入信号。
具体而言，如图2a所示，第一信号输入端STV_N-1提供的第一输入信号为上一级栅极驱动电路的输出信号，第二信号输入端STV_N+1提供的第二输入信号为下一级栅极驱动电路的输出信号，第一信号控制端CN提供的第一控制信号和第二信号控制端CNB提供的第二控制信号均为直流信号。
当栅极驱动电路正扫时，第一信号控制端CN提供的第一控制信号为高电平，第二信号控制端CNB提供的第二控制信号为低电平，第一传输门M1打开，此时上一级栅极驱动电路的输出信号通过第一传输门M1传输至输入子电路10的输出端，作为本级栅极驱动电路的输入信号；当栅极驱动电路反扫时，第一信号控制端CN提供的第一控制信号为低电平，第二信号控制端CNB提供的第二控制信号为高电平，第二传输门M2打开，此时下一级栅极驱动电路的输出信号通过第二传输门M2传输至输入子电路10的输出端，作为本级栅极驱动电路的输入信号。由此，通过两个传输门在不同的控制信号的作用下即可实现栅极驱动电路正扫和反扫时信号的输入，电路结构简单、可靠性高。
需要说明的是，当栅极驱动电路仅需要正扫时，可以省去第二传输门M2；当栅极驱动电路仅需要反扫时，可以省去第一传输门M1。
根据本发明的一个实施例，如图2a所示，进位信号输出子电路20可包括：第一或非门NOR1、第六晶体管P6、第七晶体管P7、第四反相器INV4、第四传输门M4和第八晶体管P8。其中，第一或非门NOR1的第一输入端与输入子电路10的输出端相连；第六晶体管P6的控制端和第七晶体管P7的控制端相连后与第一或非门NOR1的输出端相连，第六晶体管P6的第一端与第一时钟信号端CK1相连，第六晶体管P6的第二端和第七晶体管P7的第一端相连且具有第一节点K1，第一节点K1与第一或非门NOR1的第二输入端相连，第七晶体管P7的第二端与第二预设电源VGL相连；第四反相器INV4的输入端与第一节点K1相连；第四传输门M4的输入端与第一使能信号端EN1相连，第四传输门M4的第一门控信号端与第四反相器INV4的输出端相连，第四传输门M4的第二门控信号端与第一节点K1相连；第八晶体管P8的控制端与第一节点K1相连，第八晶体管P8的第一端与第四传输门M4的输出端相连后作为进位信号输出子电路20的输出端，第八晶体管P8的第二端与第二预设电源VGL相连。
输出子电路30可包括：第三传输门M3、第一反相器INV1、第二反相器INV2和第三反相器INV3，其中第三传输门M3的输入端与第二时钟信号端CK2相连，第三传输门M3的第一门控信号端与进位信号输出子电路20的输出端相连；第一反相器INV1的输入端与进位信号输出子电路20的输出端相连，第一反相器INV1的输出端与第三传输门M3的第二门控信号端相连；第二反相器INV2的输入端与第三传输门M3的输出端相连；第三反相器INV3的输入端与第二反相器INV2的输出端相连，第三反相器INV3的输出端作为输出子电路30的输出端。
锁存子电路40可包括：第一晶体管P1和第二晶体管P2，第一晶体管P1的控制端与输出子电路30的输出端相连，第一晶体管P1的第一端与第一预设电源VGH相连，第一晶体管P1的第二端与第三反相器INV3的输入端相连；第二晶体管P2的控制端与输出子电路30的输出端相连，第二晶体管P2的第一端与第二预设电源VGL相连，第二晶体管P2的第二端与第三反相器INV3的输入端相连。
在图2a所示的示例中，第一晶体管P1和第六晶体管P6可以为PMOS晶体管，第二晶体管P2、第七晶体管P7和第八晶体管P8可以为NMOS晶体管，第一预设电源VGH提供的电压为高电压，第二预设电源VGL提供的电压为低电压，第一时钟信号端CK1提供的第一时钟信号和第二时钟信号CK2提供的第二时钟信号可如图2b所示，第一使能信号端EN1提供的第一使能信号为高电平。
下面结合图2b来详细描述图2a所示的栅极驱动电路的工作过程。
以栅极驱动电路正扫为例。在t1时间，栅极驱动电路的启动信号STV为高电平，即第一信号输入端STV_N-1提供的输入信号为高电平，同时第一时钟信号端CK1提供的第一时钟信号为低电平，第二时钟信号端CK2提供的第二时钟信号先为高电平再为低电平。当第一信号控制端CN提供的第一控制信号为高电平，第二信号控制端CNB提供的第二控制信号为低电平时，第一传输门M1打开，第一传输门M1输出高电平，第一或非门NOR1输出低电平，第六晶体管P6打开，第一时钟信号端CK1提供的第一时钟信号通过第六晶体管P6输入给第四反相器INV4。由于第一时钟信号端CK1提供的第一时钟信号为低电平，第一节点K1处的电平为低电平，第四反相器INV4输出高电平，第四传输门M4打开。由于第一使能信号端EN1提供的第一使能信号为高电平，第四传输门M4输出高电平，第三传输门M3关闭，后续电路均不工作，此时输出子电路30的输出信号OUT1为初始低电平。
在t2时间，栅极驱动电路的启动信号STV先维持一段时间的高电平再变为低电平，即第一信号输入端STV_N-1提供的输入信号先维持一段时间的高电平再变为低电平，同时第一时钟信号端CK1提供的第一时钟信号为高电平，第二时钟信号端CK2提供的第二时钟信号先为高电平再为低电平。同t1时间，在第一信号控制端CN和第二信号控制端CNB提供的控制信号的作用下，第一传输门M1仍处于打开状态，第一传输门M1先输出一段时间的高电平，在此过程中，第一或非门NOR1输出低电平，第六晶体管P6打开，第一时钟信号端CK1提供的第一时钟信号通过第六晶体管P6输入给第四反相器INV4。由于第一时钟信号端CK1提供的第一时钟信号为高电平，第一节点K1处的电平为高电平，第四反相器INV4输出低电平，第四传输门M4关闭，同时第八晶体管P8打开，第八晶体管P8的第一端为低电平，第三传输门M3打开。由于第二时钟信号端CK2提供的第二时钟信号为高电平，第三传输门M3输出高电平，此时输出子电路30的输出信号OUT1为高电平。
随后，当第一信号输入端STV_N-1提供的输入信号变为低电平，第一传输门M1输出低电平，但在第一时钟信号端CK1提供的第一时钟信号和第六晶体管P6的作用下，即使第一传输门M1输出低电平，第一节点K1处的电平仍维持在高电平，所以第四反相器INV4持续输出低电平，第四传输门M4关闭，第八晶体管P8导通，第三传输门M3打开。当第二时钟信号端CK2提供的第二时钟信号为高电平时，输出子电路30的输出信号OUT1为高电平，当第二时钟信号端CK2提供的第二时钟信号变为低电平时，输出子电路30的输出信号OUT1由高电平变为低电平。
在t3时间，栅极驱动电路的启动信号STV为低电平，即第一信号输入端STV_N-1提供的输入信号为低电平，同时第一时钟信号端CK1提供的第一时钟信号为低电平，第二时钟信号端CK2提供的第二时钟信号先为高电平再为低电平。当第一信号输入端STV_N-1提供的输入信号为低电平时，第一传输门M1输出低电平，由于t2时间内第一节点K1处的电平为高电平，所以第一或非门NOR1输出低电平，第六晶体管P6打开，由于第一时钟信号端CK1提供的第一时钟信号为低电平，第一节点K1处的电平变为低电平，第一或非门NOR1输出高电平，第七晶体管P7打开，第一节点K1处的电平持续为低电平，第四反相器INV4输出高电平，第四传输门M4打开，第四传输门M4输出高电平，第三传输门M3关闭，同t1时间，后续电路均不工作，输出子电路30的输出信号OUT1为低电平。后续时间同t3时间，输出子电路30的输出信号OUT1持续为低电平。
在上述整个工作过程中，当输出信号OUT1为低电平时，第一晶体管P1打开，第三反相器INV3的输入端为高电平，第三反相器INV3输出低电平，使得输出信号OUT1维持在低电平；当输出信号OUT1为高电平时，第二晶体管P2打开，第三反相器INV3的输入端为低电平，第三反相器INV3输出高电平，使得输出信号OUT1维持在高电平。由此，通过在输出端增加一个PMOS晶体管和一个NMOS晶体管，以形成一种环路，对输出信号进行锁存，从而可以有效降低输出信号的噪声，同时可增强输出信号的驱动能力。而且，第一晶体管P1和第二晶体管P2使得第三反相器INV3的输入端信号始终能够稳定在高电平/低电平，因而可以使得第三反相器INV3的输出信号得以快速翻转，从而使得输出信号得以快速翻转，更好的提升输出信号的稳定性及有效性。即，通过锁存子电路40对输出信号的锁存，能够使得输出信号维持在当前状态，从而可以有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能。
根据本发明的一个实施例，栅极驱动电路进行正扫时对应的第一时钟信号端CK1提供的第一时钟信号与栅极驱动电路进行反扫时对应的第一时钟信号端CLK1提供的第一时钟信号的电平相反。
具体地，如图2a所示，当栅极驱动电路正扫时，第一信号控制端CN提供的第一控制信号为高电平，第二信号控制端CNB提供的第二控制信号为低电平，第一时钟信号端CK1提供的第一时钟信号和第二时钟信号端CK2提供的第二时钟信号如图2b所示。而当栅极驱动电路反扫时，第一信号控制端CN提供的第一控制信号为低电平，第二信号控制端CNB提供的第二控制信号为高电平，第一时钟信号端CK1提供的第一时钟信号与图2b所示的第一时钟信号的电平相反，第二时钟信号端CK2提供的第二时钟信号与图2b所示的第二时钟信号的电平相同。具体反扫的过程可参照正扫的过程，这里就不再详述。
根据本发明的一个实施例，如图3所示，栅极驱动电路还可包括：复位子电路50，复位子电路50连接第二使能信号端EN2，用于根据第二使能信号端EN2提供的第二使能信号生成复位信号并通过输出子电路30输出，以使与栅极驱动电路相对应的像素电路根据复位信号进行快速放电或复位。
根据本发明的一个实施例，如图4所示，复位子电路50可包括：第三晶体管P3、第四晶体管P4和第五晶体管P5，第三晶体管P3的控制端和第四晶体管P4的控制端相连后与第二使能信号端EN2相连，第三晶体管P3的第一端与第一预设电源VGH相连，第三晶体管P3的第二端和第四晶体管P4的第一端相连后与第二反相器INV2的输入端相连；第五晶体管P5的控制端与第一反相器INV1的输出端相连，第五晶体管P5的第一端与第四晶体管P4的第二端相连，第五晶体管P5的第二端与第二预设电源VGL相连。
在图4所示的示例中，第三晶体管P3和第五晶体管P5可以为PMOS晶体管，第四晶体管P4可以为NMOS晶体管。在正常工作过程中，第二使能信号端EN2提供的第二使能信号为高电平，当第二使能信号端EN2提供的第二使能信号为低电平时，进入快速放电模式或者复位模式。
具体地，当第二使能信号端EN2提供的第二使能信号为高电平时，通过前述分析可知，在t1时间，第四传输门M4输出高电平，第一反相器INV1输出低电平，此时第四晶体管P4和第五晶体管P5均打开，第二反相器INV2的输入端为低电平，输出子电路30的输出信号OUT1为低电平。在t2时间，第八晶体管P8的第一端为低电平，第三传输门M3打开，当第二时钟信号端CK2提供的第二时钟信号为高电平时，第三传输门M3输出高电平，同时第一反相器INV1输出高电平，此时仅有第四晶体管P4打开，第二反相器INV2的输入端为高电平，输出子电路30的输出信号OUT1为高电平；当第二时钟信号端CK2提供的第二时钟信号变为低电平时，第三传输门M3输出低电平，同时第一反相器INV1输出高电平，此时仅有第四晶体管P4打开，第二反相器INV2的输入端为低电平，输出子电路30的输出信号OUT1为低电平。在t3时间，第四传输门M4输出高电平，第一反相器INV1输出低电平，此时第四晶体管P4和第五晶体管P5均打开，第二反相器INV2的输入端为低电平，输出子电路30的输出信号OUT1为低电平，后续时间同t3时间。
当第二使能信号端EN2提供的第二使能信号为低电平时，例如，可以在每一帧时间结束后，使得第二使能信号端EN2提供的第二使能信号为低电平，此时第三晶体管P3和第五晶体管P5打开，第二反相器INV2的输入端为高电平，输出子电路30的输出信号OUT1为高电平，此时显示区的像素电路的晶体管均打开，像素电路的电荷被释放出来，当第二使能信号端EN2提供的第二使能信号为持续一段时间的低电平时，可使电荷全部被释放出来，从而实现像素电路的快速放电或复位。
根据本发明的另一个实施例，如图5a所示，进位信号输出子电路20可包括：第一与非门NAD1、第九晶体管P9、第十晶体管P10、第十一晶体管P11、第五反相器INV5、第五传输门M5和第十二晶体管P12。其中，第一与非门NAD1的第一输入端与输入子电路10的输出端相连；第九晶体管P9的控制端和第十晶体管P10的控制端相连后与第一与非门NAD1的输出端相连，第九晶体管P9的第一端与第一预设电源VGH相连，第九晶体管P9的第二端和第十晶体管P10的第一端相连且具有第二节点K2，第二节点K2与第一与非门NAD1的第二输入端相连，第十晶体管P10的第二端与第一时钟信号端CK1相连；第十一晶体管P11的控制端与第一使能信号端EN1相连，第十一晶体管P11的第一端与第一预设电源VGH相连，第十一晶体管P11的第二端与第二节点K2相连；第五反相器INV5的输入端与第二节点K2相连；第五传输门M5的输入端与第一使能信号端EN1相连，第五传输门M5的第一门控信号端与第五反相器INV5的输出端相连，第五传输门M5的第二门控信号端与第二节点K2相连；第十二晶体管P12的控制端与第五反相器INV5的输出端相连，第十二晶体管P12的第一端与第五传输门M5的输出端相连后作为进位信号输出子电路20的输出端，第十二晶体管P12的第二端与第二预设电源VGL相连。
在图5a所示的示例中，第九晶体管P9和第十一晶体管P11可以为PMOS晶体管，第十晶体管P10和第十二晶体管P12可以为NMOS晶体管，第一预设电源VGH提供的电压为高电压，第二预设电源VGL提供的电压为低电压，第一时钟信号端CK1提供的第一时钟信号和第二时钟信号CK2提供的第二时钟信号可如图5b所示，第一使能信号端EN1提供的第一使能信号为高电平。
下面结合图5b来详细描述图5a所示的栅极驱动电路的工作过程。
以栅极驱动电路正扫为例。在t1时间，栅极驱动电路的启动信号STV为高电平，即第一信号输入端STV_N-1提供的输入信号为高电平，同时第一时钟信号端CK1提供的第一时钟信号为低电平，第二时钟信号端CK2提供的第二时钟信号先为高电平再为低电平。当第一信号控制端CN提供的第一控制信号为高电平，第二信号控制端CNB提供的第二控制信号为低电平时，第一传输门M1打开，第一传输门M1输出高电平。在初始情况下，第二节点K2处的电平为高电平(栅极驱动电路未工作时，第一使能信号端EN1提供的第一使能信号为低电平，第十一晶体管P11打开，第二节点K2处的电平为高电平)，第一与非门NAD1输出低电平，第九晶体管P9打开，第二节点K2处的电平维持在高电平。第五反相器INV5输出低电平，第五传输门M5打开，第五传输门M5输出高电平，第三传输门M3关闭，后续电路不工作，此时输出子电路30的输出信号OUT2为低电平。
在t2时间，栅极驱动电路的启动信号STV先维持一段时间的高电平再变为低电平，即第一信号输入端STV_N-1提供的输入信号先维持一段时间的高电平再变为低电平，同时第一时钟信号端CK1提供的第一时钟信号为高电平，第二时钟信号端CK2提供的第二时钟信号先为高电平再为低电平。同t1时间，在第一信号控制端CN和第二信号控制端CNB提供的控制信号的作用下，第一传输门M1仍处于打开状态，第一传输门M1先输出一段时间的高电平，在此过程中，第一与非门NAD1输出低电平，第九晶体管P9打开，第二节点K2处的电平维持在高电平。第五反相器INV5输出低电平，第五传输门M5打开，第五传输门M5输出高电平，第三传输门M3关闭，后续电路不工作，此时输出子电路30的输出信号OUT2为低电平。
随后，当第一信号输入端STV_N-1提供的输入信号变为低电平，第一传输门M1输出低电平，第一与非门NAD1输出高电平，第十晶体管P10打开。由于第一时钟信号端CK1提供的第一时钟信号为高电平，所以第二节点K2处的电平仍为高电平，第五反相器INV5输出低电平，第五传输门M5打开，第五传输门M5输出高电平，第三传输门M3关闭，后续电路不工作，此时输出子电路30的输出信号OUT2为低电平。
在t3时间，栅极驱动电路的启动信号STV为低电平，即第一信号输入端STV_N-1提供的输入信号为低电平，同时第一时钟信号端CK1提供的第一时钟信号为低电平，第二时钟信号端CK2提供的第二时钟信号先为高电平再为低电平。当第一信号输入端STV_N-1提供的输入信号为低电平时，第一传输门M1输出低电平，第一与非门NAD1输出高电平，第十晶体管P10打开。由于第一时钟信号端CK1提供的第一时钟信号为低电平，所以第二节点K2处的电平变为低电平，第五反相器INV5输出高电平，第五传输门M5关闭，同时第十二晶体管P12打开，第三传输门M3打开。当第二时钟信号端CK2提供的第二时钟信号为高电平时，第三传输门M3输出高电平，此时输出子电路30的输出信号OUT2为高电平；当第二时钟信号端CK2提供的第二时钟信号为低电平时，第三传输门M3输出低电平，此时输出子电路30的输出信号OUT2为低电平。
在t4时间，栅极驱动电路的启动信号STV为低电平，即第一信号输入端STV_N-1提供的输入信号为低电平，同时第一时钟信号端CK1提供的第一时钟信号为高电平，第二时钟信号端CK2提供的第二时钟信号先为高电平再为低电平。当第一信号输入端STV_N-1提供的输入信号为低电平时，第一传输门M1输出低电平，第一与非门NAD1输出高电平，第十晶体管P10打开。由于第一时钟信号端CK1提供的第一时钟信号为高电平，所以第二节点K2处的电平为高电平，第五反相器INV5输出低电平，第五传输门M5打开，第五传输门M5输出高电平，第三传输门M3关闭，后续电路不工作，此时输出子电路30的输出信号OUT2为低电平，后续时间同t4。
在上述整个工作过程中，当输出信号OUT2为低电平时，第一晶体管P1打开，第三反相器INV3的输入端为高电平，第三反相器INV3输出低电平，使得输出信号OUT2维持在低电平；当输出信号OUT2为高电平时，第二晶体管P2打开，第三反相器INV3的输入端为低电平，第三反相器INV3输出高电平，使得输出信号OUT2维持在高电平。由此，通过在输出端增加一个PMOS晶体管和一个NMOS晶体管，以形成一种环路，对输出信号进行锁存，从而可以有效降低输出信号的噪声，同时可增强输出信号的驱动能力。而且，第一晶体管P1和第二晶体管P2使得第三反相器INV3的输入端信号始终能够稳定在高电平/低电平，因而可以使得第三反相器INV3的输出信号得以快速翻转，从而使得输出信号得以快速翻转，更好的提升输出信号的稳定性及有效性。即，通过锁存子电路40对输出信号的锁存，能够使得输出信号维持在当前状态，从而可以有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能。
需要说明的是，图5a所示的栅极驱动电路进行正扫时对应的第一时钟信号端CK1提供的第一时钟信号和第二时钟信号端CK2提供的第二时钟信号，与栅极驱动电路进行反扫时的相反。
具体地，如图5a所示，当栅极驱动电路正扫时，第一信号控制端CN提供的第一控制信号为高电平，第二信号控制端CNB提供的第二控制信号为低电平，第一时钟信号端CK1提供的第一时钟信号和第二时钟信号端CK2提供的第二时钟信号如图5b所示。而当栅极驱动电路反扫时，第一信号控制端CN提供的第一控制信号为低电平，第二信号控制端CNB提供的第二控制信号为高电平，第一时钟信号端CK1提供的第一时钟信号与图5b所示的第一时钟信号的电平相反。具体反扫的过程可参照正扫的过程，这里就不再详述。
另外，图5a所示的栅极驱动电路也可以具有图3所示的复位子电路50，具体结构如图6所示，通过该复位子电路50可实现像素电路的快速放电或复位。
具体地，在正常工作过程中，第二使能信号端EN2提供的第二使能信号为高电平，当第二使能信号端EN2提供的第二使能信号为低电平时，进入快速放电模式或者复位模式。其中，当第二使能信号端EN2提供的第二使能信号为高电平时，通过前述分析可知，在t1时间，第五传输门M5输出高电平，第一反相器INV1输出低电平，此时第四晶体管P4和第五晶体管P5均打开，第二反相器INV2的输入端为低电平，输出子电路30的输出信号OUT2为低电平。在t2时间，同t1时间，第五传输门M5输出高电平，第一反相器INV1输出低电平，此时第四晶体管P4和第五晶体管P5均打开，第二反相器INV2的输入端为低电平，输出子电路30的输出信号OUT2为低电平。在t3时间，第十二晶体管P12打开，第十二晶体管P12的第一端为低电平，第三传输门M3打开，当第二时钟信号端CK2提供的第二时钟信号为高电平时，第三传输门M3输出高电平，同时第一反相器INV1输出高电平，此时仅第四晶体管P4打开，第二反相器INV2的输入端为高电平，输出子电路30的输出信号OUT2为高电平；当第二时钟信号端CK2提供的第二时钟信号变为低电平时，第三传输门M3输出低电平，同时第一反相器INV1输出高电平，此时仅第四晶体管P4打开，第二反相器INV2的输入端为低电平，输出子电路30的输出信号OUT1为低电平。在t4时间，同t1时间，后续时间均同t4时间。
当第二使能信号端EN2提供的第二使能信号为低电平时，例如，可以在每一帧时间结束后，使得第二使能信号端EN2提供的第二使能信号为低电平，此时第三晶体管P3打开，第二反相器INV2的输入端为高电平，输出子电路30的输出信号OUT2为高电平，此时显示区的像素电路的晶体管均打开，像素电路的电荷被释放出来，当第二使能信号端EN2提供的第二使能信号为持续一段时间的低电平时，可使电荷全部被释放出来，从而实现像素电路的快速放电或复位。
综上所述，根据本发明实施例的栅极驱动电路，通过输入子电路在信号控制端提供的控制信号的作用下输出信号输入端提供的输入信号，并通过进位信号输出子电路根据输入信号、第一时钟信号端提供的第一时钟信号和第一使能信号端提供的第一使能信号生成进位信号，以及通过输出子电路根据进位信号和第二时钟信号端提供的第二时钟信号生成输出信号，并通过锁存子电路对输出信号进行锁存，由此可以有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能。
图7是根据本发明一个实施例的GOA单元电路的结构示意图。如图7所示，该GOA单元电路可包括N个栅极驱动电路，N个栅极驱动电路中的每个栅极驱动电路为如图4所示的栅极驱动电路或者如图6所示的栅极驱动电路，N为大于1的整数。
其中，第1个栅极驱动电路和第2个栅极驱动电路的第一信号输入端STV_N-1均与启动信号线STV相连，第2i-1个栅极驱动电路的输出端与第2i+1个栅极驱动电路的第一信号输入端STV_N-1相连，第2i个栅极驱动电路的输出端与第2i+2个栅极驱动电路的第一信号输入端STV_N-1相连，其中，i为大于等于1且小于N的整数；第N-1个栅极驱动电路和第N个栅极驱动电路的第二信号输入端STV_N+1均与启动信号线STV相连，第2i+1个栅极驱动电路的输出端与第2i-1个栅极驱动电路的第二信号输入端STV_N+1相连，第2i+2个栅极驱动电路的输出端与第2i个栅极驱动电路的第二信号输入端STV_N+1相连；第2i-1个栅极驱动电路和第2i+1个栅极驱动电路的第一时钟信号端CLK1均与第一时钟信号线CLK1相连，第2i个栅极驱动电路和第2i+2个栅极驱动电路的第一时钟信号端CLK1均与第三时钟信号线CLK3相连，第一时钟信号线CLK1提供的第一时钟信号与第三时钟信号线CLK3提供的第三时钟信号的电平相反；N个栅极驱动电路中的每个栅极驱动电路的第二时钟信号端CLK2均与第二时钟信号线CLK2相连，第二时钟信号线CLK2提供的第二时钟信号的频率是第一时钟信号的频率的两倍；每个栅极驱动电路的第一使能信号端EN1与第一使能信号线EN1相连，每个栅极驱动电路的第二使能信号端EN2与第二使能信号线EN2相连，每个栅极驱动电路的第一信号控制端CN与第一信号控制线CN相连，每个栅极驱动电路的第二信号控制端CNB与第二信号控制线CNB相连。
也就是说，当GOA单元电路包括图4所示的N个栅极驱动电路和图6所示的N个栅极驱动电路中的一种时，通过将N个栅极驱动电路分为奇数行和偶数行，其中奇数行栅极驱动电路级联，偶数行栅极驱动电路级联，并且奇数行栅极驱动电路的第一时钟信号端CLK1的第一时钟信号与偶数行栅极驱动电路的第一时钟信号端CLK1的第一时钟信号的电平相反，由此可实现GOA单元电路的正常驱动，使得显示面板正常显示，并且每个栅极驱动电路均可实现正扫和反扫，从而可实现GOA单元电路的正扫和反扫，具体工作过程可参考图4和图6所示的栅极驱动电路的工作过程，这里就不再赘述。
根据本发明实施例的GOA单元电路，通过上述的栅极驱动电路，不仅能够有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能，而且可以实现正扫和反扫。
图8是根据本发明另一个实施例的GOA单元电路的结构示意图。如图8所示，该GOA单元电路可包括N个栅极驱动电路，N个栅极驱动电路中的第2i-1个栅极驱动电路为如图4所示的栅极驱动电路，N个栅极驱动电路中的第2i个栅极驱动电路为如图6所示的栅极驱动电路，N为大于1的整数，i为大于等于1且小于N的整数。
其中，第1个栅极驱动电路和第2个栅极驱动电路的第一信号输入端STV_N-1均与启动信号线STV相连，第2i-1个栅极驱动电路的输出端与第2i+1个栅极驱动电路的第一信号输入端STV_N-1相连，第2i个栅极驱动电路的输出端与第2i+2个栅极驱动电路的第一信号输入端STV_N-1相连；第N-1个栅极驱动电路和第N个栅极驱动电路的第二信号输入端STV_N+1均与启动信号线STV相连，第2i+1个栅极驱动电路的输出端与第2i-1个栅极驱动电路的第二信号输入端STV_N+1相连，第2i+2个栅极驱动电路的输出端与第2i个栅极驱动电路的第二信号输入端STV_N+1相连；N个栅极驱动电路中的每个栅极驱动的第一时钟信号端CLK1均与第一时钟信号线CLK1相连，每个栅极驱动电路的第二时钟信号端CLK2均与第二时钟信号线CLK2相连，第二时钟信号线CLK2提供的第二时钟信号的频率是第一时钟信号线CLK1提供的第一时钟信号的频率的两倍；每个栅极驱动电路的第一使能信号端EN1与第一使能信号线EN1相连，每个栅极驱动电路的第二使能信号端EN2与第二使能信号线EN2相连，每个栅极驱动电路的第一信号控制端CN与第一信号控制线CN相连，每个栅极驱动电路的第二信号控制端CNB与第二信号控制线CNB相连。
也就是说，图8所示的GOA单元电路采用两级电路配合工作，可以在相同信号的条件下实现两级输出，从而有效减少信号线的使用，降低占用面积，并且每个栅极驱动电路均可实现正扫和反扫，从而可实现GOA单元电路的正扫和反扫，具体工作过程可参考图4和图6所示的栅极驱动电路的工作过程，这里就不再赘述。
根据本发明实施例的GOA单元电路，通过上述的栅极驱动电路，不仅能够有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能，而且可以实现正扫和反扫，同时通过第奇数个栅极驱动电路和第偶数个栅极驱动电路配合工作，可以在相同信号的条件下实现两级输出，从而有效减少信号线的使用，降低占用面积。
图9是根据本发明实施例的显示装置的方框示意图。如图9所示，该显示装置1000可包括上述的GOA单元电路100。
根据本发明实施例的显示装置，通过上述的GOA单元电路，不仅能够有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示装置的性能，而且可以实现正扫和反扫，同时通过第奇数个栅极驱动电路和第偶数个栅极驱动电路配合工作，可以在相同信号的条件下实现两级输出，从而有效减少信号线的使用，降低占用面积。
图10是根据本发明实施例的栅极驱动电路的驱动方法的流程图。其中，栅极驱动电路为上述的栅极驱动电路。如图10所示，本发明实施例的栅极驱动电路的驱动方法可包括以下步骤：
S1，施加控制信号至信号控制端以将信号输入端提供的输入信号输入至栅极驱动电路。
S2，施加第一时钟信号至第一时钟信号端，并施加第一使能信号至第一使能信号端，以根据第一时钟信号、第一使能信号和输入信号生成进位信号。
S3，施加第二时钟信号至第二时钟信号端，以根据第二时钟信号和进位信号生成输出信号，并对输出信号进行锁存。
根据本发明的一个实施例，控制信号包括第一控制信号和第二控制信号，其中，当栅极驱动电路正扫时，第一控制信号为高电平、第二控制信号为低电平，输入信号为上一级栅极驱动电路的输出信号；当栅极驱动电路反扫时，第一控制信号为低电平，第二控制信号为高电平，输入信号为下一级栅极驱动电路的输出信号，并且栅极驱动电路反扫时对应的第一时钟信号与栅极驱动电路正扫时对应的第一时钟信号的电平相反。
根据本发明的一个实施例，第二时钟信号的频率为第一时钟信号的频率的两倍。
需要说明的是，本发明实施例的栅极驱动电路的驱动方法中未披露的细节，请参照本发明实施例的栅极驱动电路中所披露的细节，具体这里不再赘述。
根据本发明实施例的栅极驱动电路的驱动方法，通过施加控制信号至信号控制端以将信号输入端提供的输入信号输入至栅极驱动电路，并施加第一时钟信号至第一时钟信号端，施加第一使能信号至第一使能信号端，以根据第一时钟信号、第一使能信号和输入信号生成进位信号，以及施加第二时钟信号至第二时钟信号端，以根据第二时钟信号和进位信号生成输出信号，并对输出信号进行锁存。由此，能够有效降低输出信号的噪声，增强输出信号的驱动能力，更好的提升输出信号的稳定性及有效性，进而有效提升显示面板的性能。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (15)

1.一种栅极驱动电路，其特征在于，包括：
输入子电路，所述输入子电路分别连接信号输入端和信号控制端，用于在所述信号控制端提供的控制信号的作用下输出所述信号输入端提供的输入信号；
进位信号输出子电路，所述进位信号输出子电路分别连接第一时钟信号端和第一使能信号端，用于根据所述输入信号、所述第一时钟信号端提供的第一时钟信号和所述第一使能信号端提供的第一使能信号生成进位信号；
输出子电路，所述输出子电路连接第二时钟信号端，用于根据所述进位信号和所述第二时钟信号端提供的第二时钟信号生成输出信号；
锁存子电路，用于对所述输出信号进行锁存。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述输入子电路包括：
第一传输门，所述第一传输门的输入端与第一信号输入端相连，所述第一传输门的第一门控信号端与第一信号控制端相连；
第二传输门，所述第二传输门的输入端与第二信号输入端相连，所述第二传输门的第一门控信号端和所述第一传输门的第二门控信号端相连后与第二信号控制端相连，所述第二传输门的第二门控信号端与所述第一信号控制端相连，所述第二传输门的输出端和所述第一传输门的输出端相连后作为所述输入子电路的输出端。
3.如权利要求2所述的栅极驱动电路，其特征在于，
当所述第一信号控制端提供的第一控制信号为高电平且所述第二信号控制端提供的第二控制信号为低电平时，所述栅极驱动电路进行正扫，所述第一传输门打开以输出所述第一信号输入端提供的第一输入信号；
当所述第一信号控制端提供的第一控制信号为低电平且所述第二信号控制端提供的第二控制信号为高电平时，所述栅极驱动电路进行反扫，所述第二传输门打开以输出所述第二信号输入端提供的第二输入信号。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述栅极驱动电路进行正扫时对应的所述第一时钟信号端提供的第一时钟信号与所述栅极驱动电路进行反扫时对应的所述第一时钟信号端提供的第一时钟信号的电平相反。
5.如权利要求1所述的栅极驱动电路，其特征在于，所述输出子电路包括：
第三传输门，所述第三传输门的输入端与所述第二时钟信号端相连，所述第三传输门的第一门控信号端与所述进位信号输出子电路的输出端相连；
第一反相器，所述第一反相器的输入端与所述进位信号输出子电路的输出端相连，所述第一反相器的输出端与所述第三传输门的第二门控信号端相连；
第二反相器，所述第二反相器的输入端与所述第三传输门的输出端相连；
第三反相器，所述第三反相器的输入端与所述第二反相器的输出端相连，所述第三反相器的输出端作为所述输出子电路的输出端。
6.如权利要求5所述的栅极驱动电路，其特征在于，所述锁存子电路包括：
第一晶体管，所述第一晶体管的控制端与所述输出子电路的输出端相连，所述第一晶体管的第一端与第一预设电源相连，所述第一晶体管的第二端与所述第三反相器的输入端相连；
第二晶体管，所述第二晶体管的控制端与所述输出子电路的输出端相连，所述第二晶体管的第一端与第二预设电源相连，所述第二晶体管的第二端与所述第三反相器的输入端相连。
7.如权利要求5所述的栅极驱动电路，其特征在于，还包括：
复位子电路，所述复位子电路连接第二使能信号端，用于根据所述第二使能信号端提供的第二使能信号生成复位信号并通过所述输出子电路输出，以使与所述栅极驱动电路相对应的像素电路根据所述复位信号进行快速放电或复位。
8.如权利要求7所述的栅极驱动电路，其特征在于，所述复位子电路包括：
第三晶体管和第四晶体管，所述第三晶体管的控制端和所述第四晶体管的控制端相连后与所述第二使能信号端相连，所述第三晶体管的第一端与第一预设电源相连，所述第三晶体管的第二端和所述第四晶体管的第一端相连后与所述第二反相器的输入端相连；
第五晶体管，所述第五晶体管的控制端与所述第一反相器的输出端相连，所述第五晶体管的第一端与所述第四晶体管的第二端相连，所述第五晶体管的第二端与第二预设电源相连。
9.如权利要求1-8中任一项所述的栅极驱动电路，其特征在于，所述进位信号输出子电路包括：
第一或非门，所述第一或非门的第一输入端与所述输入子电路的输出端相连；
第六晶体管和第七晶体管，所述第六晶体管的控制端和所述第七晶体管的控制端相连后与所述第一或非门的输出端相连，所述第六晶体管的第一端与所述第一时钟信号端相连，所述第六晶体管的第二端和所述第七晶体管的第一端相连且具有第一节点，所述第一节点与所述第一或非门的第二输入端相连，所述第七晶体管的第二端与第二预设电源相连；
第四反相器，所述第四反相器的输入端与所述第一节点相连；
第四传输门，所述第四传输门的输入端与所述第一使能信号端相连，所述第四传输门的第一门控信号端与所述第四反相器的输出端相连，所述第四传输门的第二门控信号端与所述第一节点相连；
第八晶体管，所述第八晶体管的控制端与所述第一节点相连，所述第八晶体管的第一端与所述第四传输门的输出端相连后作为所述进位信号输出子电路的输出端，所述第八晶体管的第二端与所述第二预设电源相连。
10.如权利要求1-8中任一项所述的栅极驱动电路，其特征在于，所述进位信号输出子电路包括：
第一与非门，所述第一与非门的第一输入端与所述输入子电路的输出端相连；
第九晶体管和第十晶体管，所述第九晶体管的控制端和所述第十晶体管的控制端相连后与所述第一与非门的输出端相连，所述第九晶体管的第一端与第一预设电源相连，所述第九晶体管的第二端和所述第十晶体管的第一端相连且具有第二节点，所述第二节点与所述第一与非门的第二输入端相连，所述第十晶体管的第二端与所述第一时钟信号端相连；
第十一晶体管，所述第十一晶体管的控制端与所述第一使能信号端相连，所述第十一晶体管的第一端与所述第一预设电源相连，所述第十一晶体管的第二端与所述第二节点相连；
第五反相器，所述第五反相器的输入端与所述第二节点相连；
第五传输门，所述第五传输门的输入端与所述第一使能信号端相连，所述第五传输门的第一门控信号端与所述第五反相器的输出端相连，所述第五传输门的第二门控信号端与所述第二节点相连；
第十二晶体管，所述第十二晶体管的控制端与所述第五反相器的输出端相连，所述第十二晶体管的第一端与所述第五传输门的输出端相连后作为所述进位信号输出子电路的输出端，所述第十二晶体管的第二端与第二预设电源相连。
11.一种GOA单元电路，其特征在于，包括N个栅极驱动电路，
所述N个栅极驱动电路中的每个栅极驱动电路均为如权利要求9所述的栅极驱动电路；或者，
所述N个栅极驱动电路中的每个栅极驱动电路均为如权利要求10所述的栅极驱动电路；或者，
所述N个栅极驱动电路中的第2i-1个栅极驱动电路为如权利要求9所述的栅极驱动电路，所述N个栅极驱动电路中的第2i个栅极驱动电路为如权利要求10所述的栅极驱动电路，所述N为大于1的整数，i为大于等于1且小于N的整数。
12.一种显示装置，其特征在于，包括如权利要求11所述的GOA单元电路。
13.一种如权利要求1-10中任一项所述的栅极驱动电路的驱动方法，其特征在于，包括以下步骤：
施加控制信号至信号控制端以将信号输入端提供的输入信号输入至栅极驱动电路；
施加第一时钟信号至第一时钟信号端，并施加第一使能信号至第一使能信号端，以根据所述第一时钟信号、所述第一使能信号和所述输入信号生成进位信号；
施加第二时钟信号至第二时钟信号端，以根据所述第二时钟信号和所述进位信号生成输出信号，并对所述输出信号进行锁存。
14.如权利要求13所述的驱动方法，其特征在于，所述控制信号包括第一控制信号和第二控制信号，其中，
当所述栅极驱动电路正扫时，所述第一控制信号为高电平、所述第二控制信号为低电平，所述输入信号为上一级栅极驱动电路的输出信号；
当所述栅极驱动电路反扫时，所述第一控制信号为低电平，所述第二控制信号为高电平，所述输入信号为下一级栅极驱动电路的输出信号，并且所述栅极驱动电路反扫时对应的第一时钟信号与所述栅极驱动电路正扫时对应的第一时钟信号的电平相反。
15.如权利要求13所述的驱动方法，其特征在于，所述第二时钟信号的频率为所述第一时钟信号的频率的两倍。
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